CN114023776A - 光电传感器及其制作方法 - Google Patents

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CN114023776A CN202111308541.7A CN202111308541A CN114023776A CN 114023776 A CN114023776 A CN 114023776A CN 202111308541 A CN202111308541 A CN 202111308541A CN 114023776 A CN114023776 A CN 114023776A
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Abstract

本发明涉及一种光电传感器及其制作方法。该制作方法在半导体衬底的正面形成了第一隔离结构和第二隔离结构，在背面形成了第三隔离结构，在半导体衬底中，第一隔离结构较第二隔离结构嵌设得浅，便于确保感光区和读出电荷区的工作性能，第二隔离结构与第三隔离结构上下对应且相互连接，使得相邻的像素区之间具有极佳的隔离效果，并且，由于第二隔离结构较第一隔离结构嵌设得更深，第三隔离结构的制作难度较低，且不容易刻穿衬底。所述光电传感器中，相邻像素之间的串扰小，便于在像素尺寸和像素之间间距实现微缩的同时，使器件具有较佳的质量和可靠性。

Description

光电传感器及其制作方法
技术领域
本发明涉及感光技术领域，尤其涉及一种光电传感器及一种光电传感器的制作方法。
背景技术
光电传感器是将光信号转换为电信号的一种器件，其工作原理基于光电效应，即当光照射到光电传感器内的某些物质上时，物质的电子会吸收光子的能量而状态发生变化，所形成的光生电荷使光电传感器产生相应的电效应。
中国专利CN102938409A公开一种基于复合介质栅MOSFET的光电传感器，该光电传感器中，每个像素包括感光晶体管(也称MOS电容)和读取晶体管。图1是一种光电传感器的像素结构的平面示意图。图2是图1中AB剖面和CD剖面的示意图。参照图1和图2，该光电传感器的每个像素内，衬底(例如为p掺杂)通过浅沟槽隔离(STI)隔出感光区110和电荷读取区120，在感光区110和电荷读取区120的衬底上均形成有包括栅极氧化层、浮栅、栅间介质层以及控制栅(CG)的栅极叠层，其中，所述感光区110的衬底和上方的栅极叠层构成一MOS电容(如图2中左侧的剖面结构所示)，电荷读取区120的衬底内形成有p阱区、源区S和漏区D，电荷读取区120的衬底及上方的栅极叠层构成一读取晶体管(如图2中右侧的剖面结构所示)。
上述感光电容和读取晶体管的浮栅、栅间介质层和控制栅通常连为一体(尤其是浮栅)，该光电传感器在工作时，衬底的感光区110形成的光生电荷在垂直电场作用下被收集到栅极氧化层下方，并越过势垒进入浮栅中储存，因此亦称为垂直电荷光电传感器(Vertical-transferring-charge pixel Sensor，VPS)。利用MOS电容和读取晶体管控制光生电荷的产生、收集、读出以及复位，可以获得VPS的浮栅中的电荷量或电荷变化，从而实现光信号探测。
VPS相比传统的基于光电二极管的半导体感光器件(如CMOS图像传感器)，结构较为简单，可以实现较小的像素尺寸，或者说，在相同像素尺寸下可实现更高的满阱电荷，从而具有更高的信噪比。因此像素尺寸及像素之间的间距的微缩是VPS的主要发展方向。由于像素尺寸和像素之间的间距小，如何避免相邻像素之间的串扰(crosstalk)也面临较传统半导体感光器件更大的挑战，因此VPS中相邻像素之间的隔离至关重要。
针对VPS的像素之间的隔离，现有技术通常采用“正面STI+背面DTI”的方式，即在衬底正面制作浅沟槽隔离STI(shallow trench isolation)，该浅沟槽隔离STI设置于相邻两个像素之间以及同一像素内的感光区和电荷读取区之间，并且，在衬底背面制作有深沟槽隔离DTI(deep trench isolation)，该深沟槽隔离DTI与正面相邻像素之间的浅沟槽隔离STI对齐，且在至少部分区域与对齐的浅沟槽隔离STI上下连接，在像素之间形成完全的物理隔离。但是，研究发现，从背面开设深沟槽隔离DTI的沟槽(DTI trench)时，容易将正面已形成的浅沟槽隔离STI周围的衬底部分刻蚀穿(如图3所示中虚线圈出区域)，导致像素性能失效。
发明内容
本发明提供一种光电传感器的制作方法，以在确保VPS的像素之间具有较佳的隔离效果的同时提高器件质量，便于像素尺寸和像素之间间距的微缩，避免串扰。本发明另外提供一种光电传感器。
一方面，本发明提供一种光电传感器的制作方法，包括：
提供半导体衬底，所述半导体衬底具有多个像素区，每个所述像素区用于形成采用共用浮栅来实现感光的MOS电容和读取晶体管；
在所述半导体衬底的正面形成嵌设的第一隔离结构，所述第一隔离结构将每个所述像素区分隔为感光区和读出电荷区，所述感光区用于制作所述MOS电容，所述读出电荷区用于制作读取晶体管；
在所述半导体衬底的正面形成嵌设的第二隔离结构，所述第二隔离结构位于相邻的所述像素区之间；以及，
在所述半导体衬底的背面形成嵌设的第三隔离结构，所述第三隔离结构位于相邻的像素区之间，并且，所述第三隔离结构与所述第二隔离结构上下对应且相互连接，其中，所述第二隔离结构在所述半导体衬底中的嵌设深度是所述第一隔离结构在所述半导体衬底中的嵌设深度的1.5倍以上。
可选的，形成所述第一隔离结构的步骤包括：
在所述半导体衬底的正面依次形成垫氧化层和第一氮化层；
刻蚀所述第一氮化层、所述垫氧化层和所述半导体衬底，形成贯穿所述第一氮化层和所述垫氧化层且底面位于所述半导体衬底内的第一沟槽；
在所述第一沟槽中填充隔离介质，并利用平坦化工艺，使所述第一沟槽中的隔离介质的上表面与所述第一氮化层的上表面齐平；
去除所述第一氮化层，以所述第一沟槽中的隔离介质作为所述第一隔离结构。
可选的，形成所述第二隔离结构的步骤包括：
在所述半导体衬底上形成第二氮化层，所述第二氮化层覆盖所述垫氧化层和所述第一隔离结构，所述第二氮化层的上表面整体高于所述第一隔离结构的上表面；
刻蚀所述第二氮化层、所述垫氧化层和所述半导体衬底，形成贯穿所述第二氮化层和所述垫氧化层且底面位于所述半导体衬底内的第二沟槽，所述第二沟槽在所述半导体衬底中的深度是所述第一隔离结构在所述半导体衬底中的深度的1.5倍以上；
在所述第二沟槽中填充隔离介质，并利用平坦化工艺，使所述第二沟槽中的隔离介质的上表面与所述第二氮化层的上表面齐平；
去除所述第二氮化层，并以所述第二沟槽中的隔离介质作为所述第二隔离结构，所述第二隔离结构的上表面在所述第一隔离结构上方。
可选的，在形成所述第二隔离结构之后、形成所述第三隔离结构之前，所述光电传感器的制作方法还包括：
去除所述垫氧化层，在所述半导体衬底上形成栅氧材料层和浮栅材料层，所述栅氧材料层覆盖所述半导体衬底的上表面，所述浮栅材料层覆盖所述栅氧材料层以及所述第一隔离结构和所述第二隔离结构，所述浮栅材料层的上表面整体位于所述第二隔离结构上方；
利用平坦化工艺去除部分厚度的所述浮栅材料层，使剩余的所述浮栅材料层的上表面与所述第二隔离结构的上表面齐平，剩余的所述浮栅材料层连续覆盖每个像素区的感光区和读出电荷区，作为所述MOS电容和所述读取晶体管共用的浮栅；以及，
在所述半导体衬底上依次形成栅间介质材料层和控制栅材料层。
可选的，在形成所述栅间介质材料层之前，所述光电传感器的制作方法还包括：
回刻蚀所述第二隔离结构，使所述第二隔离结构的上表面低于所述浮栅的上表面，从而在相邻的所述浮栅之间形成凹槽，所述栅间介质材料层覆盖所述凹槽的内表面，所述控制栅材料层覆盖所述栅间介质材料层且填充所述凹槽，回刻蚀后的所述第二隔离结构作为正面像素分隔结构。
可选的，形成所述第三隔离结构的步骤包括：
从背面减薄所述半导体衬底；
在所述半导体衬底的背面形成图形化的掩模层，所述掩模层中的开口形成于所述第二隔离结构向所述半导体衬底的背面垂直延伸的区域；
利用所述图形化的掩模层，从背面刻蚀所述半导体衬底，形成第三沟槽，所述第三沟槽的底面露出所述第二隔离结构；
在所述第三沟槽中填充隔离介质，并利用平坦化工艺，使所述第三沟槽中隔离介质的远离所述第三沟槽底面的表面与所述图形化的掩模层的表面齐平；
去除所述图形化的掩模层，并以所述第三沟槽中的隔离介质作为所述第三隔离结构。
可选的，所述第二沟槽和/或所述第三沟槽中的隔离介质采用原子层沉积工艺形成。
可选的，所述第二沟槽和/或所述第三沟槽中的隔离介质包括高k介质层和覆盖所述高k介质层且介电常数低于所述高k介质层的绝缘层。
可选的，所述半导体衬底具有设置于所述多个像素区之间的多个衬底引出区，每个所述衬底引出区与两个以上的所述像素区的衬底连通，以通过所述衬底引出区向所述像素区的衬底施加电压；所述第一隔离结构限定出所述衬底引出区的范围。
可选的，所述第一隔离结构在所述半导体衬底中的嵌设深度为
Figure BDA0003341093130000051
所述第二隔离结构在所述半导体衬底中的嵌设深度为
Figure BDA0003341093130000052
一方面，本发明提供一种光电传感器，所述光电传感器包括：
半导体衬底，所述半导体衬底具有多个像素区，每个所述像素区用于形成采用共用浮栅来实现感光的MOS电容和读取晶体管；
在所述半导体衬底的正面嵌设的第一隔离结构，所述第一隔离结构将每个所述像素区分隔为感光区和读出电荷区，所述感光区用于构造所述MOS电容，所述读出电荷区用于构造读取晶体管；
在所述半导体衬底的正面嵌设的正面像素分隔结构，所述正面像素分隔结构位于相邻的所述像素区之间；以及，
在所述半导体衬底的背面嵌设的第三隔离结构，所述第三隔离结构位于相邻的像素区之间，并且，所述第三隔离结构与所述正面像素分隔结构上下对应且相互连接，其中，所述正面像素分隔结构在所述半导体衬底中的嵌设深度是所述第一隔离结构在所述半导体衬底中的嵌设深度的1.5倍以上。
本发明提供的光电传感器的制作方法在半导体衬底的正面形成了第一隔离结构和第二隔离结构，所述第二隔离结构在所述半导体衬底中的嵌设深度是所述第一隔离结构在所述半导体衬底中的嵌设深度的1.5倍以上，便于确保感光区和读出电荷区的工作性能，而且在半导体衬底的背面形成了第三隔离结构，第二隔离结构与第三隔离结构上下对应且相互连接，使得相邻的像素区之间具有极佳的隔离效果，并且，由于第二隔离结构较第一隔离结构嵌设得更深，第三隔离结构的制作难度较低，且不容易刻穿衬底。由于该制作方法便于确保感光区和读出电荷区的工作性能，相邻的像素区之间具有极佳的隔离效果且不容易刻穿衬底，本发明提供的光电传感器的相邻像素之间的串扰小，便于在像素尺寸和像素之间间距实现微缩的同时，使器件具有较佳的质量和可靠性。
附图说明
图1是一种光电传感器的像素结构的平面示意图。
图2是图1中AB剖面和CD剖面的示意图。
图3是一种采用正面浅沟槽隔离STI和背面深沟槽隔离DTI的光电传感器衬底的剖面示意图。
图4本发明实施例的光电传感器的制作方法的流程示意图。
图5是本发明一实施例的光电传感器的平面示意图。
图6A至图6O是采用本发明一实施例的光电传感器的制作方法在制作过程中的剖面示意图。
附图标记说明：
100-像素区；110-感光区；120-电荷读取区；200-衬底引出区；10-半导体衬底；101-垫氧化层；102-第一氮化层；103、105-隔离介质；10a-第一沟槽；104-第二氮化层；10b-第二沟槽；106-栅氧材料层；107-浮栅材料层；108-栅间介质材料层；109-控制栅材料层；10c-凹槽；110-正面像素分隔结构；10d-第三沟槽；121-高k介质层；122-绝缘层；120-背面像素分隔结构。
具体实施方式
以下结合附图和具体的实施例对本发明的光电传感器及其制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。
本发明实施例的光电传感器采用了中国专利CN102938409A公开的双晶体管光电传感器的像素结构，参照图2，作为示例，在该类型的光电传感器中，像素可通过如下方式可实现光电感应：首先，在曝光阶段，衬底被施加一小于0V且大于等于-20V的负偏压(例如-3V)，控制栅连接一大于0V且小于等于20V的正偏压，从而在衬底中形成连续的耗尽区，当光线从衬底的下表面(即背面)入射，到达所述耗尽区的光子在适当条件下可以激发出光生电荷，并在电场驱动下迁移到浮栅中，浮栅起电荷存储作用，该过程主要在构成MOS电容的感光区110范围内发生；接着，在电荷读取阶段，源区S和衬底接地(0V)，漏区D接适合的正偏压(例如大于0且小于3V)，通过调节控制栅的电压使上述读取晶体管工作在线性区，由于MOS电容和读取晶体管的浮栅连通，在曝光阶段存储到浮栅中的光生电荷数目可通过测量漏极电流的漂移量获得；接着在复位阶段，控制栅接负偏压，衬底和读取晶体管的源区S接相同的正偏压(例如大于0且小于3V)，浮栅中存储的光生电荷到达源区。
上述光电传感器中的衬底可以采用本领域各种适合的衬底，例如为具有p型(例如掺杂有硼或二氟化硼)掺杂的硅衬底。所述硅衬底的掺杂浓度较低(p-)，例如掺杂的硼离子密度在1×1012/cm2～2×1012/cm2之间，以在曝光阶段在衬底中获得较宽的耗尽区，有助于提高光转换量子效率。衬底的电荷读取区120形成有p阱，源区和漏区具有n型重掺杂并形成于p阱顶部。需要说明的是，本文主要以光电传感器像素中的读取晶体管为n型为例进行说明，可以理解，在读取晶体管为p型的情形中，源区和漏区则需形成为p型重掺杂，相应的，衬底可采用n型轻掺杂衬底(例如掺杂有磷或砷)。
利用上述的像素结构形成光电传感器时，为了充分发挥其结构较为简单、可以实现较小像素的优点，像素尺寸设计得较小，通常衬底上每个像素区的最大径向尺寸在1μm以下，甚至0.5μm以下。为了提高感光效果，使相邻像素间的串扰尽可能地小非常重要。为了在确保像素之间具有较佳的隔离效果的同时，提高器件质量，从而便于像素尺寸和像素之间间距的微缩，避免串扰，本发明实施例介绍一种光电传感器的制作方法。
图4是本发明实施例的光电传感器的制作方法的流程示意图。参照图4，本发明实施例的光电传感器的制作方法包括以下步骤：
S1：提供半导体衬底，所述半导体衬底具有多个像素区，每个所述像素区用于形成采用共用浮栅来实现感光的MOS电容和读取晶体管；
S2：在所述半导体衬底的正面形成嵌设的第一隔离结构，所述第一隔离结构将每个所述像素区分隔为感光区和读出电荷区，所述感光区用于制作所述MOS电容，所述读出电荷区用于制作读取晶体管；
S3：在所述半导体衬底的正面形成嵌设的第二隔离结构，所述第二隔离结构位于相邻的所述像素区之间；
S4：在所述半导体衬底的背面形成嵌设的第三隔离结构，所述第三隔离结构位于相邻的像素区之间，并且，所述第三隔离结构与所述第二隔离结构上下对应且相互连接，其中，所述第二隔离结构在所述半导体衬底中的嵌设深度是所述第一隔离结构在所述半导体衬底中的嵌设深度的1.5倍以上(此处“1.5倍以上”包含1.5倍，下同)。
在步骤S1的半导体衬底中，多个像素区例如以阵列排布，此处将衬底中分隔的像素区域及其垂直延伸到衬底上方的区域均称为像素区。每个所述像素区均用于形成一个采用共用浮栅来实现感光的VPS像素，即在每个像素区均计划形成一个MOS电容以及与该MOS电容共用浮栅的读取晶体管(可参见如背景技术描述的像素结构)。所述半导体衬底例如为具有p型导电掺杂的硅衬底。半导体衬底的正面指用来通过沉积、刻蚀、离子注入等工艺来形成感光像素的一侧，即形成如背景技术所述的栅极叠层的衬底侧，衬底的背面与正面相对，此处背面为要感测的光入射的一侧。
本发明实施例的光电传感器的制作方法通过步骤S2在半导体衬底的正面形成嵌设的第一隔离结构。所述第一隔离结构例如为浅沟槽隔离STI，其在所述半导体衬底中的嵌设深度约为
Figure BDA0003341093130000081
所述第一隔离结构的位置由第一图形化工艺定义，第一隔离结构在每个像素区内形成，第一隔离结构嵌设在衬底中较浅的位置，并不贯穿衬底。本发明实施例中，第一隔离结构用于分隔每个像素区内分别用于制作MOS电容和读取晶体管的感光区和读出电荷区，即在每个像素区，感光区和读出电荷区均采用第一隔离结构隔离，但感光区和读出电荷区的衬底在第一隔离结构下方相连，因而不会影响像素的正常工作。此外，一些实施例中，为了使每个像素的衬底便于施加相同的电压以在前述实现光电感应过程中对各像素的衬底进行等电位操作(例如在曝光阶段需使各个像素对应的衬底产生的耗尽电场基本相同)，参照图5，一实施例中，光电传感器包括多个像素区100，所述多个像素区100沿行方向和列方向排布为阵列，每个像素区100包括感光区110和读出电荷区120，所述感光区110用于形成上述的MOS电容，所述读出电荷区120用于形成上述的读取晶体管。并且，光电传感器还具有设置于所述多个像素区100之间的多个衬底引出区200，每个所述衬底引出区200与两个以上的所述像素区的衬底连通，目的是在光电传感器工作时通过所述衬底引出区200向相邻的像素区的衬底施加电压，各个衬底引出区200连接外部电源，从而通过向各个衬底引出区200施加电压，实现对各像素区的衬底施加电压。在该实施例中，步骤S1形成的所述第一隔离结构还用于限定衬底引出区200的范围，即，第一隔离结构仅在衬底上部分隔每个衬底引出区200和与其衬底连通的像素区100，如图5中每个衬底引出区200与周围的四个像素区100的衬底连通，从而通过一个衬底引出区200可向周围的四个像素区100的衬底施加电压。需要说明的是，所述衬底引出区200的设置方式不限于图5的示例，而是可以根据需要变化，具体可以采用本领域公开的方式设置。例如，一些实施例中，衬底引出区也可以不设置在半导体衬底的正面，而是设置在背面。
图6A至图6O是采用本发明一实施例的光电传感器的制作方法在制作过程中的剖面示意图。以下结合图4和图6A至图6O对该制作方法作具体的说明。
图6A至图6F示出了第一隔离结构的示例性形成过程。具体的，如图6A所示，首先在半导体衬底10的正面依次形成垫氧化层101和第一氮化层102，所述垫氧化层101例如为厚度在
Figure BDA0003341093130000091
的氧化硅层，具体例如为
Figure BDA0003341093130000092
所述第一氮化层102例如为
Figure BDA0003341093130000093
的氮化硅层，具体例如为
Figure BDA0003341093130000094
接着，如图6B所示，采用第一图形化工艺，例如在第一氮化层上涂敷光刻胶，并采用相应的光罩进行曝光并显影，使得光刻胶覆盖要保护的区域，然后采用适合的刻蚀工艺刻蚀第一氮化层102，从而在所述第一氮化层102中形成开口，然后以所述第一氮化层102作为掩模，采用适合的刻蚀工艺刻蚀被第一氮化层102露出的垫氧化层101和下方的半导体衬底10，形成贯穿所述第一氮化层102和所述垫氧化层101且底面位于所述半导体衬底10内的第一沟槽10a，第一沟槽10a的刻蚀深度例如约
Figure BDA0003341093130000101
其开口宽度约50nm；接着，如图6C所示，在第一沟槽10a中填充隔离介质103(例如为氧化硅)，隔离介质103填充在第一沟槽10a内，并覆盖在第一氮化层102上；接着，如图6D所示，利用平坦化工艺(如CMP)，去除部分隔离介质103(部分厚度的第一氮化层102也可能被去除)，剩余的隔离介质103填充在第一沟槽10a内，所述第一沟槽10a中的隔离介质103的上表面与第一氮化层102的上表面齐平；然后，如图6E所示，刻蚀去除第一氮化层102，并以第一沟槽10a中的隔离介质103作为从正面嵌设于半导体衬底10中的第一隔离结构。第一隔离结构的上表面较垫氧化层101的上表面高，二者的高度差约为刻蚀去除的第一氮化层102的厚度，该高度差较小。
在形成第一隔离结构后，本发明实施例的光电传感器的制作方法接着在半导体衬底10的正面形成嵌设的第二隔离结构，所述第二隔离结构位于相邻的像素区之间。第二隔离结构用于从正面一侧分隔相邻的像素区。
图6F至图6I示出了第二隔离结构的示例性形成过程。如图6F所示，首先，在半导体衬底10上形成第二氮化层104，所述第二氮化层104覆盖垫氧化层101和已在正面形成的第一隔离结构，第二氮化层104例如为厚度在
Figure BDA0003341093130000102
的氮化硅层，本实施例第二氮化层104厚度为
Figure BDA0003341093130000103
第二氮化层104的厚度大于第一氮化层102的厚度，从而上表面超出了第一隔离结构；接着，如图6G所示，采用第二图形化工艺，例如在第二氮化层104上涂敷光刻胶，并采用相应的光罩(与第一图形化工艺不同)进行曝光并显影，使得光刻胶覆盖要保护的区域，然后采用适合的刻蚀工艺刻蚀第二氮化层104，从而在第二氮化层104中形成开口，然后以第二氮化层104作为掩模，刻蚀垫氧化层101和半导体衬底10，形成贯穿第二氮化层104和垫氧化层101且底面位于半导体衬底10内的第二沟槽10b，所述第二沟槽10b较第一沟槽10a深，具体第二沟槽10b在半导体衬底10中的深度是第一隔离结构(或第一沟槽10a)在半导体衬底10中的深度的1.5倍以上，例如是2倍或3倍，使得第二沟槽10b较隔离结构(或第一沟槽10a)深得多。此处第二沟槽10b和第一隔离结构(或第一沟槽10a)在半导体衬底10中的深度指以半导体衬底10的上表面为基准沿衬底厚度方向伸入半导体衬底10内部的距离，也就是说，第二沟槽10b在半导体衬底10中的深度等于第二沟槽10b的底面与半导体衬底10上表面之间的纵向距离，第一沟槽10a在半导体衬底10中的深度等于第一沟槽10a的底面与半导体衬底10上表面之间的纵向距离，所述第一隔离结构在半导体衬底10中的(嵌设)深度等于第一隔离结构远离半导体衬底10上表面的底端与半导体衬底10上表面之间的纵向距离。第二沟槽10b的刻蚀深度约
Figure BDA0003341093130000111
例如为
Figure BDA0003341093130000112
开口宽度(即第二沟槽10b的与深度方向和延伸方向均垂直的方向上的尺寸)约50nm～100nm；然后，如图6H所示，在所述第二沟槽10b中填充隔离介质105，隔离介质105填充在第二沟槽10b内，并覆盖在第二氮化层104上，并且，利用平坦化工艺(如CMP)，去除部分隔离介质105(部分厚度的第二氮化层104也可能被去除)，剩余的隔离介质105填充在第二沟槽10b内，所述第二沟槽10b中的隔离介质105的上表面与第二氮化层104的上表面齐平；接着，如图6I所示，去除第二氮化层104，并以第二沟槽10b中的隔离介质105作为第二隔离结构。所述第二隔离结构在半导体衬底10中的深度等于第二隔离结构远离半导体衬底10上表面的底端与半导体衬底10上表面之间的纵向距离，由于第二沟槽10b在半导体衬底10中的深度是第一隔离结构在半导体衬底10中的深度的1.5倍以上，因此基于第二沟槽10b形成的所述第二隔离结构在半导体衬底10中的深度是第一隔离结构在半导体衬底10中的深度的1.5倍以上。本实施例中，所述第二氮化层104的上表面形成得高于所述第一隔离结构的上表面，在去除第二氮化层104后，所述第二隔离结构的上表面在所述第一隔离结构的上方。所述第二隔离结构在所述半导体衬底中的嵌设深度约
Figure BDA0003341093130000113
上述形成第二隔离结构的过程中，由于第二沟槽10b较第一沟槽10a形成得深，第二沟槽10b和第一沟槽10a可采用不同的刻蚀条件(例如刻蚀压力、腔内压强、工艺气体种类及流量、刻蚀时间等)形成，并且，在第二沟槽10b中填充隔离介质105的方法也可采用与在第一沟槽10a中填充隔离介质103不同的填充方法，例如，第一沟槽10a中可采用传统的CVD(化学气相沉积)工艺填充隔离介质103，并不需要以原子层的方式一层一层沉积，而第二沟槽10b中可采用原子层沉积(ALD)工艺填充隔离介质105，使隔离介质105以单原子膜形式一层一层地沉积在第二沟槽10b内表面，直至使第二沟槽10b的开口处被封闭后，隔离介质105在第二沟槽10b上继续沉积一定厚度。
一实施例中，第二沟槽10b内填充的隔离介质为氧化硅，在沉积厚度约
Figure BDA0003341093130000121
的氧化硅后，第二沟槽10b的开口处被封闭，但是，由于第二沟槽10b较深，在第二沟槽10b内部，可能存在空隙，但并不影响作为第二隔离结构的隔离效果。另一实施例中，在第二沟槽10b中填充隔离介质时，先沿着第二氮化层104的上表面和第二沟槽10b的内表面沉积一层高k(介电常数)介质材料，形成高k介质层，所述高k介质层的介电常数高于氧化硅，例如超过3.9。然后再改用介电常数低于所述高k介质层的绝缘材料(例如氧化硅)覆盖该高k介质层并填充第二沟槽10b，也即，该实施例在所述第二沟槽10b中填充的隔离介质包括高k介质层和覆盖所述高k介质层且介电常数低于所述高k介质层的绝缘层。所述绝缘层例如为氧化硅层。所述高k介质层的材料可包括Al2O3、Ta2O5、ZrO2、LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Si3N4、TiO2、氮氧化物或者其它适合的材料中的至少一种，厚度范围例如为
Figure BDA0003341093130000122
至
Figure BDA0003341093130000123
所述高k介质层可采用CVD、ALD或者PVD等适合的工艺形成。由于高k介质层内具有不同性质的电荷，通过使第二隔离结构的隔离介质包括高k介质层，即在第二隔离结构所分隔的相邻两个像素区之间设置高k介质层，可以使得移动到高k介质层附近的电荷(如光生电荷)被吸收，从而有助于降低相邻像素区之间的串扰。
本实施例中，在步骤S4之前，先完成了正面的器件制作，包括以下描述的栅极叠层的制作。具体的，所述栅极叠层包括如下制作过程：
首先，如图6J所示，在形成上述第二隔离结构之后、在背面制作第三隔离结构之前，去除垫氧化层101，在半导体衬底10上形成栅氧材料层106和浮栅材料层107，所述栅氧材料层106覆盖半导体衬底10的上表面，所述浮栅材料层107覆盖所述栅氧材料层106以及在半导体衬底10中嵌设的上述第一隔离结构和第二隔离结构，并且，所述浮栅材料层107的上表面整体位于所述第二隔离结构上方；
然后，如图6K所示，利用平坦化工艺去除部分厚度的浮栅材料层107，使剩余的浮栅材料层107的上表面与所述第二隔离结构的上表面齐平，由于第二隔离结构的上表面高于第一隔离结构的上表面，因而平坦化工艺后，浮栅材料层107在每个像素区的范围内能够连续覆盖每个像素区的感光区和读出电荷区(每个像素区的感光区和读出电荷区被第一隔离结构隔离)，并且，由于第二隔离结构的隔离，相邻像素区之间的浮栅材料层107彼此断开，因而，此时每个像素区范围内的浮栅材料层107可作为该像素区的所述MOS电容和所述读取晶体管共用的浮栅(FG)；
接着，在半导体衬底10上依次形成栅间介质材料层108和控制栅材料层109，以在每个像素区形成栅极叠层，具体的，如图6L所示，先对所述第二隔离结构进行回刻蚀，使所述第二隔离结构的上表面低于所述浮栅的上表面，从而在相邻的所述浮栅之间形成凹槽10c，所述第二隔离结构的上表面降低不影响其对相邻像素区衬底的隔离作用，此处回刻蚀后的第二隔离结构的上表面例如高于栅氧材料层106的上表面。当第二隔离结构包括高k介质层时，该回刻蚀也可以将刻蚀深度范围内的高k介质层去除。简便起见，将回刻蚀后的第二隔离结构记为正面像素分隔结构110，所述正面像素分隔结构110的上表面可以高于或低于第一隔离结构的上表面，也可以与第一隔离结构的上表面齐平。随后，如图6M所示，在半导体衬底10上依次沉积栅间介质材料层108和控制栅材料层109，所述栅间介质材料层108保形地覆盖在浮栅和正面像素分隔结构110的表面，从而覆盖在凹槽10c的内表面且不填满凹槽10c。所述控制栅材料层109覆盖所述栅间介质材料层108且填满所述凹槽10c。本实施例中，控制栅材料层109间隔着栅间介质材料层108连续覆盖浮栅的上表面和侧表面，相对于仅覆盖浮栅的上表面，可以提高耦合效率。
上述栅间介质材料层108可以采用氧化硅、氮化硅、氮氧化硅或者其它适合的材料，且可以是单层或者两层以上的叠层，例如可以是氧化硅层叠加氮化硅而形成的ON叠层，还可以是底层氧化硅、氮化硅层及顶层氧化硅依次叠加而形成的ONO叠层。所述控制栅材料层109例如包括导电多晶硅。
在形成控制栅材料层109后，可以进一步完成半导体衬底正面的其它工艺。例如在形成上述控制栅材料层109后，刻蚀控制栅材料层109、栅间介质材料层108以及栅氧材料层106，使剩余的控制栅材料层109排列为多行，作为多条控制栅，每条控制栅被下方同一行上的多个像素区共用。在每个像素区，则形成了覆盖感光区和读出电荷区的衬底表面的栅极叠层，该栅极叠层包括从下至上依次形成的栅氧材料层106、浮栅、栅间介质材料层108和控制栅。进一步的，还可以通过侧墙(spacer)工艺在该栅极叠层的侧面形成侧墙，并通过离子注入在读出电荷区的衬底中形成源区S和漏区D(参照图1和图2)。从而可以对应于每个像素区形成用于实现感光的MOS电容和读取晶体管。此外，可在半导体衬底正面一侧进一步制作互连结构(图未示)，以对各像素区的控制栅、源区S及漏区D作电性引出并互连。另外，还可以在互连结构上制作起保护作用的钝化层(图未示)。在完成衬底正面的工艺后，为了翻转后便于减薄及第三隔离结构的制作，可以先在所述钝化层上键合一基板再翻转，以下附图仅对第三隔离结构的制作进行示意，未示出翻转及减薄的过程。
本发明实施例的光电传感器的制作方法通过步骤S4在半导体衬底10的背面形成嵌设的第三隔离结构。第三隔离结构与第二隔离结构的制作相似，可以先从背面制作沟槽，再填充隔离介质获得。示例的，形成所述第三隔离结构可包括如下步骤：
首先，从背面减薄所述半导体衬底10；
然后，利用第三图形化工艺，在所述半导体衬底10的背面形成图形化的掩模层(未示出)，所述掩模层中的开口形成于所述正面像素分隔结构110向所述半导体衬底10的背面垂直延伸的区域；
接着，如图6N所示，利用所述图形化的掩模层作为掩模，从背面刻蚀所述半导体衬底10，形成第三沟槽10d，所述第三沟槽10d的底面露出所述正面像素分隔结构110，由于第二隔离结构在正面形成得较深，在形成第三沟槽10b并使其暴露正面像素分隔结构110时，可以避免刻穿半导体衬底10，第三沟槽10d的刻蚀深度例如大于第一沟槽10a，甚至可以大于第二沟槽10b，约在
Figure BDA0003341093130000151
但不限于此，实施例中，第三沟槽10d的刻蚀深度能够从衬底背面露出正面像素分隔结构110即可；
然后，在所述第三沟槽10d中填充隔离介质，并利用平坦化工艺，使所述第三沟槽10d中隔离介质的远离第三沟槽底面的表面与所述图形化的掩模层的表面齐平；
接着，去除所述图形化的掩模层，并以所述第三沟槽10d中的隔离介质作为所述第三隔离结构，如图6O所示。
所述第三沟槽10d中的隔离介质采用原子层沉积形成。另外，如图6O所示，所述第三沟槽10d中的隔离介质可包括高k介质层121和覆盖所述高k介质层121且介电常数低于所述高k介质层的绝缘层122，高k介质层121用于提高像素区之间的隔离效果，避免串扰。第三隔离结构与正面像素分隔结构110上下对应且相互连接，也用于隔开相邻的像素区，也即，对于相邻两个像素区之间设置有正面像素分隔结构110的衬底隔离区域，其在半导体衬底的背面通过第三隔离结构被隔离开来，并且同一衬底隔离区域在正面嵌设的正面像素分隔结构110(在形成凹槽10c之前为第二隔离结构)和背面嵌设的第三隔离结构上下连接，形成完全的物理隔离。所述第三隔离结构可记为背面像素分隔结构120，即背面像素分隔结构120与正面像素分隔结构110上下对应且相互连接，对于上下连接的正面像素分隔结构110和背面像素分隔结构120，它们的中轴线或侧壁可以上下对齐，但上下对齐并不是必须的，该中轴线或外侧壁也可以存在一定的偏差。
本发明实施例的光电传感器的制作方法在半导体衬底10的正面形成了第一隔离结构和第二隔离结构，第二隔离结构可看作正面深隔离，第一隔离结构在半导体衬底10中的嵌设深度较第二隔离结构浅，便于确保感光区和读出电荷区的工作性能，而且在半导体衬底的背面形成了第三隔离结构，第二隔离结构与第三隔离结构上下对应且相互连接，使得相邻的像素区之间具有极佳的隔离效果，并且，由于第二隔离结构较第一隔离结构嵌设得更深，相对于直接采用第一隔离结构在正面分隔像素区并与第三隔离结构连接的方式，本发明实施例使第三隔离结构与第二隔离结构连接，第三隔离结构的制作难度低，且不容易刻穿衬底。
本发明实施例还涉及一种光电传感器，其可以采用上述制作方法得到。参照图6O，所述光电传感器包括：
半导体衬底10，所述半导体衬底10具有多个像素区，每个所述像素区用于形成采用共用浮栅来实现感光的MOS电容和读取晶体管；
在所述半导体衬底10的正面嵌设的第一隔离结构(即隔离介质103)，所述第一隔离结构将每个所述像素区分隔为感光区和读出电荷区，所述感光区用于构造所述MOS电容，所述读出电荷区用于构造读取晶体管；
在所述半导体衬底10的正面嵌设的正面像素分隔结构110，所述正面像素分隔结构110位于相邻的所述像素区之间；以及，
在所述半导体衬底10的背面嵌设的背面像素分隔结构120(即第三隔离结构)，所述背面像素分隔结构120位于相邻的像素区之间，并且，所述正面像素分隔结构110与所述背面像素分隔结构120上下对应且相互连接，其中，所述正面像素分隔结构110在所述半导体衬底10中的嵌设深度是所述第一隔离结构在所述半导体衬底10中的嵌设深度的1.5倍以上。
本实施例中，第一隔离结构可采用浅沟槽隔离STI，而所述正面像素分隔结构110较第一隔离结构嵌设得深，可采用深沟槽隔离DTI。所述背面像素分隔结构120的刻蚀深度根据与正面像素分隔结构110连接的需要设定，因而可以是深沟槽隔离DTI或者浅沟槽隔离STI。所述光电传感器还可包括位于半导体衬底10正面一侧的栅极叠层，关于所述栅极叠层可参照对该光电传感器的制作方法的描述。
根据对本发明实施例描述的制作方法的描述可知，所形成的光电传感器可以在确保感光区和读出电荷区的工作性能的同时，使相邻的像素区之间具有极佳的隔离效果且不容易刻穿衬底，从而本发明实施例的光电传感器的相邻像素之间的串扰小，便于在像素尺寸和像素之间间距实现微缩的同时，器件具有较佳的质量和可靠性。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种光电传感器的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有多个像素区，每个所述像素区用于形成采用共用浮栅来实现感光的MOS电容和读取晶体管；
在所述半导体衬底的正面形成嵌设的第一隔离结构，所述第一隔离结构将每个所述像素区分隔为感光区和读出电荷区，所述感光区用于制作所述MOS电容，所述读出电荷区用于制作读取晶体管；
在所述半导体衬底的正面形成嵌设的第二隔离结构，所述第二隔离结构位于相邻的所述像素区之间；以及，
在所述半导体衬底的背面形成嵌设的第三隔离结构，所述第三隔离结构位于相邻的像素区之间，并且，所述第三隔离结构与所述第二隔离结构上下对应且相互连接，其中，所述第二隔离结构在所述半导体衬底中的嵌设深度是所述第一隔离结构在所述半导体衬底中的嵌设深度的1.5倍以上。
2.如权利要求1所述的制作方法，其特征在于，形成所述第一隔离结构的步骤包括：
在所述半导体衬底的正面依次形成垫氧化层和第一氮化层；
刻蚀所述第一氮化层、所述垫氧化层和所述半导体衬底，形成贯穿所述第一氮化层和所述垫氧化层且底面位于所述半导体衬底内的第一沟槽；
在所述第一沟槽中填充隔离介质，并利用平坦化工艺，使所述第一沟槽中的隔离介质的上表面与所述第一氮化层的上表面齐平；以及，
去除所述第一氮化层，以所述第一沟槽中的隔离介质作为所述第一隔离结构。
3.如权利要求2所述的制作方法，其特征在于，形成所述第二隔离结构的步骤包括：
在所述半导体衬底上形成第二氮化层，所述第二氮化层覆盖所述垫氧化层和所述第一隔离结构，所述第二氮化层的上表面整体高于所述第一隔离结构的上表面；
刻蚀所述第二氮化层、所述垫氧化层和所述半导体衬底，形成贯穿所述第二氮化层和所述垫氧化层且底面位于所述半导体衬底内的第二沟槽，所述第二沟槽在所述半导体衬底中的深度是所述第一隔离结构在所述半导体衬底中的深度的1.5倍以上；
在所述第二沟槽中填充隔离介质，并利用平坦化工艺，使所述第二沟槽中的隔离介质的上表面与所述第二氮化层的上表面齐平；以及，
去除所述第二氮化层，并以所述第二沟槽中的隔离介质作为所述第二隔离结构，所述第二隔离结构的上表面在所述第一隔离结构上方。
4.如权利要求3所述的制作方法，其特征在于，在形成所述第二隔离结构之后、形成所述第三隔离结构之前，所述制作方法还包括：
去除所述垫氧化层，在所述半导体衬底上形成栅氧材料层和浮栅材料层，所述栅氧材料层覆盖所述半导体衬底的上表面，所述浮栅材料层覆盖所述栅氧材料层以及所述第一隔离结构和所述第二隔离结构，所述浮栅材料层的上表面整体位于所述第二隔离结构上方；
利用平坦化工艺去除部分厚度的所述浮栅材料层，使剩余的所述浮栅材料层的上表面与所述第二隔离结构的上表面齐平，剩余的所述浮栅材料层连续覆盖每个像素区的感光区和读出电荷区，作为所述MOS电容和所述读取晶体管共用的浮栅；以及，
在所述半导体衬底上依次形成栅间介质材料层和控制栅材料层。
5.如权利要求4所述的制作方法，其特征在于，在形成所述栅间介质材料层之前，所述制作方法还包括：
回刻蚀所述第二隔离结构，使所述第二隔离结构的上表面低于所述浮栅的上表面，从而在相邻的所述浮栅之间形成凹槽，所述栅间介质材料层覆盖所述凹槽的内表面，所述控制栅材料层覆盖所述栅间介质材料层且填充所述凹槽，回刻蚀后的所述第二隔离结构作为正面像素分隔结构。
6.如权利要求3所述的制作方法，其特征在于，形成所述第三隔离结构的步骤包括：
从背面减薄所述半导体衬底；
在所述半导体衬底的背面形成图形化的掩模层，所述掩模层中的开口形成于所述第二隔离结构向所述半导体衬底的背面垂直延伸的区域；
利用所述图形化的掩模层，从背面刻蚀所述半导体衬底，形成第三沟槽，所述第三沟槽的底面露出所述第二隔离结构；
在所述第三沟槽中填充隔离介质，并利用平坦化工艺，使所述第三沟槽中隔离介质的远离所述第三沟槽底面的表面与所述图形化的掩模层的表面齐平；
去除所述图形化的掩模层，并以所述第三沟槽中的隔离介质作为所述第三隔离结构。
7.如权利要求6所述的制作方法，其特征在于，所述第二沟槽和/或所述第三沟槽中的隔离介质采用原子层沉积工艺形成。
8.如权利要求6所述的制作方法，其特征在于，所述第二沟槽和/或所述第三沟槽中的隔离介质包括高k介质层和覆盖所述高k介质层且介电常数低于所述高k介质层的绝缘层。
9.如权利要求1所述的制作方法，其特征在于，所述半导体衬底具有设置于所述多个像素区之间的多个衬底引出区，每个所述衬底引出区与两个以上的所述像素区的衬底连通，以通过所述衬底引出区向所述像素区的衬底施加电压；所述第一隔离结构限定出所述衬底引出区的范围。
10.如权利要求1所述的制作方法，其特征在于，所述第一隔离结构在所述半导体衬底中的嵌设深度为
Figure FDA0003341093120000031
所述第二隔离结构在所述半导体衬底中的嵌设深度为
Figure FDA0003341093120000032
11.一种光电传感器，其特征在于，所述光电传感器包括：
半导体衬底，所述半导体衬底具有多个像素区，每个所述像素区用于形成采用共用浮栅来实现感光的MOS电容和读取晶体管；
在所述半导体衬底的正面嵌设的第一隔离结构，所述第一隔离结构将每个所述像素区分隔为感光区和读出电荷区，所述感光区用于构造所述MOS电容，所述读出电荷区用于构造读取晶体管；
在所述半导体衬底的正面嵌设的正面像素分隔结构，所述正面像素分隔结构位于相邻的所述像素区之间；以及，
在所述半导体衬底的背面嵌设的第三隔离结构，所述第三隔离结构位于相邻的像素区之间，并且，所述第三隔离结构与所述正面像素分隔结构上下对应且相互连接，其中，所述正面像素分隔结构在所述半导体衬底中的嵌设深度是所述第一隔离结构在所述半导体衬底中的嵌设深度的1.5倍以上。
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