CN113972271A - 功率半导体器件 - Google Patents

功率半导体器件 Download PDF

Info

Publication number
CN113972271A
CN113972271A CN202111221438.9A CN202111221438A CN113972271A CN 113972271 A CN113972271 A CN 113972271A CN 202111221438 A CN202111221438 A CN 202111221438A CN 113972271 A CN113972271 A CN 113972271A
Authority
CN
China
Prior art keywords
region
power semiconductor
load terminal
conductivity type
overvoltage protection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111221438.9A
Other languages
English (en)
Other versions
CN113972271B (zh
Inventor
T.巴斯勒
M.比纳
M.戴内泽
H-J.舒尔策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102017105895.8A external-priority patent/DE102017105895B4/de
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Priority to CN202111221438.9A priority Critical patent/CN113972271B/zh
Publication of CN113972271A publication Critical patent/CN113972271A/zh
Application granted granted Critical
Publication of CN113972271B publication Critical patent/CN113972271B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了功率半导体器件。一种功率半导体器件包括耦合到第一负载端子和第二负载端子的半导体主体。半导体主体包括：电连接到第一负载端子的第二导电类型的第一掺杂区域；电连接到第二负载端子的第二导电类型的发射极区域；具有第一导电类型且布置在第一掺杂区域和发射极区域之间的漂移区域。漂移区域和第一掺杂区域使得功率半导体器件能够在以下状态下操作：导通状态，在所述导通状态期间，负载端子之间的负载电流沿正向方向传导；正向阻断状态，在所述正向阻断状态期间施加在端子之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子之间的反向电压被阻断。半导体主体进一步包括至少被布置在第一掺杂区域内的复合区。

Description

功率半导体器件
技术领域
本说明书涉及功率半导体器件的实施例以及处理功率半导体器件的方法的实施例。特别地，本说明书涉及过电压保护功率半导体芯片的方面和功率半导体器件开关的实施例以及相应的处理方法的实施例。
背景技术
汽车、消费者和工业应用中的现代装置的许多功能，诸如转换电能以及驱动电动机或电机依赖于功率半导体开关。例如，举几个示例，绝缘栅双极型晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管已经用于各种应用，包含但不限于电源和功率转换器中的开关。
功率半导体器件通常包括半导体主体，该半导体主体被配置为沿该器件的两个负载端子之间的负载电流路径传导负载电流。进一步地，负载电流路径可以借助于绝缘电极（有时被称为栅极电极）来控制。例如，在从例如驱动器单元接收到相应的控制信号时，控制电极可以将功率半导体器件设置为导通状态和阻断状态中之一。在一些情况下，栅极电极可以被包含在功率半导体开关的沟槽内，其中沟槽可以展现例如条状配置或针状配置。
通常期望保持功率半导体器件的损耗为低的，该损耗例如是开关损耗、导通状态期间的通态损耗和阻断状态期间的截止状态损耗。
进一步地，功率半导体器件可以被设计为在标称条件下连续操作，根据该标称条件，例如，负载电流正常不超过标称值达预定时间段以上，并且施加在两个负载端子之间的电压正常不超过标称值达预定时间段以上。
通常试图避免功率半导体器件变得经受显著高于其已经被设计用于的关于瞬态（例如，开关）情形以及连续阻断状态情形的标称阻断电压。为此，过去已经开发了一些过电压保护概念，其中之一通常被称为“钳位”。例如，能够使用所谓的瞬态电压抑制器二极管（TVS 二极管）以便减小在晶体管开关操作期间可能出现的瞬态过电压。
发明内容
本文中描述的方面涉及具有其中p掺杂区段电连接到相应的负载端子的pnp配置的半导体结构（而不限于此）。电连接到负载端子中的第一负载端子的p掺杂区段，其在本文中被称为“第一掺杂区域”，可以可选地包括复合区的至少一部分。例如，第一掺杂区域能够是阳极区域，例如过电压保护功率半导体芯片的阳极区域。或者，第一掺杂区域能够是主体区域，例如功率半导体开关的主体区域。
根据实施例，功率半导体器件包括耦合到第一负载端子和第二负载端子的半导体主体。该半导体主体包括：第二导电类型的第一掺杂区域，其电连接到第一负载端子；第二导电类型的发射极区域，其电连接到第二负载端子；第一导电类型的并且被布置在第一掺杂区域和发射极区域之间的漂移区域。漂移区域和第一掺杂区域使得功率半导体器件能够在以下状态下操作：导通状态，在所述导通状态期间负载端子之间的负载电流沿正向方向传导；正向阻断状态，在所述正向阻断状态期间施加在端子之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子之间的反向电压被阻断。半导体主体进一步包括至少被布置在第一掺杂区域内的复合区。
根据另一实施例，呈现一种处理功率半导体器件的方法。半导体器件包括耦合到第一负载端子和第二负载端子的半导体主体。该半导体主体包括：第二导电类型的第一掺杂区域，其电连接到第一负载端子；第二导电类型的发射极区域，其电连接到第二负载端子；第一导电类型的并且被布置在第一掺杂区域和发射极区域之间的漂移区域。漂移区域和第一掺杂区域使得功率半导体器件能够在以下状态下操作：导通状态，在所述导通状态期间负载端子之间的负载电流沿正向方向传导；正向阻断状态，在所述正向阻断状态期间施加在端子之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子之间的反向电压被阻断。该方法包括：在半导体主体中形成至少被布置在第一掺杂区域内的复合区。
在实施例的第一示例性子组中，功率半导体器件体现为功率半导体开关。
在实施例的第二示例性子组中，功率半导体器件体现为过电压保护功率半导体芯片或者集成功率半导体模块。关于过电压保护功率半导体芯片或相应地集成功率半导体模块，应该理解的是，这些器件可以可选地包括所述复合区。然而，本文所呈现的还有未必装配有复合区的过电压保护功率半导体芯片或相应地集成功率半导体模块的实施例。
关于实施例的示例性复合体，下面呈现几个示例。
实施例的第一示例性子组的示例，其中功率半导体器件体现为功率半导体开关， 以及相应的方法的示例：
1. 一种功率半导体开关，包括半导体主体，该半导体主体耦合到第一负载端子和第二负载端子，并且包括：漂移区域，其具有第一导电类型的掺杂剂；源极区域，其具有第一导电类型的掺杂剂并且电连接到第一负载端子；以及第一掺杂区域，其被实现为主体区域并且具有第二导电类型的掺杂剂并且将源极区域与漂移区域分开，其中：
- 漂移区域、源极区域和主体区域使得功率半导体开关能够在以下状态下操作：导通状态，在所述导通状态期间负载端子之间的负载电流沿正向方向传导；正向阻断状态，在所述正向阻断状态期间施加在端子之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子之间的反向电压被阻断；以及
- 功率半导体开关包括损坏区，并且其至少被布置在主体区域内。
2. 根据示例1所述的功率半导体开关，其中，复合区被配置为减小复合区内存在的电荷载流子的寿命和迁移率中的至少一个。
3. 根据示例1或2所述的功率半导体开关，其中，复合区是横向构造的。
4. 根据示例3所述的功率半导体开关，进一步包括具有多个晶体管单元的有源区域，其中，复合区横向构造如下：
- 仅多个晶体管单元中的一个份额中的每个包括复合区；和/或
- 复合区在多个晶体管单元中的至少一个的水平横截面内横向构造。
5. 根据前述示例中的一项所述的功率半导体开关，进一步被配置为在导通状态期间在主体区域内诱导导电沟道以用于传导负载电流的至少一部分，其中，诱导的导电沟道和复合区在空间上彼此分开。
6. 根据示例5所述的功率半导体开关，其中，复合区与诱导的导电沟道之间的最小距离共计至少50 nm。
7. 根据前述示例中的一项所述的功率半导体开关，其中，复合区延伸到源极区域中。
8. 根据前述示例中的一项所述的功率半导体开关，其中，复合区不延伸到漂移区域中。
9. 根据示例8所述的功率半导体开关，其中，复合区展现为漂移区域内的晶体缺陷浓度的至少1000倍的晶体缺陷浓度。
10. 根据前述示例中的一项所述的功率半导体开关，其中，主体区域比复合区向半导体主体中延伸得更深。
11. 根据前述示例中的一项所述的功率半导体开关，其中，第一负载端子包括接触凹槽，该接触凹槽与源极区域和主体区域中的每个相接，其中，复合区与接触凹槽横向重叠，并且展现在接触凹槽的横向尺寸的60％至200％的范围内的横向尺寸。
12. 根据前述示例中的一项所述的功率半导体开关，包括：有源区域，该有源区域具有多个晶体管单元，每个晶体管单元被配置为在所述导通状态、所述正向阻断状态和所述反向阻断状态下操作；以及围绕有源区域的非有源（inactive）边缘区域，其中，复合区不延伸到非有源边缘区域中。
13. 根据前述示例中的一项所述的功率半导体开关，其中，复合区与在正向阻断状态期间的电场的峰值的位置在空间上分开。
14. 根据前述示例中的一项所述的功率半导体开关，其中，复合区展现在复合区内形成多个复合中心的晶体缺陷。
15. 根据示例14所述的功率半导体开关，其中，晶体缺陷在高达至少360°的温度下是温度稳定的。
16. 根据前述示例中的一项所述的功率半导体开关，其中，复合区展现沿至少横向方向以至少为2的因数变化的晶体缺陷浓度。
17. 根据前述示例中的一项所述的功率半导体开关，其中，复合区展现沿至少垂直方向以至少为2的因数变化的晶体缺陷浓度。
18. 根据前述示例中的一项所述的功率半导体开关，其中，主体区域展现第一子区段和第二子区段，第一子区段与所述第一负载端子相接，并且具有比第二子区段更高的掺杂剂浓度，第二子区段与漂移区域相接，其中，复合区延伸到第一子区段和第二子区段中的每个中。
19. 根据示例13和14所述的功率半导体开关，其中，晶体缺陷浓度的峰值位于主体区域的第二子区段的上半部内或者位于主体区域的第一子区段的下半部内。
20. 根据前述示例中的一项所述的功率半导体开关，其中，半导体主体包括发射极区域，发射极区域掺杂有第二导电类型的掺杂剂并且与第二负载端子电连接，其中，半导体主体排他地借助于发射极区域与第二负载端子相接。
21. 根据前述示例中的一项所述的功率半导体开关，其中，半导体主体进一步包括场停止区域，其中，场停止区域使漂移区域终止，并且展现大于漂移区域掺杂剂浓度的第一导电类型的掺杂剂的质子辐照诱导的掺杂剂浓度。
22. 一种反向阻断IGBT，包括至少在被实现为反向阻断IGBT的主体区域的第一掺杂区域内实现的横向构造复合区。
23. 一种处理功率半导体开关的方法，包括：
- 提供半导体主体，半导体主体要耦合到第一负载端子和第二负载端子，并且包括：漂移区域，其具有第一导电类型的掺杂剂；源极区域，其具有第一导电类型的掺杂剂并且电连接到第一负载端子；以及第一掺杂区域，其被实现为主体区域并且具有第二导电类型的掺杂剂并且将源极区域与漂移区域分开，其中，漂移区域、源极区域和主体区域使得功率半导体开关能够在以下状态下操作：导通状态，在所述导通状态期间端子之间的负载电流沿正向方向传导；正向阻断状态，在所述正向阻断状态期间施加在端子之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子之间的反向电压被阻断；以及
- 在主体区域内提供复合区。
24. 根据示例23所述的方法，其中，提供复合区包括借助于注入处理步骤和扩散处理步骤中的至少一个将晶体缺陷引入到半导体主体中。
25. 根据示例23或24所述的方法，其中，提供复合区涉及使用凹槽执行自对准处理步骤，其中，源极区域和主体区域中的每个要由所述第一负载端子接触。
实施例的第二示例性子组的示例，其中功率半导体器件体现为过电压保护功率半 导体芯片或集成功率半导体模块，以及相应的方法的示例：
如上面所指示的，关于实施例的第二示例性子组，可以可选地提供或不提供复合区。
1. 一种过电压保护功率半导体芯片，包括耦合到芯片的第一负载端子和第二负载端子的半导体主体，第一负载端子被布置在芯片的正侧，并且第二负载端子被布置在芯片的背侧，并且其中，半导体主体包括有源区域和围绕有源区域的非有源边缘区域中的每个，并且其中，有源区域包括多个贯穿（breakthrough）单元，每个贯穿单元包括：
- 绝缘结构，其被布置在正侧并且具有凹部，第一负载端子延伸到凹部中并且与半导体主体相接；以及
- 漂移区域，其具有第一导电类型的掺杂剂；
- 第一掺杂区域，其被实现为阳极区域并且具有第二导电类型的掺杂剂并且电连接到第一负载端子；
- 第一势垒区域，其具有比阳极区域更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与阳极区域和绝缘结构中的每个接触；以及
- 第二势垒区域，其具有比漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将阳极区域和第一势垒区域的至少一部分中的每个与漂移区域分开；
- 掺杂接触区域，其被布置成与第二负载端子接触，其中，漂移区域被定位在第二势垒区域和掺杂接触区域之间。
2. 根据示例1所述的芯片，其中，每个贯穿单元被配置为：
- 如果负载端子之间的电压低于标称芯片阻断电压，则保持在不导通状态；以及
- 如果负载端子之间的电压高于标称芯片阻断电压，则采用导通贯穿状态。
3. 根据示例2所述的芯片，其中，芯片耦合到功率半导体晶体管，并且其中，贯穿单元中的每个被配置用于已经根据晶体管的标称阻断电压确定的标称芯片阻断电压。
4. 根据前述示例中的一项所述的芯片（1），其中，每个贯穿单元包括延伸到至少第一掺杂区域中的复合区。
5. 根据示例4所述的芯片，其中，复合区提供局部减小的电荷载流子寿命。
6. 根据前述示例中的一项所述的芯片，其中，阳极区域比第一势垒区域向半导体主体中延伸得更深，并且其中，由于深度水平差异而形成的台阶被第二半导体势垒区域覆盖。
7. 根据前述示例中的一项所述的芯片，其中，贯穿单元的第一势垒区域形成连续的半导体层。
8. 根据前述示例中的一项所述的芯片，其中，贯穿单元根据六边形镶嵌图案而布置在有源区域内。
9. 根据前述示例中的一项所述的芯片，其中，在贯穿单元中的每个中，阳极区域、第一势垒区域和第二势垒区域关于穿过相应贯穿单元的虚构垂直轴线对称地布置。
10. 根据前述示例中的一项所述的芯片，其中，阳极区域、第一势垒区域以及第二势垒区域中的每个中存在的掺杂剂是注入的掺杂剂。
11. 根据前述示例中的一项所述的芯片，其中，第二负载端子与掺杂接触区域之间的过渡形成肖特基接触。
12. 根据前述示例中的一项所述的芯片，其中，所述掺杂的接触区域包括具有第二导电类型的掺杂剂的发射极和具有第一导电类型的掺杂剂的场停止区域，发射极电连接到第二负载端子并且场停止区域被布置在漂移区域和发射极之间。
13. 根据前述示例中的一项所述的芯片，进一步包括在半导体主体的正侧且在半导体主体的外部布置的二极管布置，其中，二极管布置与非有源边缘区域横向重叠并且连接到第一负载端子以及另外的端子。
14. 根据示例13所述的芯片，其中，另外的端子电连接到功率半导体晶体管的发射极端子。
15. 根据前述示例中的一项所述的芯片，其中，非有源边缘区域展现比贯穿单元中的每个更高的击穿电压。
16. 根据前述示例中的一项所述的芯片，进一步包括一个或多个第一类型的辅助单元，其中，一个或多个第一类型的辅助单元中的每个包括：
- 绝缘结构，其被布置在正侧并且具有凹部，第一负载端子延伸到凹部中并且与半导体主体相接；以及
- 漂移区域，其具有第一导电类型的掺杂剂；
- 阳极区域，其具有第二导电类型的掺杂剂并且电连接到第一负载端子；
- 第一势垒区域，其具有比阳极区域更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与阳极区域和绝缘结构中的每个接触；以及
- 第二势垒区域，其具有比漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将阳极区域和第一势垒区域的至少一部分中的每个与漂移区域分开；以及
- 掺杂接触区域，其被布置成与第二负载端子接触，其中，漂移区域被定位在第二势垒区域和掺杂接触区域之间，并且其中，掺杂接触区域延伸到半导体主体中达到半导体主体的总厚度的高达50%。
17. 根据前述示例中的一项所述的芯片，进一步包括一个或多个第二类型的辅助单元，其中，一个或多个第二类型的辅助单元中的每个包括：
- 绝缘结构，其被布置在正侧并且具有凹部，第一负载端子延伸到凹部中并且与半导体主体相接；以及
- 漂移区域，其具有第一导电类型的掺杂剂；
- 第一势垒区域，其具有第二导电类型的掺杂剂并且电连接到第一负载端子；
- 掺杂接触区域，其被布置成与第二负载端子接触，其中，漂移区域被定位在第一势垒区域和掺杂接触区域之间。
18. 根据前述示例中的一项所述的芯片，其中，所述芯片耦合到功率半导体晶体管，晶体管包括多个晶体管单元，并且其中晶体管单元中的每个集成在芯片内。
19. 根据示例18所述的芯片，其中，晶体管单元中的每个包括：
- 源极区域，其具有第一导电类型的掺杂剂并且电连接到发射极端子；
- 漂移区域，其具有第一导电类型的掺杂剂；
- 主体区域，其具有第二导电类型的掺杂剂并且电连接到发射极端子并且将源极区域与漂移区域隔离；
- 被配置成控制晶体管单元的绝缘栅极电极；以及
- 掺杂接触区域，其电连接到第二负载端子并且具有第二导电类型的掺杂剂。
20. 根据示例18或19所述的芯片，其中，贯穿单元的掺杂接触区域和晶体管单元的掺杂接触区域形成半导体主体内的掺杂接触层。
21. 一种集成功率半导体模块，包括功率半导体晶体管和过电压保护功率半导体芯片，其中，过电压保护功率半导体芯片包括耦合到芯片的第一负载端子和第二负载端子的半导体主体，第一负载端子被布置在芯片的正侧并且第二负载端子被布置在芯片的背侧，并且其中，半导体主体包括有源区域和围绕有源区域的非有源边缘区域中的每个，并且其中，有源区域包括多个贯穿单元；
其中，每个贯穿单元包括：
- 绝缘结构，其被布置在正侧并且具有凹部，第一负载端子延伸到凹部中并且与半导体主体相接；以及
- 具有第一导电类型的掺杂剂的漂移区域；
- 第一掺杂区域，其被实现为阳极区域并且具有第二导电类型的掺杂剂并且电连接到第一负载端子；
- 第一势垒区域，其具有比阳极区域更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与阳极区域和绝缘结构中的每个接触；以及
- 第二势垒区域，其具有比漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将阳极区域和第一势垒区域的至少一部分中的每个与漂移区域分开；以及
- 掺杂接触区域，其被布置成与第二负载端子接触，其中，漂移区域被定位在第二势垒区域和掺杂接触区域之间；
其中，晶体管包括发射极端子、集电极端子和栅极端子，集电极端子电连接到芯片的第二负载端子。
22. 一种处理过电压保护功率半导体芯片的方法，包括：
- 提供要耦合到芯片的第一负载端子和第二负载端子的半导体主体，第一负载端子要被布置在芯片的正侧，并且第二负载端子要被布置在芯片的背侧，并且其中，半导体主体包括有源区域和围绕有源区域的非有源边缘区中的每个；
- 在有源区域中形成多个贯穿单元，每个贯穿单元包括布置在正侧并且具有凹部的绝缘结构，第一负载端子将延伸到凹部中并且与半导体主体相接；以及
- 形成以下区域：
- 漂移区域，其具有第一导电类型的掺杂剂；
- 第一掺杂区域，其被实现为阳极区域，具有第二导电类型的掺杂剂并且电连接到第一负载端子；
- 第一势垒区域，其具有比阳极区域更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与阳极区域和绝缘结构中的每个接触；以及
- 第二势垒区域，其具有比漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将阳极区域和第一势垒区域的至少一部分中的每个与漂移区域分开；
- 掺杂接触区域，其被布置成与第二负载端子接触，其中，漂移区域被定位在第二势垒区域和掺杂接触区域之间。
23. 根据示例22所述的方法，其中，形成阳极区域、形成第一势垒区域和形成第二势垒区域中的至少一个包含执行至少一个注入处理步骤。
24. 根据示例23所述的方法，其中，以至少1.5 MeV的离子能量执行一个或多个注入处理步骤中的至少一个。
25. 根据前述示例22至24中的一项所述的方法，还包括通过使用绝缘结构作为掩模执行自调整过程来形成延伸到至少阳极区域中的复合区。
本领域的技术人员在阅读以下详细描述时以及在查看附图时将认识到附加特征和优点。
附图说明
附图中的部件未必按比例，而是重点在于说明本发明的原理。而且，在附图中，同样的参考数字指定对应的部分。在附图中：
图1示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的水平投影的一个区段；
图2A至图2B均示意性且示例性地图示了根据一些实施例的功率半导体器件的垂直横截面的一个区段；
图3示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的垂直横截面的一个区段；
图4示意性且示例性地图示了根据一个或多个实施例的功率半导体器件中的掺杂剂浓度的路线（course）和电场的路线中的每个；
图5示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的水平投影的一个区段；
图6示意性且示例性地图示了根据一个或多个实施例的包括功率半导体晶体管和功率半导体器件的功率半导体模块的等效电路；
图7示意性且示例性地图示了根据一个或多个实施例的包括功率半导体晶体管和功率半导体器件的功率半导体模块的操作范围；
图8示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的非有源边缘区域的垂直横截面的一个区段；
图9示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的水平投影的一个区段；
图10至图11均示意性且示例性地图示了根据一些实施例的功率半导体器件的垂直横截面的一个区段；
图12示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的水平投影的一个区段；
图13示意性且示例性地图示了根据一个或多个实施例的功率半导体晶体管的晶体管单元的垂直横截面的一个区段；
图14示意性且示例性地图示了根据一个或多个实施例的包括晶体管单元的功率半导体器件的垂直横截面的一个区段；
图15A至图15B均示意性且示例性地图示了根据一些实施例的包括功率半导体晶体管和功率半导体器件的集成功率半导体模块的一个区段；
图16示意性且示例性地图示了根据一个或多个实施例的处理功率半导体器件的方法的步骤；
图17A至图17B均示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的垂直横截面的一个区段；
图18A至图18B均示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的垂直横截面的一个区段；
图19A示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的垂直横截面的一个区段；
图19B示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的第一掺杂区域（例如，主体区域）内的沿垂直方向的晶体缺陷浓度的路线；
图20A示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的半导体主体内的沿垂直方向的掺杂剂浓度的路线和电场的路线；
图20B示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的第一掺杂区域（例如，主体区域）内的沿垂直方向的晶体缺陷浓度的路线；
图21示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的水平投影的一个区段；
图22示意性且示例性地图示了根据一个或多个实施例的方法；
图23示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的垂直横截面的一个区段连同电等效电路图；
图24示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的垂直横截面的一个区段；以及
图25A示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的半导体主体内的沿垂直方向的掺杂剂浓度的路线和电场的路线
图25B示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的第一掺杂区域（例如，主体区域）内的沿垂直方向的晶体缺陷浓度的路线。
具体实施方式
在以下详细描述中，参考附图，附图形成本文的一部分，并且在其中通过图示的方式示出了在其中可以实践本发明的具体实施例。
在这个方面，方向术语，诸如“顶部”、“底部”、“下面”、“前面”、“后面”、“背面”、“领先”、“落后”、“上面”等，可以参考正被描述的附图的取向使用。因为实施例的部件能够以许多不同取向定位，所以方向术语用于图示的目的而绝不是限制性的。应该理解，可以利用其他实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。因此，以下详细描述不应该以限制性意义来理解，并且本发明的范围由所附权利要求来限定。
现在将详细参考各种实施例，其一个或多个示例在附图中被图示。每个示例是以解释的方式提供的，而非意味着作为对本发明的限制。例如，作为一个实施例的部件图示或描述的特征能够用在其他实施例上或与其他实施例结合使用，以产生又一实施例。旨在本发明包含这样的修改和变化。使用具体语言来描述示例，所述具体语言不应该被解释为限制所附权利要求的范围。附图不按比例，并且仅用于说明的目的。为了清楚起见，如果没有另外声明，则相同的元件或制造步骤在不同附图中由相同的参考标记来指定。
如在本说明书中使用的术语“水平的”旨在描述基本平行于半导体衬底或半导体结构的水平表面的取向。这例如能够是半导体晶片或管芯或芯片的表面。例如，下面提到的第一横向方向X和第二横向方向Y两者均能够是水平方向，其中，第一横向方向X和第二横向方向Y可以彼此正交。
如在本说明书中使用的术语“垂直的”旨在描述基本正交于半导体晶片/芯片/管芯的水平表面，即平行于所述表面的法线方向布置的取向。例如，下面提到的延伸方向Z可以是正交于第一横向方向X和第二横向方向Y两者的延伸方向。在本文中，延伸方向Z也被称为“垂直方向Z”。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。可替选地，能够采用相反的掺杂关系，使得第一导电类型能够是p掺杂的并且第二导电类型能够是n掺杂的。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”旨在描述在半导体器件的两个区域、区段、区、部分或部件之间、或者在一个或多个器件的不同端子之间、或者在端子或金属化部或电极与半导体器件的一部分或部件之间存在低欧姆电连接或低欧姆电流路径。进一步地，在本说明书的上下文中，术语“接触”旨在描述在相应半导体器件的两个元件之间存在直接的物理连接；例如，彼此接触的两个元件之间的过渡可以不包含另外的中间元件等等。
此外，在本说明书的上下文中，如果没有另外声明，则术语“电绝缘”在其通常有效理解的背景下使用，并且因此旨在描述两个或更多组件彼此分开定位并且没有连接那些组件的欧姆连接。然而，彼此电绝缘的组件仍然可以彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。举个示例，电容器的两个电极可以彼此电绝缘，并且同时例如借助于绝缘物（例如电介质）而彼此机械和电容耦合。
本说明书中描述的具体实施例涉及展现条状单元或蜂窝单元配置的功率半导体开关（而不限于此），例如可以用在功率转换器或电源内的功率半导体器件。因此，在实施例中，这样的器件能够被配置为承载要被馈送到负载和/或相应地由功率源提供的负载电流。例如，功率半导体器件可以包括一个或多个有源功率半导体单元，诸如：单片集成二极管单元，例如两个反串联连接的二极管的单片集成单元；单片集成晶体管单元，例如单片集成IGBT单元和/或其衍生物。这样的二极管/晶体管单元可以集成在功率半导体模块中。多个这种单元可以构成单元场，所述单元场与功率半导体器件的有源区域一起布置。
如本说明书中使用的术语“功率半导体器件”旨在描述单个芯片上的具有高电压阻断和/或高电流承载能力的半导体器件。换而言之，这样的功率半导体器件旨在用于：高电流，典型地在安培范围内，例如高达数十或数百安培；和/或高电压，典型地在15 V以上，更典型地是100 V及以上，例如高达至少400V或甚至更高，例如高达至少3 kV。
例如，下面描述的功率半导体器件可以是展现条状单元配置或者蜂窝（柱状）单元配置的半导体器件，并且能够被配置为用作低、中和/或高电压应用中的电力组件。
例如，如本说明书中使用的术语“功率半导体器件”不涉及用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
图23示意性且示例性地图示了根据一些实施例的功率半导体器件1连同电等效电路图。功率半导体器件1能够例如被实现为功率半导体开关（如关于图17A至图22示例性地解释的）或者实现为过电压保护功率半导体芯片（如关于图1至图16示例性地解释的）。
因此，应该理解的是，在下文中关于图23所描述的任何内容可以等同地适用于关于其他附图所描述的所有实施例。
功率半导体器件1包括耦合到第一负载端子11（例如，发射极端子、阳极端子或源极端子）和第二负载端子12（例如，集电极端子或漏极端子）的半导体主体10。半导体主体10包括：
- 第二导电类型的第一掺杂区域102（本文中也称为主体区域102或阳极区域102），其电连接到第一负载端子11；
- 第二导电类型的发射极区域1091，其电连接到第二负载端子12；
- 漂移区域100，其具有第一导电类型并且被布置在第一掺杂区域102和发射极区域1091之间；其中，漂移区域100和第一掺杂区域102使得功率半导体器件1能够在以下状态下操作：
-导通状态，在所述导通状态期间负载端子11、12之间的负载电流沿正向方向传导；
-正向阻断状态，在所述正向阻断状态期间施加在端子11、12之间的正向电压被阻断；以及
-反向阻断状态，在所述反向阻断状态期间施加在端子11、12之间的反向电压被阻断。
半导体主体10可以可选地进一步包括至少被布置在第一掺杂区域102内的复合区159。
例如，如等效电路所图示的，从第一掺杂区域102到漂移区域100的过渡形成第一二极管51，并且从发射极区域1091到漂移区域100的过渡形成第二二极管52。第一二极管51和第二二极管52彼此反串联连接。
例如，第一二极管51展现第一贯穿电压（breakthrough voltage），并且第二二极管52展现第二贯穿电压，其中第一贯穿电压是第二贯穿电压的至少五倍。该因数能够甚至大于5，例如共计至少10、100或甚至大于1000。例如，第二贯穿电压可以大于10 V、大于50V，例如大于10 V并且小于100 V。例如，第一贯穿电压约为第二贯穿电压的80倍，因此例如基于上面的值，在800 V至8 kV的范围内。典型的示例将是第二贯穿电压为20 V，并且第一贯穿电压为1600 V。
例如，第一负载端子11、第一掺杂区域102、复合区159、漂移区域100、发射极区域1091和第二负载端子12中的每个例如沿第一横向方向X展现共同的横向延伸范围，例如至少500 nm，至少2000 nm或甚至大于6000 nm。
进一步地，复合区159能够被配置为减小复合区159内存在的电荷载流子的寿命和迁移率中的至少一个。
如下面将更详细地解释的，复合区159可以是横向构造的。
如下面还将更详细地解释的，功率半导体器件1可以被配置为在导通状态期间在第一掺杂区域102内诱导导电沟道103以用于传导负载电流的至少一部分，其中诱导的导电沟道103和复合区159在空间上彼此分开。例如，复合区和诱导的导电沟道之间的最小距离共计至少50 nm。
进一步地，复合区159能够被布置为使得其不延伸到漂移区域100中。
在实施例中，复合区159展现为漂移区域100内的晶体缺陷浓度的至少1000倍的晶体缺陷浓度。
在实施例中，第一掺杂区域102比复合区159向半导体主体10中延伸得更深。
如根据下面的进一步描述将变得更加明显的，第一负载端子11可以包括与第一掺杂区域102相接的接触凹槽（参见图2中的参考数字161和图19A中的参考数字111），其中复合区159与接触凹槽横向重叠，并且展现在接触凹槽的横向尺寸的60％至200％的范围内的横向尺寸。
进一步地，功率半导体器件1能够包括多个单元（例如，晶体管单元（参见图12和图13中的参考数字14）），每个单元被配置为在所述导通状态、所述正向阻断状态和所述反向阻断状态下操作。
复合区159能够被设计为使得其与在正向阻断状态期间的电场的峰值的位置在空间上分开。
在实施例中，复合区159能够展现在复合区159内形成多个复合中心的晶体缺陷。例如，晶体缺陷在高达至少360°的温度下是温度稳定的。复合区的晶体缺陷浓度可以沿至少第一横向方向X以至少为2的因数变化。
如根据图19A的描述将变得更加明显的，第一掺杂区域102能够展现第一子区段（参见图19A，参考数字1023）和第二子区段（参见图19A，参考数字1022），第一子区段与第一负载端子11相接并且具有比第二子区段更高的掺杂剂浓度，第二子区段与漂移区域100相接，其中复合区159延伸到第一子区段和第二子区段中的每个中。进一步地，晶体缺陷浓度的峰值能够位于第一掺杂区域102的第二子区段的上半部内或位于第一掺杂区域102的第一子区段的下半部内。
在实施例中，半导体主体10排他地借助于发射极区域1091与第二负载端子12相接。
如根据下面的描述将变得更加明显的，半导体主体10可以进一步包括场停止区域1092，其中场停止区域1092使漂移区域100终止，并且展现大于漂移区域掺杂剂浓度的第一导电类型的掺杂剂的质子辐照诱导的掺杂剂浓度。
如上面所指示的，功率半导体器件1能够是功率半导体开关，并且可以进一步包括具有第一导电类型并且电连接到第一负载端子11的源极区域（参见图17A中的参考数字101），其中第一掺杂区域102将源极区域101与漂移区域100分开。例如，复合区159延伸到源极区域101中。
在实施例中，功率半导体器件1包括有源区域（参见图1中的参考数字1-1）和围绕有源区域1-1的非有源边缘区域1-2。例如，复合区159不延伸到非有源边缘区域1-2中。
进一步地，在示例中，有源区域1-1能够包括多个单元（例如，晶体管单元14），其中复合区159横向构造如下：仅多个单元（例如晶体管单元14）中的一个份额中的每个包括复合区159；和/或复合区159在多个单元（例如，晶体管单元）中的至少一个的水平横截面内横向构造。
如根据下面的描述还将变得更加明显的，功率半导体器件1可以进一步包括：第二导电类型的第一势垒区域152（参见图2A），其处于比第一掺杂区域102更低的掺杂剂浓度，并且被布置成与第一掺杂区域102和绝缘结构16、142两者接触；以及第一导电类型的第二势垒区域153，其处于比漂移区域100更高的掺杂剂浓度，并且将第一掺杂区域102和第一势垒区域152的至少一部分两者与漂移区域100分开。例如，第一势垒区域152和第二势垒区域153中的至少一个在有源区域1-1内形成连续的半导体层（参见图24）。
本文中呈现的还有一种处理功率半导体器件的方法。该半导体器件包括耦合到第一负载端子和第二负载端子的半导体主体。该半导体主体包括：第二导电类型的第一掺杂区域，其电连接到第一负载端子；第二导电类型的发射极区域，其电连接到第二负载端子；具有第一导电类型并且被布置在第一掺杂区域和发射极区域之间的漂移区域。漂移区域和第一掺杂区域使得功率半导体器件能够在以下状态下操作：导通状态，在所述导通状态期间负载端子之间的负载电流沿正向方向传导；正向阻断状态，在所述正向阻断状态期间施加在端子之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子之间的反向电压被阻断。该方法包括：在半导体主体中形成至少被布置在第一掺杂区域内的复合区。
该方法的示例性实施例可以对应于上面描述的器件的示例性实施例。将在下面更详细地描述该方法的另外的可选方面。
如已经介绍性地解释的，本文中描述的功率半导体器件1，例如如上面关于图23，可以例如实现为功率半导体开关或者过电压保护功率半导体芯片。
以下对图1至图16以及图24至图25A至图25B的描述主要涉及其中功率半导体器件1被实现为过电压保护功率半导体芯片的情况（介绍性地提及的“实施例的第一示例性子组”），以及以下对图17A至图22的描述主要涉及其中功率半导体器件1实现为功率半导体开关的情况（介绍性地提及的“实施例的第二示例性子组”）。
在对图1至图22、图24以及图25A至图25B的描述内，将解释功率半导体器件1的组件的可选特征，特别是第一掺杂区域102的可选特征。应该理解的是，这些可选特征可以a）等同地适用于图1至图22、图24以及图25A至图25B的器件，而不管相应的器件被实现为功率半导体开关还是被实现为过电压保护功率半导体芯片，以及b）等同地适用于上面根据图23描述的器件。
功率半导体开关
以下描述涉及上面提及的实施例的第一示例性子组的示例，其中功率半导体器件1体现为功率半导体开关，以及相应方法的示例：
图21示意性且示例性地图示了根据一个或多个实施例的功率半导体开关1的水平投影的一个区段。图17A至图18B中的每个示意性且示例性地图示了根据一个或多个实施例的功率半导体开关1的实施例的垂直横截面的一个区段。在下文中，将参考图21以及图17A至图18B中的每个。
例如，功率半导体开关1包括耦合到第一负载端子11（例如，发射极端子11）和第二端子（例如，集电极端子12）的半导体主体10。
关于本文中公开的图17A至图22的所有实施例，功率半导体开关1可以是反向阻断（RB）IGBT。例如，图17A至图22中的每个示出了可以被实现以便实现RB IGBT的功率半导体开关的方面。
半导体主体10可以包括具有第一导电类型的掺杂剂的漂移区域100。例如，例如以如对于技术人员已知的方式，根据功率半导体开关1应该被设计用于的额定阻断电压来选择漂移区域100的沿延伸方向Z的延伸及其掺杂剂浓度。
进一步地，发射极端子11可以被布置在功率半导体开关1的正侧并且可以包括正侧金属化部。集电极端子12可以与正侧相对地布置，例如被布置在功率半导体开关1的背侧，并且可以包括例如背侧金属化部。因此，功率半导体开关1可以展现垂直配置，其中负载电流在基本平行于垂直方向的方向上流动。在另一实施例中，发射极端子11和集电极端子12两者可以被布置在功率半导体开关1的共同侧，例如两者均在正侧。
功率半导体开关1可以进一步包括有源区域1-2、非有源边缘区域1-2（本文中也称为“终止结构”或“非有源终止结构”）和芯片边缘1-21（参见图21）。半导体主体10可以形成有源区域1-2和非有源边缘区域1-2中的每个的一部分，其中，芯片边缘1-21可以横向地使半导体主体10终止。芯片边缘1-21可以已经例如借助于晶片划片而形成，并且可以沿垂直方向Z延伸。非有源边缘区域1-2可以被布置在有源区域1-1和芯片边缘1-21之间，如图21中图示的。
在本说明书中，以常见方式采用术语“有源区域”和“非有源边缘区域”/“（非有源）终止结构”，即，有源区域1-1和非有源边缘区域1-2可以被配置为提供典型地与其相关联的主要技术功能。例如，根据实施例，功率半导体开关1的有源区域1-1被配置为在端子11、12之间传导负载电流，而非有源边缘区域1-2不传导负载电流，而是实现关于电场的路线的功能，确保阻断能力，安全地使有源区域1-1终止等等。例如，非有源边缘区域1-2可以完全围绕有源区域1-1，如图21中图示的。
在实施例中，有源区域1-1和非有源边缘区域1-2中的每个被配置为提供功率半导体开关的反向阻断能力，如将在下面更详细解释的。
有源区域1-1可以包括至少一个晶体管单元14（参见图21）。在实施例中，在有源区域1-1内包括多个这样的晶体管单元14。晶体管单元14的数量可以大于100，大于1000或甚至大于10000。晶体管单元14中的每个可以均展现相同的配置。因此，在实施例中，每个晶体管单元14可以展现功率单位单元的配置，例如，如图17A至图19A中图示的那样。在下文中，当针对具体晶体管单元14的示例性配置呈现解释（例如，像“晶体管单元14包括...”或“晶体管单元14的组件是/具有...”）时，如果没有明确另外声明，则该解释可以等同地适用于可以被包含在功率半导体开关1中的所有晶体管单元14。
每个晶体管单元14可以展现如图21中示意性地图示的条状配置，其中每个晶体管单元14及其组件在一个横向方向上（例如，沿第二横向方向Y）的总横向延伸可以充分大于在另一个横向方向上（例如，沿第一横向方向X）的总横向延伸。例如，相应的条状晶体管单元14的在第二横向方向Y上的较长的总横向延伸可以近似对应于有源区域1-1沿该横向方向的总延伸，如图21中图示的那样。
在另一实施例中，每个晶体管单元14可以展现蜂窝配置，其中每个晶体管单元14的横向延伸可以充分小于有源区域1-1的总横向延伸。
参考本文中公开的所有实施例，晶体管单元14中的每个可以展现条状配置并且能够被配置为提供RB IGBT功能。
每个晶体管单元14可以包括具有第一导电类型的掺杂剂并且电连接到发射极端子11的源极区域101。源极区域101中存在的掺杂剂浓度可以显着大于漂移区域100的掺杂剂浓度。
每个晶体管单元14可以进一步包括具有第二导电类型的掺杂剂的被实现为半导体开关主体区域102（也称为“沟道区域”；然而，在本文中，以不同方式使用术语“沟道区域”，见下文）的第一掺杂区域102，其中第一掺杂区域102可以将源极区域101与漂移区域100分开，例如，第一掺杂区域102可以将源极区域101与漂移区域100隔离。而且，第一掺杂区域102可以与发射极端子11电连接。第一掺杂区域102和漂移区域100之间的过渡可以形成pn结1021。
根据图17A和图17B中图示的实施例，漂移区域100可以沿垂直方向Z延伸，直到它与被布置成与集电极端子12电接触的掺杂接触区域109相接。掺杂接触区域109可以根据功率半导体开关1的配置形成；例如，掺杂接触区域109能够包含具有第二导电类型的掺杂剂的发射极区域1091，例如，p型发射极区域1091。
在实施例中，发射极区域1091不包括也电连接到集电极端子12的具有第一导电类型的掺杂剂的区段。因此，例如，本文中描述的实施例与反向导通（RC）IGBT无关。而是，根据实施例，半导体主体10排他地借助于发射极区域1091（例如完全p掺杂的发射极区域1091）与集电极端子12相接。
掺杂接触区域109还可以包含场停止区域1092，如图17B和图18B中的每个中图示的。场停止区域1092可以将漂移区域100耦合到发射极区域1091。例如，场停止区域1092可以包括显著大于漂移区域100的掺杂剂浓度的掺杂剂浓度的第一导电类型的掺杂剂。进一步地，场停止区域1092可以使漂移区域100终止。
在实施例中，场停止区域1092展现大于漂移区域掺杂剂浓度的第一导电类型的掺杂剂的质子辐照诱导的掺杂剂浓度。这样的质子辐照诱导的场停止能够通过如下而实现：质子辐照，随后是在范围在30分钟和5小时之间的时间段期间、在范围在370℃和430℃之间的相对低的温度下的退火步骤。例如，这可以允许薄晶片处理，例如，甚至允许大晶片直径，例如，等于或大于8” 的晶片直径。
每个晶体管单元14可以进一步包括绝缘控制端子131，例如栅极端子，其可以被实现为平面电极（如图17A和图17B中图示的）或者沟槽电极（如图18A和图18B中图示的）。例如，每个晶体管单元14可以包括延伸到半导体主体10中并且容纳控制端子131的至少一个沟槽143，所述控制端子131被实现为沟槽电极并且借助于绝缘体142而与半导体主体10绝缘。在平面电极的情况下，绝缘结构142可以使控制端子131与半导体主体10绝缘。
在实施例中，漂移区域100、源极区域101和第一掺杂区域102使得功率半导体开关1能够在如下状态下操作：导通状态，在所述导通状态期间，负载端子11、12之间的负载电流（在半导体主体10内）沿正向方向（例如，在技术电流方向方面抵靠垂直方向Z）传导；正向阻断状态，在所述正向阻断状态期间施加在端子11、12之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子11、12之间的反向电压被阻断。
例如，正向电压意味着集电极端子12的电位大于发射极端子11的电位。例如，反向电压意味着集电极端子12的电位小于发射极端子11的电位。
在实施例中，功率半导体开关1被配置为不允许反向负载电流在半导体主体10中的流动，而不管施加在负载端子11、12之间的电压展现何种极性。因此，例如，仅存在一个导通状态，即正向导通状态，其中传导正向方向上的负载电流（即，正向负载电流）。然而，当反向阻断电压存在并且被阻断时，小的泄漏电流仍然可以在反向方向上流动（例如，在技术电流方向方面平行于垂直方向Z）。
例如，借助于向控制端子131提供控制信号，例如通过在发射极端子11和控制端子131之间生成控制电压，功率半导体开关1可以在导通状态和正向阻断状态之间切换。
例如，能够独立于发射极端子11和控制端子131之间的控制电压来实现反向阻断状态，在所述反向阻断状态期间施加在端子11、12之间的反向电压被阻断。
例如（参见图19A），在导通状态期间，可以在第一掺杂区域102的一个区段内诱导沟道区域103（如虚线矩形所图示的）。导电沟道，例如允许负载电流在正向方向上流动的反型沟道可以延伸到诱导的沟道区域103中。例如，诱导的沟道区域103（例如，诱导的反型沟道）可以沿容纳控制电极131的沟槽143的侧壁144延伸，如图19A中图示的那样。
进一步地，在正向阻断状态期间，可以抑制沟道区域103的诱导。而是，维持空间电荷区域以便提供正向阻断能力。
在实施例中，功率半导体开关1（例如每个晶体管单元14）包括至少被布置在第一掺杂区域102内的复合区159。复合区159能够被配置为减小复合区159内存在的电荷载流子的寿命和迁移率中的至少一个。例如，复合区159被配置为：与复合区159外部的电荷载流子复合速率相比，提供在复合区159内的增加的电荷载流子复合速率。
例如，复合区159能够含有晶体缺陷例如双空位或空位-氧复合体，和/或充当复合中心的原子例如铂或金原子。
在实施例中，复合区159例如沿第一横向方向X和第二横向方向Y中的至少一个横向构造。例如，关于每个晶体管单元14，复合区159不完全在相应晶体管单元14的半导体主体10的区段的水平横截面内延伸，而是能够在相应晶体管单元14的这样的水平横截面内横向构造，例如仅在晶体管单元14内局部地实现。
例如，在实施例中，例如如在图17A至图19A中的每个中示例性地图示的，复合区159被构造为使得其不延伸到漂移区域100中。复合区159的这样的不延伸到漂移区域100中可以通过确保漂移区域100内的晶体缺陷浓度低于复合区159中的晶体缺陷浓度的十分之一的阈值水平来实现。换而言之，复合区159的特征能够在于，其展现至少为漂移区域100内的晶体缺陷浓度的10倍的晶体缺陷浓度。在另一实施例中，复合区159内的晶体缺陷浓度与漂移区域100中的晶体缺陷浓度的倍数大于10，例如大于100或甚至大于1000。例如，复合区159的特征能够在于，其展现至少为漂移区域100内的晶体缺陷浓度的1000倍的晶体缺陷浓度。
在另一实施例中，复合区159横向构造如下：不是每个晶体管单元14均包括复合区159，而是例如仅晶体管单元14的某一份额。例如，仅50％或更少的晶体管单元（例如，每隔一个晶体管单元14）包括相应的复合区159，或者仅33.33％或更少的晶体管单元（例如，每隔两个晶体管单元14）包括相应的复合区159，或者仅25％或更少的晶体管单元（例如，每隔三个晶体管单元14）包括相应的复合区159。
进一步地，复合区159内可以存在的晶体缺陷的浓度可以沿第一横向方向X和第二横向方向Y中的至少一个或者沿与第一横向方向X和第二横向方向Y的线性组合对应的方向变化。在另一实施例中，复合区159内可以存在的晶体缺陷的浓度可以沿横向方向X和Y基本上恒定。
在实施例中，复合区159也可以延伸到源极区域101中。根据实施例，这可以允许减小不想要的功率半导体开关1的闩锁的风险，因为源极区域可以发射的电子能够在复合区159内复合。
进一步地，诱导的导电沟道，即诱导的导电沟道可以延伸到其中的沟道区域103，和复合区159能够在空间上彼此分开；例如，诱导的沟道区域103和复合区159在空间上彼此不重叠。这可以避免对开关1的通态电压降的负面影响，例如避免通态电压降的增加。例如，复合区159和诱导的沟道区域103（导电沟道位于其中）之间的最小距离（例如，图19A中指示的横向距离X）共计至少50 nm。最小距离也能够大于50 nm，例如大于100 nm或甚至大于200nm。例如，复合区159和诱导的沟道区域103沿第一横向方向X不横向重叠。例如，在控制电极131被实现为沟槽电极的情况下，复合区159和控制电极131沿第一横向方向X不重叠，并且在控制电极131被实现为平面电极的情况下，复合区159和控制电极131沿垂直方向Z不重叠。
根据实施例，第一掺杂区域102例如沿垂直方向Z比复合区159向半导体主体10中延伸得更深。例如，pn结1021与复合区159的最深点之间的沿垂直方向Z的距离（例如，图17A至图20A中的每个中所指示的距离△Z）共计至少0.5 μm，或至少5 μm。在实施例中，距离△Z在1 μm至3 μm的范围内。例如，借助于距离△Z，可以确保例如在功率半导体开关1的一个或两个阻断状态期间在复合区159内不出现高电场强度。
进一步地，复合区159可以被布置成与发射极端子11接触，或者沿垂直方向Z与发射极端子11间隔开，间隔开的距离例如在30 nm至4000 nm的范围内、或者在50 nm至2000nm的范围内、或者在100 nm到1000 nm的范围内。
在实施例中，复合区159沿垂直方向Z的总延伸可以在晶体管单元14之间变化。例如，晶体管单元14的第一份额包括具有沿垂直方向Z的第一总延伸的相应复合区159，晶体管单元14的第二份额包括具有沿垂直方向Z的与第一总延伸不同的第二总延伸的相应复合区159，并且晶体管单元14的第三份额不包括复合区159。
在实施例中，发射极端子11包括与源极区域101和第一掺杂区域102中的每个相接的接触凹槽111，其中复合区159与接触凹槽111横向重叠（参见图19A ）并且展现在接触凹槽111的横向尺寸的60％至200％的范围内或在其80％至120％的范围内的横向尺寸。例如，复合区159展现基本上共计接触凹槽的在第一横向方向X上的总横向延伸的100％的在第一横向方向X上的总横向延伸。在处理（参见图22中所图示的方法200）的方面，可以在绝缘结构142内形成接触凹槽111，并且可以借助于执行注入处理步骤来创建复合区159。
所述接触凹槽111可以允许执行注入处理步骤作为自对准处理步骤。例如，根据实施例，不需要提供单独的掩模用于创建复合区159。之后，接触凹槽111可以填充有传导材料以连接到发射极端子11，例如以便将源极区域101和第一掺杂区域102与发射极端子11电连接。附加地或替代地，为了进一步横向地构造复合区159，可以采用掩模（未图示），例如通过沉积抗蚀剂材料并且通过执行光刻处理步骤，并且随后执行例如质子、氦、氩、硅、氧、钼、铂、金和/或硼的注入，以便例如仅在所有晶体管单元14的特定份额内（例如，仅在每隔一个、每隔两个或每隔三个晶体管单元14中）产生复合中心159，如上面已经解释的。
在实施例中，有源区域1-1包括如上面所描述的多个晶体管单元14，其中每个晶体管单元14可以被配置为在所述导通状态、所述正向阻断状态和所述反向阻断状态下操作。进一步地，复合区159不延伸到围绕有源区域1-1的非有源边缘区域1-2中。
现在更详细地参见图19A至图19B，第一掺杂区域102可以展现第一子区段1023和第二子区段1022。第一子区段1023能够与发射极端子11（即，第一负载端子）相接，并且能够具有比第二子区段1022的掺杂剂浓度更高的掺杂剂浓度。第二子区段1022能够与漂移区域100相接并且例如与漂移区域100形成所述pn结1021。例如，第一掺杂区域102可以由这两个子区段1022和1023组成，其中这两个子区段1022和1023中的相应的最大掺杂剂浓度之间的倍数可以大于2、10或甚至大于100，并且其中第二子区段1022可以形成第一掺杂区域102的主要部分（在空间方面），如图19A中图示的那样。第一子区段1023可以构成第一掺杂区域102的高掺杂接触区段。
例如，复合区159延伸到第一子区段1023和第二子区段1022中的每个中；即也延伸到更高掺杂剂的第一子区段1023中。
关于本文中描述的所有实施例，复合区159可以展现可以在复合区159内形成多个复合中心的晶体缺陷。
复合区159的晶体缺陷浓度可以沿至少第一横向方向X和/或第二横向方向Y以至少为2的因数变化。例如，第一掺杂区域102中存在的复合中心的密度可以被设定为在水平方向上展现特定的分布图。
进一步地，复合区159的晶体缺陷浓度还可以或者替代地沿垂直方向Z以至少为2的因数变化。所述变化因数（横向/垂直）当然可以大于2，例如大于5，大于10或甚至大于100。在图19B和图20B的每个中示意性且示例性地图示了沿垂直方向Z的晶体缺陷浓度的变化，其中晶体缺陷浓度可以与复合速率Nrecomb成比例。因此，晶体缺陷浓度或相应地复合速率Nrecomb可以首先沿垂直方向Z增加直至峰值，然后减小。例如，如所图示的，晶体缺陷浓度的减小不是线性的。例如，由于复合区159的晶体缺陷浓度，电荷载流子寿命的减小沿垂直方向Z是不均匀的。
在实施例中，复合区159的晶体缺陷浓度的峰值或相应地复合速率Nrecomb的峰值位于第一掺杂区域102的第二子区段1022的上半部内或者位于第一掺杂区域102的第一子区段1023的下半部内。在实施例中，关于图20B，复合区159的晶体缺陷浓度的峰值沿垂直方向Z与在正向阻断状态期间电场E的峰值间隔开，例如至少100 nm或至少1 μm。例如，确保电场的峰值不延伸到复合区159中。为此，例如，能够在pn结1021和复合区159的最低点之间保持上面提到的所述最小距离△Z。
关于图20A至图20B，将结合电场E的示例性路线和复合区159的晶体缺陷浓度的示例性路线来描述掺杂剂浓度NA（受主掺杂剂浓度/ p型掺杂剂浓度）和ND（施主掺杂剂浓度/n型掺杂剂浓度）的示例性路线，其中每个均沿垂直方向Z。例如，能够在根据图17A至图19A中的一个或多个的实施例中发现这样的路线。
对于IGBT常见的是，源极区域101中存在的掺杂剂浓度（例如，n型掺杂剂浓度）能够是相对高的。第一掺杂区域102的掺杂剂浓度（例如，p型掺杂剂浓度）分布图能够被分成三部分：具有最高掺杂剂浓度的上部分，例如存在于所述第一子区段1023中，例如用于与发射极端子11建立低欧姆接触；具有中等掺杂剂浓度的中间部分，例如被包含在所述第二子区段1022中；以及下部分，例如也被包含在所述第二子区段1022中，其具有相当低的平均浓度但可选地具有一个局部最大值，例如使得第一掺杂区域102提供场停止或势垒（例如p势垒）功能。与第一掺杂区域102相邻，漂移区域100沿垂直方向延伸，并且展现相当低的掺杂剂浓度，例如n型掺杂剂浓度。场停止区域1092展现显著大于漂移区域100的例如n型的掺杂剂浓度。如上面已经解释的，场停止区域1092的掺杂剂浓度可以是质子诱导的掺杂剂浓度。最后，例如p型发射极的发射极区域1091展现相对高的掺杂剂浓度。
在正向阻断状态期间，靠近第一掺杂区域102，电场E展现其峰值；然而，根据实施例，该峰值不延伸到至少在第一掺杂区域102内实现的复合区159中。而是，根据实施例，复合区159在空间上与在正向阻断状态期间的电场的峰值的位置分开。
如上面已经指示的，复合区159可以包括所述晶体缺陷。可以通过将离子注入到第一掺杂区域102中来形成晶体缺陷。例如，注入的离子包含氦、氩、硅、氧、钼、铂、金和硼中的至少一种。在另一实施例中，注入质子。
在实施例中，晶体缺陷在高达至少360°、至少390°或至少420°的温度下是温度稳定的。进一步地，晶体缺陷可以在至少一个小时内、至少两个小时内、或甚至大于四个小时内展现这样的温度稳定性。例如在薄晶片的处理期间可能出现这样的温度和时间范围。例如，在离子的情况下，由此能够确保即使在温度退火处理步骤之后，也能够基本上维持由所述离子注入引起的损伤，例如缺陷。
最后关于图22中示意性且示例性地图示的方法200，应该理解的是，方法200可以在各种实施例中实现，例如，在与已经关于前面的附图所解释的功率半导体开关1的示例性实施例对应的实施例中。到目前为止，参考上文。
一般地，方法200可以包括第一步骤2000，其中提供要耦合到第一负载端子和第二负载端子的半导体主体，并且该半导体主体包括：漂移区域，其具有第一导电类型的掺杂剂；源极区域，其具有第一导电类型的掺杂剂并且电连接到第一负载端子；以及第一掺杂区域，其具有第二导电类型的掺杂剂并且将源极区域与漂移区域分开。漂移区域、源极区域和第一掺杂区域使得功率半导体开关能够在以下状态下操作：导通状态，在所述导通状态期间端子之间的负载电流沿正向方向传导；正向阻断状态，在所述正向阻断状态期间施加在端子之间的正向电压被阻断；以及反向阻断状态，在所述反向阻断状态期间施加在端子之间的反向电压被阻断。
方法200可以进一步包括步骤2200，其中在第一掺杂区域内提供复合区。
例如，提供（在步骤2200中）复合区可以包括借助于注入处理步骤和扩散处理步骤中的至少一个将晶体缺陷引入到半导体主体中。例如，注入能够以在1013到1014原子/cm2范围内的注入剂量执行。在注入之后，可以执行温度退火步骤，其中能够选择晶体缺陷使得这些晶体缺陷在高达至少360°、至少390°或至少420°的温度下是温度稳定的，如上面已经指示的。所述温度因此能够是温度退火步骤的最大温度。替代注入，还可以执行受控扩散以便创建复合区。例如，能够将例如铂、钯，钼等等的重金属扩散到半导体主体中。例如，通过使用掩模来控制和/或执行扩散，这可以允许产生如下晶体缺陷的浓度：其例如以如图19B和图20B中图示的方式在横向方向和垂直方向中的至少一个上变化。此外，能够执行方法200，使得不在功率半导体开关的终止结构内提供复合区159；例如，所述注入处理步骤和所述扩散处理步骤都不在终止结构中执行。
进一步地，（在步骤2200中）提供复合区可以涉及使用凹槽执行自对准处理步骤，其中源极区域和第一掺杂区域中的每个将与第一负载端子接触，如已经关于图19B示例性地解释的那样。
本文中描述的功率半导体开关的实施例可以构成RB IGBT和相应的处理方法。RBIGBT可以包括所述复合区，其在有源区域内并且实现在第一掺杂区域（例如，半导体开关主体区域）中，例如接近RB IGBT的正侧。复合区能够至少横向构造。此外，晶体缺陷浓度可以沿第一横向方向、第二横向方向和垂直方向中的至少一个变化。根据一个或多个实施例，这样的变化可以允许控制接近RB IGBT的正侧的电荷载流子寿命减小。例如，借助于复合区，正侧部分晶体管放大因数（称为Alphapnp）能够保持为低的，并且因此同时，反向泄漏电流低保持为低的。在实施例中，这样的RB IGBT可以用在多级功率转换器内，例如在展现三级配置（例如，NPC2或T型配置）的功率转换器或矩阵逆变器中。
过电压保护功率半导体芯片
以下描述涉及上面提及的实施例的第二示例性子组的示例，其中功率半导体器件1体现为过电压保护功率半导体芯片或集成功率半导体模块，以及相应方法的示例。
根据之前关于图17至图22描述的示例，功率半导体开关（例如，反向阻断IGBT）的被配置为传导正向负载电流的晶体管单元14装配有第一掺杂区域102（即，主体区域），其中第一掺杂区域102包括复合区159。在这样的背景下，所提出的pnp结构（102 -＞100/1092 -＞109）可以允许既保持正侧部分晶体管放大因数（称为Alphapnp）为低的，并且同时又保持反向泄漏电流为低的，如上面所解释的。
根据关于图1至图16所描述的以下实施例中的一些，第一掺杂区域102和复合区159（的区段）可以用在另一背景下，即用在与用于承载负载电流的单元不同的半导体单元中，例如，用在只有在施加在负载端子11、12处的电压超过过电压阈值的情况下才处于导通状态的指定贯穿半导体单元中。例如，指定的贯穿半导体单元被集成在与用于承载（标称负载电流）的功率半导体器件分开的指定的过电压保护功率半导体芯片内。
因此，本说明书还涉及基于功率半导体的过电压保护芯片，其用于保护功率半导体管芯以抗过电压，例如以抗在开关操作期间可能出现的瞬态过电压。本文中描述的过电压保护芯片也可以构成功率半导体器件，因为其可以被配置用于暂时承载例如至少1 A高达30 A（诸如至少2 A、诸如至少5 A、至少10 A或者甚至大于20 A）的负载电流，以便减小在要被保护的功率半导体器件处出现的过电压，并且因为其可以展现阻断电压的能力。
图1示意性且示例性地图示了根据一个或多个实施例的过电压保护功率半导体芯片1（在下文中也简称为“芯片”）的水平投影的一个区段。
芯片1具有半导体主体10，半导体主体10包括芯片1的有源区域1-1和非有源边缘区域1-2中的每个。半导体主体10可以耦合到第一负载端子和第二负载端子（在图1中未图示；参见例如图2A至图2B的其他附图中的参考数字11和12）中的每个，其中第一负载端子可以被布置在芯片1的正侧，并且其中第二负载端子可以被布置在芯片1的背侧。芯片正侧和芯片背侧可以被布置为彼此相对，并且相应地，芯片1可以展现沿垂直方向Z延伸的垂直组装。
非有源边缘区域1-2可以例如以对于功率半导体器件常见的方式围绕有源区域1-1。非有源边缘区域1-2可以通过可能已经借助于例如晶片划片而形成的边缘1-21来终止。
有源区域1-1可以包括多个贯穿单元15，其可以构成有源区域1-1的单元场。贯穿单元15可以例如沿第一横向方向X以在若干微米的范围内（例如在10至30μm的范围内）的间距P（参见图24）布置。
例如，非有源边缘区域1-2展现比贯穿单元15中每个更大的击穿电压。因此，根据实施例，芯片1可以被配置为确保例如由于存在于负载端子处的过电压而引起的击穿出现在有源区域1-1内，而不出现在非有源边缘区域1-2内。将在下面更详细地阐明这个方面。
如所图示的，贯穿单元15可以展现具有例如圆形周边的蜂窝配置。在另一实施例中，单元15可以展现矩形周边和椭圆形周边或具有另一几何形式的横截面。
例如，贯穿单元15中的每个展现蜂窝配置，并且贯穿单元15根据六边形镶嵌图案布置在有源区域1-1内。
在又一实施例中，单元15可以展现具有例如近似对应于有源区域1-1的横向延伸的横向延伸的条状单元配置。
图2A至图2B中的每个均示意性且示例性地图示了根据一个或多个实施例的过电压保护功率半导体芯片1的垂直横截面的一个区段。如上面提及的，芯片1可以包括布置在有源区域1-1中的所述多个贯穿单元15。在下文中将参考的图2A至图2B和图3图示了这样的贯穿单元15的示例性配置。
贯穿单元15可以包括被布置在芯片前侧并且具有凹部161的绝缘结构16（对应于绝缘结构142（例如，如图19A所示出的）和上面提及的接触凹槽111），第一负载端子11延伸到凹部161中并且与半导体主体10相接。已经在这一点上，强调的是，凹部161不一定具有如图2A至图2B中图示的深度。而是，绝缘结构16可以提供第一负载端子11与半导体主体10的一个区段之间的电绝缘，并且同时允许第一负载端子11例如借助于所述凹部161与半导体主体10的另一区段相接。
在实施例中，凹部161可以沿第一横向方向具有在高达间距P的50％的范围内的宽度。例如，凹部161的宽度共计0.5 μm和12 μm之间的值。形成凹部161的绝缘结构16的厚度（沿垂直方向Z）可以共计至少几百纳米。
贯穿单元15可以进一步包括例如均在半导体主体10中实现的以下区域：第一导电类型（例如n型掺杂剂）的漂移区域100；第二导电类型（例如p型掺杂剂）并且电连接到第一负载端子11的第一掺杂区域102（例如，阳极区域102）；第二导电类型的第一势垒区域152，其处于比第一掺杂区域102更低的掺杂剂浓度并且被布置成与第一掺杂区域102和绝缘结构16中的每个接触；以及第一导电类型的第二势垒区域153，其处于比漂移区域100更高的掺杂剂浓度，并且将第一掺杂区域102和第一势垒区域152的至少一部分两者与漂移区域100分开；以及被布置成与第二负载端子12接触的掺杂接触区域109，其中漂移区域100被定位在第二势垒区域153和掺杂接触区域109之间。
在功能方面，每个贯穿单元15能够被配置为：如果负载端子11、12之间的电压低于标称芯片阻断电压，则保持处于非导通状态（在本文中也称为正向阻断状态），例如在第二负载端子12处存在更高电位。然而，如果负载端子11、12之间的电压增加到高于标称芯片阻断电压，则贯穿单元15可以采用导通贯穿状态，例如在第二负载端子12处存在更高电位。例如，在非导通状态期间，贯穿单元15不在第一负载端子11和第二负载端子12之间传导负载电流。而是，施加在负载端子11和12之间的电压被阻断，例如在第二负载端子12处存在更高电位。进一步地，在导通贯穿状态期间，能够在负载端子11、12之间传导负载电流，例如，以便将电压减小到等于或低于标称芯片阻断电压的值。
在实施例中，每个贯穿单元15可以进一步被配置为例如当第一负载端子11展现比第二负载端子12更大的电位时，保持在非导通反向阻断状态下。
参考本文中描述的所有实施例，标称芯片阻断电压能够等于或大于600 V、大于3000 V或甚至大于8000 V。
例如，芯片1耦合到功率半导体晶体管，并且贯穿单元15中的每个被配置用于已经根据晶体管2（参见图6）的标称阻断电压确定的标称芯片阻断电压。因此，施加在负载端子11、12之间的电压可以基本上等于施加到要借助于芯片1被保护以抗过电压（例如，瞬态过电压）的功率半导体晶体管的实际电压。例如，施加到第二负载端子12的电位可以等于存在于功率半导体晶体管的集电极（漏极）端子处的电位，并且施加到第一负载端子11的电位可以等于存在于功率半导体晶体管的栅极端子（例如控制端子）处的电位。将在下面更详细地阐明这个方面。
在下文中，将解释半导体主体10的一些区域的一些示例性结构特征，例如掺杂剂浓度和空间尺寸。
漂移区域100可以构成半导体主体10的主要部分，并且可以展现在5e12 cm-3至2e14 cm-3的范围内或在2e13 cm-3至1e14 cm-3的范围内或在3e13 cm-3至8e13 cm-3的范围内的掺杂剂浓度。例如，漂移区域100可以沿延伸方向Z延伸至少40 μm，例如在40 μm至650μm之间的范围内或在从60 μm至350 μm或从100 μm至200 μm的范围内。可以根据芯片1将被设计用于的标称芯片阻断电压来选择漂移区域100的总延伸以及其掺杂剂浓度。
附加地参考图3，其示意性且示例性地图示了根据实施例的过电压保护功率半导体芯片1的垂直横截面的一个区段，被布置成与第二负载端子12接触的掺杂接触区域109可以包括发射极区域1091（例如背侧发射极）以及可选地，场停止区域1092。发射极区域1091可以具有第二导电类型的掺杂剂，例如其中最大掺杂剂浓度在1e16 cm-3至1e20 cm-3的范围内，或者在1e17 cm-3至1e19 cm-3的范围内。场停止区域1092能够具有第一导电类型的掺杂剂，例如其中最大掺杂剂浓度大于漂移区域100的掺杂剂浓度，例如在5e13 cm-3至1e16cm-3的范围内，或者在1e14 cm-3至2e15 cm-3的范围内。例如，发射极区域1091电连接到第二负载端子12，并且场停止区域1092被布置在漂移区域100和发射极1091之间。掺杂接触区域109可以展现沿延伸方向Z的与漂移区域100的总延伸相比显著更小的总延伸。在实施例中，掺杂接触区域109可以以与晶体管（例如IGBT）的半导体主体的背侧结构类似的方式配置。
根据实施例，第二负载端子12与掺杂接触区域109之间的过渡可以形成肖特基接触。例如，这可以允许实现反向低电压阻断能力/结构。为此，可能进一步适当的是，掺杂接触区域109在到第二负载端子12的界面处展现不超过1e19 cm-3的值的n型掺杂剂浓度。
现在关于半导体主体10的正侧结构，在实施例中，半导体主体10的正侧与第一负载端子11之间的电连接仅借助于第一掺杂区域102与第一负载端子11之间的过渡建立。例如，第一势垒区域152、第二势垒区域153和漂移区域100中没有一个被布置成与第一负载端子11接触。
此外，第二势垒区域153可以被布置以便整个第一掺杂区域102和整个第一势垒区域152两者与漂移区域100分开。
根据实施例，贯穿单元15的第一势垒区域152和第二势垒区域153中的至少一个形成连续的半导体层。因此，有源区域1-1的所有贯穿单元15可以借助于构成每个贯穿单元15的相应第一势垒区域152的连续半导体层而彼此连接。在图24中更详细地示例性地、示意性地图示了该可选方面，图24示出了图1中示出的芯片1的实施例的垂直横截面。因此，第一势垒区域152和第二势垒区域153两者可以连续地在有源区域1-1内延伸以便形成芯片的多个或甚至全部贯穿单元15的一部分。
每个第一势垒区域152可以被布置以便保护绝缘结构16以抗过高的电场强度。
例如，也如图24中指示的，第一掺杂区域102可以比第一势垒区域152向半导体主体10中延伸得更深，其中由于深度水平的差异而形成的台阶154可以被第二半导体势垒区域153覆盖。换而言之，可以在第一掺杂区域102和第二势垒区域153之间的过渡处形成台阶154。此外，如上面已经提及的，第一掺杂区域102的掺杂剂浓度与第一势垒区域152的掺杂剂浓度相比能够更大。
例如，当施加在负载端子11、12之间的电压超过芯片标称阻断电压时，台阶154限定初始击穿的位置。将在下面关于图4更详细地阐明这个方面。
例如，所述台阶154可以沿延伸方向Z延伸至少1 μm、至少3 μm或甚至大于4 μm。应该理解的是，取决于工艺，台阶154可以展现与所图示的略微不同的路线。台阶154近似位于在第一掺杂区域102的底部和第一掺杂区域102的侧壁之间形成的拐角处。所述拐角能够是经整圆的拐角。
例如，用于形成第一掺杂区域102的掺杂剂可以通过使用绝缘结构16及其多个凹部161作为掩模（即，借助于自调整（自对准）过程）来执行注入处理步骤来提供。
例如，第一掺杂区域102、第一势垒区域152和第二势垒区域153中的每个中存在的掺杂剂能够是注入的掺杂剂。这可以允许沿着延伸方向Z产生准确的掺杂剂浓度分布图。
现在参考图4，其示意性且示例性地图示了在过电压保护功率半导体芯片1的实施例中（例如在如图3中示例性图示的实施例中）的并且沿平行于在中心位置穿过凹部161的延伸方向Z的轴线的掺杂剂剂量CCND、CCNA的路线和电场E的路线中的每个（均以任意单位（arb. un.），以下内容可以适用：
第一掺杂区域102的掺杂剂剂量（CCNA）可以在1e13 cm-2至5e14 cm-2的范围内，或者在5e14 cm-2至1e15 cm-2的范围内。在任何情况下，第一掺杂区域102的掺杂剂剂量可以大于第一势垒区域152的掺杂剂浓度，例如前者是后者的至少10倍、至少5倍0、甚至大于100倍。例如，第一掺杂区域102可以沿延伸方向Z延伸至少1 μm，例如在1 μm至3 μm的范围内或在3 μm至6 μm的范围内。
第一势垒区域152的掺杂剂剂量（未在图4中图示）可以在1e11 cm-2至1e14 cm-2的范围内，或者在5e11 cm-2至1e13 cm-2的范围内，或者在1e12 cm-2至8e12 cm-2的范围内。例如，第一势垒区域152可以沿延伸方向Z延伸至少1 μm。
被布置成与第一掺杂区域102相邻的第二势垒区域153的掺杂剂剂量（CCND）可以在1e12 cm-2至1e14 cm-2的范围内，或者在5e12 cm-2至5e13 cm-2的范围内，或者在1e12 cm-2至1e13 cm-2的范围内。在任何情况下，第二势垒区域153的掺杂剂浓度可以大于漂移区域100的掺杂剂浓度，例如前者是后者的至少1.5倍、至少4倍或甚至大于6倍。例如，第二势垒区域153可以沿延伸方向Z延伸至少3 μm。
如上面已经指示的，如果存在，则发射极1091可以具有在1e12 cm-2至1e14 cm-2的范围内的积分掺杂剂浓度（CCNA），并且场停止区域1092可以具有在5e13 cm-3至1e16 cm-3的范围内或在1e14 cm-3至2e15 cm-3的范围内的体积峰值掺杂剂浓度（CCND）。
例如，第二势垒区域153可以被配置为增加在贯穿单元15的非导通状态下电场的变化率。如图4中指示的，在贯穿单元15的非导通（即，阻断）状态期间，电场E可以在其中第一掺杂区域102与第二势垒区域153相接的区中（例如在台阶154处）展现最大值。因此，根据实施例，在过量电压施加在负载端子11和12之间期间初始击穿将位于该区中，例如，在形成在第一掺杂区域102和第二势垒区域153之间的过渡处的台阶154处。因此，在实施例中，所提出的贯穿单元15的结构可以允许精确地定位初始贯穿在芯片1中的位置。
附加地参考图5，其示意性且示例性地图示了根据实施例的水平投影的一个区段，在贯穿单元15中的每个中，第一掺杂区域102、第一势垒区域152和第二势垒区域153能够关于穿过相应贯穿单元15的虚构垂直轴线对称地布置，虚构垂直轴线可以被布置成平行于延伸方向Z。因此，如上面已经提及的，例如，每个贯穿单元15可以展现圆形的水平横截面。例如，这样的配置还可以有助于精确定位贯穿的位置，并且可以进一步防止贯穿的移动。
根据实施例，例如，如图2B和图24两者中示意性地、示例性地图示的，贯穿单元15可以进一步包括延伸到至少第一掺杂区域102中的复合区159。
例如，复合区159提供局部减小的电荷载流子寿命。例如，由此可以增加复合区159内、即第一掺杂区域102内的复合速率。
由于复合区159，至少靠近第一负载端子11，贯穿单元15可以提供沿延伸方向Z的不均匀的电荷载流子寿命。例如，由于复合区159，第一掺杂区域102中的电荷载流子寿命沿延伸方向Z以至少为10或甚至至少为100的因数变化。
在实施例中，例如由于放大增强的电荷载流子生成，复合区159可以允许减小或甚至消除最终的反向电流（其也可以被称为“反向泄漏电流”）的温度依赖性。如果第一负载端子11的电位大于第二负载端子12的电位，例如在贯穿单元15的反向阻断状态期间，则可能形成这样的反向电流。
此外，能够选择复合区159、即其沿延伸方向Z的延伸和其中存在的电荷载流子寿命，以便调整掺杂接触区域109的放大因数（α），该掺杂接触区域109可以包含发射极区域1091，如上面已经解释的。
根据实施例（未图示），复合区159还可以延伸到布置在第一掺杂区域102下面的第二势垒区域153的区段中，并且可选地，甚至略微延伸到漂移区域100中。
例如，可以通过例如使用绝缘结构16及其凹部161作为掩模来执行损伤注入处理步骤来产生复合区159。因此，在实施例中，能够使用自调整（自对准）过程（在其期间，例如不需要单独的掩模以便正确地定位复合区159）来产生复合区159。借助于以限定的注入能量以及限定的注入剂量和持续时间来执行注入处理步骤，能够精确地调整复合区159沿延伸方向Z的总延伸以及其中存在的电荷载流子寿命。
在实施例中，使用氩（Ar）、硅（Si）、氧（O）、氦（He）、钼（Mo）和硼（B）中的至少一种作为用于形成复合区159的注入材料。在另一实施例中，注入质子以用于形成复合区159。
例如，注入处理步骤可以以在5e13原子/cm2至1e15原子/cm2的范围内的注入剂量和/或在150 keV至1.5 MeV的范围内的注入能量发生。
在注入处理步骤之后，高温退火处理步骤可以在例如低于450℃的温度下发生，例如以便维持由注入引起的损伤。
在另一实施例中，通过执行扩散处理步骤来产生复合区159。例如，能够使用重金属，诸如铂（Pt），钯（Pd）和/或钼（Mo）以便沿延伸方向Z产生不均匀的电荷载流子寿命分布图。
在实施例中，电荷载流子寿命不仅沿延伸方向Z变化，而且附加地或替代地还沿横向方向X和Y中的至少一个变化。
在实施例中，用于形成复合区159的材料（例如损伤材料）的浓度可以在复合区159的沿延伸方向Z的中间位置处展现其最大值。进一步地，电荷载流子寿命可以与所述浓度成反比。因此，例如，在复合区159的沿延伸方向Z的中间位置处（其中，所述位置可以被布置在第一掺杂区域102内），电荷载流子寿命可以展现最小值。
进一步地，用于形成复合区159的材料的浓度可以沿横向方向X和Y以及沿其任何线性组合例如以指数方式减小。
关于图25A至图25B，将结合电场E的示例性路线和复合区159的晶体缺陷浓度的示例性路线描述掺杂剂浓度NA（受主掺杂剂浓度/ p型掺杂剂浓度）和ND（施主掺杂剂浓度/ n型掺杂剂浓度）的示例性路线，其中每个均沿垂直方向Z。例如，能够在根据图1至图16中的一个或多个的实施例中发现这样的路线，其中，图25A处理（address）第二势垒区域153（第一势垒区域152可能存在或可能不存在；例如参考图3，穿过凹部161的沿垂直方向Z的横截面没有穿过第一势垒区域152）。
第一掺杂区域102的掺杂剂浓度分布图（例如，p型掺杂剂浓度）能够被分成两个或更多部分：例如，具有最高掺杂剂浓度的上部分，例如用于与发射极端子11建立低欧姆接触；具有中等掺杂剂浓度的中间部分；以及可选地下部分，其具有相当低的平均浓度，但是可选地具有一个局部最大值（未在图25A中图示），例如使得第一掺杂区域102提供场停止或势垒（例如p-势垒）功能。与第一掺杂区域102相邻或者耦合到第一掺杂区域102，漂移区域100沿垂直方向延伸并且展现相当低的掺杂剂浓度，例如n型掺杂剂浓度。如上面已经解释的，可以在第一掺杂区域102和漂移区域100之间实现第二势垒区域153，其中第二势垒区域153与第一掺杂区域102形成pn结1021并且展现显著高于漂移区域100的掺杂剂浓度。场停止区域1092展现例如显著大于漂移区域100的例如n型的掺杂剂浓度。如上面已经解释的，场停止区域1092的掺杂剂浓度可以是质子诱导的掺杂剂浓度。最后，例如p型发射极的发射极区域1091展现相对高的掺杂剂浓度。
在正向阻断状态期间，靠近第一掺杂区域102，电场E展现其峰值；然而，根据实施例，该峰值不延伸到至少在第一掺杂区域102内实现的复合区159中。而是，根据实施例，复合区159在空间上与在正向阻断状态期间的电场的峰值的位置分开（参见距离△Z）。例如，在pn结1021与复合区159的最深点之间的沿垂直方向Z的距离（例如，图25A中的每个中所指示的距离△Z）共计至少0.5 μm，或至少5 μm。在实施例中，距离△Z在1 μm至3 μm的范围内。
如上面已经指示的，复合区159可以包括所述晶体缺陷。可以通过将离子注入到第一掺杂区域102中来形成晶体缺陷。例如，注入的离子包含氦、氩、硅、氧、钼、铂、金和硼中的至少一种。在另一实施例中，注入质子。
在实施例中，晶体缺陷在高达至少360°、至少390°或至少420°的温度下是温度稳定的。进一步地，晶体缺陷可以在至少一个小时内、至少两个小时内、或甚至大于四个小时内展现这样的温度稳定性。例如在薄晶片的处理期间可能出现这样的温度和时间范围。例如，在离子的情况下，由此能够确保即使在温度退火处理步骤之后，也能够基本上维持由所述离子注入引起的损伤，例如缺陷。
关于如图25A中所示出的复合区159的另外的方面，例如其位置，其复合中心等，参考上面对开关1的描述，例如参考图20A至图20B的描述。
图6示意性且示例性地图示了功率半导体模块3的等效电路，功率半导体模块3包括功率半导体晶体管2和过电压保护功率半导体芯片1的实施例。过电压保护功率半导体芯片1可以展现上面已经关于前面的附图解释的配置中的一种。
因此，在等效电路中，芯片1可以被描绘为彼此反串联连接的两个二极管（也参见图23），其中二极管的两个阴极区域能够由漂移区域100形成。例如，要被保护以抗过电压的功率半导体晶体管2可以展现IGBT配置。例如，晶体管2具有发射极端子（也称为源极端子）21、集电极端子（也称为漏极端子）22和可以形成例如控制端子的栅极端子23。
如图6中图示的，集电极端子22能够电连接到芯片1的第二负载端子12，并且芯片1的第一负载端子11可以电连接到晶体管2的控制端子23。因此，第一负载端子11和栅极端子23两者可以“看到”相同的控制信号。在另一实施例中，芯片1的第一负载端子11连接到展现与栅极端子23不同的电位的另一端子，这可以允许独立于晶体管2来控制芯片1。例如，可以以惯常方式控制晶体管2，例如通过在栅极端子23和发射极端子21之间施加控制电压，例如以便选择性地将晶体管2设置在导通状态和阻断状态之一中，例如以便控制晶体管2的开关操作。
图7示意性且示例性地图示了图6中描绘的功率半导体模块3的操作范围。例如，如果集电极端子22和发射极端子21之间的电压VCE低于第一阈值Vth,1，则晶体管2可以正常操作，例如其中没有发生击穿情形。如果电压VCE超过第三阈值Vth,3，则晶体管2可能击穿，例如，高于Vth,3的电压VCE可以构成显著高于在图7中由第二阈值Vth,2指示的晶体管2的额定电压的电压。如果电压VCE处于由第一阈值Vth,1和第三阈值Vth,3限定的范围内，则可以实现钳位操作，例如，主动钳位操作或条件主动钳位操作。在实施例中，芯片1被配置为在这样的钳位操作期间被采用。
例如，第一阈值Vth,1指示芯片1的标称芯片阻断电压。因此，如上面已经解释的，如果负载端子12和11之间的电压超过值Vth,1，则芯片1的贯穿单元15可以采用导通贯穿状态。第二阈值Vth,2可以指示阻断电压，晶体管2已经针对所述阻断电压被定额。例如，Vth,1共计近似1500 V，并且Vth,2共计近似1600 V。第三阈值Vth,3可以指示晶体管2击穿时的电压。例如，第三值Vth,3可以共计近似1900 V。
例如，在低于Vth,1的VCE的电压范围内的晶体管2的开关操作期间，芯片1保持完全不工作，即每个贯穿单元15保持在非导通状态。在其中VCE超过Vth,1的开关操作期间，芯片1可以被配置为由于贯穿单元15采用导通贯穿状态而减小该电压VCE。
因此，在示例中，如果在集电极端子22处出现过电压，则芯片1的贯穿单元15可以采用导通贯穿状态，这可以导致晶体管2处的重新接通操作。根据实施例，这样的重新接通操作将集电极端子22和发射极端子21之间的电压VCE减小到例如在Vth,1和Vth,3之间的安全值。如果晶体管2在通态下操作，即当传导负载电流时，芯片1的贯穿单元15例如通过维持所述反向阻断状态而保持不工作。
在下文中，将解释另外的示例性可选方面：
图8示意性且示例性地图示了过电压保护功率半导体芯片1的实施例的非有源边缘1-2区域的垂直横截面的一个区段。芯片1可以包括在半导体主体10的正侧且在半导体主体10的外部布置的二极管布置17，其中二极管布置17与非有源边缘区域1-2横向重叠并且连接到第一负载端子11和另外的端子18。二极管结构17可以被配置为阻断在两个方向上的例如高达至少20 V的大小的电压。
例如，另外的端子18电连接到功率半导体晶体管2的发射极端子21。于是，二极管结构17可以被配置为保护栅极端子23以抗过高的电压，例如，以抗高于二极管结构17的阻断能力的电压，例如20 V。关于图6中示意性地图示的等效电路，二极管结构17能够被布置在端子11和21之间。因此，根据实施例，借助于二极管结构17，芯片1可以向晶体管2提供扩展的保护；不仅保护晶体管抗过VCE的过高值，而且还保护晶体管抗过VGE（图6中的端子21和11之间的电压）的过高值。
非有源边缘区域1-2可以通过可以电连接到第二负载端子12的沟道停止物环121来终止。二极管结构可以包括彼此串联连接的一个或多个二极管171。例如，二极管171可以是多晶二极管。进一步地，第一负载端子11可以电连接到二极管结构17的阴极端口，并且另外的端子18可以电连接到二极管结构17的阳极端口。
进一步地，半导体主体10可以包含与第一负载端子11和二极管结构17中的每个横向重叠的掺杂半导体结构108。例如，掺杂半导体结构108展现VLD（横向掺杂变化）配置。
图9示意性且示例性地图示了过电压保护功率半导体芯片1的实施例的水平投影的一个区段，以及图10至图11均示意性且示例性地图示了根据一些实施例的过电压保护功率半导体芯片1的垂直横截面的一个区段。
例如，芯片1不仅可以包含所述贯穿单元15，还可以包含一个或多个第一类型辅助单元191和/或一个或多个第二类型辅助单元192。在图10中示意性地图示了第一类型辅助单元191的示例，并且在图11中示意性地图示了第二类型辅助单元192的示例。
例如，芯片1可以包含多个第二类型辅助单元192。如图9中示意性地图示的，第二类型辅助单元192可以被布置在有源区域1-1和非有源边缘区域1-2之间的过渡区域中，例如以便围绕有源区域1-1。进一步地，第二类型辅助单元192也可以被包含在有源区域1-1中。例如，在有源区域1-1内包含的第二类型的辅助单元192的数量可以在从0到贯穿单元15的数量的范围内。例如，在有源区域1-1中，贯穿单元15的数量大于第二类型辅助单元192的数量。
此外，根据实施例，在有源区域1-1中可以包含一个或多个第一类型辅助单元191。
第一类型辅助单元191可以展现与贯穿单元15类似的配置，差异包含掺杂接触区域（图10中的参考数字109’）的可选较大延伸。根据图10中图示的实施例，第一类型辅助单元191可以包含：绝缘结构16’，其被布置在正侧并且具有凹部161’，第一负载端子11延伸到该凹部161’中并且与半导体主体10相接；漂移区域100’，其具有第一导电类型的掺杂剂；阳极区域151’，其具有第二导电类型的掺杂剂并且电连接到第一负载端子11；第一势垒区域152’，其具有处于比阳极区域151’更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与阳极区域151’和绝缘结构16中的每个接触；以及第二势垒区域153’，其具有处于比漂移区域100’更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将阳极区域151’和第一势垒区域152’的至少一部分两者与漂移区域100’分开；以及掺杂接触区域109’，其被布置成与第二负载端子12接触，其中漂移区域100’被定位在第二势垒区域153’和掺杂接触区域109’之间，并且其中，掺杂接触区域109’延伸到半导体主体10中到达半导体主体10的总厚度的高达50％，例如到达所述总厚度的至少20％。例如，如图10示意性地图示的，掺杂接触区域109’的这样的大的延伸可以基本上借助于延伸的场停止区域1092’构成。
例如，与贯穿单元15的场停止区域1092的延伸相比，第一类型辅助单元191的场停止区域1092’的在延伸方向Z上的进一步延伸可以允许较低的反向电流，如上面已经解释的，在第一负载端子11的电位大于第二负载端子12的电位的情况下可以形成该反向电流。
现在参考图11，解释第二类型的辅助单元192的示例性配置。一个或多个第二类型辅助单元192中的每个可以包括：绝缘结构16”，其被布置在正侧并且具有凹部161”，第一负载端子11延伸到该凹部161”中并且与半导体主体10相接；漂移区域100”，其具有第一导电类型的掺杂剂；第一势垒区域152”，其具有第二导电类型的掺杂剂并且电连接到第一负载端子11；掺杂接触区域109”，其被布置成与第二负载端子12接触，其中漂移区域100被定位在第一势垒区域152”和掺杂接触区域109”之间。
因此，与贯穿单元15相比，第二类型辅助单元192既不包含阳极区域，也不包含第二势垒区域，第二类型辅助单元192的数目。而是，第二类型辅助单元192的第一势垒区域152”与第一负载端子11直接接触，即，没有具有比第一势垒区域更大的掺杂剂浓度的阳极区域。在另一侧，第二类型辅助单元192的第一势垒区域152”与漂移区域100”直接相接，即，没有如被包含在贯穿单元15中的第二势垒区域。
根据实施例，一个或多个第二类型辅助单元192中的每个可以被配置为作为电荷载流子排出（drainage）单元而操作。根据实施例，这可以提供较低的反向电流，其提供对空穴的排出。
在实施例中，如果芯片1在第一负载端子11处的电位高于第二负载端子12的电位的情况下（即，在反向阻断状态期间）操作，则可能出现这样的反向电流。
根据实施例，关于所有三种单元类型15，191，192，应该注意的是，这些单元可以共享公共漂移区域（100、100’、100”）、公共掺杂接触区域（109、109’、109”）和公共第一势垒区域（102、151’、151”）。
如上面已经解释的，芯片1可以例如以如借助于图6的等效电路示意性且示例性地图示的方式耦合到功率半导体晶体管2，以便保护功率半导体晶体管2以抗过电压，例如，在晶体管2的开关操作期间可能出现的瞬态过电压。如技术人员已知的，功率半导体晶体管可以包括可以集成在公共管芯上的多个晶体管单元。
现在参考图12，其示意性且示例性地图示了过电压保护功率半导体芯片1的实施例的水平投影的一个区段，例如，晶体管可以包括多个晶体管单元14，其中，晶体管单元14中的每个可以集成在芯片1内。
应该注意的是，尽管参考数字14被用于图12的芯片1的晶体管单元14，但是这些晶体管单元14（也如图13中图示的）典型地不包括如图17A至19A中图示的复合区159。 尽管没有排除该选项，但是更确切地说图12的芯片1的复合区159被包含在所述贯穿单元15中。
在图13中示意性且示例性地图示了功率半导体晶体管2的实施例的晶体管单元14的垂直横截面的一个区段。因此，晶体管单元14中的每个可以包括：源极区域101，其具有第一导电类型的掺杂剂并且电连接到发射极端子21；漂移区域100”’，其具有第一导电类型的掺杂剂；主体区域1020，其具有第二导电类型的掺杂剂，并且电连接到发射极端子21并且将源极区域101与漂移区域100隔离；绝缘栅极电极131，其被配置成控制晶体管单元14；以及掺杂接触区域109”’，其电连接到集电极端子22并且具有第二导电类型的掺杂剂。晶体管单元14的掺杂接触区域109”’可以包括电连接到集电极端子22的发射极（未图示）和场停止区域（未图示），其例如以如更上面关于发射极区域1091和场停止区域1092示例性解释的方式来配置。
然而，应该理解的是，本说明书不限于晶体管单元14的任何特定种类的配置。例如，在图13中，晶体管单元14展现沟槽栅极IGBT配置，其中栅极电极131被包含在沟槽中并且借助于沟槽绝缘体142被隔离，但是在另一实施例中，例如，晶体管单元14也可以展现平面栅极电极。
图14示意性且示例性地图示了包括一个或多个晶体管单元14（例如也如图12中图示的）的过电压保护功率半导体芯片1的实施例的垂直截面的一个区段。因此，贯穿单元15和晶体管单元14中的每个共享半导体主体10（例如单片半导体主体10）。贯穿单元15和晶体管单元14中的每个可以被布置在芯片1的有源区域1-1内，并且进一步地，非有源区域1-2可以展现与标称芯片阻断电压相比更大的贯穿电压，这可以允许确保最终贯穿发生在有源区域1-1内，而不是在非有源区域1-2内，如上面已经阐明的那样。
在实施例中，贯穿单元15的第一负载端子11和发射极端子21可以例如借助于公共的正侧金属化部而彼此电连接。例如，这可以允许实现直接钳位功能，例如通过借助于贯穿单元15而使集电极端子22与发射极端子21暂时短路。
此外，芯片1的背侧金属化部可以形成贯穿单元15的第二负载端子12和晶体管单元14的集电极端子22中的每个。掺杂接触区域109和贯穿单元15中的每个还可以共享可以包含所述发射极1091和所述场停止区域1092的掺杂接触区域109。换而言之，贯穿单元15的掺杂接触区域109和晶体管单元14的掺杂接触区域109”’能够在半导体主体10内形成连续的接触层。因此，贯穿单元15和晶体管单元14可以展现等同配置的背侧结构。进一步地，在实施例中，贯穿单元15的漂移区域100和晶体管单元14的漂移区域100”’可以在半导体主体10内形成连续的漂移层。在芯片的正侧，端子可以如已经在图6中示意性地图示的那样彼此耦合。因此，发射极端子21和第一负载端子11可以彼此电绝缘，或者相应地，在另一实施例中，可以提供如已经关于图8解释的所述二极管结构17。然而，第一负载端子11可以电连接到芯片1的栅极端子，并且因此可以电连接到栅极电极131。在另一实施例中，芯片1的第一负载端子11和电连接到栅极电极131的栅极端子23可以彼此分开并且电绝缘，如上面已经解释的那样。因此，应该再次强调的是，根据实施例，电连接到贯穿单元15的阳极区域102的第一负载端子11不一定电连接或电耦合到栅极端子（参见图6中的参考数字23），但是可以替代地电连接到另一电位。
图15A至图15B均示意性且示例性地图示了包括功率半导体晶体管2的实施例和过电压保护功率半导体芯片1的实施例的集成功率半导体模块3的一个区段。关于芯片1和晶体管2的示例性配置，请参考上文。
与图12和图14中示意性地图示的实施例形成对比，根据图15A至图15B中图示的实施例，晶体管2和芯片1未集成在单片管芯上，而是集成在至少两个单独的管芯上。然而，芯片1和晶体管2可以共同封装在共享封装35内。因此，根据实施例，包括晶体管2和芯片1的集成功率半导体模块3能够作为单件器件提供。
在共享封装35内，可以提供背侧负载端子（在图15A至图15B中不可见），其可以形成芯片1的第二负载端子12和晶体管2的集电极端子22中的每个。因此，这两个端子12和22可以展现同一电位。进一步地，封装35可以包含正侧负载端子31，其可以电连接到晶体管2的发射极端子21。此外，可以存在电连接到晶体管2的栅极端子23的封装控制端子33，例如以用于向栅极端子23提供控制信号。
根据图15A中图示的实施例，封装控制端子33可以同时电连接到芯片1的第一负载端子11；即，栅极端子23和第一负载端子11可以展现同一电位。因此，芯片1的第一负载端子11也将与晶体管2的栅极端子23“看到”同一栅极信号。
根据图15B中示意性图示的实施例，这两个电位不是短路的，而是，封装控制端子33仅电连接到晶体管2的栅极端子23，并且提供电连接到第一负载端子11的单独的封装端子36，例如以便独立于控制晶体管2而控制芯片1的操作，即，其中包含的贯穿单元15的操作。
在模块3的实施例中，芯片1的每个贯穿单元15可以被配置为：在负载端子11、12之间的电压低于标称芯片阻断电压的情况下保持在非导通状态，并且在负载端子11、12之间的电压高于标称芯片阻断电压时，采用导通贯穿状态，其中标称芯片阻断电压能够低于标称晶体管阻断电压。例如，在晶体管2的开关操作期间，芯片1可以被配置为实现主动钳位或条件主动钳位功能中的至少一个。
参考本文中描述的所有实施例，标称芯片阻断电压能够等于或大于600 V、大于3000 V或甚至大于8000 V。
图16示意性且示例性地图示了根据一个或多个实施例的处理过电压保护功率半导体芯片1的方法4的步骤。
例如，方法4包括：在步骤41中，提供要耦合到芯片1的第一负载端子11和第二负载端子12的半导体主体10，第一负载端子11要被布置在芯片1的正侧，并且第二负载端子12要被布置在芯片1的背侧，并且其中，半导体主体10包括有源区域1-1和围绕有源区域1-1的非有源边缘区域1-2中的每个。
方法4可以进一步包括：在步骤42中，在有源区域1-1中形成42多个贯穿单元15，每个贯穿单元15包括布置在正侧并且具有凹部161的绝缘结构16，第一负载端子11要延伸到该凹部161中并且要与半导体主体10相接。
方法4可以进一步包括，在步骤43中：形成以下各项：漂移区域100，其具有第一导电类型的掺杂剂；第一掺杂区域102，其具有第二导电类型的掺杂剂并且电连接到第一负载端子11；第一势垒区域152，其具有比第一掺杂区域102更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与第一掺杂区域102和绝缘结构16中的每个接触；以及第二势垒区域153，其具有比漂移区域100更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将第一掺杂区域102和第一势垒区域152的至少一部分两者与漂移区域100分开；以及掺杂接触区域109，其被布置成与第二负载端子12接触，其中漂移区域100被定位在第二势垒区域153和掺杂接触区域109之间。
应该理解的是，方法4的示例性实施例可以对应于上面已经描述的芯片1的示例性实施例。
例如，形成第一掺杂区域102、形成第一势垒区域152和形成第二势垒区域153中的至少一个包含执行至少一个注入处理步骤。在实施例中，第一掺杂区域102、第一势垒区域152和第二势垒区域153中的每个通过相应的注入处理步骤形成。进一步地，能够以至少1.5MeV的离子能量执行一个或多个注入处理步骤中的至少一个。
在另外的实施例中，方法4可以包含通过使用绝缘结构16作为掩模执行自调整过程来形成延伸到至少第一掺杂区域102中的复合区159。关于这个方面，参考上面例如关于图2B提供的解释，其中已经描述了复合区159以及还有产生这样的复合区159的方式。
在上面，解释了涉及功率半导体开关和相应的处理方法的实施例。例如，这些半导体器件是基于硅（Si）的。因此，单晶半导体区域或层，例如半导体主体10及其区域/区，例如区域等，能够是单晶Si区域或Si层。在其他实施例中，可以采用多晶硅或非晶硅。
然而，应该理解的是，半导体主体10及其区域/区能够由适合用于制作半导体器件的任何半导体材料制成。这样的材料的示例包含以下各项，而不限于以下各项：诸如硅（Si）或锗（Ge）的单质半导体材料、诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷砷化铟镓（InGaAsP）的二元、三元或四元III-V半导体材料、以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或三元II-VI半导体材料，举几个示例。以上提及的半导体材料也被称为“同质结半导体材料”。当组合两个不同的半导体材料时形成异质结半导体材料。异质结半导体材料的示例包括以下各项，但不限于以下各项：氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）以及硅-SiGe异质结半导体材料。针对功率半导体开关应用，当前主要使用Si、SiC、GaAs和GaN材料。
空间相对术语诸如“在…下面”、“在…以下”、“较低”、“在…之上”、“较高”等，为了容易描述而用来解释一个元件相对于第二元件的定位。这些术语旨在除了与在附图中描绘的那些取向不同的取向之外还包括相应器件的不同取向。进一步地，诸如“第一”、“第二”等等的术语也被用于描述各种元件、区域、区段等，并且也不旨在是限制性的。遍及本描述，相似的术语指的是相似的元件。
如本文中使用那样，术语“具有”、“含有”、“包含”、“包括”、“展现”等等为开放式术语，其指示所说明的元件或特征的存在，但不排除附加的元件或特征。
考虑到变化和应用的以上范围，应理解的是，本发明并不被上述描述限制，其也不被附图限制。替代地，本发明仅由所附权利要求和它们的法律等同物限制。

Claims (43)

1.一种过电压保护功率半导体芯片，包括耦合到所述过电压保护功率半导体芯片的第一负载端子和第二负载端子的半导体主体，所述第一负载端子布置在所述过电压保护功率半导体芯片的正侧，并且所述第二负载端子布置在所述过电压保护功率半导体芯片的背侧，并且其中所述半导体主体包括有源区域和围绕所述有源区域的非有源边缘区域中的每一个，并且其中所述有源区域包括多个贯穿单元，所述多个贯穿单元中的每一个包括：
布置在正侧的绝缘结构；
具有第一导电类型的掺杂剂的漂移区域；
具有第二导电类型的掺杂剂的阳极区域，所述阳极区域电连接到所述第一负载端子并且被设置成与所述第一负载端子接触；
第一势垒区域，其具有比所述阳极区域更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与所述阳极区域和所述绝缘结构中的每一个接触，其中所述多个贯穿单元的所述第一势垒区域形成连续半导体层；
第二势垒区域，其具有比所述漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将所述阳极区域和所述第一势垒区域的至少一部分中的每一个与所述漂移区域分开；和
掺杂接触区域，被布置成与所述第二负载端子接触，其中所述漂移区域被定位在所述第二势垒区域和所述掺杂接触区域之间。
2.根据权利要求1所述的过电压保护功率半导体芯片，其中每个贯穿单元被配置为：
如果负载端子之间的电压低于标称芯片阻断电压，则保持非导通状态；和
如果负载端子之间的电压高于标称芯片阻断电压，或者至少近似高于标称芯片阻断电压，则采用导通贯穿状态。
3.根据权利要求2所述的过电压保护功率半导体芯片，其中所述芯片耦合到功率半导体晶体管，并且其中所述多个贯穿单元中的每一个被配置用于标称芯片阻断电压，所述标称芯片阻断电压已经根据所述功率半导体晶体管的标称阻断电压来确定。
4.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所述多个贯穿单元中的每一个包括延伸到至少所述阳极区域中的复合区。
5.根据权利要求4所述的过电压保护功率半导体芯片，其中所述复合中心提供局部降低的电荷载流子寿命。
6.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所述阳极区域和所述第一势垒区域具有深度水平的差异，使得所述阳极区域比所述第一势垒区域更深地延伸到所述半导体主体中，从而形成台阶，并且其中由于所述深度水平的差异而形成的所述台阶被所述第二半导体势垒区域覆盖。
7.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所述多个贯穿单元根据六边形镶嵌图案布置在所述有源区域内。
8.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中在所述多个贯穿单元的每一个中，所述阳极区域、所述第一势垒区域和所述第二势垒区域关于穿过相应贯穿单元的虚构垂直轴线对称地布置。
9.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中存在于每个阳极区域中的掺杂剂、存在于每个第一势垒区域中的掺杂剂和存在于每个第二势垒区域中的掺杂剂是注入的掺杂剂。
10.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所述第二负载端子和所述掺杂接触区域之间的过渡形成肖特基接触。
11.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所述掺杂接触区域包括具有第二导电类型的掺杂剂的发射极和具有第一导电类型的掺杂剂的场停止区域，所述发射极电连接到所述第二负载端子，并且所述场停止区域布置在所述漂移区域和所述发射极之间。
12.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，进一步包括：
二极管布置，布置在所述半导体主体的正侧并且在所述半导体主体的外部，其中所述二极管布置与非有源边缘区域横向重叠，并且连接到第一负载端子以及另一端子。
13.根据权利要求12所述的过电压保护功率半导体芯片，其中所述另一端子电连接到功率半导体晶体管的发射极端子。
14.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所述非有源边缘区域展现比所述多个贯穿单元中的每一个更大的贯穿电压。
15.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，进一步包括：
一个或多个第一类型辅助单元，其中一个或多个第一类型辅助单元中的每一个包括：
第一辅助绝缘结构，其布置在正侧并且具有凹部，所述第一负载端子延伸到所述凹部中并且与所述半导体主体相接；
第一辅助漂移区域，其具有第一导电类型的掺杂剂；
第一辅助阳极区域，其具有第二导电类型的掺杂剂，并且电连接到所述第一负载端子；
第一辅助第一势垒区域，其具有比所述第一辅助阳极区域更低的掺杂剂浓度的第二导电类型的掺杂剂，并且被布置成与所述第一辅助阳极区域和所述第一辅助绝缘结构中的每一个接触；
第一辅助第二势垒区域，其具有比所述第一辅助漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将所述第一辅助阳极区域和辅助第一势垒区域的至少一部分中的每一个与所述第一辅助漂移区域分开；和
第一辅助掺杂接触区域，其被布置成与所述第二负载端子接触，其中所述第一辅助漂移区域被定位在所述第一辅助第二势垒区域和所述第一辅助掺杂接触区域之间，并且其中所述第一辅助掺杂接触区域延伸到所述半导体主体中达到所述半导体主体的总厚度的高达50%。
16.根据权利要求15所述的过电压保护功率半导体芯片，进一步包括一个或多个第二类型辅助单元，其中所述一个或多个第二类型辅助单元中的每一个包括：
第二辅助绝缘结构，其被布置在正侧并具有凹部，所述第一负载端子延伸到所述凹部中并且与所述半导体主体相接；和
第二辅助漂移区域，其具有第一导电类型的掺杂剂；
第二辅助第一势垒区域，其具有第二导电类型的掺杂剂，并且电连接到所述第一负载端子；
第二辅助掺杂接触区域，其被布置成与所述第二负载端子接触，其中所述第二辅助漂移区域被定位在所述第二辅助第一势垒区域和所述第二辅助掺杂接触区域之间。
17.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所述过电压保护功率半导体芯片耦合到功率半导体晶体管，所述功率半导体晶体管包括多个晶体管单元，并且其中所述多个晶体管单元中的每一个集成在所述过电压保护功率半导体芯片内。
18.根据权利要求17所述的过电压保护功率半导体芯片，其中所述多个晶体管单元中的每一个包括：
源极区域，其具有第一导电类型的掺杂剂，并且电连接到所述发射极端子；
另一漂移区域，其具有第一导电类型的掺杂剂；
沟道区域，其具有第二导电类型的掺杂剂，并且电连接到所述发射极端子，并且将所述源极区域与所述另一漂移区域隔离；
被配置为控制晶体管单元的绝缘栅极电极；和
另一掺杂接触区域，其电连接到所述第二负载端子并具有第二导电类型的掺杂剂。
19.根据权利要求17所述的过电压保护功率半导体芯片，其中所述多个贯穿单元的掺杂接触区域和所述多个晶体管单元的另一掺杂接触区域形成所述半导体主体内的掺杂接触层。
20.根据权利要求1至3中任一项所述的过电压保护功率半导体芯片，其中所布置的绝缘结构包括凹部，所述第一负载端子延伸到所述凹部中并与所述半导体主体相接。
21.一种集成功率半导体模块，包括功率半导体晶体管和过电压保护功率半导体芯片，其中过电压保护功率半导体芯片包括耦合到过电压保护功率半导体芯片的第一负载端子和第二负载端子的半导体主体，第一负载端子布置在过电压保护功率半导体芯片的正侧，并且第二负载端子布置在过电压保护功率半导体芯片的背侧，并且其中半导体主体包括有源区域和围绕有源区域的非有源边缘区域中的每一个，并且其中有源区域包括多个贯穿单元；其中多个贯穿单元中的每一个包括：
绝缘结构，其被布置在正侧并且具有凹部，所述第一负载端子延伸到所述凹部中并且与所述半导体主体相接；
具有第一导电类型的掺杂剂的漂移区域；
具有第二导电类型的掺杂剂的阳极区域，所述阳极区域电连接到第一负载端子并被设置成与第一负载端子接触；
第一势垒区域，其具有比所述阳极区域更低的掺杂剂浓度的第二导电类型的掺杂剂，并且布置成与阳极区域和绝缘结构中的每一个接触，其中多个贯穿单元的第一势垒区域形成连续半导体层；
第二势垒区域，其具有比所述漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将所述阳极区域和所述第一势垒区域的至少一部分中的每一个与所述漂移区域分开；和
掺杂接触区域，其被布置成与第二负载端子接触，其中所述漂移区域被定位在所述第二势垒区域和所述掺杂接触区域之间；
其中晶体管包括发射极端子、集电极端子和栅极端子，所述集电极端子电连接到所述过电压保护功率半导体芯片的所述第二负载端子。
22.根据权利要求21所述的集成功率半导体模块，其中所述第一负载端子（11）电连接到所述晶体管（2）的栅极端子（23）。
23.一种处理过电压保护功率半导体芯片的方法，包括：
提供要耦合到所述过电压保护功率半导体芯片的第一负载端子和第二负载端子的半导体主体，所述第一负载端子要被布置在所述过电压保护功率半导体芯片的正侧，并且所述第二负载端子要被布置在所述过电压保护功率半导体芯片的背侧，并且其中所述半导体主体包括有源区域和围绕有源区域的非有源区域中的每一个，
在有源区域中形成多个贯穿单元，每个贯穿单元包括布置在正侧并且具有凹部的绝缘结构，所述第一负载端子将延伸到所述凹部中并且与所述半导体主体相接；
形成漂移区域，其具有第一导电类型掺杂剂；
形成阳极区域，其具有第二导电类型的掺杂剂，所述阳极区域电连接到第一负载端子并设置成与第一负载端子接触；
形成第一势垒区域，其具有比阳极区域低的掺杂剂浓度的第二导电类型的掺杂剂，并且布置成与阳极区域和绝缘结构中的每一个接触，其中多个贯穿单元的第一势垒区域形成连续半导体层；
形成第二势垒区域，其具有比所述漂移区域更高的掺杂剂浓度的第一导电类型的掺杂剂，并且将所述阳极区域和所述第一势垒区域的至少一部分中的每一个与所述漂移区域分开；和
形成掺杂接触区域，其被布置成与第二负载端子接触，其中所述漂移区域被定位在所述第二势垒区域和所述掺杂接触区域之间。
24.根据权利要求23所述的方法，其中形成所述阳极区域、形成所述第一势垒区域和形成所述第二势垒区域中的至少一个包括执行至少一个注入处理步骤。
25.根据权利要求24所述的方法，其中以至少1.5 MeV的离子能量执行所述一个或多个注入处理步骤中的至少一个。
26.根据权利要求23所述的方法，进一步包括：
通过使用绝缘结构作为掩模执行自调整过程来形成延伸到所述至少阳极区域中的复合中心。
27.根据权利要求26所述的方法，其中自对准过程包括损伤注入处理步骤，以形成与所述绝缘结构的所述凹部对准的复合区。
28.根据权利要求26所述的方法，其中所述自对准过程包括扩散处理步骤，以形成与所述绝缘结构的所述凹部对准的复合区。
29.根据权利要求26所述的方法，其中形成所述复合区包括借助于注入处理步骤和扩散处理步骤中的至少一个将晶体缺陷引入到所述半导体主体中。
30.根据权利要求23所述的方法，其中仅在施加在所述第一负载端子和所述第二负载端子处的电压超过过电压阈值的情况下，构成所述多个贯穿单元的一部分的一个或多个贯穿单元被配置为处于导通状态。
31.根据权利要求23所述的方法，其中所述多个贯穿单元中的贯穿单元被配置成：
如果所述第一负载端子和所述第二负载端子之间的电压低于标称芯片阻断电压，则保持非导通状态；和
如果所述第一负载端子和所述第二负载端子之间的电压高于标称芯片阻断电压，则采用导通贯穿状态。
32.根据权利要求31所述的方法，进一步包括：
将所述过电压保护功率半导体芯片耦合到功率半导体晶体管；和
对所述多个贯穿单元中的每一个进行配置用于标称芯片阻断电压，所述标称芯片阻断电压根据所述功率半导体晶体管的标称阻断电压来确定。
33.根据权利要求23所述的方法，其中所述多个贯穿单元中的每一个包括延伸到至少所述阳极区域中的复合区。
34.根据权利要求33所述的方法，其中所述复合区提供局部降低的电荷载流子寿命。
35.根据权利要求23所述的方法，其中：
所述阳极区域和所述第一势垒区域具有深度水平的差异，使得所述阳极区域比所述第一势垒区域更深地延伸到所述半导体主体中，从而形成台阶，并且
由于深度水平的差异而形成的台阶被所述第二势垒区域覆盖。
36.根据权利要求23所述的方法，其中所述多个贯穿单元根据六边形镶嵌图案布置在所述有源区域内。
37.根据权利要求23所述的方法，其中在所述多个贯穿单元的每一个中，所述阳极区域、所述第一势垒区域和所述第二势垒区域关于穿过相应贯穿单元的虚构垂直轴线对称地布置。
38.根据权利要求23所述的方法，其中所述掺杂接触区域包括第二导电类型的区域。
39.根据权利要求23所述的方法，其中所述第二负载端子和所述掺杂接触区域之间的过渡形成肖特基接触。
40.根据权利要求23所述的方法，其中所述掺杂接触区域包括具有第二导电类型的掺杂剂的发射极和具有第一导电类型的掺杂剂的场停止区域，所述发射极电连接到所述第二负载端子，并且所述场停止区域布置在所述漂移区域和所述发射极之间。
41.根据权利要求23所述的方法，进一步包括：
形成二极管布置，其布置在所述半导体主体的正侧并且在所述半导体主体外部，其中所述二极管布置与所述非有源边缘区域横向重叠，并且连接到所述第一负载端子和另一端子。
42.根据权利要求23所述的方法，其中所述非有源边缘区域展现比所述多个贯穿单元中的每一个更大的贯穿电压。
43.一种功率半导体器件（1），包括半导体主体（10），所述半导体主体（10）耦合到第一负载端子（11）和第二负载端子（12），并且包括：
- 第二导电类型的第一掺杂区域（102），电连接到所述第一负载端子（11）；
- 第二导电类型的发射极区域（1091），电连接到所述第二负载端子（12）；
- 漂移区域（100），具有第一导电类型并且被布置在所述第一掺杂区域（102）和所述发射极区域（1091）之间；其中，所述漂移区域（100）和所述第一掺杂区域（102）使得所述功率半导体器件（1）能够在以下状态下操作：
- 导通状态，在所述导通状态期间，负载端子（11、12）之间的负载电流沿正向方向传导；
- 正向阻断状态，在所述正向阻断状态期间，施加在所述端子（11、12）之间的正向电压被阻断；以及
- 反向阻断状态，在所述反向阻断状态期间，施加在所述端子（11、12）之间的反向电压被阻断；以及
- 至少被布置在所述第一掺杂区域（102）内的复合区（159），其中
- 所述第二负载端子（12）电连接到所述功率半导体器件（1）的集电极端子（22），并且所述第一负载端子（11）电连接到所述功率半导体器件（1）的控制端子（23）。
CN202111221438.9A 2017-03-20 2018-03-20 功率半导体器件 Active CN113972271B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111221438.9A CN113972271B (zh) 2017-03-20 2018-03-20 功率半导体器件

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
DE102017105895.8A DE102017105895B4 (de) 2017-03-20 2017-03-20 Überspannungsschutzleistungshalbleitervorrichtung
DE102017105895.8 2017-03-20
DE102017118863 2017-08-18
DE102017118863.0 2017-08-18
CN201810229237.5A CN108630665B (zh) 2017-03-20 2018-03-20 功率半导体器件
CN202111221438.9A CN113972271B (zh) 2017-03-20 2018-03-20 功率半导体器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201810229237.5A Division CN108630665B (zh) 2017-03-20 2018-03-20 功率半导体器件

Publications (2)

Publication Number Publication Date
CN113972271A true CN113972271A (zh) 2022-01-25
CN113972271B CN113972271B (zh) 2024-03-01

Family

ID=62089782

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810229237.5A Active CN108630665B (zh) 2017-03-20 2018-03-20 功率半导体器件
CN202111221438.9A Active CN113972271B (zh) 2017-03-20 2018-03-20 功率半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810229237.5A Active CN108630665B (zh) 2017-03-20 2018-03-20 功率半导体器件

Country Status (4)

Country Link
US (3) US10355116B2 (zh)
JP (1) JP6643382B2 (zh)
CN (2) CN108630665B (zh)
WO (1) WO2018172977A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6643382B2 (ja) 2017-03-20 2020-02-12 インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ パワー半導体デバイス
US10784373B1 (en) * 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method
DE102019008556A1 (de) * 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
JP7371366B2 (ja) * 2019-06-27 2023-10-31 富士通株式会社 半導体デバイス、及びこれを用いた無線受信器
DE102019118803A1 (de) * 2019-07-11 2021-01-14 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
DE102020124901A1 (de) * 2020-09-24 2022-03-24 Infineon Technologies Ag RC-IGBT, Verfahren zum Produzieren eines RC-IGBT und Verfahren zum Steuern eines Halbbrückenschaltkreises
US11662371B2 (en) * 2020-12-08 2023-05-30 Wolfspeed, Inc. Semiconductor devices for improved measurements and related methods
JP2022122034A (ja) * 2021-02-09 2022-08-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
FR3122769A1 (fr) * 2021-05-07 2022-11-11 Stmicroelectronics (Tours) Sas Dispositif de suppression de tensions transitoires unidirectionnel sans conduction en direct

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177473A (ja) * 1987-01-16 1988-07-21 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ
US6353236B1 (en) * 1998-09-17 2002-03-05 Hitachi, Ltd. Semiconductor surge absorber, electrical-electronic apparatus, and power module using the same
US20050167695A1 (en) * 2004-02-02 2005-08-04 Hamza Yilmaz Semiconductor device containing dielectrically isolated pn junction for enhanced breakdown characteristics
US20070152268A1 (en) * 2005-11-28 2007-07-05 Frank Hille Semiconductor component and method
CN101587893A (zh) * 2008-05-20 2009-11-25 三菱电机株式会社 功率半导体装置
CN105556668A (zh) * 2013-08-26 2016-05-04 丰田自动车株式会社 半导体装置
CN106373995A (zh) * 2015-07-20 2017-02-01 英飞凌科技股份有限公司 具有减小的带隙区的半导体器件

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2895109A (en) * 1955-06-20 1959-07-14 Bell Telephone Labor Inc Negative resistance semiconductive element
US4620211A (en) * 1984-08-13 1986-10-28 General Electric Company Method of reducing the current gain of an inherent bipolar transistor in an insulated-gate semiconductor device and resulting devices
JPH07123166B2 (ja) 1986-11-17 1995-12-25 日産自動車株式会社 電導度変調形ｍｏｓｆｅｔ
EP0405200A1 (de) 1989-06-30 1991-01-02 Asea Brown Boveri Ag MOS-gesteuertes, bipolares Leistungshalbleiter-Bauelement
JP2669153B2 (ja) * 1990-12-19 1997-10-27 日本電気株式会社 半導体装置の製造方法
EP0694960B1 (en) 1994-07-25 2002-07-03 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Process for the localized reduction of the lifetime of charge carriers
FR2751790B1 (fr) 1996-07-26 1998-11-27 Sgs Thomson Microelectronics Assemblage monolithique d'un transistor igbt et d'une diode rapide
DE19958694A1 (de) 1999-12-06 2001-06-13 Infineon Technologies Ag Steuerbares Halbleiterschaltelement
JP2002208702A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
DE10261424B3 (de) 2002-12-30 2004-07-01 Infineon Technologies Ag Verfahren zum Herstellen eines Emitters mit niedrigem Emitterwirkungsgrad
DE102006016049B4 (de) * 2006-04-04 2016-12-15 Infineon Technologies Austria Ag Halbleiterbauelement, insbesondere Leistungshalbleiterbauelement mit Ladungsträgerrekombinationszonen und Verfahren zur Herstellung desselben
DE102007029121B3 (de) * 2007-06-25 2008-11-20 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
CN101114678A (zh) * 2007-07-26 2008-01-30 韦文生 纳米硅异质结反向二极管及其制备方法
DE102007036147B4 (de) 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
EP2061084A1 (en) * 2007-11-14 2009-05-20 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and corresponding manufacturing method
JP4840482B2 (ja) 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
CN101527324B (zh) * 2008-12-08 2010-12-15 上海长园维安微电子有限公司 双向低压穿通瞬态电压抑制二极管及其制作方法
CN102097433A (zh) * 2009-12-10 2011-06-15 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管及其制造方法
JP5605073B2 (ja) 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
EP2463913A1 (en) 2010-12-13 2012-06-13 ABB Technology AG Bipolar reverse-blocking non-punch-through power semiconductor device
JP2012190873A (ja) 2011-03-09 2012-10-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5841417B2 (ja) * 2011-11-30 2016-01-13 株式会社日立製作所 窒化物半導体ダイオード
US8951867B2 (en) * 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
JP5981859B2 (ja) * 2013-02-15 2016-08-31 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵する半導体装置
US9209109B2 (en) * 2013-07-15 2015-12-08 Infineon Technologies Ag IGBT with emitter electrode electrically connected with an impurity zone
US20150221523A1 (en) * 2013-10-01 2015-08-06 Infineon Technologies Ag Arrangement and method for manufacturing the same
CN103985710B (zh) * 2014-05-13 2016-07-06 西安电子科技大学 一种双向scr结构的esd防护器件
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
WO2016010097A1 (ja) * 2014-07-17 2016-01-21 富士電機株式会社 半導体装置および半導体装置の製造方法
US9659929B2 (en) * 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
US9391135B1 (en) * 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
DE102015212464B4 (de) * 2015-07-03 2019-05-23 Infineon Technologies Ag Leistungshalbleiterrandstruktur und Verfahren zu deren Herstellung
DE102015215024B4 (de) * 2015-08-06 2019-02-21 Infineon Technologies Ag Halbleiterbauelement mit breiter Bandlücke und Verfahren zum Betrieb eines Halbleiterbauelements
JP6643382B2 (ja) 2017-03-20 2020-02-12 インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ パワー半導体デバイス

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177473A (ja) * 1987-01-16 1988-07-21 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ
US6353236B1 (en) * 1998-09-17 2002-03-05 Hitachi, Ltd. Semiconductor surge absorber, electrical-electronic apparatus, and power module using the same
US20050167695A1 (en) * 2004-02-02 2005-08-04 Hamza Yilmaz Semiconductor device containing dielectrically isolated pn junction for enhanced breakdown characteristics
US20070152268A1 (en) * 2005-11-28 2007-07-05 Frank Hille Semiconductor component and method
CN101587893A (zh) * 2008-05-20 2009-11-25 三菱电机株式会社 功率半导体装置
CN105556668A (zh) * 2013-08-26 2016-05-04 丰田自动车株式会社 半导体装置
CN106373995A (zh) * 2015-07-20 2017-02-01 英飞凌科技股份有限公司 具有减小的带隙区的半导体器件

Also Published As

Publication number Publication date
WO2018172977A1 (en) 2018-09-27
US10355116B2 (en) 2019-07-16
US20190259863A1 (en) 2019-08-22
JP6643382B2 (ja) 2020-02-12
CN108630665A (zh) 2018-10-09
US10790384B2 (en) 2020-09-29
US11843045B2 (en) 2023-12-12
JP2018157211A (ja) 2018-10-04
CN108630665B (zh) 2021-11-09
US20200395472A1 (en) 2020-12-17
US20180269313A1 (en) 2018-09-20
CN113972271B (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
CN108630665B (zh) 功率半导体器件
US11081481B2 (en) Semiconductor device with an IGBT region and a non-switchable diode region
JP6618960B2 (ja) ドリフト空間にｐ層を有するｎチャネルバイポーラパワー半導体素子
US10153275B2 (en) Method of operating an IGBT having switchable and non-switchable diode cells
US10566462B2 (en) Bipolar semiconductor device and manufacturing method
US9246410B2 (en) Integrated power semiconductor component, production method and chopper circuit comprising integrated semiconductor component
US8884360B2 (en) Semiconductor device with improved robustness
CN110610981A (zh) 功率半导体器件及其形成方法
US9997517B2 (en) Power semiconductor device having fully depleted channel regions
US20180006110A1 (en) Power Semiconductor Device Having Fully Depleted Channel Regions
US9865717B2 (en) Semiconductor device
US20220149196A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
CN102468298A (zh) 带有集成箝位电路的累积型场效应管
US11848354B2 (en) Diode structure of a power semiconductor device
US9484399B2 (en) Charge compensation device and manufacturing therefor
US20230100846A1 (en) Power Semiconductor Device and Method of Producing a Power Semiconductor Device
US10868159B2 (en) Power semiconductor device
US20220320287A1 (en) Cell Design for MOS-controlled Power Semiconductor Device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant