CN113945824A - 一种射频芯片筛测方法 - Google Patents
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Abstract
本发明公开了一种射频芯片筛测方法，该方法能够筛选出具有潜在缺陷的异常芯片，解决了现有射频芯片的缺陷检测方法不能将具有潜在缺陷的异常芯片完全筛选出来的技术问题。本发明可以显著遏制射频芯片量产测试的正常波动对于量产测试的干扰作用，有效拦截具有潜在缺陷的异常芯片，避免其成为合格品，从而提高射频芯片的良品率。本发明采用基于五点等步进高阶内差比较法的IV测试方法对射频芯片进行筛测，测试速度快，测试环境简单。
Description
技术领域
本发明属于芯片性能测试技术领域，具体涉及一种射频芯片筛测方法的设计。
背景技术
射频芯片在制造或加工过程中，将不可避免地受到外力作用，可能产生微裂纹。同时，芯片在封装过程中也会出现包括引线变形、翘曲、芯片破裂、分层和外来颗粒等缺陷，虽然以上缺陷都有相应的缺陷检测测试方法，但是所有缺陷检测方法都不是百分百有效，导致部分存在潜在缺陷的芯片会进入芯片量产测试流程。
存在潜在缺陷的芯片会在后续的使用过程中，或一定的环境条件下出现性能下降、间歇性失效，甚至完全失效的风险。潜在缺陷的芯片一旦出现上述故障，将会影响电路以及整个系统的质量及可靠性，从而带来巨大的经济损失。因此提高射频芯片的出厂良品率对于提高电路以及整个系统的可靠性具有重要意义。
发明内容
本发明的目的是为了解决现有射频芯片的缺陷检测方法无法将具有潜在缺陷的异常芯片完全筛选出来，导致部分存在潜在缺陷的射频芯片会进入芯片量产测试流程的问题，提出了一种射频芯片筛测方法。
本发明的技术方案为：一种射频芯片筛测方法，包括以下步骤：
S1、在待测射频芯片的CP测试阶段，在待测射频芯片的VDD端口依次输入五点等步进电压，并依次记录CP测试阶段每个输入电压对应的输出电流值。
S2、根据CP测试阶段每个输入电压对应的输出电流值计算CP测试阶段的电流一阶差值导数。
S3、根据CP测试阶段的电流一阶差值导数计算CP测试阶段的电流二阶差值导数。
S4、根据CP测试阶段的电流二阶差值导数计算CP测试阶段的电流四阶差值导数。
S5、针对CP测试阶段选取的N个测试标准件，重复步骤S1～S4，得到N个CP测试阶段的电流四阶差值导数，并对其求平均差，得到修正参数。
S6、在待测射频芯片的FT测试阶段，在待测射频芯片的VDD端口依次输入五点等步进电压，并依次记录FT测试阶段每个输入电压对应的输出电流值。
S7、根据FT测试阶段每个输入电压对应的输出电流值计算FT测试阶段的电流一阶差值导数。
S8、根据FT测试阶段的电流一阶差值导数计算FT测试阶段的电流二阶差值导数。
S9、根据FT测试阶段的电流二阶差值导数计算FT测试阶段的电流四阶差值导数。
S10、采用修正参数对FT测试阶段的电流四阶差值导数进行修正，得到修正电流四阶差值导数。
S11、将修正电流四阶差值导数在预设标准值范围内的待测射频芯片归入合格芯片集合BIN1，将修正电流四阶差值导数不在预设标准值范围内的待测射频芯片归入失效芯片集合BIN2。
进一步地，步骤S1和S6中的五点等步进电压为V0-2ΔV,V0-ΔV,V0,V0+ΔV,V0+2ΔV，步骤S1中CP测试阶段每个输入电压对应的输出电流值为I1cp,I2cp,I3cp,I4cp,I5cp，步骤S6中FT测试阶段每个输入电压对应的输出电流值为I1,I2,I3,I4,I5，其中V0表示基准电压，ΔV表示电压步进值。
进一步地，电压V0+2ΔV小于或等于待测射频芯片的最大工作电压Vmax。
进一步地，步骤S2中CP测试阶段的电流一阶差值导数计算公式为：
ΔI1cp＝I2cp-I1cp
ΔI2cp＝I3cp-I2cp
ΔI3cp＝I4cp-I3cp
ΔI4cp＝I5cp-I4cp
其中ΔI1cp,ΔI2cp,ΔI3cp,ΔI4cp均为CP测试阶段的电流一阶差值导数。
步骤S3中CP测试阶段的电流二阶差值导数计算公式为：
ΔI′1cp＝ΔI2cp-ΔI1cp
ΔI′2cp＝ΔI3cp-ΔI2cp
ΔI′3cp＝ΔI4cp-ΔI3cp
其中ΔI′1cp,ΔI′2cp,ΔI′3cp均为CP测试阶段的电流二阶差值导数。
进一步地，步骤S4中CP测试阶段的电流四阶差值导数计算公式为：
ΔIcp＝(ΔI′2cp-ΔI′1cp)-(ΔI′3cp-ΔI′2cp)＝-I1cp+5I2cp-7I3cp+4I4cp-I5cp
其中ΔIcp表示CP测试阶段的电流四阶差值导数。
进一步地，步骤S5中修正参数的计算公式为：
其中
表示修正参数，ΔIDcp为工程经验值，ΔIcpi表示第i个CP测试阶段的电流四阶差值导数。
进一步地，步骤S7中FT测试阶段的电流一阶差值导数计算公式为：
ΔI1＝I2-I1
ΔI2＝I3-I2
ΔI3＝I4-I3
ΔI4＝I5-I4
其中ΔI1,ΔI2,ΔI3,ΔI4均为FT测试阶段的电流一阶差值导数。
步骤S8中FT测试阶段的电流二阶差值导数计算公式为：
ΔI′1＝ΔI2-ΔI1
ΔI′2＝ΔI3-ΔI2
ΔI′3＝ΔI4-ΔI3
其中ΔI′1,ΔI′2,ΔI′3均为FT测试阶段的电流二阶差值导数。
进一步地，步骤S9中FT测试阶段的电流四阶差值导数计算公式为：
ΔIDFT＝(ΔI′2-ΔI′1)-(ΔI′3-ΔI′2)＝-I1+5I2-7I3+4I4-I5
其中ΔIDFT表示FT测试阶段的电流四阶差值导数。
进一步地，步骤S10中修正电流四阶差值导数的计算公式为：
其中
为修正电流四阶差值导数，
表示修正参数。
进一步地，步骤S11中预设标准值范围为
其中Ilow表示预设的卡控门限最小值，Ihigh表示预设的卡控门限最大值。
步骤S11中合格芯片集合BIN1为无潜在缺陷风险的芯片集合，失效芯片集合BIN2为有潜在缺陷的芯片集合。
本发明的有益效果是：
(1)本发明可以显著遏制射频芯片量产测试的正常波动对于量产测试的干扰作用，有效拦截具有潜在缺陷的异常芯片，避免其成为合格品，从而提高射频芯片的良品率。
(2)本发明采用基于五点等步进高阶内差比较法的IV测试方法对射频芯片进行筛测，测试速度快，测试环境简单。
(3)本发明通过
对ΔIDFT进行修正后，可以有效规避因晶圆批次波动等原因造成的误杀，从而使得本发明在保证筛选的有效性的同时具有很强的批次波动适应性。
附图说明
图1所示为本发明实施例提供的一种射频芯片筛测方法流程图。
图2所示为本发明实施例提供的待测芯片端口示意图。
图3所示为本发明实施例提供的五点等步进电压示意图。
图4所示为本发明实施例提供的性能正常和具有潜在缺陷的芯片电流
示意图。
具体实施方式
现在将参考附图来详细描述本发明的示例性实施方式。应当理解，附图中示出和描述的实施方式仅仅是示例性的，意在阐释本发明的原理和精神，而并非限制本发明的范围。
本发明实施例提供了一种射频芯片筛测方法，如图1所示，包括以下步骤S1～S11：
S1、在待测射频芯片的CP测试阶段，在待测射频芯片的VDD端口依次输入五点等步进电压，并依次记录CP测试阶段每个输入电压对应的输出电流值。
本发明实施例中，在待测射频芯片的VDD端口输入的五点等步进电压为V0-2ΔV,V0-ΔV,V0,V0+ΔV,V0+2ΔV，对应记录得到的CP测试阶段每个输入电压对应的输出电流值为I1cp,I2cp,I3cp,I4cp,I5cp。
如图2和图3所示，即在待测射频芯片的VDD端口输入电压V0-2ΔV，对应记录得到输出电流值I1cp；在待测射频芯片的VDD端口输入电压V0-ΔV，对应记录得到输出电流值I2cp；在待测射频芯片的VDD端口输入电压V0，对应记录得到输出电流值I3cp；在待测射频芯片的VDD端口输入电压V0+ΔV，对应记录得到输出电流值I4cp；在待测射频芯片的VDD端口输入电压V0+2ΔV，对应记录得到输出电流值I5cp。
本发明实施例中，电压V0+2ΔV小于或等于待测射频芯片的最大工作电压Vmax，保证芯片在测试过程中不会因为电压超标而烧毁。
S2、根据CP测试阶段每个输入电压对应的输出电流值计算CP测试阶段的电流一阶差值导数，计算公式为：
ΔI1cp＝I2cp-I1cp
ΔI2cp＝I3cp-I2cp
ΔI3cp＝I4cp-I3cp
ΔI4cp＝I5cp-I4cp
其中ΔI1cp,ΔI2cp,ΔI3cp,ΔI4cp均为CP测试阶段的电流一阶差值导数。
S3、根据CP测试阶段的电流一阶差值导数计算CP测试阶段的电流二阶差值导数，计算公式为：
ΔI′1cp＝ΔI2cp-ΔI1cp
ΔI′2cp＝ΔI3cp-ΔI2cp
ΔI′3cp＝ΔI4cp-ΔI3cp
其中ΔI′1cp,ΔI′2cp,ΔI′3cp均为CP测试阶段的电流二阶差值导数。
S4、根据CP测试阶段的电流二阶差值导数计算CP测试阶段的电流四阶差值导数，计算公式为：
ΔIcp＝(ΔI′2cp-ΔI′1cp)-(ΔI′3cp-ΔI′2cp)＝-I1cp+5I2cp-7I3cp+4I4cp-I5cp
其中ΔIcp表示CP测试阶段的电流四阶差值导数。
S5、针对CP测试阶段选取的N个测试标准件，重复步骤S1～S4，得到N个CP测试阶段的电流四阶差值导数，并对其求平均差，得到修正参数。
本发明实施例中，修正参数的计算公式为：
其中
表示修正参数，ΔIDcp为工程经验值，ΔIcpi表示第i个CP测试阶段的电流四阶差值导数。
S6、在待测射频芯片的FT测试阶段，在待测射频芯片的VDD端口依次输入五点等步进电压，并依次记录FT测试阶段每个输入电压对应的输出电流值。
本发明实施例中，在待测射频芯片的VDD端口输入与步骤S1相同的五点等步进电压V0-2ΔV,V0-ΔV,V0,V0+ΔV,V0+2ΔV，对应记录得到的FT测试阶段每个输入电压对应的输出电流值为I1,I2,I3,I4,I5。
如图2和图3所示，即在待测射频芯片的VDD端口输入电压V0-2ΔV，对应记录得到输出电流值I1；在待测射频芯片的VDD端口输入电压V0-ΔV，对应记录得到输出电流值I2；在待测射频芯片的VDD端口输入电压V0，对应记录得到输出电流值I3；在待测射频芯片的VDD端口输入电压V0+ΔV，对应记录得到输出电流值I4；在待测射频芯片的VDD端口输入电压V0+2ΔV，对应记录得到输出电流值I5。
S7、根据FT测试阶段每个输入电压对应的输出电流值计算FT测试阶段的电流一阶差值导数，计算公式为：
ΔI1＝I2-I1
ΔI2＝I3-I2
ΔI3＝I4-I3
ΔI4＝I5-I4
其中ΔI1,ΔI2,ΔI3,ΔI4均为FT测试阶段的电流一阶差值导数。
S8、根据FT测试阶段的电流一阶差值导数计算FT测试阶段的电流二阶差值导数，计算公式为：
ΔI′1＝ΔI2-ΔI1
ΔI′2＝ΔI3-ΔI2
ΔI′3＝ΔI4-ΔI3
其中ΔI′1,ΔI′2,ΔI′3均为FT测试阶段的电流二阶差值导数。
S9、根据FT测试阶段的电流二阶差值导数计算FT测试阶段的电流四阶差值导数，计算公式为：
ΔIDFT＝(ΔI′2-ΔI′1)-(ΔI′3-ΔI′2)＝-I1+5I2-7I3+4I4-I5
其中ΔIDFT表示FT测试阶段的电流四阶差值导数。
S10、采用修正参数对FT测试阶段的电流四阶差值导数进行修正，得到修正电流四阶差值导数，计算公式为：
其中
为修正电流四阶差值导数，
表示修正参数。
S11、将修正电流四阶差值导数在预设标准值范围内的待测射频芯片归入合格芯片集合BIN1，将修正电流四阶差值导数不在预设标准值范围内的待测射频芯片归入失效芯片集合BIN2。
本发明实施例中，预设标准值范围为
其中Ilow表示预设的卡控门限最小值，Ihigh表示预设的卡控门限最大值。
本发明实施例中，合格芯片集合BIN1为无潜在缺陷风险的芯片集合，失效芯片集合BIN2为有潜在缺陷的芯片集合。
如图4所示，本发明实施例中，Ilow＝10，Ihigh＝20，则针对超出预设标准值范围的两个
对应的待测射频芯片，说明其是具有潜在缺陷的，将其归入失效芯片集合BIN2，其余在预设标准值范围内的待测射频芯片则归入合格芯片集合BIN1。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (10)
1.一种射频芯片筛测方法，其特征在于，包括以下步骤：
S1、在待测射频芯片的CP测试阶段，在待测射频芯片的VDD端口依次输入五点等步进电压，并依次记录CP测试阶段每个输入电压对应的输出电流值；
S2、根据CP测试阶段每个输入电压对应的输出电流值计算CP测试阶段的电流一阶差值导数；
S3、根据CP测试阶段的电流一阶差值导数计算CP测试阶段的电流二阶差值导数；
S4、根据CP测试阶段的电流二阶差值导数计算CP测试阶段的电流四阶差值导数；
S5、针对CP测试阶段选取的N个测试标准件，重复步骤S1～S4，得到N个CP测试阶段的电流四阶差值导数，并对其求平均差，得到修正参数；
S6、在待测射频芯片的FT测试阶段，在待测射频芯片的VDD端口依次输入五点等步进电压，并依次记录FT测试阶段每个输入电压对应的输出电流值；
S7、根据FT测试阶段每个输入电压对应的输出电流值计算FT测试阶段的电流一阶差值导数；
S8、根据FT测试阶段的电流一阶差值导数计算FT测试阶段的电流二阶差值导数；
S9、根据FT测试阶段的电流二阶差值导数计算FT测试阶段的电流四阶差值导数；
S10、采用修正参数对FT测试阶段的电流四阶差值导数进行修正，得到修正电流四阶差值导数；
S11、将修正电流四阶差值导数在预设标准值范围内的待测射频芯片归入合格芯片集合BIN1，将修正电流四阶差值导数不在预设标准值范围内的待测射频芯片归入失效芯片集合BIN2。
2.根据权利要求1所述的射频芯片筛测方法，其特征在于，所述步骤S1和S6中的五点等步进电压为V0-2ΔV,V0-ΔV,V0,V0+ΔV,V0+2ΔV，所述步骤S1中CP测试阶段每个输入电压对应的输出电流值为I1cp,I2cp,I3cp,I4cp,I5cp，所述步骤S6中FT测试阶段每个输入电压对应的输出电流值为I1,I2,I3,I4,I5，其中V0表示基准电压，ΔV表示电压步进值。
3.根据权利要求2所述的射频芯片筛测方法，其特征在于，所述电压V0+2ΔV小于或等于待测射频芯片的最大工作电压Vmax。
4.根据权利要求2所述的射频芯片筛测方法，其特征在于，所述步骤S2中CP测试阶段的电流一阶差值导数计算公式为：
ΔI1cp＝I2cp-I1cp
ΔI2cp＝I3cp-I2cp
ΔI3cp＝I4cp-I3cp
ΔI4cp＝I5cp-I4cp
其中ΔI1cp,ΔI2cp,ΔI3cp,ΔI4cp均为CP测试阶段的电流一阶差值导数；
所述步骤S3中CP测试阶段的电流二阶差值导数计算公式为：
ΔI′1cp＝ΔI2cp-ΔI1cp
ΔI′2cp＝ΔI3cp-ΔI2cp
ΔI′3cp＝ΔI4cp-ΔI3cp
其中ΔI′1cp,ΔI′2cp,ΔI′3cp均为CP测试阶段的电流二阶差值导数。
5.根据权利要求4所述的射频芯片筛测方法，其特征在于，所述步骤S4中CP测试阶段的电流四阶差值导数计算公式为：
ΔIcp＝(ΔI′2cp-ΔI′1cp)-(ΔI′3cp-ΔI′2cp)＝-I1cp+5I2cp-7I3cp+4I4cp-I5cp
其中ΔIcp表示CP测试阶段的电流四阶差值导数。
6.根据权利要求1所述的射频芯片筛测方法，其特征在于，所述步骤S5中修正参数的计算公式为：
其中
表示修正参数，ΔIDcp为工程经验值，ΔIcpi表示第i个CP测试阶段的电流四阶差值导数。
7.根据权利要求2所述的射频芯片筛测方法，其特征在于，所述步骤S7中FT测试阶段的电流一阶差值导数计算公式为：
ΔI1＝I2-I1
ΔI2＝I3-I2
ΔI3＝I4-I3
ΔI4＝I5-I4
其中ΔI1,ΔI2,ΔI3,ΔI4均为FT测试阶段的电流一阶差值导数；
所述步骤S8中FT测试阶段的电流二阶差值导数计算公式为：
ΔI′1＝ΔI2-ΔI1
ΔI′2＝ΔI3-ΔI2
ΔI′3＝ΔI4-ΔI3
其中ΔI′1,ΔI′2,ΔI′3均为FT测试阶段的电流二阶差值导数。
8.根据权利要求7所述的射频芯片筛测方法，其特征在于，所述步骤S9中FT测试阶段的电流四阶差值导数计算公式为：
ΔIDFT＝(ΔI′2-ΔI′1)-(ΔI′3-ΔI′2)＝-I1+5I2-7I3+4I4-I5
其中ΔIDFT表示FT测试阶段的电流四阶差值导数。
9.根据权利要求8所述的射频芯片筛测方法，其特征在于，所述步骤S10中修正电流四阶差值导数的计算公式为：
其中
为修正电流四阶差值导数，
表示修正参数。
10.根据权利要求9所述的射频芯片筛测方法，其特征在于，所述步骤S11中预设标准值范围为
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| 孙秀伟;: "射频产品自动测试系统的校正方法及案例研究", 山东工业技术, no. 24 * |
| 王宁波;崔艳;: "CMOS集成电路潜在缺陷的最小电压检测", 单片机与嵌入式系统应用, no. 03 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113945823A (zh) * | 2021-09-26 | 2022-01-18 | 成都嘉纳海威科技有限责任公司 | 一种芯片潜在缺陷检测方法 |
| CN113945823B (zh) * | 2021-09-26 | 2024-04-09 | 成都嘉纳海威科技有限责任公司 | 一种芯片潜在缺陷检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113945824B (zh) | 2023-12-22 |
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