CN113903707B - 一种三维单片集成电路结构及其制备方法 - Google Patents

一种三维单片集成电路结构及其制备方法 Download PDF

Info

Publication number
CN113903707B
CN113903707B CN202111503483.3A CN202111503483A CN113903707B CN 113903707 B CN113903707 B CN 113903707B CN 202111503483 A CN202111503483 A CN 202111503483A CN 113903707 B CN113903707 B CN 113903707B
Authority
CN
China
Prior art keywords
layer
integrated circuit
circuit structure
monolithic integrated
dimensional monolithic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111503483.3A
Other languages
English (en)
Other versions
CN113903707A (zh
Inventor
刘森
刘盛富
史林森
李建平
班桂春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micro Niche Guangzhou Semiconductor Co ltd
Original Assignee
Micro Niche Guangzhou Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micro Niche Guangzhou Semiconductor Co ltd filed Critical Micro Niche Guangzhou Semiconductor Co ltd
Priority to CN202111503483.3A priority Critical patent/CN113903707B/zh
Publication of CN113903707A publication Critical patent/CN113903707A/zh
Application granted granted Critical
Publication of CN113903707B publication Critical patent/CN113903707B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon

Abstract

本发明公开了一种三维单片集成电路结构及其制备方法，属于集成电路领域。本发明所述三维单片集成电路结构的制备方法在器件层间隙设置空洞，并在空洞中引入具有高散热性的碳纳米管材料作为散热基体，不仅契合器件层低温键合的温度要求，提升整体集成电路的散热性能，同时通过结构设计将器件层以STI层隔离在独立硅岛中，不会导致电路设计和集成电路结构制备的复杂程度提升；所述方法可根据生产应用需求制备多层含碳纳米管薄膜结构的三维单片集成电路结构，施工性强且可靠性高。本发明还公开了所述三维单片集成电路结构的制备方法制备得的三维单片集成电路结构。

Description

一种三维单片集成电路结构及其制备方法
技术领域
本发明涉及集成电路领域，具体涉及一种三维单片集成晶圆结构及其制备方法。
背景技术
“摩尔定律”一直引领着集成电路的发展，然而由于现有光刻技术的瓶颈、互连延迟和工艺波动等问题，“摩尔定律”的运用正逼近物理极限。为了进一步提高现有产品的集成度，减小互连延迟，三维单片集成(M3D)的研究成为一种发展趋势。所谓M3D，是指上一层器件在下层器件制造好后依次序垂直制造，各层器件间通过层间淀积实现晶圆键合、单片层间通孔实现垂直互连。M3D制备工艺不仅可大大减少互连延迟，增加芯片集成度，还提供了混合多种器件技术构建高复杂度系统的可能性。此外，M3D具有更小的接触孔尺寸和高对准精度，因而可实现晶体管粒度的立体集成。
然而，由于三维立体集成的复杂组成，M3D的散热问题一直备受关注，且M3D的可靠性应用也需建立在其散热性良好的基础上。
发明内容
基于现有技术的不足，本发明的目的在于提供了一种三维单片集成电路结构的制备方法，该方法得到的三维单片集成电路结构引入碳纳米管作为散热材料，同时利用STI将电路结构隔离在独立硅岛内，可在不增加电路设计和制备工艺的复杂程度的基础上，有效提高所述电路结构的整体散热性。
为了达到上述目的，本发明采取的技术方案为：
一种三维单片集成电路结构的制备方法，包括以下步骤：
（1）在硅晶圆的衬底上经湿法氧化沉积氧化硅层；
（2）通过氢离子注入在衬底和氧化硅层间形成H键；
（3）经光刻和干法刻蚀在氧化硅层表面形成空洞；
（4）在空洞中埋入碳纳米管，随后在空洞顶部注入形变胶固定，形成含碳纳米管的散热层；
（5）对氧化硅层和散热层表面进行表面平坦化及清洁处理；
（6）在真空环境下，将步骤（5）处理后的晶圆倒置在与该晶圆对应尺寸的支撑晶圆上形成键合，得复合晶圆结构；
（7）对复合晶圆结构进行Si-H键剥离和退火处理后，复合晶圆结构的上表面形成硅膜层，再对硅膜表面进行表面平坦化处理；
（8）在处理后的硅膜层上设置器件层，随后在器件层上方覆盖STI（浅槽隔离）层，经表面平坦化处理后覆盖层间隔离层；所述器件层位于散热层的间隔处；
（9）在层间隔离层上经湿法氧化沉积氧化硅层，根据电路设计需求重复步骤（2）~（8），即得到所述三维单片集成电路结构。
一般而言，三维单片集成电路结构中的器件层键合采用低温金属键合（例如，一般其制成的器件先低温覆盖一层如钛等低温金属，随后以TiO2、Si3N4层作缓冲层覆盖，再进行低温键合及后续步骤，要求设计低温低于600℃，而如果没有互连工艺，则需要低于400℃），因此若要对其进行散热结构设计，其使用的散热材料需符合所述低温键合的温度需求。
本发明所述三维单片集成电路结构的制备方法引入具有高散热性的碳纳米管材料作为散热基体，不仅完美契合此类电路结构器件层低温键合的温度要求，同时通过结构设计将器件层以STI层隔离在独立硅岛中，不会导致电路设计和集成电路结构制备的复杂程度提升；所述方法可根据生产应用需求制备多层含碳纳米管薄膜结构的三维单片集成电路结构，不会因层数的多少增加生产工艺的难度。
优选地，所述衬底为N型衬底或P型衬底，掺杂浓度为1014~1016cm-3。
优选地，所述表面平坦化处理包括抛光处理和减薄处理。
优选地，所述形变胶为正硅酸乙酯（TEOS）。
经发明人实验发现，采用TEOS这种性质稳定且形变固定性好的胶质对空洞埋入碳纳米管后的残余缝隙进行填埋覆盖效果最佳。
优选地，所述在空洞中埋入碳纳米管时采用的方法为喷涂法。
现有技术中，半导体器件中引入碳纳米管的方法较多，包括溶液法、自组装法及喷涂法，而由于本发明所述三维单片集成电路涉及纳米器件，若采用低标准导入碳纳米管工艺则可能导致电路失效，影响成品率，因此以效果最佳的喷涂法实施碳纳米管的埋入。
优选地，所述三维单片集成电路结构中单层氧化硅层的厚度为20~145nm；
优选地，所述三维单片集成电路结构中单层器件层的厚度为20~300nm；
优选地，所得三维单片集成电路结构中空洞的宽度与电路设计的最小STI层间隔宽度之比≥3：1；
更优选地，所得三维单片集成电路结构中空洞的宽度与电路预定设计的最小STI层间隔宽度之比为3:1。
空洞密度越密集，所得三维单片集成电路的散热性能越好，但相对而言机械强度降低，同时对设备及工艺需求难度提升，而空洞本身的宽度也并非可以任意设计，需要综合考虑STI层的间隔宽度，氧化硅层的厚度及器件层的厚度，以保障器件电路完全隔离不受影响，综合而言，以上述优选配比时空洞的密度设置的散热效果及可靠性最佳。
本发明的另一目的在于提供所述三维单片集成电路结构的制备方法制备得的三维单片集成电路结构。
该三维单片集成电路结构自下而上包括衬底、氧化硅层、散热层、器件层、STI层及层间隔离层；所述散热层含有碳纳米管；所述STI层与器件层平行且将器件层与散热层、层间隔离层隔离。
本发明的有益效果在于：本发明提供了一种三维单片集成电路结构的制备方法，该制备方法在器件层间隙设置空洞，并在空洞中引入具有高散热性的碳纳米管材料作为散热基体，不仅契合器件层低温键合的温度要求，提升整体集成电路的散热性能，同时通过结构设计将器件层以STI层隔离在独立硅岛中，不会导致电路设计和集成电路结构制备的复杂程度提升；所述方法可根据生产应用需求制备多层含碳纳米管薄膜结构的三维单片集成电路结构，施工性强且可靠性高。本发明还提供了所述三维单片集成电路结构的制备方法制备得的三维单片集成电路结构。
附图说明
图1为本发明三维单片集成电路结构的制备方法的流程示意图，其中1为硅晶圆衬底，2为氧化硅层，3为H键，4为空洞，5为含碳纳米管的散热层，6为支撑晶圆，7为硅膜，8为STI层，9为器件层，10为层间隔离层。
具体实施方式
若无特别说明，本发明实施例中所用原料均购自市场。
为了更好地说明本发明的目的、技术方案和优点，下面将结合具体实施例对本发明作进一步说明，其目的在于详细地理解本发明的内容，而不是对本发明的限制。
实施例1
一种三维单片集成电路结构的制备方法的一种实施例，如图1所示，包括以下步骤：
（1）在22nm工艺线宽器件生产线上，以8寸硅晶圆的N型衬底1（掺杂浓度1014~1016cm-3）上经湿法氧化沉积25nm厚度氧化硅层2；
（2）通过氢离子注入在衬底和氧化硅层间形成H键3；
（3）经光刻和干法刻蚀在氧化硅层表面形成空洞；
（4）采用喷涂法在空洞中埋入碳纳米管，随后在空洞顶部注入形变胶TEOS固定，形成含碳纳米管的散热层5；
（5）对氧化硅层和空洞表面进行表面平坦化（化学机械抛光处理）及清洁处理；
（6）在真空环境下，将步骤（5）处理后的晶圆倒置在与该晶圆对应尺寸的支撑晶圆6上形成键合，得复合晶圆结构；
（7）对复合晶圆结构进行Si-H键剥离和退火处理后，复合晶圆结构的上表面形成硅膜层7，再对硅膜表面进行表面平坦化处理（化学机械抛光及减薄处理）；
（8）在处理后的硅膜层上设置预定器件层9（器件层采用低温键合生产），随后在器件层上方覆盖STI层8，经表面平坦化处理后覆盖层间隔离层10；
（9）在层间隔离层上经湿法氧化沉积氧化硅层，根据电路设计重复步骤（2）~（8），即得到所述三维单片集成电路结构；所述三维单片集成电路结构中空洞的宽度与电路预定设计的最小STI层间隔宽度之比为3:1。
最后所应当说明的是，以上实施例仅用以说明本发明的技术方案而非对本发明保护范围的限制，尽管参照较佳实施例对本发明作了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的实质和范围。

Claims (8)

1.一种三维单片集成电路结构的制备方法，其特征在于，包括以下步骤：
（1）在硅晶圆的衬底上经湿法氧化沉积氧化硅层；
（2）通过氢离子注入在衬底内形成H键；
（3）经光刻和干法刻蚀在氧化硅层表面形成空洞；
（4）在空洞中埋入碳纳米管，随后在空洞顶部注入形变胶固定，形成含碳纳米管的散热层；
（5）对氧化硅层和散热层表面进行表面平坦化及清洁处理；
（6）在真空环境下，将步骤（5）处理后的晶圆倒置在与该晶圆对应尺寸的支撑晶圆上形成键合，得复合晶圆结构；
（7）对复合晶圆结构进行Si-H键剥离和退火处理后，复合晶圆结构的上表面形成硅膜层，再对硅膜表面进行表面平坦化处理；
（8）在处理后的硅膜层上设置器件层，随后在器件层上方覆盖STI层，经表面平坦化处理后覆盖层间隔离层；所述器件层位于散热层的间隔处，所述STI层与氧化硅层将器件层隔离；
（9）根据电路设计需求，在层间隔离层上重复形成步骤（8）所得支撑晶圆上的结构，即得到所述三维单片集成电路结构。
2.如权利要求1所述三维单片集成电路结构的制备方法，其特征在于，所述衬底为N型衬底或P型衬底，掺杂浓度为1014~1016cm-3。
3.如权利要求1所述三维单片集成电路结构的制备方法，其特征在于，所述表面平坦化处理包括抛光处理和减薄处理。
4.如权利要求1所述三维单片集成电路结构的制备方法，其特征在于，所述形变胶为正硅酸乙酯。
5.如权利要求1所述三维单片集成电路结构的制备方法，其特征在于，所述在空洞中埋入碳纳米管时采用的方法为喷涂法。
6.如权利要求1所述三维单片集成电路结构的制备方法，其特征在于，所述三维单片集成电路结构中单层氧化硅层的厚度为20~145nm；所述三维单片集成电路结构中单层器件层的厚度为20~300nm。
7.如权利要求1所述三维单片集成电路结构的制备方法，其特征在于，所得三维单片集成电路结构中空洞的宽度与电路设计的最小STI层间隔宽度之比≥3：1。
8.如权利要求1~7任一项所述三维单片集成电路结构的制备方法制备得的三维单片集成电路结构，其特征在于，包括衬底、氧化硅层、散热层、器件层及STI层、层间隔离层；所述散热层含有碳纳米管；所述STI层与器件层平行且将器件层与散热层、层间隔离层隔离。
CN202111503483.3A 2021-12-10 2021-12-10 一种三维单片集成电路结构及其制备方法 Active CN113903707B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111503483.3A CN113903707B (zh) 2021-12-10 2021-12-10 一种三维单片集成电路结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111503483.3A CN113903707B (zh) 2021-12-10 2021-12-10 一种三维单片集成电路结构及其制备方法

Publications (2)

Publication Number Publication Date
CN113903707A CN113903707A (zh) 2022-01-07
CN113903707B true CN113903707B (zh) 2022-03-18

Family

ID=79025492

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111503483.3A Active CN113903707B (zh) 2021-12-10 2021-12-10 一种三维单片集成电路结构及其制备方法

Country Status (1)

Country Link
CN (1) CN113903707B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111357084A (zh) * 2017-11-07 2020-06-30 西尔特克特拉有限责任公司 用于使设有构件的固体层变薄的方法
CN113764366A (zh) * 2021-11-05 2021-12-07 微龛(广州)半导体有限公司 具有高散热性能的soi晶圆及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3036225B1 (fr) * 2015-05-13 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage d'une premiere structure et d'une seconde structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111357084A (zh) * 2017-11-07 2020-06-30 西尔特克特拉有限责任公司 用于使设有构件的固体层变薄的方法
CN113764366A (zh) * 2021-11-05 2021-12-07 微龛(广州)半导体有限公司 具有高散热性能的soi晶圆及其制备方法

Also Published As

Publication number Publication date
CN113903707A (zh) 2022-01-07

Similar Documents

Publication Publication Date Title
US10796913B2 (en) Method for hybrid wafer-to-wafer bonding
US20230215836A1 (en) Direct bonding on package substrates
US10141284B2 (en) Method of bonding semiconductor substrates
US10679854B2 (en) Wafer bonding method and structure thereof
CN107004639B (zh) 衬底制造方法
US8802541B2 (en) Method for low temperature wafer bonding and bonded structure
CN108122823B (zh) 晶圆键合方法及晶圆键合结构
TWI511206B (zh) 藉由三維整合技術製造高效能碳奈米管電晶體積體電路的方法
JP3900741B2 (ja) Ｓｏｉウェーハの製造方法
US20040126993A1 (en) Low temperature fusion bonding with high surface energy using a wet chemical treatment
TWI590459B (zh) A method of manufacturing the conductive structure, and a method of manufacturing the electronic device
CN101174640A (zh) 以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法
Liu et al. Demonstration of low-temperature fine-pitch Cu/SiO₂ hybrid bonding by Au passivation
CN101325154A (zh) 混合图形化单晶硅的绝缘层上锗结构、方法及应用
US9153480B2 (en) Interconnect structure and fabrication method
CN113903707B (zh) 一种三维单片集成电路结构及其制备方法
TW202324662A (zh) 具有對準標記的半導體元件及其製備方法
JP2010135631A (ja) 配線構造及びその形成方法、並びに半導体装置
CN102903699A (zh) 一种铜互连结构及其制备方法
CN110752218A (zh) 一种多层soi及其制备方法
CN107658263B (zh) 一种基于碳纳米材料复合结构的三维硅通孔垂直互联方法
Iwanabe et al. Room-temperature microjoining using ultrasonic bonding of compliant bump
TW200933844A (en) Wafer level package with die receiving through-hole and method of the same
CN112582256A (zh) 一种用于半导体量子计算的应变纯化硅衬底及其形成方法
KR101841359B1 (ko) 모놀리틱 3차원 반도체 구조물 및 이의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant