TW202324662A - 具有對準標記的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件和該半導體元件的製備方法。該半導體元件包括一第一晶圓，該第一晶圓包括一第一基底和設置在該第一基底上且相互平行的複數個第一對準標記；以及第二晶圓，該第二晶圓設置在該第一晶圓上，並包括設置在該複數個第一對準標記上方的複數個第二對準標記。該複數個第二對準標記與該複數個第一對準標記平行排列，並在一俯視視角下與該複數個第一對準標記相鄰。該複數個第一對準標記和該複數個第二對準標記包括一螢光材料。

Description

具有對準標記的半導體元件及其製備方法
本申請案主張美國第17/541,754號專利申請案（即優先權日為「2021年12月3日」）的優先權及益處，該等美國申請案之內容以全文引用之方式併入本文中。
本揭露提供一種半導體元件及其製備方法，特別是關於一種具有對準標記的半導體元件及其製備方法。
半導體元件被用於各種電子應用，例如個人電腦、行動電話、數位相機和其他電子元件。半導體元件的尺寸正在不斷縮小，以滿足日益增長的計算能力的需求。然而，在縮小尺寸的製程中出現了各種問題，而且這種問題在不斷增加。因此，在實現提高品質、產量、性能和可以靠性以及降低複雜性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不設置本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一實施例提供一種半導體元件，包括一第一晶圓，該第一晶圓包括一第一基底和設置在該第一基底上且相互平行的複數個第一對準標記；以及一第二晶圓，該第二晶圓設置在該第一晶圓上，並包括設置在該複數個第一對準標記上方的複數個第二對準標記。該複數個第二對準標記與該複數個第一對準標記平行排列，並在一俯視視角下與該複數個第一對準標記相鄰。該複數個第一對準標記和該複數個第二對準標記包括一螢光材料。該複數個第一對準標記和該複數個第二對準標記共同配置成一第一組對準標記。
本揭露的另一實施例提供一種半導體元件，包括一基底；設置在該基底上的一介電質堆疊；設置在該介電質堆疊中的兩個導電特徵；設置在該介電質堆疊中、兩個第二導電特徵之間的一去耦合單元，並包括一瓶狀的剖面輪廓；以及設置在該去耦合單元上的一對準標記。該對準標記包括一螢光材料。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一第一基底；在該第一基底上形成相互平行的複數個第一對準標記，該第一基底和該複數個第一對準標記共同配置成一第一晶圓；提供包括相互平行的複數個第二對準標記的一第二晶片；以及將該第二晶圓鍵合(bonding)在該第一晶圓上。該複數個第二對準標記與該複數個第一對準標記平行排列，並在一俯視視角下與該複數個第一對準標記相鄰。該複數個第一對準標記和該複數個第二對準標記包括一螢光材料。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一第一介電質層；在該第一介電質層上形成一第二介電質層；在該第二介電質層上形成兩個第二導電特徵；在該第二介電質層上形成一中間介電質層並圍繞該兩個第二導電特徵；執行一擴大(expansion)蝕刻製程以在該中間介電質層上形成一擴大開口；在該擴大開口中形成一去耦合單元；以及在該去耦合單元上形成一對準標記。該對準標記包括一螢光材料。
由於本揭露的半導體元件的設計，包括螢光材料的複數個對準標記可以在晶圓鍵合製程中改善光學識別。此外，互補的設計使得複數個第一對準標記和複數個第二對準標記在鍵合製程中成為彼此的參考。因此，半導體元件的產量和可以靠性可以得到改善。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。設置本揭露之揭露專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可以相當容易地利用下文揭示之概念與特定實施例可以做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之揭露專利範圍所定義之本揭露的精神和範圍。
以下揭露內容提供做為實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在執行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可以相依於製程條件及/或元件的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可以包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可以包括其中第一特徵與第二特徵之間可以形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可以按不同比例任意繪製一些特徵。在附圖中，為簡化起見，可以省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可以同樣相應地執行直譯。
應當理解，當一元件或層被稱為"連接到"或"耦合到"另一元件或層時，它可以直接連接到或耦合到另一元件或層，或者可能存在中間的元件或層。
應當理解，儘管可以用術語第一、第二等來描述各種元素，但這些元素不應受到術語的限制。除非另有說明，術語僅用於區分一個元素和另一個元素。因此，例如，下面討論的第一要素、第一元件或第一部分可以被稱為第二要素、第二元件或第二部分，而不偏離本揭露內容的教導。
除非上下文另有說明，本文在提到方向、佈局、位置、形狀、大小、數量或其他措施時，使用的術語如"相同"、"相等"、"平面”或”共面"，不一定是指完全相同的方向、佈局、位置、形狀、大小、數量或其他措施，而是指在可能發生的、例如由於製造過程而發生的可接受的變化範圍內，包括幾乎相同的方向、佈局、位置、形狀、大小、數量或其他措施。術語”實質上”可以用來反映此含義。例如，被描述為”實質上相同"、"實質上相等”或”實質上平面”的項目可以是完全相同、相等或平面，也可以是在可接受的變化範圍內相同、相等或平面，例如由於製造過程而可能發生的變化。
在本揭露內容中，半導體元件一般是指利用半導體特性而能發揮作用的元件，電光元件、發光顯示元件、半導體電路和電子元件都包括在半導體元件的範疇內。
應當理解，在本揭露的描述中，上方(或上方)對應於方向Z的箭頭方向，下方(或下方)對應於方向Z的箭頭的相反方向。
應當理解，在本揭露的描述中，術語「以形成(forming)」、「被形成(formed)」和「形成(form)」可以指並包括建立、建構、圖案化、植入或沉積元素、摻雜物或材料的任何方法。形成方法的例子可以包括但不限於原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、共濺鍍、旋塗、擴散、沉積、生長、植入、微影、乾蝕刻和濕蝕刻。
應該理解，在本揭露內容的描述中，指出的功能或步驟可能以不同於圖中指出的順序發生。例如，連續顯示的兩個圖事實上可能實質上是同時執行的，或者有時可能以相反的循序執行，取決於所涉及的功能或步驟。
圖1是流程圖，例示本揭露一實施例之半導體元件的製備方法10。圖2至圖5是剖視圖，例示本揭露一實施例之半導體元件1A的部分製備流程。圖6是俯視圖，例示本揭露一實施例之中間半導體元件。圖7和圖8是剖視圖，例示本揭露一實施例之半導體元件1A沿圖6中的A-A'線拍攝的部分製備流程。應當理解，為了清楚起見，在俯視圖中省略了半導體元件1A的一些元素。
參照圖1至圖3，在步驟S11，可以提供第一基底101，並在第一基底101上形成複數個第一導電特徵103。
參照圖2，第一基底101可以包括完全由至少一個半導體材料、複數個元件單元(device element)(為清晰起見未顯示)、複數個介電質層(為清晰起見未顯示)、和複數個導電特徵(為清晰起見未顯示)組成的塊狀(bulk)半導體基底。塊狀半導體基底的製作技術可以是，例如，本質(elementary)半導體，如矽或鍺；化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，或其他III-V族化合物半導體、或II-VI族化合物半導體；或其組合。
在一些實施例中，第一基底101可以包括絕緣體上的半導體(semiconductor-on-insulator，SOI)結構，由下到上包括處理基底、絕緣體層和最上面的半導體材料層。處理基底和最上面的半導體材料層的製作技術可以藉由上述塊狀半導體基底相同的材料。絕緣體層可以是結晶或非結晶的介電質材料，如氧化物和/或氮化物。例如，絕緣層可以是一種介電質氧化物，如氧化矽(silicon oxide)。另例如，絕緣體層可以是介電氮化物，如氮化矽(silicon nitride)或氮化硼(boron nitride)。又例如，絕緣體層可以包括介電質氧化物和介電質氮化物的堆疊，如按任何順序的氧化矽和氮化矽或氮化硼的堆疊。絕緣體層的厚度可以在10奈米(nm)到200奈米的範圍內。
應當理解，在本揭露內容的描述中，術語"大約"修改本揭露的成分、組成或反應物的數量是指可能發生的數值數量的變化，例如，透過用於製造濃縮物或溶液的典型測量和液體處理程序。此外，測量程序中的疏忽錯誤、用於製造組合物或執行方法的成分的製造、來源或純度的差異等都可能產生變化。在一實施例中，術語"大約"是指揭露數值的10%的範圍內。在另一實施例中，術語"大約"是指揭露數值的5%的範內。在又一實施例中，術語"大約"是指揭露數值的10、9、8、7、6、5、4、3、2或1%的範圍內。
參照圖2，複數個元件單元可以形成在塊狀半導體基底或最上面的半導體材料層上。複數個元件單元的某些部分可以形成在塊狀半導體基底或最上面的半導體材料層中。複數個元件單元可以是電晶體，如互補金屬氧化物半導體(CMOS)電晶體、金屬氧化物半導體場效應電晶體(MOSFETs)、鰭狀場效應電晶體(FinFET)等，或其組合。
參照圖2，複數個介電質層可以形成在塊狀半導體基底或最上面的半導體材料層上，並覆蓋複數個元件單元。在一些實施例中，複數個介電質層的製作技術可以是，例如，氧化矽(silicon oxide)、硼磷酸鹽玻璃(borophosphosilicate glass)、未摻雜的矽酸鹽玻璃(undoped silicate glass)、氟化矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(低k)材料等，或其組合。本揭露中使用的術語”(低k)”是指介電常數小於二氧化矽的介電質材料。低k材料的介電常數可以小於3.0或甚至小於2.5。在一些實施例中，低k材料的介電常數可以小於2.0。複數個介電質層的製作技術可以藉由沉積製程，如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或類似製程。沉積製程之後可以執行平坦化(planarization)製程，以移除多餘的材料，並為後續的製程步驟提供實質上平坦的表面。
參照圖2，複數個導電特徵可以包括互連層、導電通孔(via)和導電墊(pad)。互連層可以相互分離，並可以沿Z方向水平設置在複數個介電質層中。在本實施例中，最頂層的互連層可以被指定為導電墊。導電通孔可以沿Z方向連接相鄰的互連層、相鄰的元件單元和互連層，以及相鄰的導電墊和互連層。在一些實施例中，導電通孔可以改善散熱，並可以提供結構支撐。在一些實施例中，複數個導電特徵的製作技術可以是，例如，鎢(W)、鈷(Co)、鋯(Zr)、鉭(Ta)、鈦(Ti)、鋁(Al)、釕(Ru)、銅(Cu)、金屬碳化物(如碳化鉭(TaC)、碳化鈦(TiC)、碳化鉭鎂(TaMgC))、金屬氮化物(如氮化鈦(TiN))、過渡金屬鋁化物，或其組合。複數個導電特徵可以在形成複數個介電質層的製程中形成。
在一些實施例中，複數個元件單元和複數個導電特徵可以共同配置第一基底101的功能單元。在本揭露內容的描述中，功能單元一般是指與功能相關的電路，該電路已被劃分為一獨立的單元。在一些實施例中，功能單元可以是典型的高度複雜的電路，如處理器內核、記憶體控制器或加速器單元。在其他一些實施例中，功能單元的複雜性和功能可以更複雜或更不複雜。
參照圖2，第一材料501層可以在第一基底101上形成。在一些實施例中，第一材料501可以是，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物，或其組合。第一材料層501層的製作技術可以藉由例如物理氣相沉積、濺鍍、化學氣相沉積或其他適用的沉積製程。
參照圖2，可以在第一材料層501層上形成第一遮罩層601。第一遮罩層601可以是光阻層，並可以包括複數個第一導電特徵103的圖案。
參照圖3，可以執行蝕刻製程，例如非等向性的乾蝕刻製程，以去除第一材料501的一部分並同時在第一基底101上形成複數個第一導電特徵103。在蝕刻製程中，第一材料501與第一基底101的蝕刻速率比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內，或大約10:1到大約2:1的範圍內。在蝕刻製程之後，第一遮罩層601可以被移除。在一些實施例中，複數個第一導電特徵103可以與複數個元件單元電性耦合，但本揭露不限於此。在一些實施例中，複數個第一導電特徵103可經配置為測試電路。
參照圖1和圖4，在步驟S13，可以形成一個第一底部襯層107，以覆蓋第一基底101和複數個第一導電特徵103。
參照圖4，第一底部襯層107可以共形地形成，以覆蓋第一基底101和複數個第一導電特徵103。在一些實施例中，第一底部襯層107的製作技術可以藉由例如原子層沉積。一般來說，原子層沉積在預定的製程條件下，將兩種(或多種)不同的源氣體逐一交替地供給到製程物件(例如，第一基底101和複數個第一導電特徵103)上，因此使化學物種在單個原子層程度上被吸附到製程物件上，並透過表面反應沉積到製程物件上。例如，第一和第二源氣體交替地供給製程物件，使其沿表面流動，因此使第一源氣體中含有的分子吸附到表面，第二源氣體中含有的分子與源自第一源氣體的吸附分子反應，形成單分子層厚度的薄膜。上述製程步驟反覆執行，因此可以在製程物件上形成高品質的薄膜。
在一些實施例中，第一底部襯層107可以的製作技術是例如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、氮化矽氧化物(silicon nitride oxide)等，或其組合。應當理解，在本揭露的描述中，氮氧化矽是指含有矽、氮和氧的物質，其中氧的比例大於氮的比例。氮化矽氧化物是指含有矽、氧和氮的物質，其中氮的比例大於氧的比例。
應當理解，圖4中完全覆蓋複數個第一導電特徵103和第一基底101的第一底襯107僅用於說明目的，複數個第一導電特徵103的一些部分可以曝露出來，以便與其他元件執行電性耦合。
參照圖1和圖5至圖7，在步驟S15，可以在第一底部襯層107上和複數個第一導電特徵103之間形成複數個第一對準標記105。
參照圖5，絕緣層511可以在第一底部襯層107上形成，並完全填充相鄰的第一導電特徵103之間的空間。絕緣層511可以包括一螢光材料。在一些實施例中，螢光材料可以是偶氮苯(azobenzene)。在一些實施例中，絕緣層511的製作技術可以藉由例如化學氣相沉積。
參照圖6和圖7，可以執行平面化製程，例如化學機械研磨，直到第一底部襯層107曝露出來，以去除多餘的材料，為後續加工步驟提供實質上平坦的表面，並同時將絕緣層511變成複數個第一對準標記105。從剖視角度看，複數個第一導電特徵103可以水平圍繞複數個第一對準標記105，且複數個第一對準標記105可以相互平行。在俯視視角下，設置在左上方區域的複數個第一對準標記105可以沿Y方向延伸並相互平行。設置在右上方區域的複數個第一對準標記105可以沿X方向延伸並相互平行。設置在左下方區域的複數個第一對準標記105可以沿X方向延伸並相互平行。設置在右下方區域的複數個第一對準標記105可以沿Y方向延伸並相互平行。
包括螢光材料的複數個第一對準標記105可以在後續晶圓鍵合(bonding)製程中提高光學識別能力。
參照圖1和圖8，在步驟S17，可以在第一底部襯層107和複數個第一對準標記105上形成第一頂部襯層109。
參照圖8，第一頂部襯層109可以在第一底部襯層107和複數個第一對準標記105上共形地形成。在一些實施例中，第一頂部襯層109的製作技術可以是例如氧化矽、氮化矽、氮氧化矽、氮化矽氧化物等，或其組合。在一些實施例中，第一頂部襯層109的製作技術可以藉由例如原子層沉積。第一頂部襯層109可以做為保護層，以防止複數個第一對準標記105中的螢光材料在隨後的半導體製程中被損壞。此外，第一頂部襯層109還可以做為阻擋層(barrier layer)，以防止複數個第一對準標記105中的螢光材料擴散出去，污染相鄰的單元。
第一基底101、複數個第一導電特徵103、複數個第一對準標記105、第一底部襯層107和第一頂部襯層109共同配置成第一晶圓100。第一晶圓100可經配置為邏輯晶片或記憶體晶片。
圖9是俯視圖，例示本揭露一實施例之中間半導體元件。圖10是剖視圖，例示本揭露一實施例之半導體元件1A沿圖9中的A-A'線拍攝的部分製備流程。圖11是俯視圖，例示本揭露一實施例之中間半導體元件。圖12是剖視圖，例示本揭露一實施例之半導體元件1A沿圖11中的A-A'線拍攝的部分製備流程。
參照圖1和圖9至圖12，在步驟S19，可以提供第二晶圓200，並將第二晶圓200鍵結(bond)在第一頂部襯層109上，以形成半導體元件1A。
參照圖9和圖10，第二晶圓200可以包括第二基底201、複數個第二導電特徵203、複數個第二對準標記205、第二底部襯層207和第二頂部襯層209。第二基底201、複數個第二導電特徵203、複數個第二對準標記205、第二底部襯層207和第二頂部襯層209可以由類似於圖2至圖8中說明的第一基底101、複數個第一導電特徵103、複數個第一對準標記105、第一底部襯層107和第一頂部襯層109的程序分別並相應地形成，在此不重複描述。
在一些實施例中，複數個第二對準標記205可以包括螢光材料。螢光材料可以是，例如，偶氮苯。包括螢光材料的複數個第二對準標記205可以在後續晶圓鍵合製程中提高光學識別能力。
在一些實施例中，從剖視角度看，複數個第二導電特徵203可以水平圍繞複數個第二對準標記205，且複數個第二對準標記205可以彼此平行。在俯視視角下，設置在左上方區域的複數個第二對準標記205可以沿Y方向延伸並相互平行。設置在右上方區域的複數個第二對準標記205可以沿X方向延伸並相互平行。設置在左下方區域的複數個第二對準標記205可以沿X方向延伸並相互平行。設置在右下方區域的複數個第二對準標記205可以沿Y方向延伸並相互平行。
在一些實施例中，第二晶圓200可經配置為記憶體晶片。
參照圖11和圖12，可以翻轉第二晶圓200並將其鍵結在第一晶圓100上。在一些實施例中，第二晶圓200和第一晶圓100的鍵合技術可以是氧化物鍵合，例如，由氧化物形成的第一頂部襯層109和氧化物形成的第二頂部襯層209。
在俯視視角下，複數個第一對準標記105和複數個第二對準標記205可以彼此互補地排列。也就是說，複數個第一對準標記105和複數個第二對準標記205可以不相互重疊。這種互補的設計使得複數個第一對準標記105和複數個第二對準標記205在鍵合製程中成為彼此的參考。因此，半導體元件1A的產量和可以靠性可以得到改善。
在一些實施例中，設置在左上方區域的複數個第一對準標記105和複數個第二對準標記205可以稱為第一組對準標記1S。第一組對準標記1S的對準標記(即第一對準標記105和第二對準標記205)可以沿X方向延伸，並且彼此平行。
在一些實施例中，設置在右上方區域的複數個第一對準標記105和複數個第二對準標記205可以稱為第二組對準標記2S。第二組對準標記2S可以沿X方向遠離第一組對準標記1S。第二組對準標記2S的對準標記可以沿X方向延伸並且相互平行。
在一些實施例中，設置在左下方區域的複數個第一對準標記105和複數個第二對準標記205可以稱為第三組對準標記3S。第三組對準標記3S可以沿Y方向遠離第一組對準標記1S。第三組對準標記3S的對準標記可以沿X方向延伸並相互平行。
在一些實施例中，設置在右下方區域的複數個第一對準標記105和複數個第二對準標記205可以稱為第四組對準標記4S。第四組對準標記4S可以沿方向S遠離第一組對準標記1S。方向S可以與X方向和Y方向各自傾斜。第四組對準標記4S的對準標記可以沿Y方向延伸並相互平行。
圖13是俯視圖，例示本揭露另一實施例之半導體元件1B。
參照圖13，半導體元件1B可以具有與圖11所示類似的結構。圖中13與圖11中相同或相似的元件已被標記為類似的參考符號，重複的描述已被省略。半導體元件1B可以包括第五組對準標記5S。第五組對準標記5S可以沿方向S遠離第一組對準標記1S，第五組對準標記5S的對準標記(即第一對準標記105和第二對準標記205)可以沿方向X延伸並相互平行。
圖14是流程圖，例示本揭露另一實施例之半導體元件1C的製備方法20。圖15至圖25是剖視圖，例示本揭露另一實施例之半導體元件1C的部分製備流程。
參照圖14至圖18，在步驟S21，可以提供第三基底301，在第三基底301上可以形成第一介電質層303，在第一介電質層303上可以形成第二介電質層305，在第二介電質層305上可以形成複數個第二導電特徵313。
參照圖15，第三基底301可以由類似於圖2中說明的第一基底101的程序形成，其描述在此不再重複。
參照圖15，在一些實施例中，第一介電質層303的製作技術可以是例如氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、自旋式低K介電質層、化學氣相沉積低K介電質層，或其組合。在一些實施例中，第一介電質層303可以包括自平坦化(self-planarizing)材料，如自旋玻璃或自旋低K介電質材料，如SiLK™。使用自平坦化的介電質材料可以避免執行後續平坦化步驟的需要。在一些實施例中，第一介電質層303的製作技術可以藉由沉積製程，包括例如化學氣相沉積、電漿增強化學氣相沉積、蒸鍍或旋塗。
參照圖15，在一些實施例中，第二介電質層305可以是，例如，氮化矽、氧化矽氮化物(silicon oxide nitride)、氮氧化矽等，或其組合。第二介電質層305的製作技術可以藉由例如化學氣相沉積、電漿增強化學氣相沉積或其他適用的沉積製程。在一些實施例中，第二介電質層305可以做為阻擋層，以防止水分進入下層(例如，第一介電質層303和第三基底301)。在一些實施例中，第一介電質層303的厚度T1大於第二介電質層305的厚度T2。
參照圖15，在第二介電質層305上可以形成第二材料503層。第二材料503可以是，例如，鈦、氮化鈦、鉭、氮化鉭或類似物。第二材料503層的製作技術可以藉由例如化學氣相沉積、物理氣相沉積、濺鍍或類似製程。第三材料505層可以形成在第二材料503層上。第三材料505可以是，例如，銅、銅合金、銀、金、鎢、鋁、鎳或類似材料。第三材料505層的製作技術可以藉由例如物理氣相沉積、濺鍍或類似製程。第四材料507層可以形成在第三材料505層上。在一些實施例中，第四材料507和第二材料503可以包括相同的材料。在一些實施例中，第四材料507可以是，例如，鈦、氮化鈦、鉭、氮化鉭，或類似的材料。第四材料507層的製作技術可以藉由例如化學氣相沉積、物理氣相沉積、濺鍍或類似製程。
參照圖15，可以在第四材料507層上形成第二遮罩層603。第二遮罩層603可以是光阻層，並可以包括複數個第二導電特徵313的圖案。
參照圖16，可以執行蝕刻製程，例如非等向性的乾蝕刻製程，以去除第二材料503、第三材料505和第四材料507的一部分。在蝕刻製程之後，剩餘的第二材料503可以稱為複數個底部阻擋層315，剩餘的第三材料505可以稱為複數個中間導電層317，而剩餘的第四材料507可以稱為複數個頂部阻擋層319。在一些實施例中，蝕刻製程可以是一個多步驟的蝕刻製程，並且可以是非等向性的。
為了簡明、清晰和方便描述，只描述一個底部阻擋層315、一個中間導電層317和一個頂部阻擋層319。在一些實施例中，底部阻擋層315的厚度T3和頂部阻擋層319的厚度T4可以大致相同。在一些實施例中，底部阻擋層315的厚度T3可以大於頂部阻擋層319的厚度T4。在一些實施例中，中間導電層317的厚度T5可以大於底部阻擋層315的厚度T3或頂部阻擋層319的厚度T4。
參照圖17，第五材料509層可以在圖16所示的中間半導體元件上共形地形成。第五材料509可以是，例如，鈦、氮化鈦、鉭、氮化鉭，或類似材料。第五材料509層的製作技術可以藉由例如原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍或類似製程。在一些實施例中，第五材料509和頂部阻擋層319可以包括相同的材料。
參照圖18，可以執行蝕刻製程，例如非等向性的乾蝕刻製程，以去除第五材料509的一部分。在蝕刻製程之後，剩餘的第五材料509可以稱為複數個間隔阻擋層321。複數個間隔阻擋層321可以形成以覆蓋頂部阻擋層319的側壁319SW、中間導電層317的側壁317SW和底部阻擋層315的側壁315SW。
複數個間隔阻擋層321、複數個頂部阻擋層319、複數個中間導電層317和複數個底部阻擋層315共同配置成複數個第二導電特徵313。
參照圖14和圖19至圖22，在步驟S23，可以在第二介電質層305上並圍繞複數個第二導電特徵313形成中間介電質層307，並且可以在中間介電質層307中形成複數個去耦合單元323。
參照圖19，中間介電質層307可以形成在第二介電質層305上，並覆蓋複數個第二導電特徵313。可以執行平面化製程，如化學機械研磨，直到複數個第二導電特徵313的頂面曝露出來，以去除多餘的材料，並為後續處理步驟提供實質上平坦的表面。在一些實施例中，中間介電質層307的製作技術可以是具有與第二介電質層305不同的蝕刻速率的材料。在一些實施例中，中間介電質層307的製作技術可以是例如氧化矽、氮化矽、氮氧化矽、氮化矽氧化物、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃，或其組合。在一些實施例中，中間介電質層307的製作技術可以藉由例如化學氣相沉積、電漿增強化學氣相沉積或其他適用的沉積製程。
應當理解，在本揭露的描述中，設置在沿Z方向的最高垂直水平面的元件(或特徵)的表面稱為元件(或特徵)的頂面。元件(或特徵)的表面設置在沿Z方向的最低垂直水平面，稱為元件(或特徵)的底面。
參照圖19，第三遮罩層605可以形成在中間介電質層307上。在一些實施例中，第三遮罩層605可以是光阻層，並可以包括複數個去耦合單元323的圖案。
參照圖20，可以執行非等向性的蝕刻製程，以去除中間介電質層307的一部分，同時形成複數個開口307O。在一些實施例中，非等向性的蝕刻製程可以是非等向性的乾蝕刻製程。在一些實施例中，在非等向性的蝕刻製程中，中間介電質層307與第二介電質層305的蝕刻速率比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內，或大約10:1到大約2:1的範圍內。
參照圖21，可以執行擴大(expansion)蝕刻製程，將複數個開口307O擴大為複數個擴大開口307E。在一些實施例中，擴大蝕刻製程可以是等向性的蝕刻製程。在一些實施例中，擴大蝕刻製程可以是濕蝕刻製程。在一些實施例中，在擴大蝕刻製程中，中間介電質層307與第二介電質層305的蝕刻速率比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內，或大約10:1到大約2:1的範圍內。在一些實施例中，複數個擴大開口307E的側壁可以是彎曲的。
參照圖22，可以去除第三遮罩層605，可以沉積絕緣材料以完全填充複數個擴大開口307E，隨後可以執行平面化製程，例如化學機械研磨，直到複數個第二導電特徵313的頂面曝露出來，以去除多餘的材料，為後續處理步驟提供基本平坦的表面，並同時形成複數個去耦合單元323。在一些實施例中，複數個去耦合單元323可以具有瓶狀的剖面輪廓。
在一些實施例中，絕緣材料可以是，例如，多孔的低K材料。
在一些實施例中，絕緣材料可以是一種能量可移除材料。能量可移除材料可以包括例如熱可分解材料、光子可分解材料、電子束可分解材料，或其組合。例如，能量可移除材料可以包括一個基礎材料和一個可分解致孔材料，該材料在曝露於能量源時被犧牲掉。基礎材料可以包括基於甲矽烷基二氧六環(methylsilsesquioxane)的材料。可分解致孔材料可以包括一種致孔有機化合物，它為能量可移除材料的基礎材料提供多孔性。在平坦化製程之後，可以藉由施加能量源來執行能量處理。能量源可以包括熱、光，或其組合。當熱做為能量源時，能量處理的溫度可以在大約800℃到大約900℃的範圍內。當使用光做為能量源時，可以使用紫外線。能量處理可以將可分解致孔材料從能量可移除材料中移除，以產生空隙(孔隙)，而基礎材料則留在原處。空隙(孔隙)可以降低複數個去耦合單元323的介電常數。
參照圖22，複數個去耦合單元323可以分別和相應地在複數個第二導電特徵313的相鄰對之間形成。在一些實施例中，具有低介電常數的複數個去耦合單元323可以實現去耦合(decoupling)功能。在一些實施例中，複數個去耦合單元323可以減少複數個第二導電特徵313的寄生電容。
參照圖14和圖23至25，在步驟S25，可以在中間介電質層307上形成第三介電質層309，可以在第三介電質層309上形成第四介電質層311，並在複數個去耦合單元323上形成複數個第三對準標記325。
參照圖23，在一些實施例中，第三介電質層309的製作技術可以是例如氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、自旋式低K介電質層、化學氣相沉積低K介電質層，或其組合。在一些實施例中，第三介電質層309可以包括自平坦化材料，如自旋玻璃或自旋低k介電質材料，如SiLK™。使用自平坦化的介電質材料可以避免執行後續平坦化步驟的需要。在一些實施例中，第三介電質層309的製作技術可以藉由沉積製程，包括例如化學氣相沉積，電漿增強化學氣相沉積，蒸鍍，或旋塗。在一些實施例中，第三介電質層309和第一介電質層303的製作技術可以是同一材料。
參照圖23，在一些實施例中，第四介電質層311可以是，例如，氮化矽、氧化矽氮化物、氮氧化矽等，或其組合。第四介電質層311的製作技術可以藉由例如化學氣相沉積、電漿增強化學氣相沉積或其他適用的沉積製程。在一些實施例中，第四介電質層311可以做為阻擋層，以防止水分進入下層(例如，第三介電質層309和中間介電質層307)。在一些實施例中，第三介電質層309的厚度T6大於第四介電質層311的厚度T7。
參照圖23，第一介電質層303、第二介電質層305、中間介電質層307、第三介電質層309和第四介電質層311可以共同配置成介電質堆疊DS。
參照圖23，第四遮罩層607可以在介電質堆疊DS上形成。第四遮罩層607可以是光阻層，並可以包括複數個第三對準標記325的圖案。
參照圖24，可以執行蝕刻製程，例如非等向性的乾蝕刻製程，以去除第四介電質層311的一部分、第三介電質層309的一部分和複數個去耦合單元323的一部分，以形成複數個標記開口311O。複數個標記開口311O的側壁可以是錐形的。
參照圖25，可以形成絕緣層以完全填充複數個標記開口311O。絕緣層可以包括螢光材料。在一些實施例中，螢光材料可以是偶氮苯。在一些實施例中，絕緣層的製作技術可以藉由例如化學氣相沉積。可以執行平面化製程，例如化學機械研磨，直到第四介電質層311曝露出來，以去除多餘的材料，為後續處理步驟提供實質上平坦的表面，並同時將絕緣層變成複數個第三對準標記325。由於複數個第三對準標記325的輪廓是由複數個標記開口311O決定的。複數個第三對準標記325的側壁325SW可以是錐形的。
為了簡明、清晰和方便描述，只描述了一個去耦合單元323和一個第三排列標記325。
在一些實施例中，去耦合單元323的側壁323SW的兩個谷底323V之間的寬度W1可以大於第三排列標記325的頂面325TS的寬度W2。在一些實施例中，第三對準標記325的頂面325TS的寬度W2可以大於第三對準標記325在中間介電質層307和第三介電質層309之間的介面的寬度W3。在一些實施例中，第三對準標記325在中間介電質層307和第三介電質層309之間的介面的寬度W3可以大於第三對準標記325的底面325BS的寬度W4。在一些實施例中，在中間介電質層307和第三介電質層309之間的介面的第三對準標記325的寬度W3可以大於去耦合單元323的底面323BS的寬度W5。在一些實施例中，寬度W1和寬度W5之間的寬度比可以在大約1.5:1到大約1.1:1的範圍內或在大約1.3:1到大約1.1:1的範圍內。
包括螢光材料的複數個第三對準標記325可以在後續晶圓鍵合製程中提高光學識別能力。
圖26是剖視圖，例示本揭露另一實施例之半導體元件1D。
參照圖26，半導體元件1D可以具有與圖25中所示類似的結構。圖26中與圖25中相同或相似的元件已被標記為類似的參考符號，重複的描述已被省略。
在半導體元件1D中，第三對準標記325的底面325BS可以設置在去耦合單元323上，而不是延伸到去耦合單元323。
本揭露的一實施例提供一種半導體元件，包括一第一晶圓，該第一晶圓包括一第一基底和設置在該第一基底上且相互平行的複數個第一對準標記；以及一第二晶圓，該第二晶圓設置在該第一晶圓上，並包括設置在該複數個第一對準標記上方的複數個第二對準標記。該複數個第二對準標記與該複數個第一對準標記平行排列，並在一俯視視角下與該複數個第一對準標記相鄰。該複數個第一對準標記和該複數個第二對準標記包括一螢光材料。該複數個第一對準標記和該複數個第二對準標記共同配置成一第一組對準標記。
本揭露的另一實施例提供一種半導體元件，包括一基底；設置在該基底上的一介電質堆疊；設置在該介電質堆疊中的兩個導電特徵；設置在該介電質堆疊中、兩個第二導電特徵之間的一去耦合單元，並包括一瓶狀的剖面輪廓；以及設置在該去耦合單元上的一對準標記。該對準標記包括一螢光材料。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一第一基底；在該第一基底上形成相互平行的複數個第一對準標記，該第一基底和該複數個第一對準標記共同配置成一第一晶圓；提供包括相互平行的複數個第二對準標記的一第二晶片；以及將該第二晶圓鍵合在該第一晶圓上。該複數個第二對準標記與該複數個第一對準標記平行排列，並在一俯視視角下與該複數個第一對準標記相鄰。該複數個第一對準標記和該複數個第二對準標記包括一螢光材料。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一第一介電質層；在該第一介電質層上形成一第二介電質層；在該第二介電質層上形成兩個第二導電特徵；在該第二介電質層上形成一中間介電質層並圍繞該兩個第二導電特徵；執行一擴大蝕刻製程以在該中間介電質層上形成一擴大開口；在該擴大開口中形成一去耦合單元；以及在該去耦合單元上形成一對準標記。該對準標記包括一螢光材料。
由於本揭露的半導體元件的設計，包括螢光材料的複數個對準標記105、205、325可以在晶圓鍵合製程中改善光學識別。此外，互補的設計使得複數個第一對準標記105和複數個第二對準標記205在鍵合製程中成為彼此的參考。因此，半導體元件1A的產量和可以靠性可以得到改善。
雖然已詳述本揭露及其優點，然而應理解可以執行一些變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可以用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可以自本揭露的揭示內容理解可以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1S:第一組對準標記 2S:第二組對準標記 3S:第三組對準標記 4S:第四組對準標記 5S:第五組對準標記 10:製備方法 20:製備方法 100:第一晶圓 101:第一基底 103:第一導電特徵 105:第一對準標記 107:第一底部襯層 109:第一頂部襯層 200:第二晶圓 201:第二基底 203:第二導電特徵 205:第二對準標記 207:第二底部襯層 209:第二頂部襯層 301:第三基底 303:第一介電質層 305:第二介電質層 307:中間介電質層 307E:擴大開口 307O:開口 309:三介電質層 311:第四介電質層 311O:標記開口 313:第二導電特徵 315:底部阻擋層 315SW:側壁 317:中間導電層 317SW:側壁 319:頂部阻擋層 319SW:側壁 321:間隔阻擋層 323:去耦合單元 323BS:底面 323SW:側壁 323V:谷底 325:第三對準標記 325BS:底面 325SW:側壁 325TS:頂面 501:第一材料 503:第二材料 505:第三材料 507:第四材料 509:第五材料 511:絕緣層 601:第一遮罩層 603:第二遮罩層 605:第三遮罩層 607:第四遮罩層 DS:介電質堆疊 S:方向 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度 T6:厚度 T7:厚度 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 X:方向 Y:方向 Z:方向
參閱實施方式與揭露專利範圍合併考量圖式時，可以得以更全面了解本揭露案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是流程圖，例示本揭露一實施例之半導體元件的製備方法。 圖2至圖5是剖視圖，例示本揭露一實施例之半導體元件的部分製備流程。 圖6是俯視圖，例示本揭露一實施例之中間半導體元件。 圖7和圖8是剖視圖，例示本揭露一實施例之半導體元件沿圖6中的A-A'線拍攝的部分製備流程。 圖9是俯視圖，例示本揭露一實施例之中間半導體元件。 圖10是剖視圖，例示本揭露一實施例之半導體元件沿圖9中的A-A'線拍攝的部分製備流程。 圖11是俯視圖，例示本揭露一實施例之中間半導體元件。 圖12是剖視圖，例示本揭露一實施例之半導體元件沿圖11中的A-A'線拍攝的部分製備流程。 圖13是俯視圖，例示本揭露另一實施例之半導體元件。 圖14是流程圖，例示本揭露一實施例之半導體元件的製備方法。 圖15至圖25是剖視圖，例示本揭露另一實施例之半導體元件的部分製備流程。 圖26是剖視圖，例示本揭露另一實施例之半導體元件。
1A:半導體元件
100:第一晶圓
101:第一基底
103:第一導電特徵
105:第一對準標記
107:第一底部襯層
109:第一頂部襯層
200:第二晶圓
201:第二基底
203:第二導電特徵
205:第二對準標記
207:第二底部襯層
209:第二頂部襯層
301:第三基底
Z:方向

Claims (17)

  1. 一種半導體元件，包括： 一第一晶圓，包括： 一第一基底；以及 複數個第一對準標記，設置在該第一基底上且相互平行；以及 一第二晶圓，設置在該第一晶圓上，包括： 複數個第二對準標記，設置在該複數個第一對準標記上方； 其中該複數個第二對準標記與該複數個第一對準標記平行排列，並在一俯視視角下與該複數個第一對準標記相鄰； 其中該複數個第一對準標記和該複數個第二對準標記包括一螢光材料； 其中該複數個第一對準標記和該複數個第二對準標記共同配置成一第一組對準標記。
  2. 如請求項1所述的半導體元件，其中該螢光材料包括偶氮苯(azobenzene)。
  3. 如請求項2所述的半導體元件，更包括沿一第一方向與該第一組對準標記分開的一第二組對準標記； 其中該第一組對準標記沿垂直於該第一方向的一第二方向延伸，而第二組對準標記沿該第一方向延伸。
  4. 如請求項3所述的半導體元件，更包括沿該第二方向與該第一組對準標記分開的一第三組對準標記； 其中該第三組對準標記沿該第一方向延伸。
  5. 如請求項4所述的半導體元件，更包括一第四組對準標記，該第四組對準標記沿與該第一方向和該第二方向各自傾斜的一方向與該第一組對準標記分開； 其中該第四組對準標記沿該第二方向延伸。
  6. 如請求項4所述的半導體元件，更包括一第五組對準標記，該第五組對準標記沿與該第一方向和該第二方向各自傾斜的一方向與該第一組對準標記分開； 其中該第五組對準標記是沿該第一方向延伸。
  7. 如請求項2所述的半導體元件，其中該第一晶圓包括複數個第一導電特徵，經設置以水平圍繞該複數個第一對準標記。
  8. 如請求項7所述的半導體元件，其中該第一晶圓包括一第一底部襯層，設置在該複數個第一導電特徵和該複數個第一對準標記之間。
  9. 如請求項8所述的半導體元件，其中該第一晶圓包括一第一頂部襯層，設置在該複數個第一對準標記和該第一底部襯層上。
  10. 如請求項9所述的半導體元件，其中該第二晶圓包括一第二頂部襯層，設置在該複數個第二對準標記和該第一頂部襯層之間。
  11. 如請求項10所述的半導體元件，其中該第二晶圓包括水平圍繞該複數個第二對準標記和該第二頂部襯層上的複數個第二導電特徵。
  12. 如請求項11所述的半導體元件，其中該第二晶圓包括一第二底部襯層，設置在該複數個第二對準標記和複數個第二導電特徵之間，以及複數個第二導電特徵和該第二頂部襯層之間。
  13. 如請求項2所述的半導體元件，其中該第一晶圓經配置為一邏輯晶片，而該第二晶圓經配置為一記憶體晶片。
  14. 如請求項2所述的半導體元件，其中該第一晶圓經配置為一記憶體晶片，且該第二晶圓經配置為一記憶體晶片。
  15. 一種半導體元件的製備方法，包括： 提供一第一基底； 在該第一基底上形成相互平行的複數個第一對準標記，其中該第一基底和該複數個第一對準標記共同配置成一第一晶圓； 提供包括相互平行的複數個第二對準標記的一第二晶片；以及 將該第二晶圓鍵合(bonding)在該第一晶圓上； 其中該複數個第二對準標記與該複數個第一對準標記平行排列，並在一俯視視角下與該複數個第一對準標記相鄰； 其中該複數個第一對準標記和該複數個第二對準標記包括一螢光材料。
  16. 如請求項15所述的半導體元件的製備方法，其中該螢光材料包括一偶氮苯。
  17. 如請求項16所述的半導體元件的製造方法，更包括： 在該第一基底上形成複數個第一導電特徵； 共形地形成覆蓋該第一基底和該複數個第一導電特徵的一第一底部襯層； 在該第一底部襯層上和該複數個第一導電特徵之間形成該複數個第一對準標記；以及 形成覆蓋該第一底部襯層和該複數個第一對準標記的一第一頂部襯層； 其中該第一基底、該複數個第一導電特徵、該複數個第一對準標記、該第一底部襯層和該第一頂部襯層共同配置成該第一晶圓。
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