TWI779583B - 具有多層連接結構的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有多層連接結構之半導體元件及該半導體元件的製備方法。該半導體元件具有一基底、一單層連接結構以及一多層連接結構，該單層連接結構位在該基底上，該多層連接結構位在該基底上，並包括交錯堆疊的複數個第一導電層以及複數個第二導電層。該多層連接結構的一上表面大致與該單層連接結構的一上表面為共面，且該多層連接結構的一寬度係小於該單層連接結構的一寬度。

Description

具有多層連接結構的半導體元件及其製備方法
本申請案主張2020年7月17日申請之美國正式申請案第16/932,376號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及具有一多層連接結構之該半導體元件的製備方法。特別是有關於一種具有該多層連接結構的半導體元件以及該半導體元件的製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底；一單層連接結構，位在該基底上；以及一多層連接結構，包括一第一導電層以及一第二導電層，該第一導電層位在該基底上，該第二導電層位在該第一導電層上。該多層連接結構的一上表面大致與該單層連接結構的一上表面為共面，且該多層連接結構的一寬度係小於該單層連接結構的一寬度。
在一些實施例中，該第一導電層與該第二導電層具有相對的應力狀態(opposite stress states)。
本揭露之另一實施例提供一種半導體元件，包括一基底；一單層連接結構，位在該基底上；以及一多層連接結構，位在該基底上，並包括交錯堆疊的複數個第一導電層以及複數個第二導電層。該多層連接結構的一上表面大致與該單層連接結構的一上表面為共面，且該多層連接結構的一寬度係小於該單層連接結構的一寬度。
在一些實施例中，該複數個第一導電層與該複數個第二導電層具有相對的應力狀態。
在一些實施例中，該複數個第一導電層的各上表面為粗糙的(rough)。
在一些實施例中，該複數個第一導電層的厚度係大於或等於該複數個第二導電層的厚度。
在一些實施例中，該複數個第一導電層的厚度係介於大約5 nm到大約50 nm之間，且該複數個第二導電層的厚度係介於大約10 nm到大約150 nm之間。
在一些實施例中，該多層連接結構的各側壁大致呈垂直。
在一些實施例中，該半導體元件還包括多個第一間隙子，位在該多層連接結構的各側壁上。
在一些實施例中，該半導體元件還包括多個多孔間隙子，位在該多層連接結構的各側壁上。
在一些實施例中，該等多孔間隙子的一孔隙率係介於大約10%到大約90%之間。
在一些實施例中，該半導體元件還包括多個氣隙，位在該多層連接結構的各側壁與該等第一間隙子之間。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一多層連接結構在該基底上，且該多層連接結構包括複數個第一導電層，而該複數個第一導電層係與複數個第二導電層交錯形成；以及形成一單層連接結構在該基底上，而該單層連接結構的一上表面大致與該多層連接結構的一上表面為共面，且該單層連接結構的一寬度係大於該多層連接結構的一寬度。
在一些實施例中，該複數個第一導電層與該複數個第二導電層具有相對的應力狀態。
在一些實施例中，形成該多層連接結構的該步驟係包括：交錯形成多層第一導電材料以及多層第二導電材料在該基底上；形成一硬遮罩層在該多層第一導電材料上以及該多層第二導電材料上；圖案化該硬遮罩層；以及執行一蝕刻製程，使用該硬遮罩層當作一遮罩，以轉變該多層第一導電材料與該多層第二導電材料成為該複數個第一導電層與該複數個第二導電層。
在一些實施例中，該半導體元件的製備方法還包括：形成多個第一間隙子在該多層連接結構的各側壁上之一步驟。
在一些實施例中，該半導體元件的製備方法還包括：形成多個多孔間隙子在該多層連接結構的各側壁上之一步驟。
在一些實施例中，形成該等多孔間隙子的該步驟係包括：形成一層能量可移除材料，以覆蓋該多層連接結構；執行一非等向性蝕刻製程，以轉變該層能量可移除材料成為多個犧牲間隙子在該多層連接結構的各側壁上；以及執行一能量處理，以轉變該等犧牲間隙子成為該等多孔間隙子。
在一些實施例中，該能量處理的一能量源為熱、光或其組合。
在一些實施例中，該層能量可移除材料包括一基礎材料以及一可分解成孔劑材料，且該基礎材料包括甲基矽倍半氧烷(methylsilsesquioxane)、低介電常數材料或氧化矽。
由於本揭露該半導體元件的設計，該多層連接結構的多層結構可避免多個孔洞(voids)的形成，並可適合於製造具有多個小技術節點(technical nodes)的多個半導體元件。此外，多個多孔(porous)間隙子或多個氣隙可降低半導體元件的寄生電容。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例之一種半導體元件1A的剖視示意圖。
請參考圖1，半導體元件1A可包括一基底101、多個第一導電線103、一第一隔離層105、一第二導電線107、一單層連接結構109、一多層連接結構200以及多個第一間隙子301。
請參考圖1，在一些實施例中，基底101可為一塊狀(bulk)半導體基底，其係完全由至少一半導體材料所組成；塊狀半導體基底並未包含任何介電質、隔離層或導電特徵。舉例來說，塊狀半導體基底可由一元素半導體、一化合物半導體、一非半導體材料、其他適合的材料或其組合所製；元素半導體係例如矽或鍺；化合物半導體係例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦(indium antimonide)或其他III-V族化合物半導體或II-VI族化合物半導體；非半導體材料係例如鈉鈣玻璃(soda-lime glass)、熔融矽石(fused silica)、熔融石英(fused quartz)、氟化鈣(calcium fluoride)。
在一些實施例中，基底101可包含一絕緣體上覆半導體結構，其從下到上係由一處置基底(handle substrate)、一隔離層以及一最上面的半導體材料層。處置基底與最上面的半導體材料層可由與如同前述塊狀半導體基底相同的材料所製。隔離層可為一晶體或非晶體介電材料，例如一氧化物及/或一氮化物。舉例來說，隔離層可為一介電質氧化物，例如氧化矽。舉另一個例子，隔離層可為一介電質氮化物，例如氮化矽或氮化硼(boron nitride)。再舉其他的例子，隔離層可包括一介電質氧化物與一介電質氮化物的一堆疊，例如以下任何順序的一堆疊：氧化矽與氮化矽或氮化硼。隔離層可具有一厚度，係介於大約10 nm到大約200 nm之間。
在一些實施例中，基底101可包含設置在塊狀半導體基底或最上面的半導體材料層上的多個介電質、多個隔離層或多個導電特徵。舉例來說，該等介電質或該等隔離層可由下列材料所製：氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、氟矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)介電材料、類似物或其組合。每一介電質或每一隔離層可具有一厚度，係介於大約0.5微米(micrometer)到大約3.0微米之間。該等低介電常數介電材料可具有一介電常數，係小於3.0或甚至小於2.5。該等導電特徵可為多個導電線、多個導電通孔、多個導電接觸點或類似物。
在一些實施例中，多個裝置元件(圖未示)可設置在基底101中。舉例來說，該等裝置元件可為雙極性接面電晶體(bipolar junction transistors)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor)、二極體、系統大型積體電路(system large-scale integration)、快閃記憶體(flash memories)、動態隨機存取記憶體(dynamic random-access memories)、靜態隨機存取記憶體(static random-access memories)、電可擦除可程式化唯讀記憶體(electrically erasable programmable read-only memory)、影像感測器、微機電系統、主動元件或被動元件。該等裝置元件可藉由多個隔離結構而與相鄰的多個裝置元件電性隔離，而該等隔離結構係例如淺溝隔離(shallow trench isolation)。
請參考圖1，該等第一導電線103可設置在基底101中。該等第一導電線103的各上表面大致與基底101的上表面為共面。應當理解，如圖1所示的該等第一導電線103數量係僅為圖例說明。舉例來說，該等第一導電線103可由下列材料所製：銅、鋁、鈦、鎢、類似物或其組合。
請參考圖1，第一隔離層105可設置在基底101上。舉例來說，第一隔離層105可由下列材料所製：氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、氟矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)介電材料、類似物或其組合。第一隔離層105具有一厚度，係介於大約0.5微米到大約3.0微米之間。
請參考圖1，單層連接結構109可設置在第一隔離層105中。單層連接結構109的上表面109TS可大致與第一隔離層105的上表面105TS為共面。單層連接結構109的各側壁109S可具有一傾斜(slanted)剖面輪廓。在一些實施例中，單層連接結構109的一寬度W2可沿著方向Z從下到上逐漸變得更寬。在一些實施例中，單層連接結構109整體上可具有一均勻的斜率。在一些實施例中，位在單層連接結構109的各側壁109S與單層連接結構109的一上表面109TS之間的一角度α，可介於86度角到大約90度角之間。在一些實施例中，單層連接結構109可為一導電通孔，並可電性連接相對應的第一導電線103與第二導電線107。在一些實施例中，單層連接結構109可為一導電接觸點，並可電性連接到在基底101中的一源極/汲極區。
請參考圖1，多層連接結構200可設置在基底101上。多層連接結構200的一上表面200TS可大致與單層連接結構109的上表面109TS為共面。在一些實施例中，多層連接結構200的一寬度W1可小於或等於單層連接結構109的寬度W2。多層連接結構200的一深度D1可等於單層連接結構109的一深度D2。在一些實施例中，多層連接結構200可為一導電通孔，並可電性連接相對應的第一導電線103與第二導電線107。
應當理解，在本揭露的描述中，一「深度(depth)」係表示一元件(意即一層、溝槽、孔洞、開口等等)在剖視圖中的一垂直尺寸，係從該元件的一上表面量測到一下表面；一「寬度(width)」係表示一元件(意即一層、溝槽、孔洞、開口等等)在剖視圖中的一尺寸，係從該元件的一側表面量測到一相對側表面。在所指出的地方，術語「厚度(thickness)」可以代替「寬度(width)」及/或「深度(depth)」。
在一些實施例中，多層連接結構200可為一導電接觸點，並可電性連接到在基底101中的一源極/汲極區。在一些實施例中，多層連接結構200與單層連接結構109可電性連接到相同的第一導電線103或是可電性連接到不同的第二導電線107。
請參考圖1，多層連接結構200可包括一第一導電層201以及一第二導電層203。第一導電層201可設置在基底101上。第二導電層203可設置在第一導電層201上。第二導電層203的上表面可視為多層連接結構200的上表面200TS。第一導電層201的各側壁與第二導電層203的各側壁係一起形成多層連接結構200的側壁200S。多層連接結構200的各側壁可大致呈垂直。
應當理解，在本揭露的描述中，若是存在一個垂直平面，則一表面(或側壁)係呈「垂直(vertical)」的話，則該表面與該垂直平面的偏離不會超過該表面的均方根粗糙度的三倍。
在一些實施例中，第一導電層201與第二導電層203可具有不同應力狀態(stress states)。舉例來說，第一導電層201可具有拉應力(tensile stress)，而第二導電層203可具有壓應力(compressive stress)，或反之亦然。舉例來說，第一導電層201與第二導電層203可由包含下列材料所製：鈦、氮化鈦、釕(ruthenium)、鉬(molybdenum)、鉻(chromium)、釩(vanadium)、鈀(palladium)、鉑(platinum)、銠(rhodium)、鈧(scandium)、鋁、鈮(niobium)、氮化鈮、鎢、氮化鎢、鉭、氮化鉭或其矽化物。第一導電層201與第二導電層203可由不同材料所製，但並不以此為限。
第一導電層201與第二導電層203的各應力狀態可藉由一方法的不同所控制。舉例來說，第一導電層201與第二導電層203的各應力狀態可藉由以不同材料形成第一導電層201與第二導電層203所控制。尤其是，第一導電層201係由具有一較高應力狀態的材料所製，而第二導電層203係由具有一較低應力狀態的材料所製。在此例子中，相較於具有較高應力狀態的第一導電層201，具有較低應力狀態之第二導電層203可具有一較厚的厚度，以補償給具有較高應力狀態之第一導電層201的應力。
對於其他例子，第一導電層201與第二導電層203的各應力狀態可藉由以不同氮值(nitrogen level)之氮化物形成的第一導電層201與第二導電層203所控制。尤其是，由於一較分裂的結晶化(more disrupted crystallization)，所以第一導電層201可由具有較高氮值之氮化物所製，以便具有一較高應力狀態。反之，第二導電層203可由具有較低氮值的氮化物所製，以便具有一較低應力狀態。第一導電層201與第二導電層203的不同氮值可藉由在第一導電層201與第二導電層203之沉積製程期間的反應物(reactant)數量所控制。在此例子中，第一導電層201可具有與第二導電層203相同的厚度，但並不以此為限。
具有不同應力狀態的第一導電層201與第二導電層203可抵消多層連接結構200的應力，或至少減少多層連接結構200之應力到一所欲數量。因此，可減少或避免晶圓彎曲(wafer bowing)。因此，可改善半導體元件1A的良率。
請參考圖1，該等第一間隙子301可設置在多層連接結構200的各側壁200S上。舉例來說，該等第一間隙子301可由下列材料所製：氧化矽、氮化矽、氮化碳矽(silicon carbon nitride)、氧化氮化矽(silicon nitride oxide)或氮氧化矽。該等第一間隙子301係將多層連接結構200與相鄰的多個電子元件(意即單層連接結構109)電性絕緣，而該等電子元件係設置在鄰近多層連接結構200的兩側處。
應當理解，在本揭露的描述中，氮氧化矽表示一物質(substance)，其係包含矽、氮以及氧，且在其中之氧的一比率係大於氮的一比率。氧化氮化矽係表示一物質，其係包含矽、氧以及氮，且在其中之氮的一比率係大於氧的一比率。
請參考圖1，第二導電線107可設置在第一隔離層105上。第二導電線107可電性連接到單層連接結構109以及多層連接結構200。第二導電線107可由與該等第一導電線103相同的材料所製，但並不以此為限。
圖2到圖5為依據本揭露一些實施例之各半導體元件1B、1C、1D、1E的剖視示意圖。
應當理解，在整個圖式中所使用的相同或類似的元件編號，係用於表示相同或類似的特徵、元件或結構，也因此將不會在每一圖式中重複詳細解釋相同或類似的特徵、元件或結構。
請參考圖2，半導體元件1B可具有類似於如圖1所描述的一結構。如在圖1中之在圖2中的相同或類似的元件係已用類似的元件編號進行標示，且已省略重複的描述。
請參考圖2，多層連接結構200的上表面200TS可大致與單層連接結構109的上表面109TS為共面。在一些實施例中，多層連接結構200的寬度W1可小於或等於單層連接結構109的寬度W2。多層連接結構200的深度D1可等於單層連接結構109的深度D2。
請參考圖2，多層連接結構200可包括複數個第一導電層201-1、201-3、201-5以及複數個第二導電層203-1、203-3、203-5。複數個第一導電層201-1、201-3、201-5與複數個第二導電層203-1、203-3、203-5可交錯堆疊。複數個第一導電層201-1、201-3、201-5的各側壁與複數個第二導電層203-1、203-3、203-5的各側壁，一起形成多層連接結構200的側壁200S。多層連接結構200的各側壁可大致呈垂直。
在一些實施例中，複數個第一導電層201-1、201-3、201-5與複數個第二導電層203-1、203-3、203-5可具有不同的應力狀態。舉例來說，複數個第一導電層201-1、201-3、201-5可具有拉應力，而複數個第二導電層203-1、203-3、203-5可具有壓應力，或反之亦然。舉例來說，複數個第一導電層201-1、201-3、201-5與複數個第二導電層203-1、203-3、203-5可由包含下列材料所製：鈦、氮化鈦、釕(ruthenium)、鉬(molybdenum)、鉻(chromium)、釩(vanadium)、鈀(palladium)、鉑(platinum)、銠(rhodium)、鈧(scandium)、鋁、鈮(niobium)、氮化鈮、鎢、氮化鎢、鉭、氮化鉭或其矽化物。
複數個第一導電層201-1、201-3、201-5與複數個第二導電層203-1、203-3、203-5的應力狀態，可藉由以不同材料形成複數個第一導電層201-1、201-3、201-5與複數個第二導電層203-1、203-3、203-5所控制。尤其是，複數個第一導電層201-1、201-3、201-5係由具有一較高應力狀態的一材料所製，而複數個第二導電層203-1、203-3、203-5係由一較低應力狀態的一材料所製。相較於具有較高應力狀態的複數個第一導電層201-1、201-3、201-5而言，具有較低應力狀態的複數個第二導電層203-1、203-3、203-5可具有較厚的厚度，以補償給具有較高應力狀態的複數個第一導電層201-1、201-3、201-5的應力。尤其是，複數個第一導電層201-1、201-3、201-5可具有厚度，係介於大約5 nm到50 nm之間。複數個第二導電層203-1、203-3、203-5可具有厚度，係介於大約10 nm到大約150 nm之間。
在一些實施例中，複數個第一導電層201-1、201-3、201-5可為大的晶體層(large grain layers)，而複數個第二導電層203-1、203-3、203-5可為緩衝層。舉例來說，該等大的晶體層與該等緩衝層可由包含下列材料所製：鈦、氮化鈦、釕(ruthenium)、鉬(molybdenum)、鉻(chromium)、釩(vanadium)、鈀(palladium)、鉑(platinum)、銠(rhodium)、鈧(scandium)、鋁、鈮(niobium)、氮化鈮、鎢、氮化鎢、鉭、氮化鉭或其矽化物。舉例來說，該等大的晶體層可由一純金屬(意即鉭)所製，而該等緩衝層可由純金屬之金屬氮化物(意即氮化鉭)或金屬氧化物(意即氧化鉭)的形式所製。該等大的晶體層可具有厚度，係介於大約10 nm到大約30 nm之間。該等緩衝層可具有厚度，係介於大約1 nm到大約5 nm之間。該等緩衝層可以阻隔下面的該等大的晶體層之晶體結構沿方向Z向上延伸，以防止晶體結構經由多層連接結構200傳播。因此，可降低多層連接結構200的應力。因此，可減少或避免晶圓彎曲(wafer bowing)。
請參考圖3，半導體元件1C可具有類似於如圖2所描述的結構。如在圖2中之在圖3中的相同或類似的元件係已用類似的元件編號進行標示，且已省略重複的描述。
請參考圖3，複數個第一導電層201-1、201-3、201-5可具有粗糙上表面201-1TS、201-3TS、201-5TS。藉由填滿複數個第一導電層201-1、201-3、201-5之粗糙上表面201-1TS、201-3TS、201-5TS處的該等氣隙中，以降低複數個第一導電層201-1、201-3、201-5的粗糙度。複數個第一導電層201-1、201-3、201-5的粗糙度可取決於所使用的材料以及沉積製程，一些材料與一些沉積製程所產生的上表面，係比其他材料與其他沉積製程所產生的上表面更粗糙。舉例來說，取決於電漿密度、氮含量或其他因素(factors)，具有高熔點的金屬或者是金屬氮化物係可產生具有一粗糙上表面的一結構。
請參考圖4，半導體元件1D可具有類似於如圖2所描述的結構。如在圖2中之在圖4中的相同或類似的元件係已用類似的元件編號進行標示，且已省略重複的描述。
請參考圖4，該等多孔間隙子111可設置在多層連接結構200的各側壁200S上。該等第一間隙子301可設置在該等多孔間隙子111的各側壁上。在一些實施例中，該等第一間隙子301可為選擇性的。
該等多孔間隙子111可從一能量可移除材料所製。該等多孔間隙子111可包含一骨架(skeleton)以及複數個空的空間，而該等空的空間係設置在骨架之間。該等空的空間可相互連接，並可被空氣所填滿。舉例來說，骨架可包含氧化矽、低介電常數材料或甲基矽倍半氧烷(methylsilsesquioxane)。該等多孔間隙子111可具有一孔隙率(porosity)，係介於大約10%到大約100%之間。應當理解，當孔隙率為100%時，其係指該等多孔間隙子111僅包括該等空的空間，且該等多孔間隙子111可被視為多個氣隙。在一些實施例中，該等多孔間隙子111的孔隙率可介於大約10%到大約90%之間、介於大約45%到大約75%之間。該等多孔間隙子111的複數個空的空間可被空氣所填滿。因此，舉例來說，該等多孔間隙子111的一介電常數可大大地低於僅由氧化矽所製的該等間隙子的一介電常數。因此，該等多孔間隙子111可大大地降低在多層連接結構200與單層連接結構109之間的寄生電容。意即，該等多孔間隙子111可大大地減輕一干擾效應(interference effect)，而該干擾效應係位在半導體元件1D所產生的該等電子訊號之間或者是施加到半導體元件1D的該等電子訊號之間。
能量可移除材料可包括一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。舉例來說，能量可移除材料可包括一基礎材料以及一可分解成孔劑材料，該可分解成孔劑材料係在暴露於一能量源時會被犧牲地移除。
請參考圖5，半導體元件1E可具有類似於如圖4所描述的結構。如在圖4中之在圖5中的相同或類似的元件係已用類似的元件編號進行標示，且已省略重複的描述。
請參考圖5，該等氣隙113可設置在多層連接結構200的各側壁200S與該等第一間隙子301之間。該等氣隙113可大大地降低多層連接結構200與單層連接結構109之間的寄生電容。意即，該等氣隙113可大大地減輕一干擾效應，而該干擾效應係位在半導體元件1E所產生的該等電子訊號之間或者是施加到半導體元件1E的該等電子訊號之間。
應當理解，本文所指出的各功能或各步驟所發生的順序，係可不同於在各圖式中所指出的順序。舉例來說，取決於所涉及的功能或步驟，連續表示的兩個圖式實際上可以大致同時執行，或者有時可以以相反的順序執行。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
圖6為依據本揭露一實施例中一種半導體元件1B之製備方法10的流程示意圖。圖7到圖14為依據本揭露一實施例中製備該半導體元件1B之一流程的剖視示意圖。
請參考圖6及圖7，在步驟S11，可提供一基底101，多層第一導電材料501以及多層第二導電材料503可交錯形成在基底101上，一硬遮罩層505可形成在該多層第一導電材料501與該多層第二導電材料503上，且一光阻層507可形成在硬遮罩層505上。
請參考圖7，舉例來說，該多層第一導電材料501與該多層第二導電材料503可由下列材料所製：鈦、氮化鈦、釕(ruthenium)、鉬(molybdenum)、鉻(chromium)、釩(vanadium)、鈀(palladium)、鉑(platinum)、銠(rhodium)、鈧(scandium)、鋁、鈮(niobium)、氮化鈮、鎢、氮化鎢、鉭、氮化鉭或其矽化物。該多層第一導電材料501與該多層第二導電材料503可由化學氣相沉積、電漿加強化學氣相沉積、物理氣相沉積、離子化物理氣相沉積、原子層沉積、電鍍或無電鍍覆所形成，但並不以此為限。應當理解，該多層第一導電材料501與該多層第二導電材料503的堆疊結構亦可視為一堆疊層。
在一些實施例中，該多層第一導電材料501與該多層第二導電材料503可具有不同應力狀態。舉例來說，該多層第一導電材料501可具有一拉應力，而該多層第二導電材料503可具有壓應力，或反之亦然。該多層第一導電材料501與該多層第二導電材料503的應力狀態，可藉由以不同材料形成該多層第一導電材料501與該多層第二導電材料503所控制。尤其是，該多層第一導電材料501可由具有一較高應力狀態的一材料所製，而該多層第二導電材料503可由具有一較低應力狀態的一材料所製。相較於具有較高應力狀態的該多層第一導電材料501，具有較低應力狀態的該多層第二導電材料503係可具有一較厚的厚度，以補償給該多層第一導電材料501的應力。尤其是，該多層第一導電材料501可具有厚度，係介於大約5 nm到50 nm之間。該多層第二導電材料503可具有厚度，係介於大約10 nm到大約150 nm之間。
對於其他例子，該多層第一導電材料501與該多層第二導電材料503的各應力狀態可藉由以不同氮值(nitrogen levels)之氮化物形成的該多層第一導電材料501與該多層第二導電材料503所控制。尤其是，由於一較分裂的結晶化(more disrupted crystallization)，所以該多層第一導電材料501可由具有較高氮值之氮化物所製，以便具有一較高應力狀態。反之，該多層第二導電材料503可由具有較低氮值的氮化物所製，以便具有一較低應力狀態。該多層第一導電材料501與該多層第二導電材料503的不同氮值可藉由在該多層第一導電材料501與該多層第二導電材料503之沉積製程期間的反應物(reactant)數量所控制。在此例子中，每一層第一導電材料501可具有與每一層第二導電材料503相同的厚度，但並不以此為限。
具有不同應力狀態的該多層第一導電材料501與該多層第二導電材料503可抵消多個堆疊層的應力，或至少減少該等堆疊層的應力到一所欲數量。因此，可減少或避免晶圓彎曲(wafer bowing)。
在一些實施例中，該多層第一導電材料501可為大的晶體層(large grain layers)，而該多層第二導電材料503可為緩衝層。該等大的晶體層可具有厚度，係介於大約10 nm到大約30 nm之間。該等緩衝層可具有厚度，係介於大約1 nm到大約5 nm之間。該等緩衝層可以阻隔下面的該等大的晶體層之晶體結構沿方向Z向上延伸，以防止晶體結構經由該等堆疊層傳播。因此，可降低該等堆疊層的應力。因此，可減少或避免晶圓彎曲(wafer bowing)。
請參考圖7，舉例來說，硬遮罩層505可由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所製。可執行一微影製程，以轉變所欲圖案(desired pattern)成為光阻層507，並界定出一多層連接結構200的一圖案。
請參考圖6、圖8以及圖9，在步驟S13，多層連接結構200可從該多層第一導電材料501與該多層第二導電材料503所形成。
請參考圖8，可執行一蝕刻製程，以移除硬遮罩層505的暴露部分，以便轉變在硬遮罩層505上之多層連接結構200的該圖案。在蝕刻製程之後，可移除光阻層507。
請參考圖9，可依序執行一蝕刻製程，以移除該多層第一導電材料501與該多層第二導電材料503的各暴露部分。取決於該多層第一導電材料501與該多層第二導電材料503相互相對的蝕刻選擇性，蝕刻製程可以用相同的化學方法完成，以移除該多層第一導電材料501和該多層第二導電材料503，或者在為該多層第一導電材料501和該多層第二導電材料503的每一材料定制的各製程之間循環。舉例來說，一氟基蝕刻(fluorine-based etch)可用於移除該多層第一導電材料501的各暴露部分，而一氯基蝕刻(chlorine-based etch)可用於移除該多層第二導電材料503的各暴露部分。
請參考圖9，在蝕刻製程之後，該多層第一導電材料501可轉變成複數個第一導電層201-1、201-3、201-5，且該多層第二導電材料503可轉變成複數個第二導電層203-1、203-3、203-5。複數個第一導電層201-1、201-3、201-5與複數個第二導電層203-1、203-3、203-5係一起形成多層連接結構200。在形成多層連接結構202之後，係可移除硬遮罩層505。
請參考圖6、圖10及圖11，在步驟S15，多個第一間隙子301可形成在多層連接結構200的各側壁200S上。
請參考圖10，可形成一層間隙子材料509，以覆蓋基底101的上表面、多層連接結構200的各側壁以及多層連接結構200的上表面。舉例來說，間隙子材料509可由氧化矽、氮化矽、氮化碳矽、氧化氮化矽或氮氧化矽所製。
請參考圖11，可執行一非等向性蝕刻製程，以移除形成在基底101的上表面上與多層連接結構200的上表面上的該層間隙子材料509。在非等向性蝕刻製程之後，該層間隙子材料5098可轉變成在多層連接結構200之各側壁上的多個第一間隙子301。
請參考圖6及圖12到圖14，在步驟S17，一第一隔離層105可形成在基底101上，一單層連接結構109可形成在第一隔離層105中，以及一第二導電線107可形成在第一隔離層105上。
請參考圖12，第一隔離層105可形成在基底101上。第一隔離層101可覆蓋多層連接結構200與該等第一間隙子301。可執行一平坦化製程，例如化學機械研磨，直到多層連接結構200的上表面200TS暴露為止，以移除多餘材料，並提供一大致平坦表面給接下來的處理步驟。
請參考圖13，舉例來說，單層連接結構109可藉由一鑲嵌製程(damascene process)而形成在第一隔離層105中。由於單層連接結構109係藉由包括一開口填充製程(opening filling process)的鑲嵌製程所形成，所以相對於多層連接結構200而言，單層連接結構109可具有一較大尺寸以及錐形側壁，以避免在開口填充製程期間形成孔洞(void)。尤其是，單層連接結構109的寬度W2可較大於多層連接結構200的寬度W1。反之，藉由沉積多層且移除非所欲部分所形成的多層連接結構200，係可完全避免形成孔洞的問題，亦可更適合於具有較小科技節點的半導體元件，而該等較小科技節點係例如20 nm、14 nm、7 nm，或更小。
請參考圖14，第二導電線107可形成在第一隔離層105上。第二導電線107可電性連接到多層連接結構200與單層連接結構109。
圖15到圖20為依據本揭露一實施例中製備一半導體元件1D之一流程的剖視示意圖。
請參考圖15，一中間半導體元件係可以類似於圖7到圖9所描述的一程序進行製造。可形成一層能量可移除材料511，以覆蓋基底101的上表面、多層連接結構200的各側壁以及多層連接結構200的上表面。能量可移除材料511可包含一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。舉例來說，能量可移除材料可包括一基礎材料以及一可分解多孔劑材料，該可分解成孔劑材料係在暴露於一能量源時會被犧牲地移除。
在一些實施例中，基礎材料可包括甲基矽倍半氧烷(methylsilsesquioxane)基礎材料。可分解成孔劑材料可包含一成孔劑有機化合物，其係提供孔隙率給能量可移除材料的基礎材料。
在一些實施例中，基礎材料可為氧化矽。可分解成孔劑材料可包含多個化合物，該等化合物包括多個未飽和鍵結(unsaturated bonds)，例如雙鍵結(double bonds)或三鍵結(triple bonds)。在暴露於一能量源期間，可分解成孔劑材料的該等未飽和鍵結可與基礎材料的氧化矽交聯(cross-link)。因此，可分解成孔劑材料可縮小並產生多個空的空間，而基礎材料仍保留在原位。該等空的空間可被空氣所填滿，以使該等空的空間之一介電常數可為非常地低。在一些實施例中，基礎材料可為低介電常數(low-k)的介電材料。
在一些實施例中，能量可移除材料511可包含一相對高濃度的可分解成孔劑材料以及一相對低濃度的基礎材料，但並不以此為限。舉例來說，能量可移除材料511可包含大約90%或更高的可分解成孔劑材料，以及大約10%或更低的基礎材料。在其他例子中，能量可移除材料511可包含大約55%或更高的可分解成孔劑材料，以及大約45%或更低的基礎材料。在其他例子中，能量可移除材料511可包含25%或更高的可分解成孔劑材料，以及大約75%或更低的基礎材料。在其他的例子中，能量可移除材料511可包含100%的可分解成孔劑材料，且沒有使用基礎材料。
請參考圖16，可執行一非等向性蝕刻製程，以移除形成在基底101之上表面上與多層連接結構200之上表面上的該層能量可移除材料511。在非等向性蝕刻製程之後，該層能量可移除材料511可轉變成在多層連接結構200之各側壁上的多個犧牲間隙子513。
請參考圖17，可形成一層間隙子材料509，以覆蓋基底101的上表面、多層連接結構200的上表面200TS以及該等犧牲間隙子513的各側壁。
請參考圖18，可執行一非等向性蝕刻製程，以移除形成在基底101之上表面上與多層連接結構200之上表面上的該層間隙子材料509。在非等向性蝕刻製程之後，該層間隙子材料509可轉變成在該等犧牲間隙子513之各側壁上的該等犧牲間隙子513。
請參考圖19，單層連接結構109與第二導電線107可由類似於如圖13及圖14所描述的一程序所形成。
請參考圖20，藉由施加能量源在圖17中的中間半導體元件，使一能量處理執行在圖17中的中間半導體元件。能量源可包括熱、光或其組合。當使用熱當作能量源時，能量處理的一溫度可介於大約800℃到大約900℃之間。當使用光當作能量源時，可施加一紫外光(ultraviolet light)。能量處理可從能量可移除材料移除可分解成孔劑材料，以產生該等空的空間(孔洞(pores))，而基礎材料仍保留在原位。在能量處理之後，該等犧牲間隙子513可轉變成該等多孔間隙子111。基礎材料可轉變成該等多孔間隙子111的一骨架，而該等空的空間可分布在該等多孔間隙子111的骨架之間。在一些實施例中，在形成該等第一間隙子301之後，即可立刻執行能量處理。
本揭露之一實施例提供一種半導體元件，包括一基底；一單層連接結構，位在該基底上；以及一多層連接結構，包括一第一導電層以及一第二導電層，該第一導電層位在該基底上，該第二導電層位在該第一導電層上。該多層連接結構的一上表面大致與該單層連接結構的一上表面為共面，且該多層連接結構的一寬度係小於該單層連接結構的一寬度。
本揭露之另一實施例提供一種半導體元件，包括一基底；一單層連接結構，位在該基底上；以及一多層連接結構，位在該基底上，並包括交錯堆疊的複數個第一導電層以及複數個第二導電層。該多層連接結構的一上表面大致與該單層連接結構的一上表面為共面，且該多層連接結構的一寬度係小於該單層連接結構的一寬度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一多層連接結構在該基底上，且該多層連接結構包括複數個第一導電層，而該複數個第一導電層係與複數個第二導電層交錯形成；以及形成一單層連接結構在該基底上，而該單層連接結構的一上表面大致與該多層連接結構的一上表面為共面，且該單層連接結構的一寬度係大於該多層連接結構的一寬度。
由於本揭露該半導體元件的設計，該多層連接結構200的多層結構可避免多個孔洞(voids)的形成，並可適合於製造具有多個小技術節點(technical nodes)的多個半導體元件。此外，多個多孔(porous)間隙子111或多個氣隙113可降低半導體元件1D/1E的寄生電容。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 10:方法 101:基底 103:第一導電線 105:第一隔離層 105TS:上表面 107:第二導電線 109:單層連接結構 109S:側壁 109TS:上表面 200:多層連接結構 200S:側壁 200TS:上表面 201:第一導電層 201-1:第一導電層 201-1TS:上表面 201-3:第一導電層 201-3TS:上表面 201-5:第一導電層 201-5TS:上表面 203:第二導電層 203-1:第二導電層 203-3:第二導電層 203-5:第二導電層 301:第一間隙子 501:第一導電材料 503:第二導電材料 505:硬遮罩層 507:光阻層 509:間隙子材料 511:能量可移除材料 513:犧牲間隙子 D1:深度 D2:深度 S11:步驟 S13:步驟 S15:步驟 S17:步驟 W1:寬度 W2:寬度 Z:方向 α:角度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例之一種半導體元件的剖視示意圖。 圖2到圖5為依據本揭露一些實施例之各半導體元件的剖視示意圖。 圖6為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖7到圖14為依據本揭露一實施例中製備該半導體元件之一流程的剖視示意圖。 圖15到圖20為依據本揭露一實施例中製備一半導體元件之一流程的剖視示意圖。
1B:半導體元件
101:基底
103:第一導電線
105:第一隔離層
107:第二導電線
109:單層連接結構
109TS:上表面
200:多層連接結構
200S:側壁
200TS:上表面
201-1:第一導電層
201-3:第一導電層
201-5:第一導電層
203-1:第二導電層
203-3:第二導電層
203-5:第二導電層
301:第一間隙子
D1:深度
D2:深度
W1:寬度
W2:寬度
Z:方向

Claims (16)

  1. 一種半導體元件，包括：一基底；一單層連接結構，位在該基底上；以及一多層連接結構，位在該基底上，並包括交錯堆疊的複數個第一導電層以及複數個第二導電層；其中該多層連接結構的一上表面大致與該單層連接結構的一上表面為共面，且該多層連接結構的一寬度係小於該單層連接結構的一寬度；其中該複數個第一導電層與該複數個第二導電層具有相對的應力狀態。
  2. 如請求項1所述之半導體元件，其中該複數個第一導電層的各上表面為粗糙的。
  3. 如請求項1所述之半導體元件，其中該複數個第一導電層的厚度係大於或等於該複數個第二導電層的厚度。
  4. 如請求項1所述之半導體元件，其中該複數個第一導電層的厚度係介於大約5nm到大約50nm之間，且該複數個第二導電層的厚度係介於大約10nm到大約150nm之間。
  5. 如請求項1所述之半導體元件，其中該多層連接結構的各側壁大致呈垂直。
  6. 如請求項1所述之半導體元件，還包括多個第一間隙子，位在該多層連接結構的各側壁上。
  7. 如請求項1所述之半導體元件，還包括多個多孔間隙子，位在該多層連接結構的各側壁上。
  8. 如請求項7所述之半導體元件，其中該等多孔間隙子的一孔隙率係介於大約10%到大約90%之間。
  9. 如請求項6所述之半導體元件，還包括多個氣隙，位在該多層連接結構的各側壁與該等第一間隙子之間。
  10. 一種半導體元件的製備方法，包括：提供一基底；形成一多層連接結構在該基底上，且該多層連接結構包括複數個第一導電層，而該複數個第一導電層係與複數個第二導電層交錯形成；以及形成一單層連接結構在該基底上，而該單層連接結構的一上表面大致與該多層連接結構的一上表面為共面，且該單層連接結構的一寬度係大於該多層連接結構的一寬度；其中該複數個第一導電層與 該複數個第二導電層具有相對的應力狀態。
  11. 如請求項10所述之半導體元件的製備方法，其中形成該多層連接結構的該步驟係包括：交錯形成多層第一導電材料以及多層第二導電材料在該基底上；形成一硬遮罩層在該多層第一導電材料上以及該多層第二導電材料上；圖案化該硬遮罩層；以及執行一蝕刻製程，使用該硬遮罩層當作一遮罩，以轉變該多層第一導電材料與該多層第二導電材料成為該複數個第一導電層與該複數個第二導電層。
  12. 如請求項11所述之半導體元件的製備方法，還包括形成多個第一間隙子在該多層連接結構的各側壁上之一步驟。
  13. 如請求項11所述之半導體元件的製備方法，還包括形成多個多孔間隙子在該多層連接結構的各側壁上之一步驟。
  14. 如請求項13所述之半導體元件的製備方法，其中形成該等多孔間隙子的該步驟係包括：形成一層能量可移除材料，以覆蓋該多層連接結構；執行一非等向性蝕刻製程，以轉變該層能量可移除材料成為多個犧牲間隙子在該多層連接結構的各側壁上；以及 執行一能量處理，以轉變該等犧牲間隙子成為該等多孔間隙子。
  15. 如請求項14所述之半導體元件的製備方法，其中該能量處理的一能量源為熱、光或其組合。
  16. 如請求項15所述之半導體元件的製備方法，其中該層能量可移除材料包括一基礎材料以及一可分解成孔劑材料，且該基礎材料包括甲基矽倍半氧烷、低介電常數材料或氧化矽。
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