TWI786754B - 具有熱釋放層的半導體元件及其製備方法 - Google Patents

具有熱釋放層的半導體元件及其製備方法 Download PDF

Info

Publication number
TWI786754B
TWI786754B TW110128082A TW110128082A TWI786754B TW I786754 B TWI786754 B TW I786754B TW 110128082 A TW110128082 A TW 110128082A TW 110128082 A TW110128082 A TW 110128082A TW I786754 B TWI786754 B TW I786754B
Authority
TW
Taiwan
Prior art keywords
redistribution
layer
semiconductor device
pad
heat release
Prior art date
Application number
TW110128082A
Other languages
English (en)
Other versions
TW202234618A (zh
Inventor
何家銘
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202234618A publication Critical patent/TW202234618A/zh
Application granted granted Critical
Publication of TWI786754B publication Critical patent/TWI786754B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05693—Material with a principal constituent of the material being a solid not provided for in groups H01L2224/056 - H01L2224/05691, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05699—Material of the matrix
    • H01L2224/0579—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/05791—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/05893—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/058 - H01L2224/05891, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photovoltaic Devices (AREA)

Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件包括一基板；一第一襯墊，位於該基板上方；以及一第一重分佈結構，包括位於該第一襯墊上的一第一重分佈導電層和位於該第一重分佈導電層上的一第一重分佈熱釋放層。該第一重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm 2/Watt 到約0.25℃cm 2/Watt之間。

Description

具有熱釋放層的半導體元件及其製備方法
本申請案主張2020年11月20日申請之美國正式申請案第17/100,330號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有熱釋放層的半導體元件及其製備方法。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機、以及其他的電子設備。半導體元件的尺寸不斷微縮化，以滿足對不斷增長的計算能力之需求。但是，在微縮化的製程期間會出現各種問題，這些問題不斷地增加。因此，在提高品質、產率、性能和可靠性以及降低複雜度方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一方面提供一種半導體元件，包括：一基板；一第一襯墊，位於該基板上方；以及一第一重分佈結構，包括位於該第一襯墊上的一第一重分佈導電層和位於該第一重分佈導電層上的一第一重分佈熱釋放層。該第一重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm 2/Watt 到約0.25℃cm 2/Watt之間。
在一些實施例中，該第一重分佈熱釋放層包括一有機材料，其與複數個奈米碳管間隙地(interstitially)混合。
在一些實施例中，該第一重分佈熱釋放層包括一氟聚合物材料，其與複數個奈米碳管間隙地混合。
在一些實施例中，該些奈米碳管的一深寬比介於約1:1到約1:100之間。
在一些實施例中，該第一重分佈導電層包括鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。
在一些實施例中，該第一重分佈導電層包括位於該第一襯墊上的一種子層和位於該第一重分佈熱釋放層和該種子層之間的一電鍍層。
在一些實施例中，該半導體元件包括一障壁層，位於該第一襯墊和該第一重分佈導電層之間。
在一些實施例中，該障壁層的一厚度介於約10埃到約15埃之間。
在一些實施例中，該障壁層包括鈦、氮化鈦、氮化矽鈦、鉭、氮化鉭、氮化矽鉭、或前述之組合。
在一些實施例中，該半導體元件包括一調整層，位於該障壁層和該第一重分佈導電層之間，其中該調整層包括含有sp 2混成碳原子的材料。
在一些實施例中，該調整層包括石墨烯或石墨。
在一些實施例中，該第一襯墊包括位於該基板上方的一底部和位於該底部上的一頂部，該底部包括鎳，且該頂部包括鈀、鈷、或前述之組合。
在一些實施例中，該半導體元件包括位於該基板上方的一第二襯墊和一第二重分佈結構。該第二重分佈結構包括位於該第二襯墊上的一第二重分佈導電層和位於該第二重分佈導電層上的一第二重分佈熱釋放層，且該第二重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm 2/Watt 到約0.25℃cm 2/Watt之間。
本揭露的另一方面提供一種半導體元件的製備方法，包括：提供一基板；形成一第一襯墊於該基板上方；形成一第一重分佈導電層於該第一襯墊上；以及形成一第一重分佈熱釋放層於該第一重分佈導電層上。該第一重分佈導電層和該第一重分佈熱釋放層一起形成一第一重分佈結構，且該第一重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm 2/Watt 到約0.25℃cm 2/Watt之間。
在一些實施例中，該第一重分佈熱釋放層包括一有機材料，其與複數個奈米碳管間隙地混合。
在一些實施例中，該第一重分佈熱釋放層包括一氟聚合物材料，其與複數個奈米碳管間隙地混合。
在一些實施例中，該第一重分佈導電層包括鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。
在一些實施例中，形成該第一襯墊的該步驟包括：形成一底部鈍化層於該基板上方；沿著該底部鈍化層形成一襯墊開口；以及形成該第一襯墊於該襯墊開口中。
在一些實施例中，該半導體元件的製備方法包括在形成該第一襯墊於該襯墊開口中的該步驟之前，對該襯墊開口進行一清洗製程和一鈍化製程的一步驟，其中該清洗製程的一製程溫度介於約250℃到約350℃之間。
在一些實施例中，該鈍化製程的一前驅物為二甲氨基三甲基矽烷(dimethylaminotrimethylsilane)或四甲基矽烷(tetramethylsilane)。
由於本揭露的半導體元件的設計，第一重分佈熱釋放層和第二重分佈熱釋放層可以改善半導體元件的散熱能力。其結果，可以改善半導體元件的性能和可靠性。此外，由於調整層的存在，因此可以降低半導體元件的功耗。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此定義本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以定義所討論的不同實施例及/或結構之間的關係。
此外，此處用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用第一、第二等用詞來描述各種元件，但是這些元件不應受到這些用詞的限制。除非另有說明，否則這些用詞僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分。
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”或“共平面”的用詞不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量或其他量度。本文中可以使用用詞“實質上(substantially)”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性來發揮功用的元件，並且電光元件、發光顯示元件、半導體電路、和電子元件都包括在半導體元件的類別中。
應注意的是，在本揭露的描述中，上方(above)或上(up)對應於方向Z的箭頭方向，下方(below)或下(down)對應相反於方向Z的箭頭方向。
圖1例示本揭露一實施例之半導體元件1A的製備方法10之流程圖。圖2例示本揭露一實施例之中間半導體元件之俯視示意圖。圖3和圖4是沿著圖2中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件1A的製備流程的一部分。
參照圖1到圖4，在步驟S11中，可以提供一基板101，可以形成一底部鈍化層111於該基板101上方，以及可以形成一第一襯墊121於該底部鈍化層111中。
參照圖2和圖3，基板101可以是塊狀半導體基板。例如，塊狀半導體基板可以包括元素半導體，像是矽或鍺；化合物半導體，像是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他第III-V族化合物半導體或第II-VI族化合物半導體。
在一些實施例中，基板101可以包括絕緣體上半導體(semiconductor-on-insulator)結構，其從底部到頂部包括處理基板(handle substrate)、絕緣層、和最頂部的半導體材料層。處理基板和最頂部的半導體材料層可以包括與上述塊狀半導體基板相同的材料。絕緣層可以是結晶或非結晶介電材料，例如氧化物及/或氮化物。絕緣層可具有介於約10 nm到約200 nm之間的厚度。
應注意的是，修飾本揭露所採用的成分、組分、或反應物之用量的用詞“約”是指例如透過用於製備濃縮液或溶液的典型測量和液體處理程序可能產生的數量變化。此外，可能由於測量程序的疏忽錯誤、製造組合物或實施方法所使用成分的製造、來源或純度上的差異而產生變化。一方面，用詞“約”是指在報告數值的10%以內。另一方面，用詞“約”是指在報告數值的5%以內。又，另一方面，用詞“約”是指在報告數值的10、9、8、7、6、5、4、3、2、或1%之內。
參照圖2和圖3，可以形成內連線層103於基板101上。內連線層103可以包括形成於塊狀半導體基板或最頂部半導體材料層上的介電質或絕緣層。介電質或絕緣層可以包括例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、四乙氧基矽烷氧化物(tetraethyl orthosilicate oxide)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilicate glass)、氟矽玻璃(fluorinated silica glass)、摻雜碳的氧化矽(carbon doped silicon oxide)、非晶形氟化碳(amorphous fluorinated carbon)、或前述之組合。
參照圖2和圖3，可形成元件構件105(為了清楚起見，只在圖3中顯示一個)於內連線層103中。元件構件105可以例如是雙極性接面電晶體(bipolar junction transistors)、金氧半場效電晶體(metal-oxide semiconductor field effect transistors)、二極體、系統大規模集成(system large-scale integration)、快閃記憶體、動態隨機存取記憶體、靜態隨機存取記憶體、電子可抹除可編程唯讀記憶體(electrically erasable programmable read-only memories)、影像感測器、微機電系統、主動元件、或被動元件。元件構件105可以透過像是淺溝槽隔離的絕緣結構與相鄰的元件構件電性隔離或絕緣。
參照圖2和圖3，第一導電圖案107可以形成於內連線層103中並且電性耦合到其中一個元件構件105。第一導電圖案107可以包括電性連接的複數條導線和複數個導電通孔(conductive vias)。第一導電圖案107可以包括例如銅、鋁、鈦、鎢、其類似材料、或前述之組合。內連線層103可以作為絕緣體，用以支撐並電性隔離或絕緣第一導電圖案107。
參照圖2和圖3，可以形成底部鈍化層111於內連線層103上。底部鈍化層111可以包括例如氧化矽或磷矽玻璃。如稍後將說明的，底部鈍化層111可以作為內連線層103和頂部鈍化層113之間的應力緩衝。或者，在一些實施例中，底部鈍化層111可以包括例如氧化矽、氮化矽、氧氮化矽、氧化氮化矽、聚醯亞胺(polyimide)、聚苯並噁唑(polybenzoxazole)、磷矽玻璃、未經摻雜的矽酸鹽玻璃、或氟矽玻璃。
參照圖2和圖3，可以沿著底部鈍化層111形成襯墊開口501。為了便於描述，只描述一個襯墊開口501。襯墊開口501的製作技術可以包括微影製程和後續的蝕刻製程。可以透過襯墊開口501暴露出第一導電圖案107的最頂部導線頂表面的一部分。
在一些實施例中，可以在圖2和圖3所示的中間半導體元件上進行清洗製程和鈍化製程以鈍化底部鈍化層111的側壁。在一些實施例中，清洗製程可以將源自空氣中的氧氣氧化的氧化物從第一導電圖案107的最頂部導線的頂表面移除而不對其造成損壞。清洗製程可以包括將氫和氬的混合物作為遠程電漿源(remote plasma source)施加到襯墊開口501上。清洗製程的製程溫度可介於約250℃到約350℃之間。清洗製程的製程壓力可介於約1托到約10托之間。可以對進行清洗製程的設備施加偏置能量。偏置能量可介於約0W到200W之間。
鈍化製程可以包括在介於約200°C到約400°C之間的製程溫度下，將中間半導體元件浸泡於像是二甲氨基三甲基矽烷(dimethylaminotrimethylsilane)、四甲基矽烷(tetramethylsilane)、或其類似物的前驅物中。可以使用紫外線輻射來促進鈍化製程。鈍化製程可以透過密封襯墊開口501的表面孔隙來鈍化由襯墊開口501暴露的襯墊開口501的側壁。可以透過鈍化製程來減少非期望的側壁生長，其可能影響半導體元件1A的電特性。其結果，可以提高半導體元件1A的性能和可靠性。
應注意的是，在本揭露的描述中，元件(或部件)位於沿著方向Z之最高垂直水平(vertical level)的表面被稱為該元件(或部件)的頂表面。元件(或部件)位於沿著方向Z之最低垂直水平的表面被稱為元件(或部件)的底表面。
參照圖4，可以形成第一襯墊121於襯墊開口501中。為了便於描述，只描述一個第一襯墊121。第一襯墊121的頂表面121TS可以與底部鈍化層111的頂表面實質上共平面。第一襯墊121可以包括例如鋁、銅、鋁銅合金、鋁合金、或銅合金。在一些實施例中，第一襯墊121可以被設計成用於傳輸高速訊號。或者，在一些實施例中，第一襯墊121可以被設計成用於傳輸低速訊號。
圖5例示本揭露一實施例之中間半導體元件之俯視示意圖。圖6是沿著圖5中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件1A的製備流程的一部分。圖7例示本揭露一實施例之圖5的CU區域的中間半導體元件之特寫俯視示意圖。圖8是沿著圖7中的線A-A’所繪製的剖面示意圖。
參照圖1和圖5到圖8，在步驟S13中，可以形成一頂部鈍化層113於該底部鈍化層111上，並且可以沿著該頂部鈍化層113形成複數個鈍化層開口503。
參照圖5和圖6，可以形成頂部鈍化層113於底部鈍化層111和第一襯墊121上。在一些實施例中，頂部鈍化層113可以包括例如氮化矽、氮氧化矽、或氧化氮化矽。頂部鈍化層113可作為高蒸汽障壁(high vapor barrier)以防止濕氣從上方進入。或者，在一些實施例中，頂部鈍化層113可以包括例如氧化矽、氮化矽、氧氮化矽、氧化氮化矽、聚醯亞胺、聚苯並噁唑、磷矽玻璃、未經摻雜的矽酸鹽玻璃、或氟矽玻璃。
應注意的是，在本揭露的描述中，氮氧化矽是指包含矽、氮和氧並且其中氧的比例大於氮的比例的物質。氧化氮化矽是指含有矽、氧和氮並且其中氮的比例大於氧的比例的物質。
參照圖5和圖6，可以透過微影製程和後續的蝕刻製程沿著頂部鈍化層113形成鈍化層開口503。為了便於描述，只描述一個鈍化層開口503。可以透過鈍化層開口503暴露出第一襯墊121頂表面121TS的一部分。在一些實施例中，鈍化層開口503可以包括漸縮(tapered)側壁503SW。
參照圖7和圖8，在一些實施例中，在剖面透視圖中，每一個漸縮側壁503SW可以從鈍化層開口503的底部邊緣503BE延伸到鈍化層開口503的頂部邊緣503TE。在俯視透視圖中，鈍化層開口503的底部邊緣503BE可以為矩形，且鈍化層開口503的頂部邊緣503TE也可以為矩形。鈍化層開口503的底部邊緣503BE可以定義第一襯墊121的頂表面121TS的暴露區域。
在一些實施例中，可以透過類似於對圖2和圖3所示的襯墊開口501進行的步驟對鈍化層開口503進行清洗製程和鈍化製程。可以透過鈍化製程來減少非期望的側壁生長，其可能影響半導體元件1A的電特性。其結果，可以提高半導體元件1A的性能和可靠性。
圖9例示本揭露一實施例之圖5的CU區域的中間半導體元件之特寫俯視示意圖。圖10是沿著圖9中的線A-A’所繪製的剖面示意圖。
參照圖1、圖9和圖10，在步驟S15中，可以形成一絕緣介面層123於該頂部鈍化層113上。
參照圖9和圖10，可以共形地形成絕緣介面層123於頂部鈍化層113上以暴露出第一襯墊121的暴露頂表面121TS。絕緣介面層123可以共形地覆蓋鈍化層開口503的漸縮側壁503SW以形成相應的漸縮側壁123SW。絕緣介面層123的底部邊緣123BE可以延伸以覆蓋鈍化層開口503的底部邊緣503BE並接觸第一襯墊121的暴露頂表面121TS的邊緣。
絕緣介面層123可以為半導體元件1A提供電性隔離或絕緣能力。在一些實施例中，絕緣介面層123可以為其下方的導電部件和其上方的導電部件提供額外的電性隔離或絕緣。在一些實施例中，絕緣介面層123可以包括感光聚合物材料，像是聚醯亞胺材料。或者，在一些實施例中，絕緣介面層123可以包括氧化矽、氮化矽、氮化碳矽、氧化氮化矽、或氮氧化矽。
圖11例示本揭露一實施例之中間半導體元件之俯視示意圖。圖12是沿著圖11中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件1A的製備流程的一部分。圖13例示本揭露一實施例之圖11的CU區域的中間半導體元件之特寫俯視示意圖。圖14是沿著圖13中的線A-A’所繪製的剖面示意圖。
參照圖1和圖11到圖14，在步驟S17中，可以形成一第一罩幕層601於該絕緣介面層123上，並且可以沿著該第一罩幕層601形成複數個第一罩幕開口603。
參照圖11和12，第一罩幕層601可以是光阻層。第一罩幕開口603可以定義第一重分佈結構201的圖案。在俯視透視圖中，第一罩幕開口603可以彼此間隔開並且可以沿著方向Y配置。為了便於描述，只描述一個第一罩幕開口603。
參照圖13和圖14，在俯視透視圖中，第一罩幕開口603可以包括水平配置的彎曲側壁603CSW。較高的彎曲側壁603CSW可以具有凸起形狀。較低的彎曲側壁603CSW可以具有凹陷形狀。第一罩幕開口603的彎曲側壁603CSW之間平行於方向Y的垂直距離可以沿著垂直於方向Y的方向X在相對窄的距離D1到相對寬的距離D2之間變化。因此，第一罩幕開口603的彎曲側壁603CSW和一相鄰第一罩幕開口603的彎曲側壁603CSW之間平行於方向Y的寬度可以沿著方向X在相對寬的寬度W1到相對窄的寬度W2之間變化。
第一罩幕層601具有較寬寬度W1的部分可以提供額外的結構支撐以防止塌陷或變形。相較之下，第一罩幕層601具有較窄寬度W2的部分可以具有相對低的抗塌陷或變形能力。亦即，具有較窄寬度W2的第一罩幕層601部分可能相對脆弱。然而，前述結構支撐可以補償第一罩幕層601的相對脆弱的部分，可以抑制或減少第一罩幕層601的塌陷或變形。也就是說，即使第一罩幕開口603的一些部分位於絕緣介面層123的漸縮側壁123SW上，第一罩幕層601和第一罩幕開口603可以是結構穩定的。其結果，後續製備的第一重分佈結構201可以具有更大的平面面積，其代表著較低的表面電阻和較好的電傳輸性能。
圖15例示本揭露一實施例之中間半導體元件之俯視示意圖。圖16是沿著圖15中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件1A的製備流程的一部分。圖17例示本揭露一實施例之圖15的CU區域的中間半導體元件之特寫俯視示意圖。圖18是沿著圖17中的線A-A’所繪製的剖面示意圖。圖19是沿著圖17中的線B-B’所繪製的剖面示意圖。
參照圖1和圖15到圖19，在步驟S19中，可以形成一第一重分佈結構201於該些第一罩幕開口603中。
參照圖15，第一重分佈結構201可以形成於第一罩幕開口603中並且電性耦合到第一襯墊121。在俯視透視圖中，每一個第一重分佈結構201可以是從第一區域R1延伸到第二區域R2的導電圖案。第一區域R1可以與第二區域R2間隔開。在一些實施例中，第一區域R1可以對應於半導體元件1A的中心區域，且第二區域R2可以對應於半導體元件1A的外圍區域或邊緣區域。
在一些實施例中，在俯視透視圖中，每一個第一重分佈結構201可以包括第一重分佈重疊單元203、第一重分佈連接單元205、和第一重分佈接觸單元207。第一重分佈重疊單元203可以平行於方向Y排成一列且位於第一區域R1中。第一重分佈接觸單元207可以平行於方向Y排成一列且位於第二區域R2中。第一重分佈連接單元205可以連接第一重分佈重疊單元203和第一重分佈接觸單元207。第一重分佈結構201可以重新佈線(re-route)第一襯墊121以獲得更多用於配線或凸塊(bumping)的空間並防止第一襯墊121受到配線或凸塊應力的影響。
參照圖16，在俯視透視圖中，第一重分佈重疊單元203可以形成於第一襯墊121上。也就是說，第一重分佈重疊單元203可以與第一襯墊121垂直地重疊。第一重分佈重疊單元203可以電性連接到第一襯墊121。第一重分佈接觸單元207可以透過第一重分佈連接單元205和第一重分佈重疊單元203電性連接到第一襯墊121。第一重分佈接觸單元207可以用於配線或凸塊以將半導體元件1A電性耦合到外部元件。
參照圖16，在剖面透視圖中，每一個第一重分佈結構201可以包括疊層結構。在一些實施例中，每一個第一重分佈結構201可以包括第一重分佈導電層209和第一重分佈熱釋放層211。可以形成第一重分佈熱釋放層211於第一重分佈導電層209上。第一重分佈導電層209可以包括第一重分佈重疊單元203的較低部分、第一重分佈連接單元205的較低部分、和第一重分佈接觸單元207的較低部分。第一重分佈熱釋放層211可以包括第一重分佈重疊單元203的較高部分、第一重分佈連接單元205的較高部分、和第一重分佈接觸單元207的較高部分。
在一些實施例中，第一重分佈導電層209可以包括例如鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。第一重分佈熱釋放層211可以包括碳材料，其充滿像是聚合物基質的柔性材料。例如，第一重分佈熱釋放層211可以包括一般呈垂直定向的石墨和碳奈米管，其充滿了氟聚合物橡膠基質。碳奈米管的深寬比可介於約1:1到約1:100之間。又例如，第一重分佈熱釋放層211可以包括石墨碳。又例如，第一重分佈熱釋放層211可以包括熱解石墨片(pyrolytic graphite sheet)。
在一些實施例中，第一重分佈熱釋放層211在厚度介於約250 μm到約450 μm之間時，其熱電阻可以小於0.2°C cm 2/Watt。在一些實施例中，第一重分佈熱釋放層211可以在進行佈線或凸塊之後受到壓縮力(compressive force)。壓縮力可介於約30每平方英寸磅(psi)到約90(psi)之間。第一重分佈熱釋放層211在壓縮力下的熱電阻可介於約0.3℃cm 2/Watt到約0.1℃cm 2/Watt之間。第一重分佈熱釋放層211可為第一重分佈結構201提供散熱能力。
參照圖17，在俯視透視圖中，第一重新分佈重疊單元203可以包括第一彎曲側壁203CSW-1、第二彎曲側壁203CSW-3、第三側壁203SW-1、和第四側壁203SW-3。第一彎曲側壁203CSW-1地配置並且可以具有凸起形狀。相鄰的第一重分佈重疊單元203的第一彎曲側壁203CSW-1之間平行於方向Y的垂直距離可以沿著方向X在相對窄的距離D3到相對寬的距離D4之間變化。第二彎曲側壁203CSW-3可以與第一彎曲側壁203CSW-1相對並且可以具有凹陷形狀。也就是說，第一重分佈重疊單元203相對第一重分佈重疊單元203的中心點可以是點對稱。例如，第一彎曲側壁203CSW-1和第二彎曲側壁203CSW-3可以具有鏡像對稱。第三側壁203SW-1可以將第一彎曲側壁203CSW-1的第一邊緣連接到第二彎曲側壁203CSW-3的第一邊緣。第四側壁203SW-3可以將第一彎曲側壁203CSW-1的第二邊緣連接到第二彎曲側壁203CSW-3的第二邊緣。第三側壁203SW-1和第四側壁203SW-3可以是平坦的以平行於方向Y。第一重分佈連接單元205可以連接第三側壁203SW-1。
參照圖18，在剖面透視圖中，第一彎曲側壁203CSW-1可被定位以與頂部邊緣503TE和底部邊緣503BE之間的漸縮側壁123SW重疊。參照圖17到圖19，雖然大部分的第一彎曲側壁203CSW-1形成為與漸縮側壁123SW重疊，但是第一彎曲側壁203CSW-1的第一邊緣和第二邊緣都可以位於頂部邊緣503TE之外以與絕緣介面層123的平坦頂表面重疊。
參照圖18，在剖面透視圖中，第一重分佈重疊單元203可以包括從第一重分佈重疊單元203的底部203B延伸到第一彎曲側壁203CSW-1的第一擴展部分203E-1。底部203B可以是第一重分佈重疊單元203與第一襯墊121直接接觸的部分。因為第一彎曲側壁203CSW-1對應於第一擴展部分203E-1的側表面處在俯視透視圖中具有凸起形狀，所以第一擴展部分203E-1在俯視透視圖中可以具有半月形。第一擴展部分203E-1可以形成為與漸縮側壁123SW的一部分重疊。在一些實施例中，可以透過控制絕緣介面層123的厚度來定義第一擴展部分203E-1與底部邊緣503BE之間的距離。
參照圖19，第一重分佈重疊單元203可以包括從底部203B延伸到第三側壁203SW-1的第二擴展部分203E-3。第二擴展部分203E-3可以延伸到漸縮側壁123SW的外側區域上以與絕緣介面層123的水平頂表面重疊。
參照圖17到圖19，第一重新分佈重疊單元203可以具有巢狀形狀，其包括底部203B、第一擴展部分203E-1、和第二擴展部分203E-3。第一擴展部分203E-1和第二擴展部分203E-3可以從底部203B延伸以覆蓋底部邊緣123BE和底部邊緣503BE兩者。因此，即使第一重分佈重疊單元203由於製程變化等而從第一重分佈重疊單元203的正常位置偏移，第一襯墊121仍可被第一重分佈重疊單元203覆蓋。亦即，可以增加第一重分佈重疊單元203和第一襯墊121之間的重疊餘量(margin)以顯著抑制或減少在形成第一重分佈重疊單元203之後暴露出第一襯墊121的故障。
在形成第一重分佈結構201之後，可以移除第一罩幕層601。
圖20例示本揭露一實施例之中間半導體元件之俯視示意圖。圖21和圖22是沿著圖20中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件1A的製備流程的一部分。圖23例示本揭露一實施例之中間半導體元件之俯視示意圖。圖24是沿著圖23中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件1A的製備流程的一部分。
參照圖1和圖20到圖24，在步驟S21中，可以形成複數個第二重分佈結構301於該絕緣介面層123上。
參照圖20和圖21，可以形成第二罩幕層605於絕緣介面層123和第一重分佈結構201上。可以沿著第二罩幕層605形成第二罩幕開口607。第二罩幕層605可以是光阻層。第二罩幕開口607可以定義第二重分佈結構301的圖案。在俯視透視圖中，第二罩幕開口607可以彼此間隔開並且可以沿著方向Y配置。可以透過第二罩幕開口607暴露出鈍化層開口503的一部分。應注意的是，在俯視透視圖中，第二罩幕開口607不與第一重分佈結構201重疊。
參照圖22，第二重分佈結構301可以形成於第二罩幕開口607中並且電性耦合到第二襯墊125(為了清楚起見，在圖22中只顯示一個)。第二襯墊125可以透過形成於內連線層103中的第二導電圖案109來電性耦合到元件構件105。在一些實施例中，第二襯墊125可以被設計成用於傳輸高速訊號。或者，在一些實施例中，第二襯墊125可以被設計成用於傳輸低速訊號。
參照圖23和圖24，可以移除第二罩幕層605。在俯視透視圖中，第一重分佈結構201和第二重分佈結構301可以彼此間隔開，並且也可以彼此電性絕緣或隔離。第一重分佈結構201和第二重分佈結構301可以沿方向Y交替重複排列。每一個第二重分佈結構301可以包括第二重分佈重疊單元303、第二重分佈連接單元305、和第二重分佈接觸單元307。第二重分佈重疊單元303可以平行於方向Y排成一列且位於第一區域R1中。第二重分佈接觸單元307可以平行於方向Y排成一列且位於第二區域R2中。第二重分佈連接單元305可以連接第二重分佈重疊單元303和第二重分佈接觸單元307。第二重分佈結構301可以重新佈線第二襯墊125以獲得更多空間用於配線或凸塊的空間並防止第二襯墊125受到配線或凸塊應力的影響。
在一些實施例中，在俯視透視圖中，第一重分佈重疊單元203和第二重分佈重疊單元303可以形成於第一區域Rl上並且可以平行於方向Y排列成兩列。例如，第一重分佈重疊單元203可以排列成兩列中的一列，而第二重分佈重疊單元303可以排列成兩列中的另一列。第一重分佈接觸單元207和第二重分佈接觸單元307可以形成於第二區域R2上並且可以平行於方向Y排列成一列。因為第一重分佈接觸單元207和第二重分佈接觸單元307形成於第二區域R2上，所以第一重分佈連接單元205和第二重分佈連接單元305可以是從第一區域R1延伸到第二區域203的線狀圖案。在這種情況下，第二重分佈連接單元305可以與第一重分佈重疊單元203間隔開，且每一個第二重分佈連接單元305可以穿過相鄰第一重分佈重疊單元203之間的區域。為了便於描述，只描述一個第二重分佈結構301。
參照圖23和圖24，在俯視透視圖中，第二重分佈結構301可以包括疊層結構。在一些實施例中，第二重分佈結構301可以包括第二重分佈導電層309和第二重分佈熱釋放層311。可以形成第二重分佈熱釋放層311於第二重分佈導電層309上。第二重分佈導電層309可以包括第二重分佈重疊單元303的較低部分、第二重分佈連接單元305的較低部分、和第二重分佈接觸單元307的較低部分。第二重分佈熱釋放層311可以包括第二重分佈重疊單元303的較高部分、第二重分佈連接單元305的較高部分、和第二重分佈接觸單元307的較高部分。
在一些實施例中，第二重分佈導電層309可以包括例如鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。第二重分佈熱釋放層311可以包括碳材料，其充滿像是聚合物基質的柔性材料。例如，第二重分佈熱釋放層311可以包括一般呈垂直定向的石墨和碳奈米管，其充滿了氟聚合物橡膠基質。碳奈米管的深寬比可介於約1:1到約1:100之間。又例如，第二重分佈熱釋放層311可以包括石墨碳。又例如，第二重分佈熱釋放層311可以包括熱解石墨片。
在一些實施例中，第二重分佈熱釋放層311在厚度介於約250 μm到約450 μm之間時，其熱電阻可以小於0.2°C cm 2/Watt。在一些實施例中，第二重分佈熱釋放層311可以在進行佈線或凸塊之後受到壓縮力。壓縮力可介於約30每平方英寸磅(psi)到約90(psi)之間。第二重分佈熱釋放層311在壓縮力下的熱電阻可介於約0.3℃cm 2/Watt到約0.1℃ cm 2/Watt之間。第二重分佈熱釋放層311可以為第二重分佈結構301提供散熱能力。
在一些實施例中，第二重分佈重疊單元303可以具有與圖15到圖19所示的第一重分佈重疊單元203類似的結構和形狀。
在一些實施例中，第二重分佈結構301的熱電阻可以與第一重分佈結構201的熱電阻相同。在一些實施例中，第二重分佈結構301的熱電阻可以與第一重分佈結構201的熱電阻不同。可以透過其厚度來調整第二重分佈結構301的熱電阻和第一重分佈結構201的熱電阻。
在一些實施例中，具有散熱能力的第一重分佈結構201可用於傳輸高速訊號，而具有散熱能力的第二重分佈結構301可用於傳輸低速訊號，反之亦然。
圖25到圖27例示本揭露一實施例之半導體元件1B、1C、和1D之俯視示意圖。
參照圖25，半導體元件1B可以具有類似於圖19所示的結構。圖25中與圖19中相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
參照圖25，第一重分佈導電層209可以包括一種子層209-1和一電鍍層209-3。種子層209-1可以設置於第一襯墊121上。電鍍層209-3可以設置於種子層209-1上。電鍍層209-3可以包括例如鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。
參照圖26，半導體元件1C可以具有類似於圖19所示的結構。圖26中與圖19中相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
參照圖26，第一重分佈結構201可以包括障壁層213和調整層215。障壁層213可以設置於第一重分佈導電層209和第一襯墊121之間以及第一重分佈導電層209和絕緣介面層123之間。障壁層213的厚度可介於約10埃到約15埃之間。在一些實施例中，障壁層213的厚度可介於約11埃到約13埃之間。障壁層213可以包括例如鈦、氮化鈦、氮化矽鈦、鉭、氮化鉭、氮化矽鉭、或前述之組合。障壁層213可以作為第一襯墊121和第一重分佈導電層209之間的黏合層。障壁層213也可以避免第一重分佈導電層209的金屬離子擴散到頂部鈍化層113或絕緣介面層123。
參照圖26，調整層215可以設置於第一重分佈導電層209和障壁層213之間。在一些實施例中，調整層215可以包括例如含有sp 2混成碳原子的材料。在一些實施例中，調整層215可以包括例如包含具有六方晶體結構的碳的材料。在一些實施例中，調整層215可以包括例如石墨烯、石墨、或其類似材料。在一些實施例中，調整層215可以包括例如石墨烯。由於由石墨烯形成的調整層215具有良好的導電性，因此可以降低第一重分佈導電層209與第一襯墊121之間的電阻。因此，可以降低半導體元件1C的功耗。
參照圖27，半導體元件1D可以具有類似於圖19所示的結構。圖27中與圖19中相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
參照圖27，第一襯墊121可以包括底部121-1和頂部121-3。底部121-1可以設置於內連線層103上。頂部121-3可以設置於底部121-1上。底部121-1可以包括鎳。頂部121-3可以包括鈀、鈷、或前述之組合。
本揭露的一方面提供一種半導體元件，包括：一基板；一第一襯墊，位於該基板上方；以及一第一重分佈結構，包括位於該第一襯墊上的一第一重分佈導電層和位於該第一重分佈導電層上的一第一重分佈熱釋放層。該第一重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm 2/Watt 到約0.25℃cm 2/Watt之間。
本揭露的另一方面提供一種半導體元件的製備方法，包括：提供一基板；形成一第一襯墊於該基板上方；形成一第一重分佈導電層於該第一襯墊上；以及形成一第一重分佈熱釋放層於該第一重分佈導電層上。該第一重分佈導電層和該第一重分佈熱釋放層一起形成一第一重分佈結構，且該第一重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm 2/Watt 到約0.25℃cm 2/Watt之間。
由於本揭露的半導體元件的設計，第一重分佈熱釋放層211和第二重分佈熱釋放層311可以改善半導體元件1A的散熱能力。其結果，可以改善半導體元件1A的性能和可靠性。此外，由於調整層215的存在，因此可以降低半導體元件1C的功耗。
應注意的是，用詞“形成(forming)”、“形成(formed)”、和“形成(form)”可以表示並且包括創造、構建(building)、圖案化、植入、或沉積元件、摻雜物、或材料的任何方法。形成方法的示例可以包括但不限於原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、濺鍍(sputtering)、共濺鍍(co-sputtering)、旋塗(spin coating)、擴散、沉積、生長、植入(implantation)、微影(photolithography)、乾蝕刻、和濕蝕刻。
應注意的是，本文所提到的功能或步驟可以以不同於圖式中所示的順序發生。例如，根據所涉及的功能或步驟，連續顯示的兩個圖式實際上可以實質上同時地進行或者有時可以以相反的順序進行。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質形成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質形成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質形成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 10:製備方法 101:基板 103:內連線層 105:元件構件 107:第一導電圖案 109:第二導電圖案 111:底部鈍化層 113:頂部鈍化層 121:第一襯墊 121-1:底部 121-3:頂部 121TS:頂表面 123:絕緣介面層 123BE:底部邊緣 123SW:漸縮側壁 125:第二襯墊 201:第一重分佈結構 203:第一重分佈重疊單元 203B:底部 203CSW-1:第一彎曲側壁 203CSW-3:第二彎曲側壁 203E-1:第一擴展部分 203E-3:第二擴展部分 203SW-1:第三側壁 203SW-3:第四側壁 205:第一重分佈連接單元 207:第一重分佈接觸單元 209:第一重分佈導電層 209-1:種子層 209-3:電鍍層 211:第一重分佈熱釋放層 213:障壁層 215:調整層 301:第二重分佈結構 303:第二重分佈重疊單元 305:第二重分佈連接單元 307:第二重分佈接觸單元 309:第二重分佈導電層 311:第二重分佈熱釋放層 501:襯墊開口 503:鈍化層開口 503BE:底部邊緣 503TE:頂部邊緣 503SW:漸縮側壁 601:第一罩幕層 603:第一罩幕開口 603CSW:彎曲側壁 605:第二罩幕層 607:第二罩幕開口 D1:距離 D2:距離 D3:距離 D4:距離 R1:第一區域 R2:第二區域 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 W1:寬度 W2:寬度 X:方向 Y:方向 Z:方向
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1例示本揭露一實施例之半導體元件的製備方法之流程圖。 圖2例示本揭露一實施例之中間半導體元件之俯視示意圖。 圖3和圖4是沿著圖2中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件的製備流程的一部分。 圖5例示本揭露一實施例之中間半導體元件之俯視示意圖。 圖6是沿著圖5中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件的製備流程的一部分。 圖7例示本揭露一實施例之圖5的CU區域的中間半導體元件之特寫俯視示意圖。 圖8是沿著圖7中的線A-A’所繪製的剖面示意圖。 圖9例示本揭露一實施例之圖5的CU區域的中間半導體元件之特寫俯視示意圖。 圖10是沿著圖9中的線A-A’所繪製的剖面示意圖。 圖11例示本揭露一實施例之中間半導體元件之俯視示意圖。 圖12是沿著圖11中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件的製備流程的一部分。 圖13例示本揭露一實施例之圖11的CU區域的中間半導體元件之特寫俯視示意圖。 圖14是沿著圖13中的線A-A’所繪製的剖面示意圖。 圖15例示本揭露一實施例之中間半導體元件之俯視示意圖。 圖16是沿著圖15中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件的製備流程的一部分。 圖17例示本揭露一實施例之圖15的CU區域的中間半導體元件之特寫俯視示意圖。 圖18是沿著圖17中的線A-A’所繪製的剖面示意圖。 圖19是沿著圖17中的線B-B’所繪製的剖面示意圖。 圖20例示本揭露一實施例之中間半導體元件之俯視示意圖。 圖21和圖22是沿著圖20中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件的製備流程的一部分。 圖23例示本揭露一實施例之中間半導體元件之俯視示意圖。 圖24是沿著圖23中的線A-A’所繪製的剖面示意圖，其例示本揭露一實施例之半導體元件的製備流程的一部分。 圖25到圖27例示本揭露一實施例之半導體元件之俯視示意圖。
1A:半導體元件
101:基板
103:內連線層
105:元件構件
107:第一導電圖案
111:底部鈍化層
113:頂部鈍化層
121:第一襯墊
123:絕緣介面層
201:第一重分佈結構
203:第一重分佈重疊單元
205:第一重分佈連接單元
207:第一重分佈接觸單元
209:第一重分佈導電層
211:第一重分佈熱釋放層
601:第一罩幕層
603:第一罩幕開口
R1:第一區域
R2:第二區域
Z:方向

Claims (19)

  1. 一種半導體元件，包括：一基板；一第一襯墊，位於該基板上方；以及一第一重分佈結構，包括位於該第一襯墊上的一第一重分佈導電層和位於該第一重分佈導電層上的一第一重分佈熱釋放層；一障壁層，位於該第一襯墊和該第一重分佈導電層之間；其中該第一重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm2/Watt到約0.25℃cm2/Watt之間；其中該第一重分佈熱釋放層包括奈米碳管及聚合物基質，或熱解石墨片。
  2. 如請求項1所述之半導體元件，其中該第一重分佈熱釋放層包括一有機材料，其與複數個奈米碳管間隙地混合。
  3. 如請求項1所述之半導體元件，其中該第一重分佈熱釋放層包括一氟聚合物材料，其與複數個奈米碳管間隙地混合。
  4. 如請求項2所述之半導體元件，其中該些奈米碳管的一深寬比介於約1：1到約1：100之間。
  5. 如請求項4所述之半導體元件，其中該第一重分佈導電層包括鎢、 鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。
  6. 如請求項4所述之半導體元件，其中該第一重分佈導電層包括位於該第一襯墊上的一種子層和位於該第一重分佈熱釋放層和該種子層之間的一電鍍層。
  7. 如請求項1所述之半導體元件，其中該障壁層的一厚度介於約10埃到約15埃之間。
  8. 如請求項7所述之半導體元件，其中該障壁層包括鈦、氮化鈦、氮化矽鈦、鉭、氮化鉭、氮化矽鉭、或前述之組合。
  9. 如請求項8所述之半導體元件，更包括一調整層，位於該障壁層和該第一重分佈導電層之間，其中該調整層包括含有sp2混成碳原子的材料。
  10. 如請求項9所述之半導體元件，其中該調整層包括石墨烯或石墨。
  11. 如請求項4所述之半導體元件，其中該第一襯墊包括位於該基板上方的一底部和位於該底部上的一頂部，該底部包括鎳，且該頂部包括鈀、鈷、或前述之組合。
  12. 如請求項4所述之半導體元件，更包括位於該基板上方的一第二襯墊和一第二重分佈結構，其中該第二重分佈結構包括位於該第二襯墊上的一 第二重分佈導電層和位於該第二重分佈導電層上的一第二重分佈熱釋放層，且該第二重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm2/Watt到約0.25℃cm2/Watt之間，該第二重分佈熱釋放層包括奈米碳管及聚合物基質，或熱解石墨片。
  13. 一種半導體元件的製備方法，包括：提供一基板；形成一第一襯墊於該基板上方；形成一第一重分佈導電層於該第一襯墊上；以及形成一第一重分佈熱釋放層於該第一重分佈導電層上；形成一障壁層於該第一襯墊和該第一重分佈導電層之間；其中該第一重分佈導電層和該第一重分佈熱釋放層一起形成一第一重分佈結構，且該第一重分佈熱釋放層被配置以維持一熱電阻介於約0.04℃cm2/Watt到約0.25℃cm2/Watt之間；其中該第一重分佈熱釋放層包括奈米碳管及聚合物基質，或熱解石墨片。
  14. 如請求項13所述之半導體元件的製備方法，其中該第一重分佈熱釋放層包括一有機材料，其與複數個奈米碳管間隙地混合。
  15. 如請求項13所述之半導體元件的製備方法，其中該第一重分佈熱釋放層包括一氟聚合物材料，其與複數個奈米碳管間隙地混合。
  16. 如請求項14所述之半導體元件的製備方法，其中該第一重分佈導電層包括鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。
  17. 如請求項16所述之半導體元件的製備方法，其中形成該第一襯墊的該步驟包括：形成一底部鈍化層於該基板上方；沿著該底部鈍化層形成一襯墊開口；以及形成該第一襯墊於該襯墊開口中。
  18. 如請求項17所述之半導體元件的製備方法，更包括在形成該第一襯墊於該襯墊開口中的該步驟之前，對該襯墊開口進行一清洗製程和一鈍化製程的一步驟，其中該清洗製程的一製程溫度介於約250℃到約350℃之間。
  19. 如請求項18所述之半導體元件的製備方法，其中該鈍化製程的一前驅物為二甲氨基三甲基矽烷(dimethylaminotrimethylsilane)或四甲基矽烷(tetramethylsilane)。
TW110128082A 2020-11-20 2021-07-30 具有熱釋放層的半導體元件及其製備方法 TWI786754B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/100,330 US11495516B2 (en) 2020-11-20 2020-11-20 Semiconductor device with thermal release layer and method for fabricating the same
US17/100,330 2020-11-20

Publications (2)

Publication Number Publication Date
TW202234618A TW202234618A (zh) 2022-09-01
TWI786754B true TWI786754B (zh) 2022-12-11

Family

ID=81594296

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110128082A TWI786754B (zh) 2020-11-20 2021-07-30 具有熱釋放層的半導體元件及其製備方法

Country Status (3)

Country Link
US (2) US11495516B2 (zh)
CN (1) CN114520207A (zh)
TW (1) TWI786754B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266680A1 (en) * 2005-11-28 2011-11-03 Megica Corporation Carbon nanotube circuit component structure
US20160276281A1 (en) * 2015-03-18 2016-09-22 Fujitsu Limited Manufacturing method of wiring structure and wiring structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8080871B2 (en) * 2003-08-25 2011-12-20 Samsung Electronics Co., Ltd. Carbon nanotube-based structures and methods for removing heat from solid-state devices
US20070116957A1 (en) * 2005-05-11 2007-05-24 Molecular Nanosystems, Inc. Carbon nanotube thermal pads
US8779300B2 (en) * 2007-07-19 2014-07-15 Unimicron Technology Corp. Packaging substrate with conductive structure
TWI549201B (zh) * 2014-04-08 2016-09-11 矽品精密工業股份有限公司 封裝結構及其製法
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
KR101793976B1 (ko) * 2015-06-11 2017-11-06 인천대학교 산학협력단 단일 벽 나노 튜브를 기반으로 한 트랜젼트 반도체의 제조 방법
US9761548B1 (en) * 2016-05-19 2017-09-12 Infineon Technologies Ag Bond pad structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266680A1 (en) * 2005-11-28 2011-11-03 Megica Corporation Carbon nanotube circuit component structure
US20160276281A1 (en) * 2015-03-18 2016-09-22 Fujitsu Limited Manufacturing method of wiring structure and wiring structure

Also Published As

Publication number Publication date
US20220189847A1 (en) 2022-06-16
CN114520207A (zh) 2022-05-20
TW202234618A (zh) 2022-09-01
US20220165639A1 (en) 2022-05-26
US11948857B2 (en) 2024-04-02
US11495516B2 (en) 2022-11-08

Similar Documents

Publication Publication Date Title
TWI817380B (zh) 具有整合對準標記與去耦合特徵的半導體元件及其製備方法
TWI786535B (zh) 半導體元件
TWI741785B (zh) 半導體元件及其製備方法
TWI779653B (zh) 具有石墨烯層的半導體元件及其製造方法
TW202133437A (zh) 半導體元件及其製備方法
TWI786748B (zh) 具有去耦合單元的半導體元件及其製備方法
TW202318608A (zh) 具有重分佈結構的半導體元件及其製備方法
TWI741668B (zh) 半導體元件及其製備方法
TWI786754B (zh) 具有熱釋放層的半導體元件及其製備方法
TWI803207B (zh) 具有重分佈結構的半導體元件
TWI825458B (zh) 具有共享電極之電容器的半導體元件及其製備方法
TW202243051A (zh) 具有阻障層的半導體元件及其製備方法
TWI798756B (zh) 具有可編程單元的半導體元件
TWI779583B (zh) 具有多層連接結構的半導體元件及其製備方法
TWI757204B (zh) 具有中介層的半導體元件及其製備方法
TWI793599B (zh) 具有多孔隔離層的半導體元件及其製備方法
TWI794043B (zh) 具有重分佈結構的半導體元件