CN116247035A - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件和该半导体元件的制备方法。该半导体元件包括一第一晶圆，该第一晶圆包括一第一基底和设置在该第一基底上且相互平行的多个第一对准标记；以及第二晶圆，该第二晶圆设置在该第一晶圆上，并包括设置在该多个第一对准标记上方的多个第二对准标记。该多个第二对准标记与该多个第一对准标记平行排列，并在一俯视视角下与该多个第一对准标记相邻。该多个第一对准标记和该多个第二对准标记包括一荧光材料。

Description

半导体元件及其制备方法
技术领域
本申请案主张美国第17/541,754号专利申请案(即优先权日为“2021年12月3日”)的优先权及益处，该等美国申请案的内容以全文引用的方式并入本文中。
本公开提供一种半导体元件及其制备方法，特别是关于一种具有对准标记的半导体元件及其制备方法。
背景技术
半导体元件被用于各种电子应用，例如个人电脑、移动电话、数码相机和其他电子元件。半导体元件的尺寸正在不断缩小，以满足日益增长的计算能力的需求。然而，在缩小尺寸的制程中出现了各种问题，而且这种问题在不断增加。因此，在实现提高品质、产量、性能和可以靠性以及降低复杂性方面仍然存在挑战。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不设置本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括一第一晶圆，该第一晶圆包括一第一基底和设置在该第一基底上且相互平行的多个第一对准标记；以及一第二晶圆，该第二晶圆设置在该第一晶圆上，并包括设置在该多个第一对准标记上方的多个第二对准标记。该多个第二对准标记与该多个第一对准标记平行排列，并在一俯视视角下与该多个第一对准标记相邻。该多个第一对准标记和该多个第二对准标记包括一荧光材料。该多个第一对准标记和该多个第二对准标记共同配置成一第一组对准标记。
本公开的另一实施例提供一种半导体元件，包括一基底；设置在该基底上的一介电质堆叠；设置在该介电质堆叠中的两个导电特征；设置在该介电质堆叠中、两个第二导电特征之间的一去耦合单元，并包括一瓶状的剖面轮廓；以及设置在该去耦合单元上的一对准标记。该对准标记包括一荧光材料。
本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一第一基底；在该第一基底上形成相互平行的多个第一对准标记，该第一基底和该多个第一对准标记共同配置成一第一晶圆；提供包括相互平行的多个第二对准标记的一第二芯片；以及将该第二晶圆键合(bonding)在该第一晶圆上。该多个第二对准标记与该多个第一对准标记平行排列，并在一俯视视角下与该多个第一对准标记相邻。该多个第一对准标记和该多个第二对准标记包括一荧光材料。
本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一基底；在该基底上形成一第一介电质层；在该第一介电质层上形成一第二介电质层；在该第二介电质层上形成两个第二导电特征；在该第二介电质层上形成一中间介电质层并围绕该两个第二导电特征；执行一扩大(expansion)蚀刻制程以在该中间介电质层上形成一扩大开口；在该扩大开口中形成一去耦合单元；以及在该去耦合单元上形成一对准标记。该对准标记包括一荧光材料。
由于本公开的半导体元件的设计，包括荧光材料的多个对准标记可以在晶圆键合制程中改善光学识别。此外，互补的设计使得多个第一对准标记和多个第二对准标记在键合制程中成为彼此的参考。因此，半导体元件的产量和可以靠性可以得到改善。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。设置本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可以相当容易地利用下文揭示的概念与特定实施例可以作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所定义的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可以得以更全面了解本公开案的揭示内容，图式中相同的元件符号是指相同的元件。
图1是流程图，例示本公开一实施例的半导体元件的制备方法。
图2至图5是剖视图，例示本公开一实施例的半导体元件的部分制备流程。
图6是俯视图，例示本公开一实施例的中间半导体元件。
图7和图8是剖视图，例示本公开一实施例的半导体元件沿图6中的A-A'线拍摄的部分制备流程。
图9是俯视图，例示本公开一实施例的中间半导体元件。
图10是剖视图，例示本公开一实施例的半导体元件沿图9中的A-A'线拍摄的部分制备流程。
图11是俯视图，例示本公开一实施例的中间半导体元件。
图12是剖视图，例示本公开一实施例的半导体元件沿图11中的A-A'线拍摄的部分制备流程。
图13是俯视图，例示本公开另一实施例的半导体元件。
图14是流程图，例示本公开一实施例的半导体元件的制备方法。
图15至图25是剖视图，例示本公开另一实施例的半导体元件的部分制备流程。
图26是剖视图，例示本公开另一实施例的半导体元件。
其中，附图标记说明如下：
1A：半导体元件
1B：半导体元件
1C：半导体元件
1D：半导体元件
1S：第一组对准标记
2S：第二组对准标记
3S：第三组对准标记
4S：第四组对准标记
5S：第五组对准标记
10：制备方法
20：制备方法
100：第一晶圆
101：第一基底
103：第一导电特征
105：第一对准标记
107：第一底部衬层
109：第一顶部衬层
200：第二晶圆
201：第二基底
203：第二导电特征
205：第二对准标记
207：第二底部衬层
209：第二顶部衬层
301：第三基底
303：第一介电质层
305：第二介电质层
307：中间介电质层
307E：扩大开口
307O：开口
309：三介电质层
311：第四介电质层
311O：标记开口
313：第二导电特征
315：底部阻挡层
315SW：侧壁
317：中间导电层
317SW：侧壁
319：顶部阻挡层
319SW：侧壁
321：间隔阻挡层
323：去耦合单元
323BS：底面
323SW：侧壁
323V：谷底
325：第三对准标记
325BS：底面
325SW：侧壁
325TS：顶面
501：第一材料
503：第二材料
505：第三材料
507：第四材料
509：第五材料
511：绝缘层
601：第一遮罩层
603：第二遮罩层
605：第三遮罩层
607：第四遮罩层
DS：介电质堆叠
S：方向
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
T1：厚度
T2：厚度
T3：厚度
T4：厚度
T5：厚度
T6：厚度
T7：厚度
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
X：方向
Y：方向
Z：方向
具体实施方式
以下公开内容提供作为实作本公开的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在执行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可以相依于制程条件及/或元件的所期望性质。此外，以下说明中将第一特征形成于第二特征“上方”或第二特征“上”可以包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可以包括其中第一特征与第二特征之间可以形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可以按不同比例任意绘制一些特征。在附图中，为简化起见，可以省略一些层/特征。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可以同样相应地执行直译。
应当理解，当一元件或层被称为“连接到”或“耦合到”另一元件或层时，它可以直接连接到或耦合到另一元件或层，或者可能存在中间的元件或层。
应当理解，尽管可以用术语第一、第二等来描述各种元素，但这些元素不应受到术语的限制。除非另有说明，术语仅用于区分一个元素和另一个元素。因此，例如，下面讨论的第一要素、第一元件或第一部分可以被称为第二要素、第二元件或第二部分，而不偏离本公开内容的教导。
除非上下文另有说明，本文在提到方向、布局、位置、形状、大小、数量或其他措施时，使用的术语如“相同”、“相等”、“平面”或“共面”，不一定是指完全相同的方向、布局、位置、形状、大小、数量或其他措施，而是指在可能发生的、例如由于制造过程而发生的可接受的变化范围内，包括几乎相同的方向、布局、位置、形状、大小、数量或其他措施。术语“实质上”可以用来反映此含义。例如，被描述为“实质上相同”、“实质上相等”或“实质上共面”的项目可以是完全相同、相等或平面，也可以是在可接受的变化范围内相同、相等或平面，例如由于制造过程而可能发生的变化。
在本公开内容中，半导体元件一般是指利用半导体特性而能发挥作用的元件，电光元件、发光显示元件、半导体电路和电子元件都包括在半导体元件的范畴内。
应当理解，在本公开的描述中，上方(或上方)对应于方向Z的箭头方向，下方(或下方)对应于方向Z的箭头的相反方向。
应当理解，在本公开的描述中，术语“以形成(forming)”、“被形成(formed)”和“形成(form)”可以指并包括建立、建构、图案化、植入或沉积元素、掺杂物或材料的任何方法。形成方法的例子可以包括但不限于原子层沉积、化学气相沉积、物理气相沉积、溅镀、共溅镀、旋涂、扩散、沉积、生长、植入、微影、干蚀刻和湿蚀刻。
应该理解，在本公开内容的描述中，指出的功能或步骤可能以不同于图中指出的顺序发生。例如，连续显示的两个图事实上可能实质上是同时执行的，或者有时可能以相反的循序执行，取决于所涉及的功能或步骤。
图1是流程图，例示本公开一实施例的半导体元件的制备方法10。图2至图5是剖视图，例示本公开一实施例的半导体元件1A的部分制备流程。图6是俯视图，例示本公开一实施例的中间半导体元件。图7和图8是剖视图，例示本公开一实施例的半导体元件1A沿图6中的A-A'线拍摄的部分制备流程。应当理解，为了清楚起见，在俯视图中省略了半导体元件1A的一些元素。
参照图1至图3，在步骤S11，可以提供第一基底101，并在第一基底101上形成多个第一导电特征103。
参照图2，第一基底101可以包括完全由至少一个半导体材料、多个元件单元(device element)(为清晰起见未显示)、多个介电质层(为清晰起见未显示)、和多个导电特征(为清晰起见未显示)组成的块状(bulk)半导体基底。块状半导体基底的制作技术可以是，例如，本质(elementary)半导体，如硅或锗；化合物半导体，如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟，或其他III-V族化合物半导体、或II-VI族化合物半导体；或其组合。
在一些实施例中，第一基底101可以包括绝缘体上的半导体(semiconductor-on-insulator，SOI)结构，由下到上包括处理基底、绝缘体层和最上面的半导体材料层。处理基底和最上面的半导体材料层的制作技术可以借由上述块状半导体基底相同的材料。绝缘体层可以是结晶或非结晶的介电质材料，如氧化物和/或氮化物。例如，绝缘层可以是一种介电质氧化物，如氧化硅(silicon oxide)。另例如，绝缘体层可以是介电氮化物，如氮化硅(silicon nitride)或氮化硼(boron nitride)。又例如，绝缘体层可以包括介电质氧化物和介电质氮化物的堆叠，如按任何顺序的氧化硅和氮化硅或氮化硼的堆叠。绝缘体层的厚度可以在10纳米(nm)到200纳米的范围内。
应当理解，在本公开内容的描述中，术语“大约”修改本公开的成分、组成或反应物的数量是指可能发生的数值数量的变化，例如，通过用于制造浓缩物或溶液的典型测量和液体处理程序。此外，测量程序中的疏忽错误、用于制造组合物或执行方法的成分的制造、来源或纯度的差异等都可能产生变化。在一实施例中，术语“大约”是指公开数值的10％的范围内。在另一实施例中，术语“大约”是指公开数值的5％的范围内。在又一实施例中，术语“大约”是指公开数值的10、9、8、7、6、5、4、3、2或1％的范围内。
参照图2，多个元件单元可以形成在块状半导体基底或最上面的半导体材料层上。多个元件单元的某些部分可以形成在块状半导体基底或最上面的半导体材料层中。多个元件单元可以是晶体管，如互补金属氧化物半导体(CMOS)晶体管、金属氧化物半导体场效应晶体管(MOSFETs)、鳍状场效应晶体管(FinFET)等，或其组合。
参照图2，多个介电质层可以形成在块状半导体基底或最上面的半导体材料层上，并覆盖多个元件单元。在一些实施例中，多个介电质层的制作技术可以是，例如，氧化硅(silicon oxide)、硼磷酸盐玻璃(borophosphosilicate glass)、未掺杂的硅酸盐玻璃(undoped silicate glass)、氟化硅酸盐玻璃(fluorinated silicate glass)、低介电常数(低k)材料等，或其组合。本公开中使用的术语“(低k)”是指介电常数小于二氧化硅的介电质材料。低k材料的介电常数可以小于3.0或甚至小于2.5。在一些实施例中，低k材料的介电常数可以小于2.0。多个介电质层的制作技术可以借由沉积制程，如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或类似制程。沉积制程之后可以执行平坦化(planarization)制程，以移除多余的材料，并为后续的制程步骤提供实质上平坦的表面。
参照图2，多个导电特征可以包括互连层、导电通孔(via)和导电垫(pad)。互连层可以相互分离，并可以沿Z方向水平设置在多个介电质层中。在本实施例中，最顶层的互连层可以被指定为导电垫。导电通孔可以沿Z方向连接相邻的互连层、相邻的元件单元和互连层，以及相邻的导电垫和互连层。在一些实施例中，导电通孔可以改善散热，并可以提供结构支撑。在一些实施例中，多个导电特征的制作技术可以是，例如，钨(W)、钴(Co)、锆(Zr)、钽(Ta)、钛(Ti)、铝(Al)、钌(Ru)、铜(Cu)、金属碳化物(如碳化钽(TaC)、碳化钛(TiC)、碳化钽镁(TaMgC))、金属氮化物(如氮化钛(TiN))、过渡金属铝化物，或其组合。多个导电特征可以在形成多个介电质层的制程中形成。
在一些实施例中，多个元件单元和多个导电特征可以共同配置第一基底101的功能单元。在本公开内容的描述中，功能单元一般是指与功能相关的电路，该电路已被划分为一独立的单元。在一些实施例中，功能单元可以是典型的高度复杂的电路，如处理器内核、存储器控制器或加速器单元。在其他一些实施例中，功能单元的复杂性和功能可以更复杂或更不复杂。
参照图2，第一材料501层可以在第一基底101上形成。在一些实施例中，第一材料501可以是，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物，或其组合。第一材料层501层的制作技术可以借由例如物理气相沉积、溅镀、化学气相沉积或其他适用的沉积制程。
参照图2，可以在第一材料层501层上形成第一遮罩层601。第一遮罩层601可以是光阻层，并可以包括多个第一导电特征103的图案。
参照图3，可以执行蚀刻制程，例如非等向性的干蚀刻制程，以去除第一材料501的一部分并同时在第一基底101上形成多个第一导电特征103。在蚀刻制程中，第一材料501与第一基底101的蚀刻速率比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内，或大约10：1到大约2：1的范围内。在蚀刻制程之后，第一遮罩层601可以被移除。在一些实施例中，多个第一导电特征103可以与多个元件单元电性耦合，但本公开不限于此。在一些实施例中，多个第一导电特征103可经配置为测试电路。
参照图1和图4，在步骤S13，可以形成一个第一底部衬层107，以覆盖第一基底101和多个第一导电特征103。
参照图4，第一底部衬层107可以共形地形成，以覆盖第一基底101和多个第一导电特征103。在一些实施例中，第一底部衬层107的制作技术可以借由例如原子层沉积。一般来说，原子层沉积在预定的制程条件下，将两种(或多种)不同的源气体逐一交替地供给到制程物件(例如，第一基底101和多个第一导电特征103)上，因此使化学物种在单个原子层程度上被吸附到制程物件上，并通过表面反应沉积到制程物件上。例如，第一和第二源气体交替地供给制程物件，使其沿表面流动，因此使第一源气体中含有的分子吸附到表面，第二源气体中含有的分子与源自第一源气体的吸附分子反应，形成单分子层厚度的薄膜。上述制程步骤反复执行，因此可以在制程物件上形成高品质的薄膜。
在一些实施例中，第一底部衬层107可以的制作技术是例如氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、氮化硅氧化物(silicon nitride oxide)等，或其组合。应当理解，在本公开的描述中，氮氧化硅是指含有硅、氮和氧的物质，其中氧的比例大于氮的比例。氮化硅氧化物是指含有硅、氧和氮的物质，其中氮的比例大于氧的比例。
应当理解，图4中完全覆盖多个第一导电特征103和第一基底101的第一底衬107仅用于说明目的，多个第一导电特征103的一些部分可以曝露出来，以便与其他元件执行电性耦合。
参照图1和图5至图7，在步骤S15，可以在第一底部衬层107上和多个第一导电特征103之间形成多个第一对准标记105。
参照图5，绝缘层511可以在第一底部衬层107上形成，并完全填充相邻的第一导电特征103之间的空间。绝缘层511可以包括一荧光材料。在一些实施例中，荧光材料可以是偶氮苯(azobenzene)。在一些实施例中，绝缘层511的制作技术可以借由例如化学气相沉积。
参照图6和图7，可以执行平面化制程，例如化学机械研磨，直到第一底部衬层107曝露出来，以去除多余的材料，为后续加工步骤提供实质上平坦的表面，并同时将绝缘层511变成多个第一对准标记105。从剖视角度看，多个第一导电特征103可以水平围绕多个第一对准标记105，且多个第一对准标记105可以相互平行。在俯视视角下，设置在左上方区域的多个第一对准标记105可以沿Y方向延伸并相互平行。设置在右上方区域的多个第一对准标记105可以沿X方向延伸并相互平行。设置在左下方区域的多个第一对准标记105可以沿X方向延伸并相互平行。设置在右下方区域的多个第一对准标记105可以沿Y方向延伸并相互平行。
包括荧光材料的多个第一对准标记105可以在后续晶圆键合(bonding)制程中提高光学识别能力。
参照图1和图8，在步骤S17，可以在第一底部衬层107和多个第一对准标记105上形成第一顶部衬层109。
参照图8，第一顶部衬层109可以在第一底部衬层107和多个第一对准标记105上共形地形成。在一些实施例中，第一顶部衬层109的制作技术可以是例如氧化硅、氮化硅、氮氧化硅、氮化硅氧化物等，或其组合。在一些实施例中，第一顶部衬层109的制作技术可以借由例如原子层沉积。第一顶部衬层109可以作为保护层，以防止多个第一对准标记105中的荧光材料在随后的半导体制程中被损坏。此外，第一顶部衬层109还可以作为阻挡层(barrierlayer)，以防止多个第一对准标记105中的荧光材料扩散出去，污染相邻的单元。
第一基底101、多个第一导电特征103、多个第一对准标记105、第一底部衬层107和第一顶部衬层109共同配置成第一晶圆100。第一晶圆100可经配置为逻辑芯片或存储器芯片。
图9是俯视图，例示本公开一实施例的中间半导体元件。图10是剖视图，例示本公开一实施例的半导体元件1A沿图9中的A-A'线拍摄的部分制备流程。图11是俯视图，例示本公开一实施例的中间半导体元件。图12是剖视图，例示本公开一实施例的半导体元件1A沿图11中的A-A'线拍摄的部分制备流程。
参照图1和图9至图12，在步骤S19，可以提供第二晶圆200，并将第二晶圆200键结(bond)在第一顶部衬层109上，以形成半导体元件1A。
参照图9和图10，第二晶圆200可以包括第二基底201、多个第二导电特征203、多个第二对准标记205、第二底部衬层207和第二顶部衬层209。第二基底201、多个第二导电特征203、多个第二对准标记205、第二底部衬层207和第二顶部衬层209可以由类似于图2至图8中说明的第一基底101、多个第一导电特征103、多个第一对准标记105、第一底部衬层107和第一顶部衬层109的程序分别并相应地形成，在此不重复描述。
在一些实施例中，多个第二对准标记205可以包括荧光材料。荧光材料可以是，例如，偶氮苯。包括荧光材料的多个第二对准标记205可以在后续晶圆键合制程中提高光学识别能力。
在一些实施例中，从剖视角度看，多个第二导电特征203可以水平围绕多个第二对准标记205，且多个第二对准标记205可以彼此平行。在俯视视角下，设置在左上方区域的多个第二对准标记205可以沿Y方向延伸并相互平行。设置在右上方区域的多个第二对准标记205可以沿X方向延伸并相互平行。设置在左下方区域的多个第二对准标记205可以沿X方向延伸并相互平行。设置在右下方区域的多个第二对准标记205可以沿Y方向延伸并相互平行。
在一些实施例中，第二晶圆200可经配置为存储器芯片。
参照图11和图12，可以翻转第二晶圆200并将其键结在第一晶圆100上。在一些实施例中，第二晶圆200和第一晶圆100的键合技术可以是氧化物键合，例如，由氧化物形成的第一顶部衬层109和氧化物形成的第二顶部衬层209。
在俯视视角下，多个第一对准标记105和多个第二对准标记205可以彼此互补地排列。也就是说，多个第一对准标记105和多个第二对准标记205可以不相互重叠。这种互补的设计使得多个第一对准标记105和多个第二对准标记205在键合制程中成为彼此的参考。因此，半导体元件1A的产量和可以靠性可以得到改善。
在一些实施例中，设置在左上方区域的多个第一对准标记105和多个第二对准标记205可以称为第一组对准标记1S。第一组对准标记1S的对准标记(即第一对准标记105和第二对准标记205)可以沿X方向延伸，并且彼此平行。
在一些实施例中，设置在右上方区域的多个第一对准标记105和多个第二对准标记205可以称为第二组对准标记2S。第二组对准标记2S可以沿X方向远离第一组对准标记1S。第二组对准标记2S的对准标记可以沿X方向延伸并且相互平行。
在一些实施例中，设置在左下方区域的多个第一对准标记105和多个第二对准标记205可以称为第三组对准标记3S。第三组对准标记3S可以沿Y方向远离第一组对准标记1S。第三组对准标记3S的对准标记可以沿X方向延伸并相互平行。
在一些实施例中，设置在右下方区域的多个第一对准标记105和多个第二对准标记205可以称为第四组对准标记4S。第四组对准标记4S可以沿方向S远离第一组对准标记1S。方向S可以与X方向和Y方向各自倾斜。第四组对准标记4S的对准标记可以沿Y方向延伸并相互平行。
图13是俯视图，例示本公开另一实施例的半导体元件1B。
参照图13，半导体元件1B可以具有与图11所示类似的结构。图中13与图11中相同或相似的元件已被标记为类似的参考符号，重复的描述已被省略。半导体元件1B可以包括第五组对准标记5S。第五组对准标记5S可以沿方向S远离第一组对准标记1S，第五组对准标记5S的对准标记(即第一对准标记105和第二对准标记205)可以沿方向X延伸并相互平行。
图14是流程图，例示本公开另一实施例的半导体元件1C的制备方法20。图15至图25是剖视图，例示本公开另一实施例的半导体元件1C的部分制备流程。
参照图14至图18，在步骤S21，可以提供第三基底301，在第三基底301上可以形成第一介电质层303，在第一介电质层303上可以形成第二介电质层305，在第二介电质层305上可以形成多个第二导电特征313。
参照图15，第三基底301可以由类似于图2中说明的第一基底101的程序形成，其描述在此不再重复。
参照图15，在一些实施例中，第一介电质层303的制作技术可以是例如氟硅酸盐玻璃、硼磷硅酸盐玻璃、自旋式低K介电质层、化学气相沉积低K介电质层，或其组合。在一些实施例中，第一介电质层303可以包括自平坦化(self-planarizing)材料，如自旋玻璃或自旋低K介电质材料，如SiLKTM。使用自平坦化的介电质材料可以避免执行后续平坦化步骤的需要。在一些实施例中，第一介电质层303的制作技术可以借由沉积制程，包括例如化学气相沉积、等离子体增强化学气相沉积、蒸镀或旋涂。
参照图15，在一些实施例中，第二介电质层305可以是，例如，氮化硅、氧化硅氮化物(silicon oxide nitride)、氮氧化硅等，或其组合。第二介电质层305的制作技术可以借由例如化学气相沉积、等离子体增强化学气相沉积或其他适用的沉积制程。在一些实施例中，第二介电质层305可以作为阻挡层，以防止水分进入下层(例如，第一介电质层303和第三基底301)。在一些实施例中，第一介电质层303的厚度T1大于第二介电质层305的厚度T2。
参照图15，在第二介电质层305上可以形成第二材料503层。第二材料503可以是，例如，钛、氮化钛、钽、氮化钽或类似物。第二材料503层的制作技术可以借由例如化学气相沉积、物理气相沉积、溅镀或类似制程。第三材料505层可以形成在第二材料503层上。第三材料505可以是，例如，铜、铜合金、银、金、钨、铝、镍或类似材料。第三材料505层的制作技术可以借由例如物理气相沉积、溅镀或类似制程。第四材料507层可以形成在第三材料505层上。在一些实施例中，第四材料507和第二材料503可以包括相同的材料。在一些实施例中，第四材料507可以是，例如，钛、氮化钛、钽、氮化钽，或类似的材料。第四材料507层的制作技术可以借由例如化学气相沉积、物理气相沉积、溅镀或类似制程。
参照图15，可以在第四材料507层上形成第二遮罩层603。第二遮罩层603可以是光阻层，并可以包括多个第二导电特征313的图案。
参照图16，可以执行蚀刻制程，例如非等向性的干蚀刻制程，以去除第二材料503、第三材料505和第四材料507的一部分。在蚀刻制程之后，剩余的第二材料503可以称为多个底部阻挡层315，剩余的第三材料505可以称为多个中间导电层317，而剩余的第四材料507可以称为多个顶部阻挡层319。在一些实施例中，蚀刻制程可以是一个多步骤的蚀刻制程，并且可以是非等向性的。
为了简明、清晰和方便描述，只描述一个底部阻挡层315、一个中间导电层317和一个顶部阻挡层319。在一些实施例中，底部阻挡层315的厚度T3和顶部阻挡层319的厚度T4可以大致相同。在一些实施例中，底部阻挡层315的厚度T3可以大于顶部阻挡层319的厚度T4。在一些实施例中，中间导电层317的厚度T5可以大于底部阻挡层315的厚度T3或顶部阻挡层319的厚度T4。
参照图17，第五材料509层可以在图16所示的中间半导体元件上共形地形成。第五材料509可以是，例如，钛、氮化钛、钽、氮化钽，或类似材料。第五材料509层的制作技术可以借由例如原子层沉积、化学气相沉积、物理气相沉积、溅镀或类似制程。在一些实施例中，第五材料509和顶部阻挡层319可以包括相同的材料。
参照图18，可以执行蚀刻制程，例如非等向性的干蚀刻制程，以去除第五材料509的一部分。在蚀刻制程之后，剩余的第五材料509可以称为多个间隔阻挡层321。多个间隔阻挡层321可以形成以覆盖顶部阻挡层319的侧壁319SW、中间导电层317的侧壁317SW和底部阻挡层315的侧壁315SW。
多个间隔阻挡层321、多个顶部阻挡层319、多个中间导电层317和多个底部阻挡层315共同配置成多个第二导电特征313。
参照图14和图19至图22，在步骤S23，可以在第二介电质层305上并围绕多个第二导电特征313形成中间介电质层307，并且可以在中间介电质层307中形成多个去耦合单元323。
参照图19，中间介电质层307可以形成在第二介电质层305上，并覆盖多个第二导电特征313。可以执行平面化制程，如化学机械研磨，直到多个第二导电特征313的顶面曝露出来，以去除多余的材料，并为后续处理步骤提供实质上平坦的表面。在一些实施例中，中间介电质层307的制作技术可以是具有与第二介电质层305不同的蚀刻速率的材料。在一些实施例中，中间介电质层307的制作技术可以是例如氧化硅、氮化硅、氮氧化硅、氮化硅氧化物、氟硅酸盐玻璃、硼磷硅酸盐玻璃，或其组合。在一些实施例中，中间介电质层307的制作技术可以借由例如化学气相沉积、等离子体增强化学气相沉积或其他适用的沉积制程。
应当理解，在本公开的描述中，设置在沿Z方向的最高垂直水平面的元件(或特征)的表面称为元件(或特征)的顶面。元件(或特征)的表面设置在沿Z方向的最低垂直水平面，称为元件(或特征)的底面。
参照图19，第三遮罩层605可以形成在中间介电质层307上。在一些实施例中，第三遮罩层605可以是光阻层，并可以包括多个去耦合单元323的图案。
参照图20，可以执行非等向性的蚀刻制程，以去除中间介电质层307的一部分，同时形成多个开口307O。在一些实施例中，非等向性的蚀刻制程可以是非等向性的干蚀刻制程。在一些实施例中，在非等向性的蚀刻制程中，中间介电质层307与第二介电质层305的蚀刻速率比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内，或大约10：1到大约2：1的范围内。
参照图21，可以执行扩大(expansion)蚀刻制程，将多个开口307O扩大为多个扩大开口307E。在一些实施例中，扩大蚀刻制程可以是等向性的蚀刻制程。在一些实施例中，扩大蚀刻制程可以是湿蚀刻制程。在一些实施例中，在扩大蚀刻制程中，中间介电质层307与第二介电质层305的蚀刻速率比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内，或大约10：1到大约2：1的范围内。在一些实施例中，多个扩大开口307E的侧壁可以是弯曲的。
参照图22，可以去除第三遮罩层605，可以沉积绝缘材料以完全填充多个扩大开口307E，随后可以执行平面化制程，例如化学机械研磨，直到多个第二导电特征313的顶面曝露出来，以去除多余的材料，为后续处理步骤提供基本平坦的表面，并同时形成多个去耦合单元323。在一些实施例中，多个去耦合单元323可以具有瓶状的剖面轮廓。
在一些实施例中，绝缘材料可以是，例如，多孔的低K材料。
在一些实施例中，绝缘材料可以是一种能量可移除材料。能量可移除材料可以包括例如热可分解材料、光子可分解材料、电子束可分解材料，或其组合。例如，能量可移除材料可以包括一个基础材料和一个可分解致孔材料，该材料在曝露于能量源时被牺牲掉。基础材料可以包括基于甲硅烷基二氧六环(methylsilsesquioxane)的材料。可分解致孔材料可以包括一种致孔有机化合物，它为能量可移除材料的基础材料提供多孔性。在平坦化制程之后，可以借由施加能量源来执行能量处理。能量源可以包括热、光，或其组合。当热作为能量源时，能量处理的温度可以在大约800℃到大约900℃的范围内。当使用光作为能量源时，可以使用紫外线。能量处理可以将可分解致孔材料从能量可移除材料中移除，以产生空隙(孔隙)，而基础材料则留在原处。空隙(孔隙)可以降低多个去耦合单元323的介电常数。
参照图22，多个去耦合单元323可以分别和相应地在多个第二导电特征313的相邻对之间形成。在一些实施例中，具有低介电常数的多个去耦合单元323可以实现去耦合(decoupling)功能。在一些实施例中，多个去耦合单元323可以减少多个第二导电特征313的寄生电容。
参照图14和图23至25，在步骤S25，可以在中间介电质层307上形成第三介电质层309，可以在第三介电质层309上形成第四介电质层311，并在多个去耦合单元323上形成多个第三对准标记325。
参照图23，在一些实施例中，第三介电质层309的制作技术可以是例如氟硅酸盐玻璃、硼磷硅酸盐玻璃、自旋式低K介电质层、化学气相沉积低K介电质层，或其组合。在一些实施例中，第三介电质层309可以包括自平坦化材料，如自旋玻璃或自旋低k介电质材料，如SiLKTM。使用自平坦化的介电质材料可以避免执行后续平坦化步骤的需要。在一些实施例中，第三介电质层309的制作技术可以借由沉积制程，包括例如化学气相沉积，等离子体增强化学气相沉积，蒸镀，或旋涂。在一些实施例中，第三介电质层309和第一介电质层303的制作技术可以是同一材料。
参照图23，在一些实施例中，第四介电质层311可以是，例如，氮化硅、氧化硅氮化物、氮氧化硅等，或其组合。第四介电质层311的制作技术可以借由例如化学气相沉积、等离子体增强化学气相沉积或其他适用的沉积制程。在一些实施例中，第四介电质层311可以作为阻挡层，以防止水分进入下层(例如，第三介电质层309和中间介电质层307)。在一些实施例中，第三介电质层309的厚度T6大于第四介电质层311的厚度T7。
参照图23，第一介电质层303、第二介电质层305、中间介电质层307、第三介电质层309和第四介电质层311可以共同配置成介电质堆叠DS。
参照图23，第四遮罩层607可以在介电质堆叠DS上形成。第四遮罩层607可以是光阻层，并可以包括多个第三对准标记325的图案。
参照图24，可以执行蚀刻制程，例如非等向性的干蚀刻制程，以去除第四介电质层311的一部分、第三介电质层309的一部分和多个去耦合单元323的一部分，以形成多个标记开口311O。多个标记开口311O的侧壁可以是锥形的。
参照图25，可以形成绝缘层以完全填充多个标记开口311O。绝缘层可以包括荧光材料。在一些实施例中，荧光材料可以是偶氮苯。在一些实施例中，绝缘层的制作技术可以借由例如化学气相沉积。可以执行平面化制程，例如化学机械研磨，直到第四介电质层311曝露出来，以去除多余的材料，为后续处理步骤提供实质上平坦的表面，并同时将绝缘层变成多个第三对准标记325。由于多个第三对准标记325的轮廓是由多个标记开口311O决定的。多个第三对准标记325的侧壁325SW可以是锥形的。
为了简明、清晰和方便描述，只描述了一个去耦合单元323和一个第三排列标记325。
在一些实施例中，去耦合单元323的侧壁323SW的两个谷底323V之间的宽度W1可以大于第三排列标记325的顶面325TS的宽度W2。在一些实施例中，第三对准标记325的顶面325TS的宽度W2可以大于第三对准标记325在中间介电质层307和第三介电质层309之间的介面的宽度W3。在一些实施例中，第三对准标记325在中间介电质层307和第三介电质层309之间的介面的宽度W3可以大于第三对准标记325的底面325BS的宽度W4。在一些实施例中，在中间介电质层307和第三介电质层309之间的介面的第三对准标记325的宽度W3可以大于去耦合单元323的底面323BS的宽度W5。在一些实施例中，宽度W1和宽度W5之间的宽度比可以在大约1.5：1到大约1.1：1的范围内或在大约1.3：1到大约1.1：1的范围内。
包括荧光材料的多个第三对准标记325可以在后续晶圆键合制程中提高光学识别能力。
图26是剖视图，例示本公开另一实施例的半导体元件1D。
参照图26，半导体元件1D可以具有与图25中所示类似的结构。图26中与图25中相同或相似的元件已被标记为类似的参考符号，重复的描述已被省略。
在半导体元件1D中，第三对准标记325的底面325BS可以设置在去耦合单元323上，而不是延伸到去耦合单元323。
本公开的一实施例提供一种半导体元件，包括一第一晶圆，该第一晶圆包括一第一基底和设置在该第一基底上且相互平行的多个第一对准标记；以及一第二晶圆，该第二晶圆设置在该第一晶圆上，并包括设置在该多个第一对准标记上方的多个第二对准标记。该多个第二对准标记与该多个第一对准标记平行排列，并在一俯视视角下与该多个第一对准标记相邻。该多个第一对准标记和该多个第二对准标记包括一荧光材料。该多个第一对准标记和该多个第二对准标记共同配置成一第一组对准标记。
本公开的另一实施例提供一种半导体元件，包括一基底；设置在该基底上的一介电质堆叠；设置在该介电质堆叠中的两个导电特征；设置在该介电质堆叠中、两个第二导电特征之间的一去耦合单元，并包括一瓶状的剖面轮廓；以及设置在该去耦合单元上的一对准标记。该对准标记包括一荧光材料。
本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一第一基底；在该第一基底上形成相互平行的多个第一对准标记，该第一基底和该多个第一对准标记共同配置成一第一晶圆；提供包括相互平行的多个第二对准标记的一第二芯片；以及将该第二晶圆键合在该第一晶圆上。该多个第二对准标记与该多个第一对准标记平行排列，并在一俯视视角下与该多个第一对准标记相邻。该多个第一对准标记和该多个第二对准标记包括一荧光材料。
本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一基底；在该基底上形成一第一介电质层；在该第一介电质层上形成一第二介电质层；在该第二介电质层上形成两个第二导电特征；在该第二介电质层上形成一中间介电质层并围绕该两个第二导电特征；执行一扩大蚀刻制程以在该中间介电质层上形成一扩大开口；在该扩大开口中形成一去耦合单元；以及在该去耦合单元上形成一对准标记。该对准标记包括一荧光材料。
由于本公开的半导体元件的设计，包括荧光材料的多个对准标记105、205、325可以在晶圆键合制程中改善光学识别。此外，互补的设计使得多个第一对准标记105和多个第二对准标记205在键合制程中成为彼此的参考。因此，半导体元件1A的产量和可以靠性可以得到改善。
虽然已详述本公开及其优点，然而应理解可以执行一些变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可以用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可以自本公开的揭示内容理解可以根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包括于本公开案的权利要求书内。

Claims (17)

1.一种半导体元件，包括：
一第一晶圆，包括：
一第一基底；以及
多个第一对准标记，设置在该第一基底上且相互平行；以及
一第二晶圆，设置在该第一晶圆上，包括：
多个第二对准标记，设置在该多个第一对准标记上方；
其中该多个第二对准标记与该多个第一对准标记平行排列，并在一俯视视角下与该多个第一对准标记相邻；
其中该多个第一对准标记和该多个第二对准标记包括一荧光材料；
其中该多个第一对准标记和该多个第二对准标记共同配置成一第一组对准标记。
2.如权利要求1所述的半导体元件，其中该荧光材料包括偶氮苯。
3.如权利要求2所述的半导体元件，更包括沿一第一方向与该第一组对准标记分开的一第二组对准标记；
其中该第一组对准标记沿垂直于该第一方向的一第二方向延伸，而第二组对准标记沿该第一方向延伸。
4.如权利要求3所述的半导体元件，更包括沿该第二方向与该第一组对准标记分开的一第三组对准标记；
其中该第三组对准标记沿该第一方向延伸。
5.如权利要求4所述的半导体元件，更包括一第四组对准标记，该第四组对准标记沿与该第一方向和该第二方向各自倾斜的一方向与该第一组对准标记分开；其中该第四组对准标记沿该第二方向延伸。
6.如权利要求4所述的半导体元件，更包括一第五组对准标记，该第五组对准标记沿与该第一方向和该第二方向各自倾斜的一方向与该第一组对准标记分开；
其中该第五组对准标记是沿该第一方向延伸。
7.如权利要求2所述的半导体元件，其中该第一晶圆包括多个第一导电特征，经设置以水平围绕该多个第一对准标记。
8.如权利要求7所述的半导体元件，其中该第一晶圆包括一第一底部衬层，设置在该多个第一导电特征和该多个第一对准标记之间。
9.如权利要求8所述的半导体元件，其中该第一晶圆包括一第一顶部衬层，设置在该多个第一对准标记和该第一底部衬层上。
10.如权利要求9所述的半导体元件，其中该第二晶圆包括一第二顶部衬层，设置在该多个第二对准标记和该第一顶部衬层之间。
11.如权利要求10所述的半导体元件，其中该第二晶圆包括水平围绕该多个第二对准标记和该第二顶部衬层上的多个第二导电特征。
12.如权利要求11所述的半导体元件，其中该第二晶圆包括一第二底部衬层，设置在该多个第二对准标记和多个第二导电特征之间，以及多个第二导电特征和该第二顶部衬层之间。
13.如权利要求2所述的半导体元件，其中该第一晶圆经配置为一逻辑芯片，而该第二晶圆经配置为一存储器芯片。
14.如权利要求2所述的半导体元件，其中该第一晶圆经配置为一存储器芯片，且该第二晶圆经配置为一存储器芯片。
15.一种半导体元件的制备方法，包括：
提供一第一基底；
在该第一基底上形成相互平行的多个第一对准标记，其中该第一基底和该多个第一对准标记共同配置成一第一晶圆；
提供包括相互平行的多个第二对准标记的一第二芯片；以及
将该第二晶圆键合在该第一晶圆上；
其中该多个第二对准标记与该多个第一对准标记平行排列，并在一俯视视角下与该多个第一对准标记相邻；
其中该多个第一对准标记和该多个第二对准标记包括一荧光材料。
16.如权利要求15所述的半导体元件的制备方法，其中该荧光材料包括一偶氮苯。
17.如权利要求16所述的半导体元件的制造方法，更包括：
在该第一基底上形成多个第一导电特征；
共形地形成覆盖该第一基底和该多个第一导电特征的一第一底部衬层；
在该第一底部衬层上和该多个第一导电特征之间形成该多个第一对准标记；以及
形成覆盖该第一底部衬层和该多个第一对准标记的一第一顶部衬层；
其中该第一基底、该多个第一导电特征、该多个第一对准标记、该第一底部衬层和该第一顶部衬层共同配置成该第一晶圆。
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