CN113826208A - 摄像装置 - Google Patents

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Abstract

根据本发明实施例的第一摄像装置包括第一基板、第二基板和贯通配线。所述第一基板包括：设置在第一半导体基板中的用于构成传感器像素的光电转换部和第一晶体管。所述第二基板层叠在所述第一基板上，且包括：设置在具有与所述第一基板相对着的一个表面的第二半导体基板中的用于构成所述传感器像素的第二晶体管及在层叠方向上贯穿所述第二半导体基板的开口。所述第二基板具有用于调整所述第二晶体管的阈值电压的调整部，所述调整部形成在所述开口的位于所述第二晶体管的栅极附近的侧面上和/或所述第二半导体基板的所述一个表面的与所述第一晶体管相对着的区域上。所述贯通配线设置在所述开口内，用于将所述第一基板和所述第二基板电气连接。

Description

摄像装置
技术领域
本发明涉及一种具有三维构造的摄像装置。
背景技术
过去，具有二维构造的摄像装置的每个像素的面积微细化已经由于微细化工艺的引入和安装密度的提高而有所实现。近年来，为了实现摄像装置的更微细化及像素的高密度化，已经开发出了具有三维构造的摄像装置。在具有三维构造的摄像装置中，例如，层叠有包括多个传感器像素的半导体基板和包括信号处理电路的半导体基板。上述信号处理电路对利用各个传感器像素获得的信号进行处理。
现有技术文献
专利文献
专利文献1：日本专利申请特开第2010-245506号
发明内容
顺便提及地，对于具有三维构造的摄像装置，期望拥有更高的图像质量。
人们期望可以提供一种能够提高图像质量的摄像装置。
根据本发明一个实施例的第一摄像装置包括第一基板、第二基板和贯通配线。所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素。所述第二基板层叠在所述第一基板上。所述第二基板包括设置在具有与所述第一基板相对着的一个表面的第二半导体基板中的第二晶体管和开口。所述第二晶体管用于构成所述传感器像素。所述开口在层叠方向上贯穿所述第二半导体基板。所述第二基板具有用于调整所述第二晶体管的阈值电压的调整部，所述调整部形成在所述开口的位于所述第二晶体管的栅极附近的侧面上和/或所述第二半导体基板的所述一个表面的与所述第一晶体管相对着的区域上。所述贯通配线设置在所述开口内。所述贯通配线将所述第一基板和所述第二基板电气连接。
根据本发明一个实施例的第二摄像装置包括第一基板、第二基板、贯通配线和第二晶体管。所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素。所述第二基板层叠在所述第一基板上。所述第二基板具有设置在第二半导体基板中的开口，所述开口在层叠方向上贯穿所述第二半导体基板，并且在所述开口内填充有绝缘膜。所述贯通配线贯通所述绝缘膜。所述贯通配线将所述第一基板和所述第二基板电气连接。所述第二晶体管在所述第二半导体基板中用于构成所述传感器像素。所述第二晶体管包括栅极，所述栅极的至少与所述贯通配线相邻的端部埋入在所述绝缘膜中。
根据本发明一个实施例的第三摄像装置包括第一基板、第二基板、和贯通配线。所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素。所述第二基板层叠在所述第一基板上。所述第二基板包括设置在第二半导体基板中的第二晶体管和开口，所述第二晶体管用于构成所述传感器像素，所述开口在层叠方向上贯穿所述第二半导体基板。所述贯通配线设置在所述开口内。所述贯通配线将所述第一基板和所述第二基板电气连接。所述贯通配线在平面图中的与第一中心线的位置不同的位置处具有第二中心线，所述第一中心线沿延伸方向均等地分割所述第二晶体管的栅极，所述第二中心线沿与所述第一中心线的方向相同的方向均等地分割所述贯通配线。
在根据本发明一个实施例的第一摄像装置中，在所述开口的位于所述第二晶体管的栅极附近的侧面上和/或在所述第二半导体基板的与所述第一晶体管相对着的区域上设置有用于调整所述第二晶体管的阈值电压的调整部。在根据本发明一个实施例的第二摄像装置中，设置于所述第二半导体基板中的所述第二晶体管的所述栅极的与用于将所述第一基板和所述第二基板电气连接的所述贯通配线相邻的端部埋入在填充于所述开口内的所述绝缘膜中，所述开口贯穿所述第二半导体基板，所述贯通配线贯通所述开口。在根据本发明一个实施例的第三摄像装置中，在所述第二半导体基板中贯穿地设置有所述开口，在层叠方向上贯通所述开口且用于将所述第一基板和所述第二基板电气连接的所述贯通配线设置在从沿延伸方向把设置于所述第二半导体基板中的所述第二晶体管的所述栅极均等地分割的中心线偏移的位置处。藉此，降低了贯通配线的电场针对邻近布置着的第二晶体管的影响以及第一晶体管的电场针对邻近布置着的第二晶体管的影响。
附图说明
图1是示出了根据本发明第一实施例的摄像装置的功能构造的示例的框图。
图2是示出了图1所示的摄像装置的概略性构造的平面示意图。
图3是示出了沿图2所示的III-III′线截取的截面构造的示意图。
图4是图1所示的像素共用单元的等效电路图。
图5是示出了多个像素共用单元与多条垂直信号线之间的连接模式的示例的图。
图6是示出了图3所示的摄像装置的具体构造的示例的截面示意图。
图7A是示出了图6所示的第一基板的主要部分的平面构造的示例的示意图。
图7B是示出了图7A所示的第一基板的主要部分再加上焊盘部的平面构造的示意图。
图8是示出了图6所示的第二基板(半导体层)的平面构造的示例的示意图。
图9是示出了图6所示的第一配线层再加上像素电路和第一基板的主要部分的平面构造的示例的示意图。
图10是示出了图6所示的第一配线层再加上第二配线层的平面构造的示例的示意图。
图11是示出了图6所示的第二配线层再加上第三配线层的平面构造的示例的示意图。
图12是示出了图6所示的第三配线层再加上第四配线层的平面构造的示例的示意图。
图13是用于说明图1所示的摄像装置的主要部分的构造的立体图。
图14A是示出了沿图13中的I-I线截取的截面构造的示意图。
图14B是示出了沿图13中的II-II线截取的截面构造的示意图。
图15A是用于说明作为比较例的因为是否对贯通配线施加了偏压而导致的像素晶体管的特性变化的图。
图15B是用于说明在具有图14A所示构造的半导体装置中因为是否对贯通配线施加了偏压而导致的像素晶体管的特性变化的图。
图16A是用于说明图14A所示的调整部的制造步骤的示例的截面示意图。
图16B是示出了图16A之后的步骤的截面示意图。
图16C是示出了图16B之后的步骤的截面示意图。
图16D是示出了图16C之后的步骤的截面示意图。
图16E是示出了图16D之后的步骤的截面示意图。
图16F是示出了图16E之后的步骤的截面示意图。
图17A是用于说明图14A所示的调整部的制造步骤的另一示例的截面示意图。
图17B是用于说明图17A之后的步骤的截面示意图。
图18是用于说明输入信号到图3所示的摄像装置的路径的示意图。
图19是用于说明图3所示的摄像装置的像素信号的信号路径的示意图。
图20A是示出了根据本发明的变形例1的摄像装置的主要部分的截面构造的示意图。
图20B是示出了图20A所示的摄像装置的另一截面构造的示意图。
图21是示出了图20A所示的摄像装置在水平方向上的平面构造的示意图。
图22A是用于说明图20A所示的摄像装置的制造步骤的示例的截面示意图。
图22B是示出了图22A之后的步骤的截面示意图。
图23A是用于说明图20A所示的摄像装置的制造步骤的另一示例的截面示意图。
图23B是示出了图23A之后的构造的平面示意图。
图23C是示出了图23B之后的步骤的截面示意图。
图23D是示出了图23C之后的步骤的截面示意图。
图23E是示出了图23C之后的步骤的平面示意图。
图24是示出了根据本发明第二实施例的摄像装置的主要部分的截面构造的示例的示意图。
图25是示出了图24所示的选择晶体管的平面形状的示意图。
图26是示出了根据本发明第二实施例的摄像装置的主要部分的截面构造的另一示例的示意图。
图27是示出了图26所示的栅极形状的具体例的截面示意图。
图28是示出了图26所示的栅极形状的具体例的截面示意图。
图29是示出了图26所示的栅极形状的具体例的截面示意图。
图30是示出了图26所示的栅极形状的具体例的截面示意图。
图31A是用于说明图24所示的摄像装置的制造步骤的示例的截面示意图。
图31B是示出了图31A之后的步骤的截面示意图。
图31C是示出了图31B之后的步骤的截面示意图。
图31D是示出了图31C之后的步骤的截面示意图。
图31E是示出了图31D之后的步骤的截面示意图。
图31F是示出了图31E之后的步骤的截面示意图。
图32A是用于说明图26所示的摄像装置的制造步骤的示例的截面示意图。
图32B是示出了图32A之后的步骤的截面示意图。
图32C是示出了图32B之后的步骤的截面示意图。
图32D是示出了图32C之后的步骤的截面示意图。
图32E是示出了图32D之后的步骤的截面示意图。
图33A是用于说明图26所示的摄像装置的制造步骤的另一示例的截面示意图。
图33B是示出了图33A之后的步骤的截面示意图。
图33C是示出了图33B之后的步骤的截面示意图。
图33D是示出了图33C之后的步骤的截面示意图。
图33E是示出了图33D之后的步骤的截面示意图。
图33F是示出了图33E之后的步骤的截面示意图。
图34是用于说明在通过离子注入而减轻来自贯通配线的影响的情况下像素晶体管的有源区域(active region)的平面示意图。
图35是示出了根据本发明第三实施例的摄像装置的主要部分的平面构造的示例的示意图。
图36是图35所示的平面构造的摄像装置的截面示意图。
图37是示出了根据本发明第三实施例的摄像装置的主要部分的平面构造的另一示例的示意图。
图38是图37所示的平面构造的摄像装置的截面示意图。
图39是示出了贯通配线和栅极之间的距离与像素晶体管的阈值电压之间的关系的特性图。
图40是示出了贯通配线中心相对于栅极中心的偏移量与像素晶体管的阈值电压之间的关系的特性图。
图41是用于说明贯通配线的形成位置的平面图。
图42是示出了图8所示的第二基板(半导体层)的平面构造的变形例的示意图。
图43是示出了图42所示的像素电路再加上第一配线层和第一基板的主要部分的平面构造的示意图。
图44是示出了图43所示的第一配线层再加上第二配线层的平面构造的示例的示意图。
图45是示出了图44所示的第二配线层再加上第三配线层的平面构造的示例的示意图。
图46是示出了图45所示的第三配线层再加上第四配线层的平面构造的示例的示意图。
图47是示出了图7A所示的第一基板的平面构造的变形例的示意图。
图48是示出了层叠在图47所示的第一基板上的第二基板(半导体层)的平面构造的示例的示意图。
图49是示出了图48所示的像素电路再加上第一配线层的平面构造的示例的示意图。
图50是示出了图49所示的第一配线层再加上第二配线层的平面构造的示例的示意图。
图51是示出了图50所示的第二配线层再加上第三配线层的平面构造的示例的示意图。
图52是示出了图51所示的第三配线层再加上第四配线层的平面构造的示例的示意图。
图53是示出了图47所示的第一基板的平面构造的另一示例的示意图。
图54是示出了层叠在图53所示的第一基板上的第二基板(半导体层)的平面构造的示例的示意图。
图55是示出了图54所示的像素电路再加上第一配线层的平面构造的示例的示意图。
图56是示出了图55所示的第一配线层再加上第二配线层的平面构造的示例的示意图。
图57是示出了图56所示的第二配线层再加上第三配线层的平面构造的示例的示意图。
图58是示出了图57所示的第三配线层再加上第四配线层的平面构造的示例的示意图。
图59是示出了图3所示的摄像装置的另一示例的截面示意图。
图60是用于说明输入信号到图59所示的摄像装置的路径的示意图。
图61是用于说明图59所示的摄像装置的像素信号的信号路径的示意图。
图62是示出了图6所示的摄像装置的另一示例的截面示意图。
图63是示出了图4所示的等效电路的另一示例的图。
图64是示出了图7A等所示的像素分离部的另一示例的平面示意图。
图65是示出了根据本发明的变形例9的摄像装置的构造例在厚度方向上的截面图。
图66是示出了根据本发明的变形例9的摄像装置的构造例在厚度方向上的截面图。
图67是示出了根据本发明的变形例9的摄像装置的构造例在厚度方向上的截面图。
图68是示出了根据本发明的变形例9的多个像素单元的布局例在水平方向上的截面图。
图69是示出了根据本发明的变形例9的多个像素单元的布局例在水平方向上的截面图。
图70是示出了根据本发明的变形例9的多个像素单元的布局例在水平方向上的截面图。
图71是示出了配备有根据上述实施例及变形例任一者的摄像装置的摄像系统的概略性构造的示例的图。
图72是示出了图71所示的摄像系统的摄像过程的示例的图。
图73是示出了车辆控制系统的概略性构造的示例的框图。
图74是用于辅助说明车外信息检测部和摄像部的设置位置的示例的图。
图75是示出了内窥镜手术系统的概略性构造的示例的图。
图76是示出了相机头和相机控制单元(CCU)的功能构造的示例的框图。
具体实施方式
下面参照附图来详细说明本发明的实施例。以下说明是本发明的具体例，但是本发明并不限于以下模式。另外，本发明也不限于各个附图中所示的各构成要素的布置、尺寸、尺寸比等。应当注意，按照以下顺序给出说明。
1.第一实施例(具有三个基板的层叠结构，并且在第二半导体基板的构成有与贯通配线邻近的像素晶体管的沟道的侧面上以及在第二基板的与设置于第一基板中的晶体管相对着的背面上分别设置有调整部的示例)
2.变形例1(调整部的制造方法的另一示例)
3.第二实施例(与贯通配线邻近的像素晶体管的栅极的端部埋入在元件分离区域中的示例)
4.第三实施例(关于像素晶体管与贯通配线之间的位置关系)
5.变形例2(平面构造的示例1)
6.变形例3(平面构造的示例2)
7.变形例4(平面构造的示例3)
8.变形例5(像素阵列部的中央部分具有基板之间的接点部的示例)
9.变形例6(包括平面型传输晶体管的示例)
10.变形例7(一个像素连接到一个像素电路的示例)
11.变形例8(像素分离部的构造例)
12.变形例9(针对每多个传感器像素而设置有一个阱用接线的示例)
13.适用例(摄像系统)
14.应用例
<1.第一实施例>
[摄像装置的功能构造]
图1是示出了根据本发明的第一实施例的摄像装置(摄像装置1)的功能构造的示例的框图。
例如，图1中的摄像装置1包括输入部510A、行驱动部520、时序控制部530、像素阵列部540、列信号处理部550、图像信号处理部560和输出部510B。
在像素阵列部540中，像素541以阵列状重复地布置着。更具体地，包括多个像素的像素共用单元539成为重复单位。这些像素共用单元539以具有行方向和列方向的阵列状重复地布置着。应当注意，为了方便起见，本说明书有时将行方向称为H方向，并且将与行方向正交的列方向称为V方向。在图1的示例中，一个像素共用单元539包括四个像素(像素541A、541B、541C和541D)。像素541A、541B、541C和541D各者分别包括光电二极管PD(在下文所述的图6等中示出)。像素共用单元539是共用一个像素电路(在下文所述的图4中的像素电路210)的单位。换句话说，每四个像素(像素541A、541B、541C和541D)包括一个像素电路(下文所述的像素电路210)。通过使该像素电路以时分(time division)的方式进行操作，来依次读出像素541A、541B、541C和541D各者的像素信号。例如，像素541A、541B、541C和541D布置成两行×两列。像素阵列部540中除了设置有像素541A、541B、541C和541D，还设置有多条行驱动信号线542和多条垂直信号线(列读出线)543。每条行驱动信号线542驱动像素阵列部540中的在该行方向上排列地布置着的多个像素共用单元539各者中所包括的像素541。像素共用单元539中的在行方向上排列地布置着的各个像素被驱动。下面将会参照图4进行详细说明的是，像素共用单元539设置有多个晶体管。为了分别驱动所述多个晶体管，针对一个像素共用单元539设置有多条行驱动信号线542。像素共用单元539连接到垂直信号线(列读出线)543。从像素共用单元539所包括的像素541A、541B、541C和541D各者经由垂直信号线(列读出线)543读出像素信号。
例如，行驱动部520包括：行地址控制部或行解码器部，其决定被驱动的像素的行位置；以及行驱动电路部，其产生用于驱动像素541A、541B、541C和541D的信号。
例如，列信号处理部550连接到垂直信号线543。列信号处理部550包括与像素541A、541B、541C和541D(像素共用单元539)一起形成源极跟随器电路的负载电路部。列信号处理部550可以包括将经由垂直信号线543从像素共用单元539读出的信号放大的放大电路部。列信号处理部550可以包括噪声处理部。例如，在噪声处理部中，例如从作为光电转换的结果而自像素共用单元539读出的信号中去除系统的噪声电平。
例如，列信号处理部550包括模数转换器(ADC：analog digital converter)。在模数转换器中，将自像素共用单元539读出的信号或经过上述噪声处理后的模拟信号转换为数字信号。例如，ADC包括比较器部和计数器部。在比较器部中，把成为转换对象的模拟信号与成为其比较对象的参考信号进行比较。在计数器部中，测量出直至比较器部中的比较结果被反转为止的时间。列信号处理部550可以包括水平扫描电路部，其用于执行对读出列进行扫描的控制。
时序控制部530基于向该摄像装置输入的基准时钟信号或时序控制信号，将分别用于控制时序的信号供给到行驱动部520和列信号处理部550。
图像信号处理部560是对作为光电转换的结果而获得的数据或作为摄像装置1的摄像操作的结果而获得的数据进行各种信号处理的电路。例如，图像信号处理部560包括图像信号处理电路部和数据保持部。图像信号处理部560可以包括处理器部。
由图像信号处理部560执行的信号处理的示例包括：色调曲线修正处理，即，在经过AD(模拟-数字)转换的摄像数据是通过拍摄较暗被摄体的图像而获得的数据的情况下，使其具有较多的灰阶，而在摄像数据是通过拍摄较亮被摄体的图像而获得的数据的情况下，将灰阶减少。在这种情形下，较佳的是，将色调曲线特性数据预先存储在图像信号处理部560的数据保持部中。所述色调曲线特性数据涉及基于哪一色调曲线来修正摄像数据的灰阶。
例如，输入部510A用于从装置外部向摄像装置1输入上述基准时钟信号、时序控制信号、特性数据等。时序控制信号的示例包括垂直同步信号、水平同步信号等。特性数据例如存储在图像信号处理部560的数据保持部中。例如，输入部510A包括输入端子511、输入电路部512、输入振幅变更部513、输入数据转换电路部514和电源供给部(未图示)。
输入端子511是用于输入数据的外部端子。输入电路部512用于使输入到输入端子511的信号被取入到摄像装置1内。输入振幅变更部513将利用输入电路部512而取入的信号的振幅变更为易于在摄像装置1内部使用的振幅。输入数据转换电路部514对输入数据的数据串的排列进行变更。例如，输入数据转换电路部514包括串并行转换电路。该串并行转换电路将作为输入数据而接收的串行信号转换为并行信号。应当注意，输入部510A可以省略输入振幅变更部513和输入数据转换电路部514。电源供给部基于从外部供给到摄像装置1的电源来供给被设定为摄像装置1内部所需的各种电压的电源。
在摄像装置1连接到外部存储器设备的情况下，输入部510A可以设置有从外部存储器设备接收数据的存储器接口电路。外部存储器设备的示例包括快闪存储器、SRAM(静态随机存取存储器：Static Random-Access Memory)、DRAM(动态随机存取存储器(：DynamicRandom Access Memory)等。
输出部510B将图像数据输出到装置外部。该图像数据的示例包括由摄像装置1拍摄的图像数据、由图像信号处理部560进行了信号处理的图像数据等。例如，输出部510B包括输出数据转换电路部515、输出振幅变更部516、输出电路部517和输出端子518。
例如，输出数据转换电路部515包括并串行转换电路。输出数据转换电路部515将在摄像装置1内部使用的并行信号转换为串行信号。输出振幅变更部516对在摄像装置1内部使用的信号的振幅进行变更。藉此，经过振幅变更后的信号更易于在连接到摄像装置1外部的外部设备中使用。输出电路部517是用于将数据从摄像装置1内部输出到装置外部的电路。利用输出电路部517来驱动摄像装置1外部的连接到输出端子518的配线。输出端子518将来自摄像装置1的数据输出到装置外部。输出部510B可以省略输出数据转换电路部515和输出振幅变更部516。
在摄像装置1连接到外部存储器设备的情况下，输出部510B可以设置有将数据输出到外部存储器设备的存储器接口电路。外部存储器设备的示例包括快闪存储器、SRAM、DRAM等。
[摄像装置1的概略性构造]
图2和图3分别示出了摄像装置1的概略性构造的示例。摄像装置1包括三个基板(第一基板100、第二基板200和第三基板300)。图2示意性地示出了第一基板100、第二基板200和第三基板300各者的平面构造，并且图3示意性地示出了相互层叠的第一基板100、第二基板200和第三基板300的截面构造。图3对应于沿图2所示的III-III′线截取的截面构造。摄像装置1是具有通过将三个基板(第一基板100、第二基板200和第三基板300)贴合而构成的三维构造的摄像装置。第一基板100包括半导体层100S和配线层100T。第二基板200包括半导体层200S和配线层200T。第三基板300包括半导体层300S和配线层300T。这里，为了方便起见，在第一基板100、第二基板200和第三基板300各者基板中所包括的配线以及配线周围的层间绝缘膜统称为设置于各个基板(第一基板100、第二基板200和第三基板300)中的配线层(100T、200T和300T)。第一基板100、第二基板200和第三基板300按此顺序层叠着。沿层叠方向依次布置有半导体层100S、配线层100T、半导体层200S、配线层200T、配线层300T和半导体层300S。下面将会说明第一基板100、第二基板200和第三基板300的具体构造。图3所示的箭头表示光L进入摄像装置1的入射方向。为了方便起见，本说明书有时将摄像装置1的光入射侧称为“下部”、“下侧”和“下方”，并且将光入射侧的相反侧称为“上部”、“上侧”和“上方”。另外，为了方便起见，关于包括半导体层和配线层的基板，本说明书有时将靠近配线层的基板侧称为正面，并且将靠近半导体层的基板侧称为背面。应当注意，本说明书的记载不限于上述称呼。例如，摄像装置1是其中光从具有光电二极管的第一基板100的背面侧入射的背面照射型摄像装置。
像素阵列部540和像素阵列部540中所包括的像素共用单元539均利用第一基板100和第二基板200两者来构造而成。第一基板100设置有像素共用单元539中所包括的多个像素541A、541B、541C和541D。这些像素541各者都包括光电二极管(下文所述的光电二极管PD)和传输晶体管(下文所述的传输晶体管TR)。第二基板200设置有像素共用单元539中所包括的像素电路(下文所述的像素电路210)。像素电路将从像素541A、541B、541C和541C各者的光电二极管经由传输晶体管传输过来的像素信号读出或将光电二极管复位。第二基板200除了包括这样的像素电路之外，还包括沿行方向延伸的多条行驱动信号线542和沿列方向延伸的多条垂直信号线543。第二基板200还包括沿行方向延伸的电源线544。例如，第三基板300包括输入部510A、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510B。例如，行驱动部520设置于在第一基板100、第二基板200和第二基板200的层叠方向(下面，简称为层叠方向)上与像素阵列部540部分地重叠的区域中。更具体地，行驱动部520设置于在层叠方向上与像素阵列部540的位于H方向上的端部附近的区域重叠的区域中(图2)。例如，列信号处理部550设置于在层叠方向上与像素阵列部540部分地重叠的区域中。更具体地，列信号处理部550设置于在层叠方向上与像素阵列部540的位于V方向上的端部附近的区域重叠的区域中(图2)。尽管未图示，但是输入部510A和输出部510B可以布置在除第三基板300以外的部分中。例如，输入部510A和输出部510B可以布置在第二基板200中。可供替代地，输入部510A和输出部510B可以设置在第一基板100的背面(光入射面)侧。应当注意，上述设置于第二基板200中的像素电路在某些情况下可替代地被称呼为像素晶体管电路、像素晶体管组、像素晶体管、像素读出电路或读出电路。本说明书使用了像素电路的称呼。
例如，第一基板100和第二基板200通过贯通电极(下文所述的图6中的贯通电极120E、121E)相互电气连接。例如，第二基板200和第三基板300通过接点部201、202、301和302相互电气连接。第二基板200设置有接点部201和202，并且第三基板300设置有接点部301和302。第二基板200的接点部201与第三基板300的接点部301接触，并且第二基板200的接点部202与第三基板300的接点部302接触。第二基板200包括设置有多个接点部201的接点区域201R和设置有多个接点部202的接点区域202R。第三基板300包括设置有多个接点部301的接点区域301R和设置有多个接点部302的接点区域302R。接点区域201R和301R被设置成在层叠方向上处于像素阵列部540和行驱动部520之间(图3)。换句话说，例如，接点区域201R和301R被设置在其中有行驱动部520(第三基板300)和像素阵列部540(第二基板200)在层叠方向上相互重叠的区域或其附近的区域中。例如，接点区域201R和301R各者均布置在该区域的位于H方向上的端部处(图2)。例如，接点区域301R设置在第三基板300的与行驱动部520的一部分重叠的位置处。具体地，例如，接点区域301R设置在第三基板300的与行驱动部520的位于H方向上的端部重叠的位置处(图2和图3)。例如，接点部201和301把设置于第三基板300中的行驱动部520与设置于第二基板200中的行驱动信号线542连接起来。例如，接点部201和301亦可以将设置于第三基板300中的输入部510A与电源线544及基准电位线(下文所述的基准电位线VSS)连接起来。接点区域202R和302R被设置成在层叠方向上处于像素阵列部540和列信号处理部550之间(图3)。换句话说，例如，接点区域202R和302R设置在其中有列信号处理部550(第三基板300)和像素阵列部540(第二基板200)在层叠方向上相互重叠的区域或其附近的区域中。例如，接点区域202R和302R各者均布置在该区域的位于V方向上的端部处(图2)。例如，接点区域302R设置在第三基板300的与列信号处理部550的一部分重叠的位置处。具体地，例如，接点区域302R设置在第三基板300的与列信号处理部550的位于V方向上的端部重叠的位置处(图2和图3)。例如，接点部202和302用于将从像素阵列部540中所包括的多个像素共用单元539各者输出的像素信号(与作为光电二极管的光电转换结果而产生的电荷量相应的信号)连接到设置于第三基板300中的列信号处理部550。像素信号从第二基板200传输到第三基板300。
如上所述，图3是摄像装置1的截面图的示例。第一基板100、第二基板200和第三基板300通过配线层100T、200T和300T相互电气连接。例如，摄像装置1具有将第二基板200与第三基板300相互电气连接的电气连接部。具体地，使用由导电材料形成的电极来形成接点部201、202、301和302。例如，导电材料包括诸如铜(Cu)、铝(Al)或金(Au)等金属材料。例如，接点区域201R、202R、301R和302R通过把作为电极而形成的配线直接接合来将第二基板与第三基板相互电气连接，由此使得第二基板200和第三基板300之间能够进行信号的输入和/或输出。
将第二基板200与第三基板300相互电气连接的电气连接部可以设置在所需的位置处。例如，如图3所示，如同接点区域201R、202R、301R和302R那样的电气连接部可以设置于在层叠方向上与像素阵列部540重叠的区域中。另外，电气连接部亦可以设置于在层叠方向上未与像素阵列部540重叠的区域中。具体地，电气连接部可以设置于在层叠方向上与周边部重叠的区域中。周边部布置在像素阵列部540的外侧。
例如，第一基板100及第二基板200中设置有连接孔部H1和H2。连接孔部H1和H2贯穿第一基板100及第二基板200(图3)。连接孔部H1和H2设置在像素阵列部540(或与像素阵列部540重叠的部分)的外侧(图2)。例如，连接孔部H1布置成在H方向上处于像素阵列部540的外侧，并且连接孔部H2布置成在V方向上处于像素阵列部540的外侧。例如，连接孔部H1到达设置于第三基板300中的输入部510A，并且连接孔部H2到达设置于第三基板300中的输出部510B。连接孔部H1和H2各者可以是空洞或者可以至少一部分包括导电材料。例如，存在如下的构造：其中，作为输入部510A和/或输出部510B而被形成的各个电极与接合线连接。可供替代地，存在如下的构造：其中，作为输入部510A和/或输出部510B而被形成的电极与设置于连接孔部H1和H2中的导电材料连接。设置于连接孔部H1和H2中的导电材料可以填埋于连接孔部H1和H2的一部分内或整个内，或者导电材料可以形成在连接孔部H1和H2的侧壁上。
应当注意，图3示出了其中第三基板300设置有输入部510A和输出部510B的结构，但这并不是限制性的。例如，还可以按照经由配线层200T和300T将第三基板300的信号传输到第二基板200的方式，将输入部510A和/或输出部510B设置于第二基板200中。同样地，还可以按照经由配线层100T和200T将第二基板200的信号传输到第一基板100的方式，将输入部510A和/或输出部510B设置于第一基板100中。
图4是示出了像素共用单元539的构造例的等效电路图。像素共用单元539包括多个像素541(图4示出了像素541A、541B、541C和541D这样的四个像素541)、连接到所述多个像素541的一个像素电路210、以及连接到像素电路210的垂直信号线543。例如，像素电路210包括四个晶体管。具体地，像素电路210包括放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG。如上所述，像素共用单元539通过使一个像素电路210以时分的方式进行操作，将像素共用单元539中所包括的四个像素541(像素541A、541B、541C和541D)各者的像素信号依次输出到垂直信号线543。一个像素电路210连接到多个像素541、且所述多个像素541各者的像素信号从所述一个像素电路210以时分的方式输出的模式被称为“多个像素541共用一个像素电路210”。
像素541A、541B、541C和541D各者包括相互一样的构成要素。下面，为了将像素541A、541B、541C和541D的构成要素相互区分，对像素541A的构成要素的符号末尾赋予了识别号1，对像素541B的构成要素的符号末尾赋予了识别号2，对像素541C的构成要素的符号末尾赋予了识别号3，并且对像素541D的构成要素的符号末尾赋予了识别号4。在不需要将像素541A、541B、541C和541D的构成要素相互区分的情况下，省略像素541A、541B、541C和541D的构成要素的符号末尾的识别号。
例如，像素541A、541B、541C和541D各者包括：光电二极管PD；电气连接到光电二极管PD的传输晶体管TR；以及电气连接到传输晶体管TR的浮动扩散部FD。各个光电二极管PD(PD1、PD2、PD3和PD4)具有：与传输晶体管TR的源极电气连接的阴极；以及与基准电位线(例如，接地)电气连接的阳极。光电二极管PD对入射光进行光电转换，以产生与所接收的光量相应的电荷。例如，传输晶体管TR(各个传输晶体管TR1、TR2、TR3和TR4)是n型CMOS(互补金属氧化物半导体)晶体管。传输晶体管TR具有：与浮动扩散部FD电气连接的漏极；以及与驱动信号线电气连接的栅极。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542(参见图1)的一部分。传输晶体管TR将光电二极管PD产生的电荷传输到浮动扩散部FD。各个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)是形成于p型半导体层中的n型扩散层区域。浮动扩散部FD是临时保持从光电二极管PD传输过来的电荷的电荷保持装置，且是产生与电荷量相应的电压的电荷-电压转换装置。
一个像素共用单元539中所包括的四个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)相互电气连接，并且电气连接到放大晶体管AMP的栅极及FD转换增益切换晶体管FDG的源极。FD转换增益切换晶体管FDG的漏极连接到复位晶体管RST的源极，并且FD转换增益切换晶体管FDG的栅极连接到驱动信号线。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542的一部分。复位晶体管RST的漏极连接到电源线VDD，并且复位晶体管RST的栅极连接到驱动信号线。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542的一部分。放大晶体管AMP的栅极连接到浮动扩散部FD，放大晶体管AMP的漏极连接到电源线VDD，并且放大晶体管AMP的源极连接到选择晶体管SEL的漏极。选择晶体管SEL的源极连接到垂直信号线543，并且选择晶体管SEL的栅极连接到驱动信号线。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542的一部分。
在传输晶体管TR进入接通状态的情况下，传输晶体管TR将光电二极管PD的电荷传输到浮动扩散部FD。例如，如下文所述的图6所示，传输晶体管TR的栅极(传输栅极TG)包括所谓的竖型电极，并且被设置为从半导体层(下文所述的图6中的半导体层100S)的正面延伸至抵达PD的深度。复位晶体管RST将浮动扩散部FD的电位复位为预定电位。在复位晶体管RST进入接通状态的情况下，复位晶体管RST将浮动扩散部FD的电位复位为电源线VDD的电位。选择晶体管SEL控制来自像素电路210的像素信号的输出时序。放大晶体管AMP产生与浮动扩散部FD中所保持的电荷的电平相应的电压信号作为像素信号。放大晶体管AMP经由选择晶体管SEL连接到垂直信号线543。放大晶体管AMP与列信号处理部550中的连接到垂直信号线543的负载电路部(参见图1)一起构成源极跟随器。在选择晶体管SEL进入接通状态的情况下，放大晶体管AMP将浮动扩散部FD的电压经由垂直信号线543输出到列信号处理部550。例如，复位晶体管RST、放大晶体管AMP和选择晶体管SEL是N型CMOS晶体管。
FD转换增益切换晶体管FDG被用来变更由浮动扩散部FD进行的电荷-电压转换的增益。通常，在较暗地方进行摄像时，像素信号较小。在基于Q＝CV进行电荷-电压转换的情况下，若浮动扩散部FD具有较大电容(FD电容C)，就导致在由放大晶体管转换为电压时所获得的V是较小的。另一方面，较亮地方提供了较大的像素信号。因此，若FD电容C是不大的，则浮动扩散部FD接收不完光电二极管PD的电荷。此外，FD电容C必须较大，以防止在由放大晶体管AMP转换为电压时所获得的V过大(即，以使得V变小)。考虑到这些，在使FD转换增益切换晶体管FDG成为接通状态的情况下，FD电容C增加了与FD转换增益切换晶体管FDG的栅极电容相当的量。这导致FD电容C整体上变大。另一方面，在使FD转换增益切换晶体管FDG成为断开状态的情况下，FD电容C整体上变小。这样，通过对FD转换增益切换晶体管FDG进行接通/断开切换而使得FD电容C是可变的。籍此，能够切换转换效率。例如，FD转换增益切换晶体管FDG是N型CMOS晶体管。
应当注意，也可以采用如下的构造：其中，未设置有FD转换增益切换晶体管FDG。在这种情况下，例如，像素电路210包括例如放大晶体管AMP、选择晶体管SEL和复位晶体管RST这三个晶体管。例如，像素电路210包括诸如放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG等像素晶体管中的至少一者。
选择晶体管SEL亦可以设置在电源线VDD和放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电气连接到电源线VDD及选择晶体管SEL的漏极。选择晶体管SEL的源极电气连接到放大晶体管AMP的漏极，并且选择晶体管SEL的栅极电气连接到行驱动信号线542(参见图1)。放大晶体管AMP的源极(像素电路210的输出端)电气连接到垂直信号线543，并且放大晶体管AMP的栅极电气连接到复位晶体管RST的源极。应当注意，虽然未图示，但是共用一个像素电路210的像素541的数量不一定是四个。例如，两个或八个像素541可以共用一个像素电路210。
图5示出了多个像素共用单元539和垂直信号线543之间的连接模式的示例。例如，在列方向上排列着的四个像素共用单元539被划分为四个组，并且各垂直信号线543连接到这四个组中相应的一者。为了便于简化说明，图5示出了其中这四个组各者都分别包括一个像素共用单元539的示例，但是这四个组各者也可以分别包括多个像素共用单元539。这样，在摄像装置1中，在列方向上排列着的多个像素共用单元539可以被划分成分别包括一个或多个像素共用单元539的组。例如，各垂直信号线543和各列信号处理部550连接到这些组中的相应一者，籍此，可以从相应的各组中同时读出像素信号。可供替代地，在摄像装置1中，一条垂直信号线543可以连接到在列方向上排列着的多个像素共用单元539。然后，从连接到一条垂直信号线543的多个像素共用单元539以时分的方式依次读出像素信号。
[摄像装置1的具体构造]
图6示出了摄像装置1的第一基板100、第二基板200和第三基板300的在垂直于主面的方向上的截面构造的示例。为了容易理解，图6示意性地示出了构成要素之间的位置关系，并且所示出的可以是与实际截面不同的截面。在摄像装置1中，第一基板100、第二基板200和第三基板300按此顺序层叠着。摄像装置1还包括设置在第一基板100的背面侧(光入射面侧)的光接收透镜401。在光接收透镜401和第一基板100之间还可以设置有彩色滤光片层(未图示)。例如，光接收透镜401分别设置于像素541A、541B、541C和541D各者上。例如，摄像装置1是背面照射型摄像装置。摄像装置1包括布置在中央部分处的像素阵列部540和布置在像素阵列部540外侧的周边部540B。
第一基板100从光接收透镜401侧开始依次包括绝缘膜111、固定电荷膜112、半导体层100S和配线层100T。例如，半导体层100S由硅基板形成。例如，半导体层100S在其正面(处于配线层100T侧的表面)的一部分及其附近的区域中包括p阱层115，并且半导体层100S在除此以外的其他区域(比p阱层115更深的区域)中包括n型半导体区域114。例如，n型半导体区域114和p阱层115构成pn结型(pn junction)光电二极管PD。p阱层115是p型半导体区域。
图7A示出了第一基板100的平面构造的示例。图7A主要示出了第一基板100的像素分离部117、光电二极管PD、浮动扩散部FD、VSS接点区域118和传输晶体管TR的平面构造。参照图7A再加上图6来说明第一基板100的构造。
浮动扩散部FD和VSS接点区域118设置在半导体层100S的正面附近。浮动扩散部FD由设置于p阱层115中的n型半导体区域形成。例如，像素541A、541B、541C和541D各者的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)以相互靠近的方式设置在像素共用单元539的中央部分处(图7A)。下面还会进行详细说明的是，包括于该像素共用单元539中的四个浮动扩散部(浮动扩散部FD1、FD2、FD3和FD4)在第一基板100中(更具体地，在配线层100T中)经由电性连接部件(下文所述的焊盘部120)相互电气连接。此外，各个浮动扩散部FD经由电性部件(下文所述的贯通电极120E)从第一基板100被连接到第二基板200(更具体地，从配线层100T被连接到配线层200T)。在第二基板200中(更具体地，在配线层200T内部)，通过该电性部件将浮动扩散部FD电气连接到放大晶体管AMP的栅极及FD转换增益切换晶体管FDG的源极。
VSS接点区域118是电气连接到基准电位线VSS的区域。VSS接点区域118布置为远离浮动扩散部FD。例如，在像素541A、541B、541C和541D各者中，浮动扩散部FD布置在像素的处于V方向上的一个端部处，并且VSS接点区域118布置在像素的处于V方向上的另一个端部处(图7A)。例如，VSS接点区域118由p型半导体区域形成。例如，VSS接点区域118连接到接地电位或固定电位。籍此，为半导体层100S供给了基准电位。
第一基板100中除了设置有光电二极管PD、浮动扩散部FD和VSS接点区域118，还设置有传输晶体管TR。这些光电二极管PD、浮动扩散部FD、VSS接点区域118和传输晶体管TR设置于各个像素541A、541B、541C和541D中。传输晶体管TR设置在半导体层100S的正面侧(与光入射面侧相反的一侧，或第二基板200侧)。传输晶体管TR包括传输栅极TG。例如，传输栅极TG包括与半导体层100S的正面相对着的水平部分TGb和设置在半导体层100S中的垂直部分TGa。垂直部分TGa沿半导体层100S的厚度方向延伸。垂直部分TGa的一端与水平部分TGb接触，并且另一端设置在n型半导体区域114中。传输晶体管TR由这种竖型晶体管构成。这就使得像素信号不易产生传输不良，并且可以提高像素信号的读出效率。
传输栅极TG的水平部分TGb从与垂直部分TGa相对着的位置(例如，在H方向上)朝着像素共用单元539的中央部分延伸(图7A)。籍此，可以使得到达传输栅极TG的贯通电极(下文所述的贯通电极TGV)在H方向上的位置靠近与浮动扩散部FD及VSS接点区域118连接的贯通电极(下文所述的贯通电极120E和121E)在H方向上的位置。例如，设置于第一基板100中的多个像素共用单元539具有相互一样的构造(图7A)。
半导体层100S设置有将像素541A、541B、541C和541D相互分离的像素分离部117。像素分离部117形成为在半导体层100S的法线方向(与半导体层100S的正面垂直的方向)上延伸。像素分离部117设置为用于将像素541A、541B、541C和541D相互分隔。例如，像素分离部117具有格子状的平面形状(图7A和图7B)。例如，像素分离部117将像素541A、541B、541C和541D相互电气分离且光学分离。例如，像素分离部117包括遮光膜117A和绝缘膜117B。例如，遮光膜117A使用钨(W)等来形成。绝缘膜117B设置在遮光膜117A与p阱层115或n型半导体区域114之间。例如，绝缘膜117B由氧化硅(SiO)形成。例如，像素分离部117具有全沟槽隔离(FTI：Full Trench Isolation)结构，并且贯穿半导体层100S。尽管未图示，但是像素分离部117不限于贯穿半导体层100S的FTI结构。例如，像素分离部117可以具有其中未将半导体层100S贯穿的深沟槽隔离(DTI：Deep Trench Isolation)结构。像素分离部117沿半导体层100S的法线方向延伸，并且形成于半导体层100S的一部分区域中。
例如，半导体层100S设置有第一钉扎区域113和第二钉扎区域116。第一钉扎区域113设置在半导体层100S的背面附近，并且布置在n型半导体区域114与固定电荷膜112之间。第二钉扎区域116设置在像素分离部117的侧面。具体地，第二钉扎区域116设置在像素分离部117与p阱层115或n型半导体区域114之间。例如，第一钉扎区域113和第二钉扎区域116均由p型半导体区域形成。
具有负的固定电荷的固定电荷膜112设置在半导体层100S与绝缘膜111之间。由固定电荷膜112感应的电场在半导体层100S的光接收面(背面)侧的界面处形成空穴累积层的第一钉扎区域113。籍此，抑制了由半导体层100S的光接收面侧的界面能级引起的暗电流的产生。例如，固定电荷膜112通过使用具有负的固定电荷的绝缘膜来形成。这种具有负的固定电荷的绝缘膜的材料的示例包括氧化铪、氧化锆、氧化铝、氧化钛或氧化钽。
在固定电荷膜112与绝缘膜111之间设置有遮光膜117A。该遮光膜117A可以与构成像素分离部117的遮光膜117A是连续设置而成的。例如，固定电荷膜112与绝缘膜111之间的遮光膜117A选择性地设置在与半导体层100S中的像素分离部117相对着的位置处。绝缘膜111被设置为覆盖着该遮光膜117A。例如，绝缘膜111由氧化硅形成。
设置在半导体层100S与第二基板200之间的配线层100T从半导体层100S侧开始依次包括层间绝缘膜119、焊盘部120和121、钝化膜122、层间绝缘膜123以及接合膜124。例如，传输栅极TG的水平部分TGb设置在该配线层100T中。层间绝缘膜119设置得跨及半导体层100S的整个正面，并且与半导体层100S相接。例如，层间绝缘膜119由氧化硅膜形成。应当注意，配线层100T不限于上述构造，而是只要配线层100T具有包括配线和绝缘膜的构造就足够了。
图7B示出了图7A所示的平面构造再加上焊盘部120和121的构造。各个焊盘部120和121设置在层间绝缘膜119上的选择性区域中。焊盘部120用于将像素541A、541B、541C和541D各者的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)相互连接。例如，针对每一个像素共用单元539而分别设置有焊盘部120，并且焊盘部120在平面图中被布置在像素共用单元539的中央部分处(图7B)。该焊盘部120设置得跨越像素分离部117。焊盘部120布置成与浮动扩散部FD1、FD2、FD3和FD4各着的至少一部分重叠(图6和图7B)。具体地，焊盘部120形成在如下的区域中：在与半导体层100S的正面垂直的方向上，该区域与共用该像素电路210的多个浮动扩散部FD(浮动扩散部FD1、FD2、FD3、和FD4)各者的至少一部分以及形成于共用该像素电路210的多个光电二极管PD(光电二极管PD1、PD2、PD3和PD4)之间的像素分离部117的至少一部分是重叠的。层间绝缘膜119中设置有用于将焊盘部120与浮动扩散部FD1、FD2、FD3、FD4电气连接的连接通孔(coupling via)120C。例如，连接通孔120C设置于像素541A、541B、541C和541D各者中。例如，焊盘部120的一部分填埋在连接通孔120C中，由此将焊盘部120与浮动扩散部FD1、FD2、FD3、FD4电气连接。
焊盘部121用于将多个VSS接点区域118相互连接。例如，针对在V方向上相邻的两个像素共用单元539，设置于其中一个像素共用单元539内的像素541C和541D的VSS接点区域118与设置于其中另一个像素共用单元539内的像素541A和541B的VSS接点区域118通过焊盘部121相互电气连接。例如，焊盘部121设置为跨越像素分离部117。焊盘部121布置为与这四个VSS接点区域118各者的至少一部分重叠。具体地，焊盘部121形成在如下的区域中：在与半导体层100S的正面垂直的方向上，该区域与多个VSS接点区域118各者的至少一部分以及形成于多个VSS接点区域118之间的像素分离部117的至少一部分是重叠的。层间绝缘膜119中设置有用于将焊盘部121与VSS接点区域118相互电气连接的连接通孔121C。例如，连接通孔121C设置于像素541A、541B、541C和541D各者中。例如，焊盘部121的一部分填埋在连接通孔121C中，由此将焊盘部121与VSS接点区域118电气连接。例如，在V方向上排列着的多个像素共用单元539各者的焊盘部120及焊盘部121在H方向上布置在大致相同的位置处(图7B)。
通过设置焊盘部120，使得整个芯片减少了用于将各个浮动扩散部FD连接到像素电路210(例如，放大晶体管AMP的栅极电极)的配线。同样地，通过设置焊盘部121，使得整个芯片减少了用于向各个VSS接点区域118供给电位的配线。例如，这就能够减小整个芯片的面积、能够抑制微细化的像素的配线之间的电气干扰和/或能够通过部件数量的减少来降低成本等。
焊盘部120和121可以设置在第一基板100和第二基板200中的所需位置处。具体地，可以在配线层100T和半导体层200S的绝缘区域212任一者中设置焊盘部120和121。在焊盘部120和121设置于配线层100T中的情况下，焊盘部120和121可以与半导体层100S直接接触。具体地，焊盘部120和121各者可以被构造为直接连接到浮动扩散部FD的至少一部分和/或VSS接点区域118的至少一部分。另外，可以采用如下的构造：其中，从与焊盘部120、121连接的浮动扩散部FD和/或VSS接点区域118各者设置相应的连接通孔120C、121C，并且焊盘部120和121设置在配线层100T和半导体层200S的绝缘区域212中的所需位置处。
特别地，在焊盘部120和121设置于配线层100T中的情况下，可以减少半导体层200S的绝缘区域212中的与浮动扩散区FD和/或VSS接点区域118连接的配线。籍此，可以减小在形成有像素电路210的第二基板200中的用于形成贯通配线(该贯通配线用于从浮动扩散部FD连接到像素电路210)的绝缘区域212的面积。因此，可以确保形成有像素电路210的第二基板200的面积较大。例如，通过确保像素电路210的面积，就可以形成较大的像素晶体管并且可以通过降低噪声等来提高图像质量。
特别地，在FTI结构用于像素分离部117的情况下，优选针对各个像素541都设置有浮动扩散部FD和/或VSS接点区域118。籍此，通过使用焊盘部120和121的构造，能够大幅度地减少将第一基板100与第二基板200连接起来的配线。
另外，如图7B所示，例如，连接有多个浮动扩散部FD的焊盘部120和连接有多个VSS接点区域118的焊盘部121在V方向上呈直线状交替布置着。另外，焊盘部120和121形成在由多个光电二极管PD、多个传输栅极TG和多个浮动扩散部FD包围的位置处。籍此，在形成有多个元件的第一基板100中可以自由地布置除浮动扩散部FD和VSS接点区域118以外的元件。因而，能够实现整个芯片的布局的高效化。另外，能够确保形成于各个像素共用单元539中的元件的布局对称性，并且因而可以抑制各个像素541的特性变化。
例如，焊盘部120和121各者由多晶硅(Poly Si)形成。更具体地，焊盘部120和121各者由添加有杂质的掺杂多晶硅形成。优选的是，焊盘部120和121各者由诸如多晶硅、钨(W)、钛(Ti)和氮化钛(TiN)等具有高耐热性的导电材料形成。籍此，能够在将第二基板200的半导体层200S贴合到第一基板100之后形成像素电路210。稍后将会说明其原因。应当注意，在以下说明中，在第一基板100与第二基板200的半导体层200S贴合之后形成像素电路210的方法被称为第一制造方法。
这里，也可以想到在第二基板200中形成像素电路210，然后将该第二基板200贴合到第一基板100(以下称为第二制造方法)。在该第二制造方法中，预先在第一基板100的正面(配线层100T的正面)和第二基板200的正面(配线层200T的正面)上形成用于电气连接的各个电极。在将第一基板100和第二基板200贴合到一起时，已经形成于第一基板100的正面上和第二基板200的正面上的用于电气连接的各个电极彼此接触。籍此，在包括于第一基板100中的配线和包括于第二基板200中的配线之间形成电气连接。因此，使用第二制造方法的摄像装置1的构造可以允许例如根据第一基板100和第二基板200各者的构造而使用适当工艺来进行制造。因此，能够制造出高质量和高性能的摄像装置。
在这种第二制造方法中，在将第一基板100和第二基板200贴合到一起时，可能会由于贴合用的制造装置的原因而产生位置对准误差。另外，例如，第一基板100和第二基板200均具有大约数十厘米的直径尺寸。在第一基板100和第二基板200贴合到一起时，在第一基板100和第二基板200各部分的微观区域中可能发生基板的伸缩。这种基板的伸缩是因为基板彼此接触的时序略有偏差而导致的。第一基板100和第二基板200的这种伸缩有时会导致形成于第一基板100的正面上和第二基板200的正面上的用于电气连接的电极具有位置误差。在第二制造方法中，优选地要预先加以处理，以便在尽管存在这样的误差时，也能使第一基板100和第二基板200各自的电极彼此接触。具体地，预先考虑到上述误差，可以使第一基板100和第二基板200中的至少一者具有较大的电极。更优选的是，第一基板100和第二基板200两者均具有较大的电极。因此，若使用第二制造方法，则例如形成于第一基板100或第二基板200的正面上的电极的尺寸(在基板平面方向上的尺寸)大于从第一基板100或第二基板200的内部到正面沿厚度方向延伸的内部电极的尺寸。
另一方面，通过用具有耐热性的导电材料来构成各个焊盘部120和121，则可以使用上述第一制造方法。在第一制造方法中，在形成了包括光电二极管PD、传输晶体管TR等的第一基板100之后，将该第一基板100和第二基板200(半导体层200S)贴合在一起。此时，第二基板200中尚未形成有用于构成像素电路210的能动元件(active element)及配线层等的图案。由于第二基板200是尚未形成有图案的状态，因此，即使第一基板100和第二基板200贴合在一起时的贴合位置存在误差，该贴合误差也不会导致第一基板100的图案和第二基板200的图案之间的位置对准误差。这是因为：第二基板200的图案是在第一基板100和第二基板200贴合在一起之后才形成的。应当注意，当形成第二基板的图案时，例如在用于形成图案的曝光装置中，在把形成于第一基板上的图案作为位置对准的对象的同时来形成图案。由于这个理由，第一基板100和第二基板200之间的贴合位置误差当在第一制造方法中制造摄像装置1时就不会成为问题。由于同样的理由，在第二制造方法中产生的因基板的伸缩而导致的误差当在第一制造方法中制造摄像装置1时也不会成为问题。
在第一制造方法中，在以此方式将第一基板100和第二基板200(半导体层200S)贴合在一起之后，在第二基板200上形成能动元件。此后，形成贯通电极120E和121E以及贯通电极TGV(图6)。为了形成这些贯通电极120E和121E以及TGV，例如，通过从第二基板200上方使用由曝光装置实现的缩小投影曝光来形成贯通电极的图案。由于使用了缩小曝光投影，那么即使第二基板200和曝光装置具有位置对准误差，也能使得该误差大小在第二基板200中至多为上述第二制造方法中的误差大小的几分之一(缩小曝光投影倍率的倒数)。因此，通过使用第一制造方法来得到摄像装置1的构造，形成于第一基板100和第二基板200各者上的元件容易在位置上相互对准，并且能够制造出高质量和高性能的摄像装置。
通过使用这样的第一制造方法而制造出的摄像装置1具有与在第二制造方法中制造出的摄像装置不同的特征。具体地，在第一制造方法中制造出的摄像装置1中，例如，贯通电极120E、121E和TGV各者从第二基板200到第一基板100都具有大致恒定的粗度(在基板平面方向上的尺寸)。可供替代地，在贯通电极120E、121E和TGV各者具有锥形形状的情况下，贯通电极120E、121E和TGV各者都是具有恒定斜度的锥形形状。包括这种贯通电极120E、121E和TGV的摄像装置1易于实现像素541的微细化。
这里，当在第一制造方法中制造摄像装置1时，能动元件是在第一基板100和第二基板200(半导体层200S)贴合在一起之后才形成于第二基板200中。因此，形成能动元件时所需的热处理也会影响到第一基板100。因此，如上所述，优选地，针对设置于第一基板100中的焊盘部120和121而使用了具有高耐热性的导电材料。例如，优选地，针对各个焊盘部120和121都使用了具有比第二基板200的配线层200T中所包含的配线材料的至少一部分的熔点更高的熔点(即，更高的耐热性)的材料。例如，诸如掺杂多晶硅、钨、钛或氮化钛等具有高耐热性的导电材料被用于焊盘部120和121。藉此，能够通过使用上述第一制造方法来制造摄像装置1。
例如，钝化膜122设置得跨及半导体层100S的整个正面，且覆盖焊盘部120和121(图6)。例如，钝化膜122由氮化硅(SiN)膜形成。层间绝缘膜123隔着钝化膜122而覆盖焊盘部120和121。该层间绝缘膜123设置得跨及半导体层100S的整个正面。例如，层间绝缘膜123由氧化硅(SiO)膜形成。接合膜124设置在第一基板100(具体地，配线层100T)和第二基板200之间的接合面上。换句话说，接合膜124与第二基板200相接。该接合膜124设置得跨及第一基板100的整个主面。例如，接合膜124由氮化硅膜或氧化硅膜形成。
例如，光接收透镜401隔着固定电荷膜112及绝缘膜111而与半导体层100S相对着(图6)。例如，各个光接收透镜401分别设置在与像素541A、541B、541C和541D各者的光电二极管PD相对着的位置处。
第二基板200从第一基板100侧开始依次包括半导体层200S和配线层200T。半导体层200S由硅基板形成。半导体层200S设置有跨及厚度方向的阱区域211。例如，阱区域211是p型半导体区域。第二基板200设置有针对每一个像素共用单元539而分别布置着的像素电路210。例如，像素电路210设置在半导体层200S的正面侧(半导体层200S的配线层200T侧)。在摄像装置1中，第二基板200贴合到第一基板100，且第二基板200的背面侧(半导体层200S侧)与第一基板100的正面侧(配线层100T侧)面对着。换句话说，第二基板200与第一基板100以面对背的方式贴合。
图8至图12示意性地示出了第二基板200的平面构造的示例。图8示出了设置在半导体层200S的正面附近的像素电路210的构造。图9示意性地示出了配线层200T(具体地，下文所述的第一配线层W1)以及与配线层200T相接的半导体层200S及第一基板100的各部分的构造。图10至图12分别示出了配线层200T的平面构造的示例。下面参照图8至图12再加上图6来说明第二基板200的构造。图8和图9分别以虚线示出了光电二极管PD的外形(像素分离部117与光电二极管PD之间的边界)，并且以点划线示出了在与用于构成像素电路210的各个晶体管的栅极电极重叠的部分处的半导体层200S与元件分离区域213或绝缘区域212之间的边界。在与放大晶体管AMP的栅极电极重叠的部分中，在沟道宽度方向上的一者处设置有半导体层200S与元件分离区域213之间的边界以及元件分离区域213与绝缘区域212之间的边界。
第二基板200设置有：将半导体层200S分割的绝缘区域212及设置于半导体层200S的在厚度方向上的一部分中的元件分离区域213(图6)。例如，绝缘区域212设置于在H方向上相邻的两个像素电路210之间。与这两个像素电路210连接的两个像素共用单元539的贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3、TGV4)布置在绝缘区域212中(图9)。
绝缘区域212具有与半导体层200S的厚度大致相同的厚度(图6)。半导体层200S被该绝缘区域212分割。贯通电极120E和121E以及贯通电极TGV布置在该绝缘区域212中。例如，绝缘区域212由氧化硅形成。
贯通电极120E和121E设置得在厚度方向上贯穿绝缘区域212。贯通电极120E和121E的上端连接到配线层200T中的配线(下文所述的第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)。这些贯通电极120E和121E设置得贯穿绝缘区域212、接合膜124、层间绝缘膜123和钝化膜122。贯通电极120E和121E的下端连接到焊盘部120和121(图6)。贯通电极120E用于将焊盘部120与像素电路210相互电气连接。换句话说，贯通电极120E将第一基板100的浮动扩散部FD与第二基板200的像素电路210相互电气连接。贯通电极121E用于将焊盘部121与配线层200T的基准电位线VSS相互电气连接。换句话说，贯通电极121E将第一基板100的VSS接点区域118与第二基板200的基准电位线VSS相互电气连接。
贯通电极TGV设置得在厚度方向上贯穿绝缘区域212。贯通电极TGV的上端连接到配线层200T中的配线。该贯通电极TGV设置得贯穿绝缘区域212、接合膜124、层间绝缘膜123、钝化膜122和层间绝缘膜119。贯通电极TGV的下端连接到传输栅极TG(图6)。这种贯通电极TGV用于将像素541A、541B、541C和541D各者的传输栅极TG(传输栅极TG1、TG2、TG3和TG4)与配线层200T的配线(行驱动信号线542的一部分，或具体来说，下文所述的图11中的配线TRG1、TRG2、TRG3和TRG4)相互电气连接。换句话说，贯通电极TGV将第一基板100的传输栅极TG电气连接到第二基板200的配线TRG，并且向传输晶体管TR(传输晶体管TR1、TR2、TR3和TR4)各者传输驱动信号。
绝缘区域212是用于将上述贯通电极120E和121E以及贯通电极TGV与半导体层200S绝缘而设置的区域。贯通电极120E和121E以及贯通电极TGV用于将第一基板100和第二基板200相互电气连接。例如，绝缘区域212设置于在H方向上相邻的两个像素电路210(像素共用单元539)之间，与这两个像素电路210连接的贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)布置在绝缘区域212中。例如，绝缘区域212设置得沿V方向延伸(图8和图9)。这里，将传输栅极TG的水平部分TGb巧妙地布置成使得：与垂直部分TGa的位置相比，贯通电极TGV的在H方向上的位置更靠近贯通电极120E和121E的在H方向上的位置(图7A和图9)。例如，贯通电极TGV布置成在H方向上处于与贯通电极120E和121E的位置大致相同的位置处。藉此，能够在沿V方向延伸的绝缘区域212中一并地设置有贯通电极120E和121E以及贯通电极TGV。作为另一布置示例，也可以想到的是，仅在与垂直部分TGa重叠的区域中设置水平部分TGb。在这种情况下，贯通电极TGV形成在垂直部分TGa的大致正上方。例如，贯通电极TGV布置在各个像素541的在H方向和V方向上的大致中央部分中。此时，贯通电极TGV的在H方向上的位置与贯通电极120E和121E的在H方向上的位置具有很大的偏移。例如，绝缘区域212设置在贯通电极TGV以及贯通电极120E和121E的周围，以将贯通电极TGV以及贯通电极120E和121E与邻近的半导体层200S电气绝缘。当贯通电极TGV的在H方向上的位置与贯通电极120E和121E的在H方向上的位置相距很远的情况下，需要在贯通电极120E、121E和TGV各者的周围独立地设置绝缘区域212。藉此，能够将半导体层200S较细地分割。与此相比，当采取在沿V方向延伸的绝缘区域212中一并地布置有贯通电极120E和121E以及贯通电极TGV的布局时，就能增大半导体层200S的在H方向上的尺寸。藉此，可以确保半导体层200S中有较大的半导体元件形成区域的面积。例如，这使得能够增大放大晶体管AMP的尺寸，并且可以抑制噪声。
如参考图4所说明的，像素共用单元539具有如下的构造：其中，设置于多个像素541各者中的浮动扩散部FD相互之间是电气连接的，并且所述多个像素541共用一个像素电路210。而且，上述浮动扩散部FD之间的电气连接是通过设置于第一基板100中的焊盘部120(图6和图7B)而实现的。设置于第一基板100中的电气连接部(焊盘部120)和设置于第二基板200中的像素电路210经由一个贯通电极120E而相互电气连接。作为另一构造例，还可以想到的是，将浮动扩散部FD之间的电气连接部设置于第二基板200中。在这种情况下，在像素共用单元539中设置有与浮动扩散部FD1、FD2、FD3和FD4各者连接的四个贯通电极。因此，在第二基板200中，贯穿半导体层200S的贯通电极的数量增加了，并且用于使这些贯通电极周围的区域绝缘的绝缘区域212的尺寸变大了。与此相比，通过在第一基板100中设置有焊盘部120的构造(图6和图7B)，可以减少贯通电极的数量并且减小绝缘区域212的尺寸。这可以确保半导体层200S中的半导体元件形成区域的较大面积。例如，这使得放大晶体管AMP能够具有更大的尺寸，并且能够抑制噪声。
元件分离区域213设置在半导体层200S的正面侧。元件分离区域213具有浅沟槽隔离(STI：Shallow Trench Isolation)结构。在该元件分离区域213中，半导体层200S在厚度方向(与第二基板200的主面垂直的方向)上被挖成凹陷，并且该凹陷的部分中填埋有绝缘膜。例如，该绝缘膜由氧化硅形成。元件分离区域213根据像素电路210的布局而在用于构成像素电路210的多个晶体管之间执行元件分离。半导体层200S(具体地，阱区域211)向元件分离区域213的下方(半导体层200S的深部)延伸。
这里，参照图7A、图7B和图8来说明第一基板100中的像素共用单元539的外形(基板平面方向上的外形)与第二基板200中的像素共用单元539的外形之间的不同。
在摄像装置1中，像素共用单元539设置得跨及第一基板100和第二基板200两者。例如，设置于第一基板100中的像素共用单元539的外形和设置于第二基板200中的像素共用单元539的外形互不相同。
在图7A和图7B各者中，以单点划线示出了像素541A、541B、541C和541D各者的外形，并且以粗线示出了像素共用单元539的外形。例如，第一基板100中的像素共用单元539包括：在H方向上相邻布置着的两个像素541(像素541A和541B)以及在V方向上与它们相邻布置着的两个像素541(像素541C和541D)。换句话说，第一基板100中的像素共用单元539包括两行×两列的四个相邻像素541。第一基板100的像素共用单元539具有大致正方形的外形。在像素阵列部540中，这种像素共用单元539在H方向上以2像素节距(2-pixel pitch)(相当于两个像素541的节距)且在V方向上以2像素节距(相当于两个像素541的节距)相邻布置着。
在图8和图9各者中，以单点划线示出了像素541A、541B、541C和541D各者的外形，并且以粗线示出了像素共用单元539的外形。例如，第二基板200的像素共用单元539的外形在H方向上小于第一基板100的像素共用单元539的外形，并且在V方向上大于第一基板100的像素共用单元539的外形。例如，第二基板200的像素共用单元539形成得在H方向上具有相当于一个像素的尺寸(区域)，并且形成得在V方向上具有相当于四个像素的尺寸。换句话说，第二基板200的像素共用单元539形成得具有相当于邻近地布置成一行×四列的像素的尺寸。第二基板200的像素共用单元539具有大致矩形的外形。
例如，在各个像素电路210中，选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG按此顺序在V方向上排列成一条线(图8)。通过如上所述将各个像素电路210的外形设置为大致矩形，就允许在一个方向(图8中为V方向)上将四个晶体管(选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG)排列成一条线。藉此，可以在一个扩散区域(与电源线VDD连接的扩散区域)中共用放大晶体管AMP的漏极和复位晶体管RST的漏极。例如，也可以将各个像素电路210的形成区域设置为大致正方形(参见下文所述的图48)。在这种情况下，沿着一个方向布置着两个晶体管，并且难以在一个扩散区域中共用放大晶体管AMP的漏极和复位晶体管RST的漏极。因此，将像素电路210的形成区域设置为大致矩形形状就易于将四个晶体管邻近地布置着，并且可以减小像素电路210的形成区域的尺寸。换句话说，可以实现像素的微细化。另外，在不需要减小像素电路210的形成区域的尺寸的情况下，可以增大放大晶体管AMP的形成区域的尺寸，因而抑制噪声。
例如，在半导体层200S的正面附近，除了设置有选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG之外，还设置有连接到基准电位线VSS的VSS接点区域218。例如，VSS接点区域218由p型半导体区域形成。VSS接点区域218通过配线层200T的配线及贯通电极121E与第一基板100(半导体层100S)的VSS接点区域118电气连接。例如，该VSS接点区域218设置在隔着元件分离区域213与FD转换增益切换晶体管FDG的源极相邻的位置处(图8)。
接下来，参照图7B和图8，来说明设置于第一基板100中的像素共用单元539和设置于第二基板200中的像素共用单元539之间的位置关系。例如，第一基板100的在V方向上排列着的两个像素共用单元539之中的一个(例如，图7B的纸面上侧)像素共用单元539连接到第二基板200的在H方向上排列着的两个像素共用单元539之中的一个(例如，图8的纸面左侧)像素共用单元539。例如，第一基板100的在V方向上排列着的两个像素共用单元539之中的另一个(例如，图7B的纸面下侧)像素共用单元539连接到第二基板200的在H方向上排列着的两个像素共用单元539之中的另一个(例如，图8的纸面右侧)像素共用单元539。
例如，在第二基板200的在H方向上排列着的两个像素共用单元539中，一个像素共用单元539的内部布局(晶体管的布置等)大致等于使另一个像素共用单元539的内部布局在V方向和H方向上反转而获得的布局。下面说明该布局提供的效果。
在第一基板100的在V方向上排列着的两个像素共用单元539中，各个焊盘部120布置在像素共用单元539的外形的中央部分处。换句话说，各个焊盘部120布置于像素共用单元539的在V方向和H方向上的中央部分处(图7B)。另一方面，如上所述，第二基板200的像素共用单元539具有在V方向上较长的大致矩形的外形。因此，例如与焊盘部120连接的放大晶体管AMP布置在从像素共用单元539的在V方向上的中央向纸面的上侧偏移的位置处。例如，如果第二基板200的在H方向上排列着的两个像素共用单元539具有相同的内部布局，那么一个像素共用单元539的放大晶体管AMP与焊盘部120(例如，图7B的纸面上侧的像素共用单元539的焊盘部120)之间的距离是较短的。然而，另一个像素共用单元539的放大晶体管AMP与焊盘部120(例如，图7B的纸面下侧的像素共用单元539的焊盘部120)之间的距离是较长的。这就增大了在有这种放大晶体管AMP与焊盘部120的连接时所需的配线面积。像素共用单元539的配线布局可能变得复杂。这可能会影响摄像装置1的微细化。
与此对照而言，通过让第二基板200的在H方向上排列着的两个像素共用单元539各自的内部布局彼此至少在V方向上反转，就可以减小这两个像素共用单元539两者的放大晶体管AMP与焊盘部120之间的距离。这比其中让第二基板200的在H方向上排列着的两个像素共用单元539具有相同的内部布局的构造更容易进行摄像装置1的微细化。应当注意，图8示出了第二基板200的多个像素共用单元539各者的平面布局具有左右对称性，但是在包含了后述图9所示的第一配线层W1的布局的情况下就成为左右不对称的。
另外，优选的是，第二基板200的在H方向上排列着的两个像素共用单元539的内部布局彼此在H方向上也是反转的。下面说明其原因。如图9所示，第二基板200的在H方向上排列着的两个像素共用单元539分别连接到第一基板100的焊盘部120和121。例如，焊盘部120和121布置在第二基板200的在H方向上排列着的两个像素共用单元539的在H方向上的中央部分处(在H方向上排列着的两个像素共用单元539之间)。因此，可以通过使第二基板200中的在H方向上排列着的两个像素共用单元539的内部布局额外地在H方向上也相互反转，来减小第二基板200的多个像素共用单元539各者与焊盘部120、121之间的距离。换句话说，这进一步更易于使摄像装置1微细化。
另外，第二基板200的像素共用单元539的外形框线的位置不是必须与第一基板100的像素共用单元539任一者的外形框线的位置相互对齐。例如，第二基板200的在H方向上排列着的两个像素共用单元539之中的一个(例如，图9的纸面左侧)像素共用单元539在V方向上的一侧(例如，图9的纸面上侧)处的外形框线布置在第一基板100的相应像素共用单元539(例如，图7B的纸面上侧)在V方向上的一侧处的外形框线的外侧。另外，第二基板200中的在H方向上排列着的两个像素共用单元539之中的另一个(例如，图9的纸面右侧)像素共用单元539在V方向上的另一侧(例如，图9的纸面下侧)处的外形框线布置在第一基板100的相应像素共用单元539(例如，图7B的纸面下侧)在V方向上的另一者处的外形框线的外侧。通过将第二基板200的像素共用单元539和第一基板100的像素共用单元539如此布置着，就可以减小放大晶体管AMP和焊盘部120之间的距离。这易于实现摄像装置1的微细化。
另外，在第二基板200的多个像素共用单元539之间，彼此的外形框线的位置不必是对齐的。例如，第二基板200的在H方向上排列着的两个像素共用单元539布置成使得V方向上的外形框线的位置是偏移的。这可以减小放大晶体管AMP和焊盘部120之间的距离。这易于实现摄像装置1的微细化。
参照图7B和图9来说明像素阵列部540中的像素共用单元539的重复布置。第一基板100的像素共用单元539在H方向上具有两个像素541的尺寸，并且在V方向上具有两个像素541的尺寸(图7B)。例如，在第一基板100的像素阵列部540中，分别具有与这四个像素541相当的尺寸的这些像素共用单元539在H方向上以2像素节距(相当于两个像素541的节距)且在V方向上以2像素节距(相当于两个像素541的节距)相邻地重复排列着。可供替代地，在第一基板100的像素阵列部540中，可以设置有包括被布置成在V方向上相邻的两个像素共用单元539的一对像素共用单元539。例如，在第一基板100的像素阵列部540中，这些成一对的像素共用单元539在H方向上以2像素节距(相当于两个像素541的节距)且在V方向上以4像素节距(相当于四个像素541的节距)相邻地重复排列着。第二基板200的像素共用单元539在H方向上具有一个像素541的尺寸，并且在V方向上具有四个像素541的尺寸(图9)。例如，在第二基板200的像素阵列部540中，设置有包括两个像素共用单元539的一对像素共用单元539，各像素共用单元539分别具有与这四个像素541相当的尺寸。这些像素共用单元539布置成在H方向上是相邻的并且在V方向上是偏移的。例如，在第二基板200的像素阵列部540中，这些成一对的像素共用单元539在H方向上以2像素节距(相当于两个像素541的节距)且在V方向上以4像素节距(相当于四个像素541的节距)无间隙地相邻地重复排列着。通过这种像素共用单元539的重复布置，可以将像素共用单元539无间隙地布置着。这易于实现摄像装置1的微细化。
例如，放大晶体管AMP可以具有平面构造，但是优选的是，例如，放大晶体管AMP具有诸如鳍型(Fin)等三维构造(例如，Fin-FET(鳍型-场效应晶体管)、三栅极型FET或双栅极型FET)(图6)，在上述三维构造中沟道区域具有凹凸结构。这增加了有效栅极宽度的尺寸，并且可以抑制噪声。例如，选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG均具有平面构造。放大晶体管AMP亦可以具有平面构造。可供替代地，选择晶体管SEL、复位晶体管RST或FD转换增益切换晶体管FDG可以具有三维构造。
例如，图13是作为根据本实施例的摄像装置1的主要部分的示例的如图6中所示出的区域X中的构造的立体图。图14A示出了沿图13所示的I-I线截取的截面构造，并且图14B示出了沿图13所示的II-II线截取的截面构造。例如，半导体层200S设置有如上所述的用于构成像素电路210的四个晶体管(下面，在不需要特别区分它们彼此的情况下，将放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG称为像素晶体管)。另外，半导体层200S设置有将半导体层200S分割成多个区块的绝缘区域212。该绝缘区域212设置有将第一基板100与第二基板200相互电气连接并且在厚度方向上贯穿绝缘区域212的多条贯通配线(贯通电极120E和121E以及贯通电极TGV)。
根据本实施例的半导体层200S在其如下的侧面上以及背面(面S2)上分别设置有调整部220(调整部220A和220B)：在所述侧面处像素晶体管与上述贯通配线相互邻近；并且所述背面(面S2)与设置于第一基板100中的晶体管(例如，传输晶体管TR)相对着。作为示例，图13、图14A和图14B分别示出了选择晶体管SEL和与其邻近布置着的贯通电极TGV。
各个调整部220用于通过增大当偏压施加到与像素晶体管邻近地布置着的贯通配线或设置于第一基板中的晶体管上时所产生的寄生晶体管的阈值电压，来减小像素晶体管的特性变化。
具体地，例如，设置在半导体层200S的侧面上的调整部220A用于例如在偏压施加到贯通电极TGV的情况下提高在与贯通电极TGV邻近布置着的选择晶体管SEL中产生的寄生晶体管的阈值电压并且因而减少漏电流的发生。例如，设置在半导体层200S的背面(面S2)上的调整部220B用于例如在偏压施加到设置于第一基板100中的传输晶体管TR的情况下提高在与该传输晶体管TR相对布置着的选择晶体管SEL中产生的寄生晶体管的阈值电压并且减少漏电流的发生。
图15A示出了在未设置有调整部220A的情况下在向贯通电极TGV未施加偏压的状态(断开状态)和向贯通电极TGV施加偏压的状态(接通状态)下呈现的选择晶体管SEL的特性变化。图15B示出了在设置有调整部220A的情况下(摄像装置1的)在向贯通电极TGV未施加偏压的状态(断开状态)和向贯通电极TGV施加偏压的状态(接通状态)下呈现的选择晶体管SEL的特性变化。
在未设置有调整部220A的情况下，在向贯通电极TGV施加偏压状态(接通状态)下，与断开状态相比，选择晶体管SEL的阈值电压Vth在负方向上偏移。另一方面，在设置有调整部220A的情况下，在断开状态和接通状态下都没有观察到选择晶体管SEL的阈值电压Vth的变化。换句话说，由于在半导体层200S的用于构成与贯通电极TGV邻近地布置着的选择晶体管SEL的沟道的侧面上设置了调整部220A，就能够防止由于施加到贯通电极TGV上的偏压的影响而引起的漏电流的发生。
应当注意，在偏压施加到贯通电极TGV的情况下发生的漏电流是由载流子集中到选择晶体管SEL的栅极附近的半导体层200S处而导致的。因此，图13示出了其中将调整部220A设置在半导体层200S的与贯通电极TGV相对着的侧面的整个面上的示例，但是可以通过将调整部220A至少形成在选择晶体管SEL的栅极跟半导体层200S之间的接触面及其附近处来减少漏电流的发生。
这同样适用于调整部220B。图13示出了其中将调整部220B形成在半导体层200S的整个背面(面S2)上的示例，但是可以通过将调整部220B至少形成在与设置于第一基板100中的晶体管(例如，传输晶体管TR)相对着的区域中来减小施加到该传输晶体管TR上的偏压的影响并且减少漏电流的发生。
例如，调整部220A和220B各者由掺杂有杂质的杂质区域形成。优选的是，由杂质区域形成的各个调整部220A和220B具有与半导体层200S的阱相同的导电类型。例如，可以将调整部220A和220B各者形成为掺杂有作为p型杂质的例如硼(B)的p型半导体区域。另外，例如，p型半导体区域的杂质浓度可以等于或大于在半导体层200S中形成的p阱层(例如p阱层215，并且例如参见图20A)的杂质浓度。例如，调整部220A和220B各者可以通过使用金属氧化物膜来形成。其具体示例包括：氧化铝(Al2O3)膜、氧化铪(HfO2)膜、氧化钇(Y2O3)膜、氧化镧(La2O3)膜等。
应当注意，在本实施例中已经以贯通电极TGV和设置在贯通电极TGV附近的选择晶体管SEL为例进行了说明，但是本技术也适用于其他贯通配线(例如，贯通电极120E和121E)与其他像素晶体管(例如，放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG)邻近布置着的情况。而且，可以获得同样的效果。
例如，可以按如下方式来制造调整部220A和220B。图16A至图16F各者示出了半导体层200S的制造步骤的示例。
首先，如图16A所示，例如通过离子注入而在半导体层200S中形成调整部220B。随后，如图16B所示，例如，在调整部220B上形成氧化硅膜作为接合膜124，然后将接合膜124用作接合面从而贴合到已经另外制作好的第一基板100(层间绝缘膜123)上。
接下来，如图16C所示，根据需要来减薄半导体层200S的厚度。在这种情况下，半导体层200S的厚度被设定为当形成像素电路210时所需的膜厚度。半导体层200S的厚度通常大约为数百纳米。然而，取决于像素电路210的概念，也可以采用完全耗尽(FD：FullyDepletion)型。在这种情况下，半导体层200S的厚度可以在从数个纳米到数个微米的范围内。
随后，如图16D所示，设置贯穿半导体层200S和调整部220B的开口H，并且由此将半导体层200S适当地分离。接下来，如图16E所示，在预定位置形成抗蚀剂膜PR，然后通过离子注入而形成调整部220A。具体地，在半导体层200S上以及在通过开口H露出的接合膜124上，在除了将要形成调整部220A的位置以外的地方将抗蚀剂膜PR图案化，之后，通过离子注入而将例如硼(B)注入到从抗蚀剂膜PR露出的半导体层200S。籍此，在开口H的侧面上形成调整部220A。
随后，如图16F所示，去除抗蚀剂膜PR，并且形成例如氧化硅膜以填充开口H。由此，形成了绝缘区域212。之后，在半导体层200S中形成包括放大晶体管AMP等的像素电路210。这样，制造出了包括调整部220(调整部220A和220B)的摄像装置1。
例如，配线层200T包括钝化膜221、层间绝缘膜222和多条配线(第一配线层Wl、第二配线层W2、第三配线层W3和第四配线层W4)。例如，钝化膜221与半导体层200S的正面相接，并且覆盖半导体层200S的整个正面。该钝化膜221覆盖选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG各者的栅极电极。层间绝缘膜222设置在钝化膜221和第三基板300之间。利用该层间绝缘膜222将多条配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)分离。例如，层间绝缘膜222由氧化硅形成。
例如，配线层200T从半导体层200S侧开始依次设置有第一配线层Wl、第二配线层W2、第三配线层W3、第四配线层W4以及接点部201和202。它们都由层间绝缘膜222相互电气绝缘。层间绝缘膜222中设置有将第一配线层W1、第二配线层W2、第三配线层W3或第四配线层W4与它们各自的下层连接的多个连接部。连接部各者是通过用导电材料填充设置于层间绝缘膜222中的连接孔而获得的部分。例如，层间绝缘膜222中设置有用于将第一配线层W1和半导体层200S的VSS接点区域218连接起来的连接部218V。例如，用于将第二基板200中的元件相互连接的这种连接部的孔径与贯通电极120E和121E以及贯通电极TGV各者的孔径不同。具体地，优选的是，用于将第二基板200中的元件相互连接的连接孔的孔径小于贯通电极120E和121E以及贯通电极TGV各者的孔径。下面说明其原因。设置在配线层200T中的连接部(诸如连接部218V等)的深度小于贯通电极120E和121E以及贯通电极TGV各者的深度。因此，相比于贯通电极120E和121E以及贯通电极TGV来说，用导电材料填充连接孔以得到上述连接部是更容易的。由于连接部具有比贯通电极120E和121E以及贯通电极TGV各者的孔径更小的孔径，因而易于实现摄像装置1的微细化。
例如，第一配线层Wl将贯通电极120E与放大晶体管AMP的栅极及FD转换增益切换晶体管FDG的源极(具体地，到达FD转换增益切换晶体管FDG的源极的连接孔)连接。例如，第一配线层W1将贯通电极121E与连接部218V连接。籍此，将半导体层200S的VSS接点区域218与半导体层100S的VSS接点区域118相互电气连接。
接下来，参考图10至图12来说明配线层200T的平面构造。图10示出了第一配线层W1和第二配线层W2的平面构造的示例。图11示出了第二配线层W2和第三配线层W3的平面构造的示例。图12示出了第三配线层W3和第四配线层W4的平面构造的示例。
例如，第三配线层W3包括在H方向(行方向)上延伸的配线TRG1、TRG2、TRG3、TRG4、SELL、RSTL和FDGL(图11)。这些配线对应于参照图4所说明的多条行驱动信号线542。配线TRG1、TRG2、TRG3和TRG4用于分别向传输栅极TG1、TG2、TG3和TG4传输驱动信号。配线TRG1、TRG2、TRG3和TRG4各者经由第二配线层W2、第一配线层W1及贯通电极120E分别连接到传输栅极TG1、TG2、TG3和TG4。配线SELL、配线RSTL和配线FDGL用于分别向选择晶体管SEL的栅极、复位晶体管RST的栅极和FD转换增益切换晶体管FDG的栅极传输驱动信号。配线SELL、RSTL和FDGL各者经由第二配线层W2、第一配线层W1及连接部分别连接到选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG各者的栅极。
例如，第四配线层W4包括在V方向(列方向)上延伸的电源线VDD、基准电位线VSS和垂直信号线543(图12)。电源线VDD经由第三配线层W3、第二配线层W2、第一配线层W1及连接部连接到放大晶体管AMP的漏极和复位晶体管RST的漏极。基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1及连接部218V连接到VSS接点区域218。另外，基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1、贯通电极121E及焊盘部121连接到第一基板100的VSS接点区域118。垂直信号线543经由第三配线层W3、第二配线层W2、第一配线层W1及连接部连接到选择晶体管SEL的源极(Vout)。
接点部201和202可以设置于在平面图中与像素阵列部540重叠的位置处(例如，图3)，或者可以设置于在像素阵列部540外侧的周边部540B中(例如，图6)。接点部201和202设置在第二基板200的正面(处于配线层200T侧的表面)上。例如，接点部201和202各者由诸如Cu(铜)或Al(铝)等金属形成。接点部201和202从配线层200T的正面(处于第三基板300侧的表面)露出。接点部201和202各者用于将第二基板200和第三基板300相互电气连接并且将第二基板200和第三基板300接合在一起。
图6示出了其中在第二基板200的周边部540B中设置有周边电路的示例。该周边电路可以包括行驱动部520的一部分、或者列信号处理部550的一部分等。另外，如图3所示，也可以在第二基板200的周边部540B中未设置周边电路，而在像素阵列部540附近布置有连接孔部H1和H2。
例如，第三基板300从第二基板200侧开始依次包括配线层300T和半导体层300S。例如，半导体层300S的正面设置在半导体层300S的第二基板200侧。半导体层300S由硅基板形成。半导体层300S的处于正面侧的部分中设置有电路。具体地，例如，半导体层300S的处于正面侧的部分中设置有输入部510A、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510B各者的至少一部分。例如，设置在半导体层300S与第二基板200之间的配线层300T包括层间绝缘膜、由该层间绝缘膜分离的多个配线层、以及接点部301和302。接点部301和302从配线层300T的正面(处于第二基板200侧的表面)露出。接点部301和接点部302分别与第二基板200的接点部201和第二基板200的接点部202接触。接点部301和302各者电气连接到形成于半导体层300S中的电路(例如，输入部510A、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510B中的至少任一者)。例如，接点部301和302各者由诸如Cu(铜)或铝(Al)等金属形成。例如，外部端子TA经由连接孔部H1连接到输入部510A，并且外部端子TB经由连接孔部H2连接到输出部510B。
这里，将会说明摄像装置1的特征。
一般地，摄像装置包括作为主要构成要素的光电二极管和像素电路。这里，当使光电二极管具有较大面积时，作为光电转换的结果而产生的电荷就能增加，于是，可以提高像素信号的信噪比(S/N比，即signal/noise ratio)，并且可以使得摄像装置输出更佳的图像数据(图像信息)。另一方面，当使像素电路中所包括的晶体管(特别是放大晶体管)具有较大尺寸时，像素电路中产生的噪声就会减少，于是，可以提高摄像信号的信噪比，并且可以使得摄像装置输出更佳的图像数据(图像信息)。
然而，在摄像装置中如果在同一半导体基板中设置有光电二极管和像素电路、并且光电二极管在该半导体基板的有限面积中占用较大面积的情况下，那么可以想到像素电路中所包括的晶体管就得具有较小尺寸。另外，在像素电路中所包括的晶体管具有较大尺寸的情况下，可以想到光电二极管就得具有较小的面积。
为了解决上述问题，例如，根据本实施例的摄像装置1使用如下的结构：其中，让多个像素541共用一个像素电路210、并且把被共用的像素电路210布置成与光电二极管PD重叠。籍此，可以在半导体基板的有限面积中实现使光电二极管PD的面积尽量大、并且也使像素电路210中所包括的晶体管的尺寸尽量大。这样，可以提高像素信号的S/N比，并且可以使得摄像装置1输出更佳的图像数据(图像信息)。
在实现了其中让多个像素541共用一个像素电路210、并且把该一个像素电路210布置成与光电二极管PD重叠的结构的情况下，延伸出来有从多个像素541各者的浮动扩散部FD连接到该一个像素电路210的多条配线。为了确保半导体层200S有较大面积用来形成像素电路210，例如，可以形成有将这些延伸出来的多条配线相互连接并将它们总成为一根的连接配线。这同样适用于从VSS接点区域118延伸出来的多条配线，即，可以形成有用于将这些延伸出来的多条配线相互连接并将它们总成为一根的连接配线。
例如，当在形成有像素电路210的半导体层200S中形成用于将从多个像素541各者的浮动扩散部FD延伸出来的多条配线相互连接的连接配线的情况下，可以想到的是，被用来形成像素电路210中所包括的晶体管的面积就得减少。同样地，当在形成有像素电路210的半导体层200S中形成用于将从多个像素541各者的VSS接点区域118延伸出来的多条配线相互连接并将它们总成为一根的连接配线的情况下，可以想到的是，被用来形成像素电路210中所包括的晶体管的面积就得减少。
为了解决上述问题，例如，根据本实施例的摄像装置1可具有如下结构：其中，让多个像素541共用一个像素电路210，并且把被共用的像素电路210布置成与光电二极管PD重叠，而且在第一基板100中设置有用于将上述多个像素541各者的浮动扩散部FD相互连接并将它们总成为一根的连接配线以及用于将上述多个像素541各者所具备的VSS接点区域118相互连接并将它们总成为一根的连接配线。
这里，作为在第一基板100中设置用于将上述多个像素541各者的浮动扩散部FD相互连接并将它们总成为一根的连接配线以及用于将上述多个像素541各者的VSS接点区域118相互连接并将它们总成为一根的连接配线的制造方法，在使用前述第二制造方法的情况下，就可以例如根据第一基板100和第二基板200各者的构造而使用适当工艺来进行制造。由此，可以制造出高质量和高性能的摄像装置。另外，可以利用容易的工艺来形成第一基板100及第二基板200的连接配线。具体地，在使用前述第二制造方法的情况下，在将会成为第一基板100与第二基板200之间的贴合界面的第一基板100的正面和第二基板200的正面上分别设置有连接到浮动扩散部FD的电极和连接到VSS接点区域118的电极。此外，优选地，让形成于这两个基板的正面上的电极的尺寸是较大的，以便当将第一基板100和第二基板200贴合在一起时，即使设置在这两个基板的正面上的电极彼此出现位置偏移的情况下，也能使形成在这两个基板的正面上的电极相互接触。在这种情况下，可以想到的是，想要将这样的电极布置在摄像装置1中所包括的各个像素的有限面积中是有困难的。
例如，为了解决在第一基板100和第二基板200之间的贴合界面上需要较大电极的问题，例如，根据本实施例的摄像装置1能够使用前述第一制造方法作为让多个像素541共用一个像素电路210、并且把被共用的像素电路210布置成与光电二极管PD重叠的制造方法。籍此，形成于第一基板100和第二基板200各者上的元件容易彼此对准，并且因而可以制造出高质量和高性能的摄像装置。进而，可以拥有通过使用该制造方法而制作出来的固有构造。换句话说，可以拥有其中将第一基板100的半导体层100S和配线层100T以及第二基板200的半导体层200S和配线层200T依次层叠而得到的构造。换句话说，可以拥有其中将第一基板100和第二基板200以面对背的方式层叠而成的构造。另外，可以拥有从第二基板200的半导体层200S的正面侧贯穿半导体层200S和第一基板100的配线层100T并且到达第一基板100的半导体层100S的正面的贯通电极120E和121E。
关于通过在第一基板100中设置有用于将上述多个像素541各者的浮动扩散部FD相互连接并将它们总成为一根的连接配线以及用于将上述多个像素541各者的VSS接点区域118相互连接并将它们总成为一根的连接配线而得到的结构，当通过使用前述第一制造方法来将该结构和第二基板200层叠起来并且在第二基板200中形成像素电路210的情况下，在形成像素电路210中所具备的能动元件时所需的热处理可能会影响到已经形成于第一基板100中的上述连接配线。
因此，为了解决在形成上述能动元件时的热处理会影响到上述连接配线的问题，较佳的是，在根据本实施例的摄像装置1中在如下两种连接配线中使用了具有高耐热性的导电材料：用于将上述多个像素541各者的浮动扩散部FD相互连接并将它们总成为一根的连接配线；以及用于将上述多个像素541各者的VSS接点区域118相互连接并将它们总成为一根的连接配线。具体地，作为具有高耐热性的导电材料，可以使用具有比第二基板200的配线层200T中所含的配线材料的至少一部分的熔点更高的熔点的材料。
这样，例如根据本实施例的摄像装置1就包括如下结构：(1)通过将第一基板100和第二基板200以面对背的方式层叠起来而得到的结构(具体地，通过把第一基板100的半导体层100S和配线层100T以及第二基板200的半导体层200S和配线层200T依次层叠起来而得到的结构)；(2)通过设置有从第二基板200的半导体层200S的正面侧贯穿半导体层200S和第一基板100的配线层100T并且到达第一基板100的半导体层100S的正面的贯通电极120E和121E而得到的结构；以及(3)通过使用具有高耐热性的导电材料来形成用于将多个像素541各者的浮动扩散部FD相互连接并将它们总成为一根的连接配线和用于将多个像素541各者的VSS接点区域118相互连接并将它们总成为一根的连接配线而得到的结构。利用这样的结构，就能够允许在第一基板100和第二基板200之间的界面处不具备较大的电极，而在第一基板100中设置用于将多个像素541各者的浮动扩散部FD相互连接并将它们总成为一根的连接配线以及用于将多个像素541各者的VSS接点区域118相互连接并将它们总成为一根的连接配线。
[摄像装置1的操作]
接下来，参照图18和图19来说明摄像装置1的操作。图18和图19向图3添加了箭头。箭头表示各个信号的路径。图18中用箭头示出了从外部输入到摄像装置1的输入信号、电源电位和基准电位的路径。图19中用箭头示出了从摄像装置1输出到外部的像素信号的信号路径。例如，经由输入部510A输入到摄像装置1的输入信号(例如，像素时钟和同步信号)向第三基板300的行驱动部520传输，并且在行驱动部520中产生行驱动信号。该行驱动信号经由接点部301和201传输到第二基板200。此外，该行驱动信号经由配线层200T中的行驱动信号线542到达像素阵列部540的各个像素共用单元539。已经到达第二基板200的像素共用单元539的行驱动信号之中的除传输栅极TG的驱动信号以外的信号被输入到像素电路210，并且对像素电路210中所包括的各个晶体管进行驱动。传输栅极TG的驱动信号经由贯通电极TGV输入到第一基板100的传输栅极TG1、TG2、TG3和TG4，并且对像素541A、541B、541C和541D进行驱动(图18)。另外，从摄像装置1的外部供给到第三基板300的输入部510A(输入端子511)的电源电位及基准电位经由接点部301和201传输到第二基板200，并且经由配线层200T中的配线供给到各个像素共用单元539的像素电路210。基准电位还经由贯通电极121E供给到第一基板100的像素541A、541B、541C和541D各者。另一方面，由第一基板100的像素541A、541B、541C和541D各者进行光电转换而得到的像素信号经由贯通电极120E而针对每一个像素共用单元539传输到第二基板200的像素电路210。基于该像素信号的像素信号从像素电路210经由垂直信号线543以及接点部202和302传输到第三基板300。该像素信号在由第三基板300的列信号处理部550和图像信号处理部560进行处理之后，经由输出部510B输出到外部。
[效果]
在本实施例中，在半导体层200S的侧面及底面上分别设置有调整部220A和220B，在该半导体层200S中构成有与贯通配线(例如，贯通电极120E和121E和贯通电极TGV)、及设置于第一基板100中的晶体管(例如，传输晶体管TR)等邻近地布置着的像素晶体管(例如，放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD转换增益切换晶体管FDG)。籍此，例如能够减小来自贯通电极TGV及传输晶体管TR的电场针对邻近布置着的像素晶体管的影响，因而能够抑制晶体管特性的变化。
在具有通过把包括多个传感器像素的半导体基板和包括用于处理由各个传感器像素获得的信号的信号处理电路的半导体基板层叠起来而得到的三维构造的摄像装置中，如果形成于上层半导体基板中的晶体管的沟道部分与相邻的贯通配线(TCS)的距离被布置成较近(例如，0.25μm以下)，那么在这种情况下，就会担心：因向TCS施加偏压故而可能在晶体管的沟道中产生寄生电流路径，并且可能导致晶体管特性劣化。具体地，如图15A所示，阈值电压Vth在负方向上偏移。
为了减小阈值电压Vth的偏移，需要充分地确保贯通配线(TCS)与晶体管之间的距离。作为一个示例，需要使贯通配线(TCS)与晶体管分开大约100nm至250nm的距离。这就成为了对像素单元设计(例如，单元尺寸为1μm以下)的设计制约。如上所述，在确保贯通配线(TCS)与晶体管之间的距离的情况下，例如，若将单元尺寸设为0.7μm，那么在形成像素电路时能够使用的半导体基板的面积减少至大约一半。
与此对照而言，在根据本实施例的摄像装置1中，例如在将贯通电极TGS布置于选择晶体管SEL附近的情况下，在半导体层200S的用于构成选择晶体管SEL的沟道的侧面上形成有调整部220A。另外，例如在将传输晶体管TR布置在例如选择晶体管SEL附近的第一基板100中的情况下，在半导体层200S的背面(面S2)上形成有调整部220B。例如，调整部220A和220B各者由p型半导体区域或金属氧化物膜形成。籍此，能够减小在偏压施加到贯通电极TGS及传输晶体管TR的情况下对选择晶体管SEL的影响。具体地，能够使在偏压施加到贯通电极TGS及传输晶体管TR的情况下所产生的寄生晶体管的阈值电压Vth变大，并且能够减少漏电流的发生。
如上所述，在本实施例中，在半导体层200S的用于构成与沿厚度方向贯穿绝缘区域212的贯通配线(例如，贯通电极TGS)、及设置于第一基板100中的晶体管(例如，传输晶体管TR)等邻近布置着的像素晶体管(例如，选择晶体管SEL)的沟道的侧面以及在半导体层200S的背面(面S2)上，分别设置有调整部220A和220B，由此减小在偏压施加到上述元件的情况下对邻近的晶体管的影响。籍此，能够减小诸如用于构成像素电路210的晶体管中的漏电流的发生之类的晶体管特性降低。于是，能够提高图像质量。另外，能够提高可靠性。
另外，在本实施例中，如上所述，不需要为了减小来自邻近布置着的贯通配线(TCS)的影响而确保各个贯通电极120E、121E以及贯通电极TGS与像素晶体管(例如，放大晶体管AMP、复位晶体管RST、选择晶体管SEL及FD转换增益切换晶体管FDG)之间的距离。籍此，能够提高像素单元设计中的面积效率。
在本实施例中，像素541A、541B、541C、541D(像素共用单元539)与像素电路210设置于互不相同的基板(第一基板100和第二基板200)中。与将像素541A、541B、541C、541D及像素电路210形成在同一基板中的情况相比，这可以扩大像素541A、541B、541C、541D以及像素电路210的面积。结果，就能够使通过光电转换而获得的像素信号的量增大，并且能够降低像素电路210的晶体管噪声。籍此，能够提高像素信号的信噪比，并且摄像装置1能够输出更佳的像素数据(图像信息)。另外，能够实现摄像装置1的微细化(换言之，能够使像素尺寸缩小并且能够使摄像装置1小型化)。通过像素尺寸的缩小，摄像装置1就能够使每单位面积的像素数量增加，并且能够输出具有高图像质量的图像。
另外，在摄像装置1中，第一基板100和第二基板200通过设置于绝缘区域212中的贯通电极120E及121E相互电气连接。例如，也可以考虑将第一基板100和第二基板200通过焊盘电极彼此接合的方式而相互连接的方法、以及将第一基板100和第二基板200利用贯穿半导体层的贯通配线(例如，硅贯穿通路(TSV：Thorough Si Via))而相互连接的方法。与这些方法相比，通过在绝缘区域212中设置有贯通电极120E和121E，就可以减小使第一基板100和第二基板200相互连接时所需的面积。藉此，能够缩小像素尺寸，并且因此可使摄像装置1的尺寸更小型化。另外，每个像素的面积变得更微细化。这使得可以进一步提高分辨率。在不需要使芯片尺寸小型化的情况下，可以扩大像素541A、541B、541C和541D以及像素电路210的形成区域的尺寸。结果，就能够使得通过光电转换而获得的像素信号的量增大，并且能够降低像素电路210中所包括的晶体管的噪声。藉此，能够提高像素信号的信噪比，并且能够使得摄像装置1输出更佳的像素数据(图像信息)。
另外，在摄像装置1中，像素电路210与列信号处理部550及图像信号处理部560设置于互不相同的基板(第二基板200和第三基板300)中。与将像素电路210和列信号处理部550及图像信号处理部560形成在同一基板中的情况相比，可以扩大像素电路210的面积以及列信号处理部550和图像信号处理部560的面积。藉此，能够减小在列信号处理部550中产生的噪声，并且能够在图像信号处理部560中搭载更高性能的图像处理电路。因此，可以提高像素信号的信噪比，并且可以使得摄像装置1输出更佳的像素数据(图像信息)。
另外，在摄像装置1中，像素阵列部540设置于第一基板100和第二基板200中，并且列信号处理部550及图像信号处理部560设置于第三基板300中。另外，将第二基板200与第三基板300相互连接的接点部201、202、301和302形成在像素阵列部540上方。这使得接点部201、202、301和302的布局能够不受像素阵列中所包括的各种配线的干扰而自由布局。藉此，在将第二基板200和第三基板300相互电气连接时能够使用接点部201、202、301和302。由于接点部201、202、301和302的使用，例如列信号处理部550和图像信号处理部560的布局自由度就提高了。藉此，能够减小列信号处理部550中产生的噪声，并且能够在图像信号处理部560中搭载更高性能的图像处理电路。因此，可以提高像素信号的信噪比，并且可以使摄像装置1输出更佳的像素数据(图像信息)。
另外，在摄像装置1中，像素分离部117贯穿半导体层100S。于是，即使在因每个像素的面积微细化而使得相邻像素(像素541A、541B、541C和541D)具有更近的距离的情况下，也能够抑制像素541A、541B、541C和541D之间的混色。藉此，可以提高像素信号的信噪比，并且使得摄像装置1输出更佳的像素数据(图像信息)。
另外，在摄像装置1中，针对每一个像素共用单元539来分别设置有像素电路210。与针对像素541A、541B、541C和541D各者来设置有像素电路210的情况相比，这可以使像素电路210中所包括的晶体管(放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD转换增益切换晶体管FDG)的形成区域的尺寸变大。例如，通过让放大晶体管AMP的形成区域的尺寸变大，就可以抑制噪声。藉此，可以提高像素信号的信噪比，并且可以使得摄像装置1输出更佳的像素数据(图像信息)。
此外，在摄像装置1中，第一基板100中设置有用于将四个像素(像素541A、541B、541C和541D)的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)相互电气连接的焊盘部120。与将这种焊盘部120设置于第二基板200中的情况相比，这可以减少用于将第一基板100和第二基板200连接起来的贯通电极(贯通电极120E)的数量。因此，可以使绝缘区域212变小，并且可以确保像素电路210中所包括的晶体管的形成区域(半导体层200S)有充分的大小。藉此，可以降低像素电路210中所包括的晶体管的噪声并且提高像素信号的信噪比，并且可以使得摄像装置1输出更佳的像素数据(图像信息)。
另外，在本实施例中，关于第二基板200已经说明了其中把像素电路210中所包括的放大晶体管AMP、复位晶体管RST和选择晶体管SEL形成在一个半导体层200S中的示例。然而，也可以将至少一个晶体管形成在半导体层200S-1中，并且可以将剩余的晶体管形成在与半导体层100S及半导体层200S-1不同的半导体层200S-2中。尽管未图示半导体层200S-2，但是例如可以将绝缘层、连接部和连接配线形成在半导体层200S-1(相当于半导体层200S)上，进而将半导体层200S-2层叠。该新的半导体层200S-2可以层叠在层间绝缘膜123的与层叠于半导体层100S上的表面为相反侧的表面上，并且由此可以形成所需的晶体管。作为示例，可以在半导体层200S-1中形成放大晶体管AMP，并且可以在半导体层200S-2中形成复位晶体管RST和/或选择晶体管SEL。
另外，可以设置有多个新的半导体层，并且在它们各者中可以分别设置有像素电路210的所需晶体管。作为一个示例，可以在半导体层200S-1中形成放大晶体管AMP。而且，在将绝缘层、连接部和连接配线层叠到半导体层200S上并且此后进一步再层叠有半导体层200S-2的情况下，可以在半导体层200S-2中形成复位晶体管RST。此外，在将绝缘层、连接部和连接配线层叠到半导体层200S-2上并且此后进一步再层叠有半导体层200S-3的情况下，可以在半导体层200S-3中形成选择晶体管SEL。形成于半导体层200S-1、200S-2和200S-3各者中的晶体管可以是像素电路210中所包括的晶体管中的任一者。
这样，通过在第二基板200中设置有多个半导体层的构造，就可以使得一个像素电路210在半导体层200S中占据的面积变小。只要可以使各个像素电路210的面积变小或可以使各个晶体管微细化，就能减小芯片的面积。另外，可以扩大像素电路210中可能具备的放大晶体管、复位晶体管和选择晶体管之中的所需晶体管的面积。特别地，通过扩大放大晶体管的面积，能够期望达到噪声减小的效果。
应当注意，即使在如上所述将像素电路210分开形成于多个半导体层(例如，半导体层200S-1、200S-2和200S-3)中的情况下，如果将贯通电极(例如，贯通电极TGS)布置在设置于各个半导体层中的像素晶体管附近，那么也可以在半导体层的用于构成上述像素晶体管的沟道的侧面及半导体层的背面上分别设置有调整部220A和220B。
下面将会说明第二和第三实施例以及变形例1至8。下面，对于与上述第一实施例的构成要素类似的构成要素，将会赋予相同的附图标记，并且适当省略其说明。
<2.变形例1>
图20A示意性地示出了在根据上述第一实施例的变形例(变形例1)的摄像装置(摄像装置1A)的主要部分，即第一基板100和第二基板200中，经过贯通配线而截取的电气连接部及其附近区域的截面构造。图20B示意性地示出了沿与图20A的截面不同的截面截取的摄像装置1A的构造。图21示意性地示出了摄像装置1A的第二基板200的在水平方向上的平面构造的示例。应当注意，图20A示出了沿图21所示的III-III线截取的截面，并且图20B示出了沿图21所示的IV-IV线截取的截面。根据本变形例的摄像装置1A是通过在半导体层200S的形成有例如具有STI结构的元件分离区域213的侧面上设置调整部220A来获得的。
例如，根据本变形例的调整部220A可以是通过将诸如放大晶体管AMP和复位晶体管RST等像素晶体管的栅极作为掩模而进行离子注入来形成的。因此，例如，如图21所示，调整部220A以包围半导体层200S的方式连续地设置着。
另外，例如，根据本变形例的调整部220A电气连接到接地(GND)电极，并且在半导体层200S内与形成于半导体层200S中的p阱层215相接。籍此，可以减少在偏压施加到形成于第一基板100中的晶体管(例如，传输晶体管TR)的情况下对像素晶体管的影响。
例如，可以按如下方式来制造出根据本变形例的摄像装置1A。图22A和图22B各者示出了调整部220A的制造步骤的示例。
首先，如上述第一实施例中所述，贴合到第一基板100的半导体层200S被分割从而形成绝缘区域212和元件分离区域213。随后，如图22A所示，在半导体层200S的正面(面S1)上形成像素晶体管的栅极210G，并且以该栅极210G作为掩模进行离子注入。籍此，如图22B所示，通过自对准而在平面图中在栅极210G的两端处形成调整部220A。
另外，例如，也可以如下方式来制造出根据本变形例的摄像装置1A。图23A至图23C各者示出了调整部220A的制造步骤的另一示例。
首先，如上述第一实施例中所述，贴合到第一基板100的半导体层200S被分割从而形成绝缘区域212和元件分离区域213。随后，如图23A所示，在半导体层200S、绝缘区域212和元件分离区域213上形成要成为栅极210G的导电膜210X，然后，例如，如图23B所示，在该导电膜210X上形成经过图案化处理的抗蚀剂膜PR1。
接下来，如图23C所示，例如，对导电膜210X进行了蚀刻，然后，以导电膜210X及导电膜210X上的抗蚀剂膜PR1作为掩模进行了离子注入。籍此，如图23D所示，通过自对准而在平面图中在栅极210G的两端处形成了调整部220A。
随后，例如，在去除了抗蚀剂膜PR1之后，如图23E所示，在导电膜210X上形成与各个像素晶体管的栅极210G相应的抗蚀剂膜PR2。例如，通过蚀刻来对导电膜210X进行图案化处理，以形成栅极210G。
如上所述，以用于构成栅极210G的导电膜210X及抗蚀剂膜PR作为掩膜来形成调整部220A，籍此，可以容易地调整离子注入的深度。
这样，在本变形例中，以设置于半导体层200S中的像素晶体管(例如，放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD转换增益切换晶体管FDG)的栅极210G作为掩模，通过进行离子注入来形成调整部220A。于是，除了具有上述第一实施例的效果之外，例如，还能够在栅极210G与元件分离区域213之间的狭窄范围中局部地形成调整部220A。
<3.第二实施例>
图24示意性地示出了在根据本发明的第二实施例的摄像装置(摄像装置2)的主要部分，即第一基板100和第二基板200中，经过贯通配线而截取的电气连接部的截面构造的示例。图25示意性地示出了图24所示的选择晶体管SEL的平面形状。图26示意性地示出了根据本发明的第二实施例的摄像装置2的截面构造的另一示例。应当注意，图24和图26各者都示出了沿图25所示的V-V线截取的摄像装置2的截面。在根据本实施例的摄像装置2中，将与贯通配线(例如，贯通电极TGV)邻近地布置着的像素晶体管(例如，选择晶体管SEL)的栅极210G的位于贯通配线侧的端部、或者该栅极210G的相对两个端部埋入到设置于该像素晶体管周围的绝缘膜(例如，元件分离区域213)中。该贯通配线(例如，贯通电极TGV)将第一基板100和第二基板200相互电气连接。
栅极210G的截面形状，例如，栅极210G的与半导体层200S的正面(表Sl)相对着的宽度(W)及栅极210G的埋入在元件分离区域213中的端部(埋入部210B)的高度(H)，也可以例如以贯穿半导体层200S的方式延伸到半导体层200S的背面。具体地，作为栅极210G的截面形状，可以根据像素晶体管的构造而采用下列所述的模式。
例如，在像素晶体管采取平面构造的情况下，一般地为了调整阈值电压Vth，在多数情况下是在半导体层200S中的相应位置处形成沟道注入(n-或p-)(有源区域214)和p阱注入(p阱层215)。在这种情况下，例如，如图27所示，优选的是，栅极210G的截面形状符合宽度(W)>高度(H)。在上述构造中，优选地，埋入部210B的底面被形成得处于沟道注入(n-或p-)及p阱的注入峰位置(Rp)下方。籍此，能够使沟道(电流路径或电子通道)成为被栅极210G包围的部分，并且使栅极210G成为屏蔽体。因此，减小了施加到贯通电极TGV上的偏压的影响。另外，如图28所示，栅极210G的截面形状也可以符合宽度(W)≤高度(H)。
例如，如图29所示，在p阱层215上形成有非掺杂层216的情况下，优选的是，栅极210G的截面形状符合例如宽度(W)≤高度(H)。在上述构造中，优选地，埋入部210B的底面被形成得处于非掺杂层216的底面及p阱的注入峰位置(Rp)上方。籍此，能够改善跨导gm和噪声特性。应当注意，在埋入部210B的底面下方也可以不存在p阱层215。另外，如图30所示，栅极210G的截面形状可以符合宽度(W)>高度(H)。
例如，图24所示的摄像装置2可以按下面的方式来制造。图31A至图31F各者示出了根据本实施例的像素晶体管(例如，选择晶体管SEL)和贯通配线的制造步骤的示例。
首先，半导体层200S隔着接合膜124贴合到第一基板100(层间绝缘膜123)上，并且根据需要来减薄半导体层200S的厚度。之后，如图31A所示，将半导体层200S分割以形成绝缘区域212和元件分离区域213。随后，在半导体层200S中形成p阱层215，然后进行沟道注入以形成有源区域214。
随后，如图31B所示，在半导体层200S、绝缘区域212和元件分离区域213上将抗蚀剂膜PR图案化，然后，例如，利用氢氟酸通过湿法蚀刻而去除在沟道注入时所使用的注入透过膜(例如，未图示的氧化硅膜)。同时，还去除元件分离区域213的从抗蚀剂膜PR伸出来的一部分，从而形成开口213H。
接下来，去除抗蚀剂膜PR，然后，如图31C所示，例如利用热氧化来使由于去除了注入透过膜和元件分离区域213而露出的半导体层200S的正面(面S1)及开口213H内的侧面氧化，从而形成绝缘膜223。。
随后，如图31D所示，例如利用化学气相生长法(Chemical Vapor Deposition：CVD)以填充开口213H的方式在绝缘区域212、元件分离区域213和绝缘膜223上形成要成为栅极210G的多晶硅(Poly Si)膜。接下来，如图31E所示，在多晶硅(Poly Si)上将抗蚀剂膜PR图案化，并且进行蚀刻。籍此，形成了其一个端部埋入在元件分离区域213中的栅极210G。
随后，如图31F所示，例如，利用CVD在绝缘区域212、元件分离区域213和栅极210G上形成钝化膜221和层间绝缘膜222，然后，例如通过化学机械研磨(Chemical MechanicalPolishing：CMP)使层间绝缘膜222的正面平坦化。之后，在层间绝缘膜222上的预定位置处形成例如到达半导体层100S的贯穿孔，并且例如用钨(W)填充该贯穿孔。这样，就形成了贯通配线(例如，图24所示的贯通电极TGV)。
例如，图26所示的摄像装置2也可以按下面方式来制造。图32A至图32E各者示出了根据本实施例的像素晶体管(例如，选择晶体管SEL)和贯通配线的制造步骤的示例。
首先，如同上述的摄像装置2的制造方法，在半导体层200S中形成p阱层215，然后进行沟道注入以形成有源区域214。随后，如图32A所示，在半导体层200S、绝缘区域212、元件分离区域213上将抗蚀剂膜PR图案化，然后，例如利用氢氟酸通过湿法蚀刻而去除在沟道注入时所使用的注入透过膜(例如，未图示的氧化硅膜)以及元件分离区域213的从抗蚀剂膜PR伸出来的一部分。
接下来，去除抗蚀剂膜PR，然后，如图32B所示，例如利用热氧化来使由于去除了注入透过膜和元件分离区域213而露出的半导体层200S的正面(面S1)及开口213H内的侧面氧化，从而形成绝缘膜223。。
随后，如图32C所示，例如，通过CVD以填充开口213H的方式在绝缘区域212、元件分离区域213和绝缘膜223上形成要成为栅极210G的多晶硅(Poly Si)膜。之后，例如，通过使用磷(P)、砷(As)或硼(B)以1×1015cm-2至5×1015cm-2的掺杂量进行沟道注入，使多晶硅(Poly Si)为n型或p型，由此形成栅极210G。接下来，如图32D所示，在多晶硅(Poly Si)上将抗蚀剂膜PR图案化，并且进行蚀刻。籍此，形成了其两个端部埋入在元件分离区域213中的栅极210G。
随后，如图32E所示，例如，通过CVD在绝缘区域212、元件分离区域213及栅极210G上形成钝化膜221和层间绝缘膜222，然后例如，通过CMP使层间绝缘膜222的正面平坦化。之后，例如，在层间绝缘膜222上的预定位置处形成到达半导体层100S的贯穿孔，并且例如用钨(W)填充该贯穿孔。籍此，形成了贯通配线(例如，图26所示的贯通电极TGV)。
例如，图26所示的摄像装置2还可以按下面说明的方式来制造。图33A至图33F各者示出了根据本实施例的像素晶体管(例如，选择晶体管SEL)和贯通配线的制造步骤的另一示例。
首先，如同上述的摄像装置2的制造方法，在半导体层200S中形成p阱层215，然后，如图33A所示，进行沟道注入以形成有源区域214。随后，如图33B所示，例如，利用氢氟酸通过湿法蚀刻而去除在沟道注入时所使用的注入透过膜(例如，未图示的氧化硅膜)以及元件分离区域213和绝缘区域212直至预定深度。
接下来，如图33C所示，例如，利用热氧化来使由于去除了注入透过膜和元件分离区域213而露出的半导体层200S的正面(面S1)以及由于湿法蚀刻而露出的半导体层200S的侧面氧化，从而形成绝缘膜223。
随后，如图33D所示，例如，通过CVD在绝缘区域212、元件分离区域213和绝缘膜223上形成要成为栅极210G的多晶硅(Poly Si)膜。接下来，如图33E所示，在多晶硅(Poly Si)上将抗蚀剂膜PR图案化，并且进行蚀刻。藉此，形成了其两个端部埋入在元件分离区域213中的栅极210G。
随后，如图33F所示，例如，通过CVD在绝缘区域212、元件分离区域213和栅极210G上形成钝化膜221及层间绝缘膜222，然后，例如通过CMP使层间绝缘膜222的正面平坦化。之后，例如，在层间绝缘膜222上的预定位置处形成到达半导体层100S的贯穿孔，并且例如，用钨(W)填充该贯穿孔。藉此，形成了贯通配线(例如，图26所示的贯通电极TGV)。
如上所述，在本实施例中，将与贯通配线(例如，贯通电极120E和121E以及贯通电极TGV)邻近地布置着的像素晶体管(例如，放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD转换增益切换晶体管FDG)的栅极210G的与该贯通配线相邻的端部或者该栅极210G的两个端部(即，与贯通配线相邻的端部以及与这个端部相对着的端部)埋入在设置于该像素晶体管周围的绝缘膜(例如，元件分离区域213)中。籍此，例如，能够减小来自诸如贯通电极TGV等贯通配线的电场的影响，并且能够抑制像素晶体管的晶体管特性的变化。
如上所述，在具有通过把包括多个传感器像素的半导体基板和包括用于处理由各个传感器像素获得的信号的信号处理电路的半导体基板层叠起来而得到的三维构造的摄像装置中，形成于上层半导体基板中的晶体管可能因为对贯通配线施加偏压而会产生漏电流。
该漏电流的产生原因是：与贯通配线邻近的半导体基板的侧壁的正面进入反转状态，从而形成电流泄漏路径。由上述原因导致的漏电流的产生在用于构成信号处理电路的晶体管(像素晶体管)之中的一般被构造为具有较大掺杂量的耗尽型晶体管的选择晶体管SEL等中是很显著的。
与此对照而言，在根据本实施例的摄像装置2中，例如，与贯通电极TGV邻近地布置着的例如选择晶体管SEL采用了大致Fin型晶体管结构，即，通过把栅极210G的与贯通电极TGV相邻的端部或该栅极210G的两个端部(包括与贯通电极TGV相邻的端部以及与该栅极端部相对着的端部)埋入在元件分离中区域213中而得到的结构。藉此，能够减小在偏压施加到贯通电极TGV时对选择晶体管SEL的影响，并且能够减少诸如漏电流的发生等晶体管特性劣化。因此，能够提高图像质量。另外，还能够提高可靠性。
另外，为了减小当向贯通配线施加偏压时所造成的对邻近地布置着的像素晶体管的影响，例如还可以通过如下方式来实现：在像素晶体管的有源区域中，例如如图34所示地例如在半导体层200S的与贯通电极TGV相对着的侧面上，如同上述第一实施例那样例如形成有p型半导体区域(调整部220A)。然而，由于形成有该p型半导体区域，那么有源区域的宽度(沟道宽度(W))会相应地变窄。因此，在考虑晶体管的沟道宽度(W)/沟道长度(L)的设计时，可能就会担心由此引起的晶体管尺寸的变大。
与此对照而言，在本实施例中，将栅极210G的端部埋入在诸如元件分离区域213等在半导体层200S周围形成的绝缘膜中。藉此，不必改变占用的面积尺寸，就能够减小在偏压施加到邻近的贯通配线时对像素晶体管的影响。因此，能够提高像素单元设计中的面积效率。
应当注意，即使如上述第一实施例中所述那样，在像素电路210分开形成于多个半导体层(例如，半导体层200S-1、200S-2和200S-3)的情况下，也可以将各个像素晶体管的栅极的端部埋入在形成于各个半导体层周围的绝缘膜(元件分离区域)中。藉此，能够进一步提高像素单元设计中的面积效率。
<4.第三实施例>
图35是示意性地示出例如作为根据本发明的第三实施例的摄像装置1的主要部分的贯通配线(例如，贯通电极TGV)跟与该贯通电极TGV邻近地布置着的像素晶体管的栅极210G之间的位置关系的示例的平面图。图36示意性地示出了沿图35所示的VI-VI线截取的摄像装置1的截面构造。例如，如图35所示，沿厚度方向贯穿绝缘区域212并且用于将第一基板100和第二基板200相互电气连接的贯通配线(例如，贯通电极120E和121E以及贯通电极TGV)被布置成使得：在平面图中，该贯通配线的中心线B具有与中心线A的位置不同的位置。所述中心线A沿延伸方向均等地分割像素晶体管的栅极210G。所述中心线B均等地分割贯通电极TGV。下面将会详细说明贯通配线(例如，贯通电极TGV)跟与贯通电极TGV邻近地布置着的像素晶体管的栅极210G之间的位置关系。
图37是示意性地示出了本实施例中的贯通电极TGV和像素晶体管的栅极210G之间的位置关系的另一示例的平面图。图38示意性地示出了沿图37所示的VII-VII线截取的摄像装置1的截面构造。图39示出了在贯通配线的中心线(例如，贯通电极TGV的中心线B)和像素晶体管的栅极210G的中心线A相互重合的情况下，贯通电极TGV和栅极210G之间的距离与像素晶体管的阈值电压ΔVth之间的关系。图40示出了在栅极长度为500nm、并且贯通电极TGV距栅极210G的直接距离为100nm的情况下，贯通电极TGV的中心线B的相对于栅极210G的中心线A的偏移量和像素晶体管的阈值电压ΔVth之间的关系。
如图39所示，例如，在偏压施加到贯通电极TGV时所带来的对邻近地布置着的像素晶体管的影响可以通过使贯通电极TGV的中心线B相对于像素晶体管的栅极210G的中心线A而偏移的方式来减小。
然而，如图40所示，根据贯通电极TGV的中心线B相对于栅极210G的中心线A是在像素晶体管的源极210S侧的方向上还是像素晶体管的漏极210D侧的方向上偏移，其效果大不相同。
例如，当贯通电极TGV的中心线B在栅极210G的位于延伸方向上的中心与栅极210G的位于源极210S侧的端面之间偏移时，像素晶体管的阈值电压ΔVth小于当栅极210G的中心线A和贯通电极TGV的中心线B相互重合的情况下的阈值电压ΔVth。另一方面，当贯通电极TGV的中心线B在栅极210G的位于延伸方向上的中心与栅极210G的位于漏极210D侧的端面之间偏移时，像素晶体管的阈值电压ΔVth大于当栅极210G的中心线A和贯通电极TGV的中心线B相互重合的情况下的阈值电压ΔVth。
换句话说，优选的是，要使贯通电极TGV偏移得能够减小电场针对邻近地布置着的像素晶体管的影响。具体地，优选的是，要使贯通电极TGV偏移得能够减小电场针对邻近地布置着的像素晶体管的沟道的影响。例如，如图41所示，像素晶体管周围被划分为五个区域，并且通过将贯通电极TGV布置在除区域X1以外的区域X2、X3、X4、X5中，来减小电场针对该像素晶体管的沟道的影响。此外，在区域X2、X3、X4和X5之中，区域X3比区域X2更优选，区域X4比区域X3更优选，并且在像素晶体管的源极210S或漏极210D的延长线上的区域X5是最优选的。
根据如上所述，在用于构成第二基板200中的像素电路210的像素晶体管和用于将第一基板100和第二基板200相互电气连接的贯通配线中，优选地将贯通配线布局得能够减小电场针对邻近地布置着的像素晶体管的影响，具体地，优选地将贯通配线布局得远离像素晶体管的沟道。
作为一个示例，在下文所述的图49所示的布局中，例如，优选地使贯通电极TGV3偏移成更靠近选择晶体管SEL的漏极侧。例如，在选择晶体管SEL中在半导体层200S的与贯通电极TGV3邻近的侧面上形成有浓度为1015cm-3以上且1017cm-3以下的杂质区域(例如，调整部220A)的情况下，优选地以如下的方式进行布局：使贯通电极TGV3的中心线B相对于选择晶体管SEL的栅极的中心线A的最短距离为100nm以上。另外，优选地以如下的方式进行布局：确保选择晶体管SEL的栅极端和贯通电极TGV3之间的最短距离为250nm以上。藉此，能够减小在偏压施加到贯通电极TGV3时对选择晶体管SEL的影响。此外，通过将贯通电极TGV3布置到选择晶体管SEL的源极和漏极的延长线上，构成源极或漏极的n型扩散区域就会成为屏障，从而能够基本上忽略在偏压施加到贯通电极TGV3时对选择晶体管SEL的影响。
如上所述，在本实施例中，使沿厚度方向贯穿绝缘区域212且用于将第一基板100和第二基板200相互电气连接的贯通配线(例如，贯通电极120E和121E以及贯通电极TGV)在位置上偏移，以便减小针对邻近地布置着的像素晶体管的沟道的电场，或具体地说，以便减小电场针对邻近地布置着的像素晶体管的沟道的影响。具体地，以如下方式进行布置：在平面图中，让均等地分割贯通电极TGV的中心线B处于与沿延伸方向均等地分割像素晶体管的栅极210G的中心线A的位置不同的位置处。籍此，能够减小在偏压施加到贯通配线时针对邻近地布置着的像素晶体管的影响，并且能够防止晶体管特性的变化。于是，能够提高图像质量。另外，能够提高可靠性。
应当注意，即使如上述第一实施例中所述，在像素电路210分开形成于多个半导体层(例如，半导体层200S-1、200S-2和200S-3)中的情况下，也可以让上述贯通配线的位置是偏移的，从而减小电场针对设置于各个半导体层中的像素晶体管的沟道的影响。
应当注意，在本实施例中已经以像素晶体管是NMOS的情况为例进行了说明，但是本技术也适用于像素晶体管是PMOS的情况。也可以获得类似的效果。
<5.变形例2>
图42至图46各者示出了根据前述实施例的摄像装置1的平面构造的变形例。图42示意性地示出了第二基板200的半导体层200S的正面附近的平面构造，并且对应于前述实施例中所说明的图8。图43示意性地示出了第一配线层W1以及与第一配线层W1连接的半导体层200S和第一基板100的各部分的构造，并且对应于前述实施例中所说明的图9。图44示出了第一配线层W1和第二配线层W2的平面构造的示例，并且对应于前述实施例中所说明的图10。图45示出了第二配线层W2和第三配线层W3的平面构造的示例，并且对应于前述实施例中所说明的图11。图46示出了第三配线层W3和第四配线层W4的平面构造的示例，并且对应于前述实施例中所说明的图12。
在本变形例中，如图43所示，第二基板200的在H方向上排列着的两个像素共用单元539之中的一个(例如，该图的纸面右侧)像素共用单元539的内部布局具有通过让另一个(例如，该图的纸面左侧)像素共用单元539的内部布局仅在H方向上反转而得到的构造。另外，一个像素共用单元539的外形框线和另一个像素共用单元539的外形框线这二者在V方向上的偏移比前述实施例(图9)中所说明的偏移更大。这样，通过让V方向上的偏移更大，来使得另一个像素共用单元539的放大晶体管AMP和跟其连接的焊盘部120(图7B中所说明的在V方向上排列着的两个像素共用单元中的另一个(该图的纸面下侧)像素共用单元的焊盘部120)之间的距离缩小。利用这种布局，在图42至图46各者所示的摄像装置1的变形例2中，不必需要让在H方向上排列着的两个像素共用单元539的平面布局相互在V方向上反转，就能使得像素共用单元539具有与前述实施例中所说明的第二基板200的像素共用单元539的面积相同的面积。应当注意，第一基板100的像素共用单元539的平面布局与前述实施例中所说明的平面布局(图7A和图7B)相同。这使得根据本变形例的摄像装置1能够获得与前述实施例中所说明的摄像装置1的效果类似的效果。第二基板200的像素共用单元539的布置不限于前述实施例及本变形例中所说明的布置。
<6.变形例3>
图47至图52各者示出了根据前述实施例的摄像装置1的平面构造的变形例。图47示意性地示出了第一基板100的平面构造，并且对应于前述实施例中所说明的图7A。图48示意性地示出了第二基板200的半导体层200S的正面附近的平面构造，并且对应于前述实施例中所说明的图8。图49示意性地示出了第一配线层W1以及与第一配线层W1连接的半导体层200S和第一基板100的各部分的构造，并且对应于前述实施例中所说明的图9。图50示出了第一配线层W1和第二配线层W2的平面构造的示例，并且对应于前述实施例中所说明的图10。图51示出了第二配线层W2和第三配线层W3的平面构造的示例，并且对应于前述实施例中所说明的图11。图52示出了第三配线层W3和第四配线层W4的平面构造的示例，并且对应于前述实施例中所说明的图12。
在本变形例中，各个像素电路210的外形具有大致正方形的平面形状(图48等)。在这一点上，根据本变形例的摄像装置1的平面构造与在前述实施例中所说明的摄像装置1的平面构造不同。
例如，第一基板100的像素共用单元539如前述实施例中所说明一样形成得跨及两行×两列的像素区域。该像素共用单元539具有大致正方形的平面形状(图47)。例如，在各个像素共用单元539中，一个像素列中的像素541A和像素541C的传输栅极TG1和TG3的水平部分TGb从与垂直部分TGa重叠的位置在H方向上朝着像素共用单元539的中央部分的方向(更具体地，朝着像素541A和541C的外边缘的方向，且朝着像素共用单元539的中央部分的方向)延伸。另一个像素列中的像素541B和像素541D的传输栅极TG2和TG4的水平部分TGb从与垂直部分TGa重叠的位置在H方向上朝着像素共用单元539的外侧的方向(更具体地，朝着像素541B和541D的外边缘的方向，且朝着像素共用单元539的外侧的方向)延伸。连接到浮动扩散部FD的焊盘部120设置在像素共用单元539的中央部分(像素共用单元539的在H方向和V方向上的中央部分)处，并且连接到VSS接点区域118的焊盘部121至少在H方向上(图47中，是在H方向和V方向上)设置在像素共用单元539的端部处。
作为另一布置示例，还可以考虑的是，把传输栅极TGl、TG2、TG3和TG4的水平部分TGb仅设置在与垂直部分TGa相对着的区域中。在这种情况下，如前述实施例中所说明的一样，半导体层200S容易被较细地分割。因此，难以将像素电路210中的晶体管形成得较大。另一方面，若使传输栅极TG1、TG2、TG3和TG4的水平部分TGb如上述变形例中那样从与垂直部分TGa重叠的位置沿H方向延伸，则如前述实施例中所说明的那样能够使半导体层200S的宽度变大。具体地，可以将与传输栅极TG1和TG3连接的贯通电极TGV1和TGV3的在H方向上的位置布置得邻近于贯通电极120E的在H方向上的位置，并且将与传输栅极TG2和TG4连接的贯通电极TGV2和TGV4的在H方向上的位置布置得邻近于贯通电极121E的在H方向上的位置(图49)。藉此，如在前述实施例中所说明的，能够使沿V方向延伸的半导体层200S的宽度(在H方向上的尺寸)变大。因此，就可以使像素电路210中的晶体管的尺寸变大，尤其可以使放大晶体管AMP的尺寸变大。结果，能够提高像素信号的信噪比，并且摄像装置1能够输出更佳的像素数据(图像信息)。
例如，第二基板200的像素共用单元539在H方向和V方向上具有与第一基板100的像素共用单元539的尺寸大致相同的尺寸。例如，第二基板200的像素共用单元539设置得跨及与大致两行×两列的像素区域相应的区域。例如，在各个像素电路210中，选择晶体管SEL和放大晶体管AMP在V方向上排列地设置于沿V方向延伸的一个半导体层200S中。FD转换增益切换晶体管FDG和复位晶体管RST在V方向上排列地设置于沿V方向延伸的一个半导体层200S中。设置有选择晶体管SEL和放大晶体管AMP的那一个半导体层200S和设置有FD转换增益切换晶体管FDG和复位晶体管RST的这一个半导体层200S在H方向上隔着绝缘区域212排列着。该绝缘区域212沿V方向延伸(图48)。
这里，参照图48和图49来说明第二基板200的像素共用单元539的外形。例如，图47所示的第一基板100的像素共用单元539连接到设置于焊盘部120的位于H方向上的一侧(图49的纸面左侧)处的放大晶体管AMP和选择晶体管SEL、且连接到设置于焊盘部120的位于H方向上的另一侧(图49的纸面右侧)处的FD转换增益切换晶体管FDG和复位晶体管RST。第二基板200的包括有放大晶体管AMP、选择晶体管SEL、FD转换增益切换晶体管FDG和复位晶体管RST的该像素共用单元539的外形由下列四个外边缘来决定。
第一外边缘是包含选择晶体管SEL和放大晶体管AMP的半导体层200S在V方向上的一端(图49的纸面上侧的端部)处的外边缘。该第一外边缘设置在用于构成像素共用单元539的放大晶体管AMP和用于构成跟该像素共用单元539的在V方向上的一侧(图49的纸面上侧)相邻的像素共用单元539的选择晶体管SEL之间。更具体地，该第一外边缘设置于放大晶体管AMP与选择晶体管SEL之间的元件分离区域213的在V方向上的中央部分处。第二外边缘是包含选择晶体管SEL和放大晶体管AMP的半导体层200S在V方向上的另一端(图49的纸面下侧的端部)处的外边缘。该第二外边缘设置在用于构成像素共用单元539的选择晶体管SEL和用于构成跟该像素共用单元539的在V方向上的另一侧(图49的纸面下侧)相邻的像素共用单元539的放大晶体管AMP之间。更具体地，该第二外边缘设置在选择晶体管SEL与放大晶体管AMP之间的元件分离区域213的在V方向上的中央部分处。第三外边缘是包含复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S在V方向上的另一端(图49的纸面下侧的端部)处的外边缘。该第三外边缘设置在用于构成像素共用单元539的FD转换增益切换晶体管FDG和用于构成跟该像素共用单元539的在V方向上的另一侧(图49的纸面下侧)相邻的像素共用单元539的复位晶体管RST之间。更具体地，该第三外边缘设置在FD转换增益切换晶体管FDG与复位晶体管RST之间的元件分离区域213的在V方向上的中央部分处。第四外边缘是包含复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S在V方向上的一端(图49的纸面上侧的端部)处的外边缘。该第四外边缘设置在用于构成像素共用单元539的复位晶体管RST和用于构成跟该像素共用单元539的在V方向上的一侧(图49的纸面上侧)相邻的像素共用单元539的FD转换增益切换晶体管FDG(未图示)之间。更具体地，该第四外边缘设置在复位晶体管RST与FD转换增益切换晶体管FDG之间的元件分离区域213(未图示)的在V方向上的中央部分处。
在第二基板200的像素共用单元539的包括这种第一、第二、第三和第四外边缘的外形中，第三和第四外边缘以相对于第一和第二外边缘而向着V方向上的一侧偏移的方式布置着(即，朝着V方向上的一侧偏移)。使用这种布局，能够将放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极都布置为尽可能邻近于焊盘部120。这样，就使得用于把它们连接起来的配线的面积变小了，并且能够易于进行摄像装置1的微细化。应当注意，VSS接点区域218设置在包含选择晶体管SEL和放大晶体管AMP的半导体层200S与包含复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S之间。例如，多个像素电路210具有相同的布置。
具备这种第二基板200的摄像装置1也能够获得与前述实施例中所说明的效果类似的效果。第二基板200的像素共用单元539的布置不限于前述实施例和本变形例中所说明的布置。
<7.变形例4>
图53至图58各者示出了根据前述实施例的摄像装置1的平面构造的变形例。图53示意性地示出了第一基板100的平面构造，并且对应于前述实施例中所说明的图7B。图54示意性地示出了第二基板200的半导体层200S的正面附近的平面构造，并且对应于前述实施例中所说明的图8。图55示意性地示出了第一配线层W1以及与第一配线层W1连接的半导体层200S和第一基板100的各部分的构造，并且对应于前述实施例中所说明的图9。图56示出了第一配线层W1和第二配线层W2的平面构造的示例，并且对应于前述实施例中所说明的图10。图57示出了第二配线层W2和第三配线层W3的平面构造的示例，并且对应于前述实施例中所说明的图11。图58示出了第三配线层W3和第四配线层W4的平面构造的示例，并且对应于前述实施例中所说明的图12。
在本变形例中，第二基板200的半导体层200S沿H方向延伸(图55)。换句话说，这大致对应于通过使上述图48等所示的摄像装置1的平面构造旋转90度而得到的构造。
例如，第一基板100的像素共用单元539形成得如前述实施例中所说明的那样跨及两行×两列的像素区域。该像素共用单元539具有大致正方形的平面形状(图53)。例如，在各个像素共用单元539中，一个像素行中的像素541A和像素541B的传输栅极TG1和TG2在V方向上朝着像素共用单元539的中央部分延伸。另一个像素行中的像素541C和像素541D的传输栅极TG3和TG4在V方向上朝着像素共用单元539的外侧方向延伸。连接到浮动扩散部FD的焊盘部120设置在像素共用单元539的中央部分处，并且连接到VSS接点区域118的焊盘部121至少在V方向上(图53中，是在V方向和H方向上)设置在像素共用单元539的端部处。在这种情况下，传输栅极TG1和TG2的贯通电极TGV1和TGV2的在V方向上的位置更邻近于贯通电极120E的在V方向上的位置，并且传输栅极TG3和TG4的贯通电极TGV3和TGV4的在V方向上的位置更邻近于贯通电极121E的在V方向上的位置(图55)。根据与前述实施例中所说明的原因类似的原因，能够使沿H方向延伸的半导体层200S的宽度(在V方向上的尺寸)变大。藉此，能够让放大晶体管AMP具有更大的尺寸，并且能够抑制噪声。
在各个像素电路210中，选择晶体管SEL和放大晶体管AMP在H方向上排列地布置着，并且复位晶体管RST布置于与选择晶体管SEL在V方向上隔着绝缘区域212相邻的位置处(图54)。FD转换增益切换晶体管FDG和复位晶体管RST在H方向上排列地布置着。VSS接点区域218以岛状设置在绝缘区域212中。例如，第三配线层W3沿H方向延伸(图57)，并且第四配线层W4沿V方向延伸(图58)。
具备这种第二基板200的摄像装置1也能够获得与前述实施例中所说明的效果类似的效果。第二基板200的像素共用单元539的布置不限于前述实施例和本变形例中所说明的布置。例如，在前述实施例和变形例1中所说明的半导体层200S可以沿H方向延伸。
<8.变形例5>
图59示意性地示出了根据前述实施例的摄像装置1的截面构造的变形例。图59对应于前述实施例中所说明的图3。在本变形例中，摄像装置1除了具有接点部201、202、301和302之外，还在与像素阵列部540的中央部分相对着的位置处具有接点部203、204、303和304。在这一点上，根据本变形例的摄像装置1不同于前述实施例中所说明的摄像装置1。
接点部203和204设置于第二基板200上，并且从第二基板200与第三基板300的接合面露出。接点部303和304设置于第三基板300上，并且从第三基板300与第二基板200的接合面露出。接点部203与接点部303接触，并且接点部204与接点部304接触。换句话说，在该摄像装置1中，第二基板200和第三基板300除了借助于接点部201、202、301和302之外，还借助于接点部203、204、303和304而被连接。
接下来，参照图60和图61来说明该摄像装置1的操作。图60中用箭头示出了从外部输入到摄像装置1的输入信号、电源电位和基准电位的路径。图61中用箭头示出了从摄像装置1输出到外部的像素信号的信号路径。例如，经由输入部510A输入到摄像装置1的输入信号被传输到第三基板300的行驱动部520，并且行驱动部520产生行驱动信号。该行驱动信号经由接点部303和203传输到第二基板200。继而，该行驱动信号经由配线层200T中的行驱动信号线542到达像素阵列部540的各个像素共用单元539。已经到达第二基板200的像素共用单元539的行驱动信号之中的除了传输栅极TG的驱动信号以外的信号被输入到像素电路210，并且对像素电路210中所包括的各个晶体管进行驱动。传输栅极TG的驱动信号经由贯通电极TGV被输入到第一基板100的传输栅极TG1、TG2、TG3和TG4，并且对像素541A、541B、541C和541D进行驱动。另外，从摄像装置1的外部供给到第三基板300的输入部510A(输入端子511)的电源电位和基准电位经由接点部303和203传输到第二基板200，并且经由配线层200T中的配线供给到各个像素共用单元539的像素电路210。基准电位还经由贯通电极121E供给到第一基板100的像素541A、541B、541C和541D。另一方面，由第一基板100的像素541A、541B、541C和541D各者进行光电转换而得到的像素信号针对每一个像素共用单元539而被传输到第二基板200的像素电路210。基于该像素信号的像素信号从像素电路210经由垂直信号线543以及接点部204和304传输到第三基板300。该像素信号在第三基板300的列信号处理部550和图像信号处理部560中经过处理之后，经由输出部510B输出到外部。
包括这些接点部203、204、303和304的摄像装置1也能够获得与前述实施例中所说明的效果类似的效果。可以根据配线的经由接点部303和304的连接目的地(即第三基板300的电路等)的设计来改变接点部的位置、接点部的数量等。
<9.变形例6>
图62示出了根据前述实施例的摄像装置1的截面构造的变形例。图62对应于前述实施例中所说明的图6。在本变形例中，在第一基板100中设置有具有平面构造的传输晶体管TR。在这一点上，根据本变形例的摄像装置1不同于前述实施例中所说明的摄像装置1。
该传输晶体管TR的传输栅极TG仅包括水平部分TGb。换句话说，传输栅极TG不包括垂直部分TGa，并且被设置为与半导体层100S相对着。
包括具有这种平面构造的传输晶体管TR的摄像装置1也能够获得与前述实施例中所说明的效果类似的效果。此外，还可以想到的是，由于在第一基板100中设置有平面型传输栅极TG，与将竖型传输栅极TG设置于第一基板100中的情况相比，能够将光电二极管PD形成得更靠近半导体层100S的正面，藉此，可以认为能够使饱和信号量(Qs)增加。另外，也可以想到的是，关于在第一基板100中形成平面型传输栅极TG的方法，与在第一基板100中形成竖型传输栅极TG的方法相比，所需的制造步骤的数量更少，并且可以认为不易产生由制造步骤引起的对光电二极管PD的不良影响。
<10.变形例7>
图63示出了根据前述实施例的摄像装置1的像素电路的变形例。图63对应于前述实施例中所说明的图4。在本变形例中，针对各个像素(像素541A)都设置有像素电路210。换句话说，像素电路210不被多个像素共用。在这一点上，根据本变形例的摄像装置1不同于前述实施例中所说明的摄像装置1。
根据本变形例的摄像装置1把像素541A和像素电路210设置于互不相同的基板(第一基板100和第二基板200)中，在这一方面与前述实施例中所说明的摄像装置1是相同的。藉此，根据本变形例的摄像装置1也能够获得与前述实施例中所说明的效果类似的效果。
<11.变形例8>
图64示出了前述实施例中所说明的像素分离部117的平面构造的变形例。在包围像素541A、541B、541C和541D各者的像素分离部117中可以设置有间隙。换句话说，像素541A、541B、541C和541D的整个周面可以是并非被像素分离部117包围住。例如，像素分离部117的间隙可以设置在各个焊盘部120和121附近(参见图7B)。
在前述实施例中，已经说明了像素分离部117具有贯穿半导体层100S的FTI结构的示例(参见图6)，但是像素分离部117可以具有除FTI结构以外的构造。例如，像素分离部117可以设置为不完全贯穿半导体层100S，而是可以具有所谓的DTI结构。
<12.变形例9>
在上述第一实施例中，已经说明了下列构造：其中，在多个传感器像素各者中都布置有一条与浮动扩散部FD电气连接的配线(即，浮动扩散部用接线)以及一条与阱层WE电气连接的配线(即，阱用接线)。然而，本发明的实施例并不限于此。在本发明的实施例中，可以针对每多个传感器像素而设置有一条浮动扩散部用接线。例如，彼此相邻的四个传感器像素可以共用一条浮动扩散用接线。同样地，可以针对每多个传感器像素设置一条阱用接线。例如，彼此相邻的四个传感器像素可以共用一条阱用接线。
图65至图67各者是示出了根据本发明的变形例9的摄像装置1A的构造例在厚度方向上的截面图。图68至图70各者是示出了根据本发明的变形例9的多个像素单元PU的布局例在水平方向上的截面图。应当注意，图65至图67各者所示的截面图仅是示意图，并非用来严格地且正确地示出实际构造的图。在图65至图67所示的截面图中，为了易于在图面中说明摄像装置1A的构造，在位置sec1至sec3这三者处，晶体管和杂质扩散层的在水平方向上的位置是有意被改变了的。
具体地，在图65所示的摄像装置1A的像素单元PU中，在位置sec1处的截面是通过在图68中沿A1-A1′线切割而获得的截面，在位置sec2处的截面是通过在图69中沿B1-B1′线切割而获得的截面，并且在位置sec3处的截面是通过在图70中沿C1-C1′线切割而获得的截面。同样地，在图66所示的摄像装置1A中，在位置sec1处的截面是通过在图68中沿A2-A2′线切割而获得的截面，在位置sec2处的截面是通过在图69中沿B2-B2′线切割而获得的截面，并且在位置sec3处的截面是通过在图70中沿C2-C2′线切割而获得的截面。在图67所示的摄像装置1A中，在位置sec1处的截面是通过在图68中沿A3-A3′线切割而获得的截面，在位置sec2处的截面是通过在图69中沿B3-B3′线切割而获得的截面，并且在位置sec3处的截面是通过在图70中沿C3-C3′线切割而获得的截面。
如图66和图70所示，摄像装置1A共用以跨及多个传感器像素1012的方式布置着的共有焊盘电极1102以及设置于该共有焊盘电极1102上的一条配线L1002。例如，摄像装置1A具有如下的区域：在该区域内，在平面图中，四个传感器像素1012各者的浮动扩散部FD1至FD4隔着元件分离层1016彼此相邻。该区域中设置有共有焊盘电极1102。共有焊盘电极1102以跨及四个浮动扩散部FD1至FD4的方式设置着，并且电气连接到四个浮动扩散部FD1至FD4各者。例如，共有焊盘电极1102由掺杂有n型杂质或p型杂质的多晶硅膜形成。
在共有焊盘电极1102的中心部上设置有一条配线L1002(即，浮动扩散部用接线)。如图66和图68至图70所示，设置于共有焊盘电极1102的中心部上的配线L1002从第一基板部1010中贯穿第二基板部1020的下侧基板1210而延伸到第二基板部1020的上侧基板1220中。配线L1002经由设置于上侧基板1220内的配线等而被连接到放大晶体管AMP的栅极电极AG。
另外，如图65和图70所示，摄像装置1A共用跨及多个传感器像素1012而布置着的共用焊盘电极1110以及设置于该共有焊盘电极1110上的一条配线L1010。例如，摄像装置1A具有如下的区域：在该区域内，在平面图中，四个传感器像素1012各者的阱层WE隔着元件分离层1016彼此相邻。该区域中设置有共有焊盘电极1110。该共有焊盘电极1110以跨及四个传感器像素1012各者的阱层WE的方式设置着，并且电气连接到四个传感器像素1012各者的阱层WE。作为一个示例，在Y轴方向上排列着的一个共有焊盘电极1102和另一个共有焊盘电极1102之间设置有一个共有焊盘电极1110。在Y轴方向上，共有焊盘电极1102和1110以相互交替的方式排列着。例如，共有焊盘电极1110由掺杂有n型杂质或p型杂质的多晶硅膜形成。
在共有焊盘电极1110的中心部上设置有一条配线L1010(即，阱用接线)。如图65和图67至图70所示，设置于共有焊盘电极1110的中心部上的配线L1010从第一基板部1010中贯穿第二基板部1020的下侧基板1210而延伸到第二基板部1020的上侧基板1220中。配线L1010经由设置于上侧基板1220内的配线等而被连接到基准电位线。该基准电位线用于供给基准电位(例如，接地电位：0V)。
设置于共有焊盘电极1110的中心部上的配线L1010电气连接到共有焊盘电极1110的上表面、设置于下侧基板1210中的贯穿孔的内侧面和设置于上侧基板1220中的贯穿孔的内侧面。藉此，将第一基板部1010的半导体基板1011的阱层WE、第二基板部1020的下侧基板1210的阱层、以及第二基板部1020的上侧基板1220的阱层连接到基准电位(例如，接地电位：0V)。
根据本发明的变形例9的摄像装置1A能够实现与根据第一实施例的摄像装置1的效果类似的效果。另外，摄像装置1A还包括共用焊盘电极1102和1110，共用焊盘电极1102和1110设置于第一基板部1010中所包括的半导体基板1011的正面11a侧、并且以跨及彼此相邻的多个(例如，四个)传感器像素1012的方式布置着。共用焊盘电极1102电气连接到四个传感器像素1012的浮动扩散部FD。共用焊盘电极1110电气连接到四个传感器像素1012的阱层WE。藉此，可以在每四个传感器像素1012中使得与浮动扩散部FD连接的配线L1002是被共用的。可以在每四个传感器像素1012中使得与阱层WE连接的配线L1010是被共用的。结果，就能够减少配线L1002和配线L1010的数量。因此，可以减小传感器像素1012的面积，并且可以实现摄像装置1A的小型化。
<13.适用例>
图71示出了包括根据前述实施例及其变形例任一者的摄像装置1的摄像系统7的概略性构造的示例。
例如，摄像系统7是如下的电子设备，其包括：诸如数码相机或摄影相机等摄像装置；或者诸如智能电话或平板终端等便携终端装置等。例如，摄像系统7包括根据前述实施例及其变形例任一者的摄像装置1、DSP(数字信号处理器：digital signal processor)电路243、帧存储器244、显示部245、存储部246、操作部247和电源部248。在摄像系统7中，根据前述实施例及其变形例的摄像装置1、DSP电路243、帧存储器244、显示部245、存储部246、操作部247和电源部248通过总线249相互连接。
根据前述实施例及其变形例任一者的摄像装置1输出与入射光相应的图像数据。DSP电路243是用于处理从根据前述实施例及其变形例任一者的摄像装置1输出的信号(图像数据)的信号处理电路。帧存储器244以帧为单位临时保持由DSP电路243处理的图像数据。例如，显示部245包括诸如液晶面板或有机电致发光(EL：Electro Luminescence)面板等面板型显示器，并且显示出利用根据前述实施例及其变形例任一者的摄像装置1而拍摄到的动态图像或静止图像。存储部246把利用根据前述实施例及其变形例任一者的摄像装置1而拍摄到的动态图像或静止图像的图像数据存储在诸如半导体存储器或硬盘等记录介质中。操作部247根据用户的操作发出关于摄像系统7所具备的各种功能的操作指令。电源部248把用作根据前述实施例及其变形例任一者的摄像装置1、DSP电路243、帧存储器244、显示部245、存储部246和操作部247的操作电源的各种电源适当地供给到这些供给对象。
接下来，将说明摄像系统7中的摄像过程。
图72示出了摄像系统7中的摄像操作的流程图的示例。用户通过对操作部247进行操作来发出开始摄像的指示(步骤S101)。然后，操作部247向摄像装置1发送摄像指令(步骤S102)。摄像装置1(具体地，系统控制电路36)在接收到摄像指令时，以预定的摄像方式执行摄像(步骤S103)。
摄像装置1将通过摄像而获得的图像数据输出到DSP电路243。这里，图像数据是基于临时保持于浮动扩散部FD中的电荷而生成的像素信号的所有像素的数据。DSP电路243基于从摄像装置1输入的图像数据执行预定的信号处理(例如，降噪处理等)(步骤S104)。DSP电路243致使经过预定的信号处理的图像数据保持于帧存储器244中，并且帧存储器244致使图像数据记录于存储部246中(步骤S105)。以这种方式，执行了摄像系统7中的摄像。
在本适用例中，根据前述实施例及其变形例任一者的摄像装置1适用于摄像系统7中。籍此，能够使得摄像装置1小型化或高清化，因此可以提供小型化或高清化的摄像系统7。
<14.应用例>
[应用例1]
根据本发明的技术(本技术)可以应用于各种产品中。例如，根据本发明的技术可以被实现为安装在诸如汽车、电动汽车、混合动力汽车、摩托车、自行车、个人乘坐载具、飞行器、无人机、船舶、机器人等任一种移动体上的装置。
图73是作为根据本发明的技术可以适用的移动体控制系统的示例的车辆控制系统的概略性构造例的框图。
车辆控制系统12000包括经由通信网络12001相互连接的多个电子控制单元。在图73所示的示例中，车辆控制系统12000包括驱动系统控制单元12010、车身系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和综合控制单元12050。此外，作为综合控制单元12050的功能构造，示出了微型计算机12051、声音/图像输出部12052和车载网络I/F(接口：interface)12053。
驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统有关的装置的操作。例如，驱动系统控制单元12010可以作为如下各种设备的控制装置而发挥作用：诸如内燃机或驱动电机等用于产生车辆的驱动力的驱动力产生装置、用于向车轮传递驱动力的驱动力传递机构、用于调整车辆的转向角的转向机构、以及用于产生车辆的制动力的制动装置等。
车身系统控制单元12020根据各种程序来控制安装到车体上的各种装置的操作。例如，车身系统控制单元12020可以作为如下各种设备的控制装置而发挥作用：无钥匙进入系统、智能钥匙系统、电动窗装置、以及诸如头灯、尾灯、刹车灯、转向灯或雾灯等各种灯。在这种情况下，从用于代替钥匙的便携式装置发送的无线电波或各种开关的信号可以输入到车身系统控制单元12020。车身系统控制单元12020接收到这些无线电波或信号的输入并且控制车辆的门锁装置、电动窗装置、灯等。
车外信息检测单元12030检测搭载有车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030连接有摄像部12031。车外信息检测单元12030使摄像部12031拍摄车辆外部的图像并接收所拍摄的图像。车外信息检测单元12030可以基于接收到的图像而进行诸如人、汽车、障碍物、标志、或道路上的文字等的物体检测处理或距离检测处理。
摄像部12031是接收光的光学传感器，并且该光学传感器输出与所接收光量相应的电气信号。摄像部12031可以把电气信号作为图像而输出，或者可以把电气信号作为测距信息而输出。另外，由摄像部12031接收的光可以是可见光，或者可以是诸如红外线等非可见光。
车内信息检测单元12040检测车辆内部的信息。例如，车内信息检测单元12040连接有用于检测驾驶员状态的驾驶员状态检测部12041。例如，驾驶员状态检测部12041包括对驾驶员进行摄像的相机。基于从驾驶员状态检测部12041输入过来的检测信息，车内信息检测单元12040可以计算出驾驶员的疲劳程度或专注程度，或者可以判断出驾驶员是否在打瞌睡。
例如，微型计算机12051可以基于由车外信息检测单元12030或车内信息检测单元12040获得的车辆内外信息来计算出驱动力产生装置、转向机构或制动装置的控制目标值，并且可以向驱动系统控制单元12010输出控制指令。例如，微型计算机12051可以进行旨在实现高级驾驶辅助系统(ADAS：advanced driver assistance system)的功能的协调控制，该ADAS的功能包括：车辆的碰撞避免或冲击缓和、基于车间距离的追随行驶、车辆定速行驶、车辆碰撞警告、车辆偏离车道警告等。
另外，微型计算机12051可以通过基于由车外信息检测单元12030或车内信息检测单元12040获得的车辆周围信息来控制驱动力产生装置、转向机构、制动装置等，籍此进行旨在实现能够使车辆不依赖于驾驶员的操作而自主行驶的自动驾驶等的协调控制。
另外，微型计算机12051可以基于由车外信息检测单元12030获得的车辆外部信息而将控制指令输出到车身系统控制单元12020。例如，微型计算机12051可以根据由车外信息检测单元12030检测到的前方车辆或对面来车的位置来控制头灯，籍此进行旨在实现诸如将远光切换为近光等防止眩光的协调控制。
声音/图像输出部12052将声音和图像中至少一者的输出信号发送到能够在视觉上或听觉上将信息通知给车辆乘员或车辆外部的输出装置。在图73的示例中，作为输出装置，示出了例如音频扬声器12061、显示部12062和仪表板12063。例如，显示部12062可以包括板载显示器和抬头显示器中的至少一者。
图74是示出了摄像部12031的安装位置的示例的图。
在图74中，车辆12100包括作为摄像部12031的摄像部12101、12102、12103、12104和12105。
摄像部12101、12102、12103、12104和12105布置在例如车辆12100的前保险杠、侧视镜、后保险杠、后备厢门以及车厢内前挡风玻璃的上部等位置处。设置在前保险杠处的摄像部12101和设置在车厢内前挡风玻璃的上部处的摄像部12105主要获得车辆12100前方的图像。设置在侧视镜处的摄像部12102和12103主要获得车辆12100侧方的图像。设置在后保险杠或后备厢门处的摄像部12104主要获得车辆12100后方的图像。利用摄像部12101和摄像部12105而获取到的前方图像主要用于检测前方车辆、行人、障碍物、交通信号灯、交通标志、或车道等。
顺便提及，图74示出了摄像部12101至12104的摄像范围的示例。摄像范围12111表示设置在前保险杠处的摄像部12101的摄像范围。摄像范围12112和12113分别表示设置在侧视镜处的摄像部12102和12103的摄像范围。摄像范围12114表示设置在后保险杠或后备厢门处的摄像部12104的摄像范围。例如，通过叠加由摄像部12101至12104拍摄到的图像数据，能够获得车辆12100的从上方看到的俯瞰图像。
摄像部12101至12104中的至少一者可以具有获取距离信息的功能。例如，摄像部12101至12104中的至少一者可以是包括多个摄像元件的立体相机，或者可以是具有相位差检测用像素的摄像元件。
例如，基于从摄像部12101至12104获得的距离信息，微型计算机12051可以求出距摄像范围12111至12114内的各立体物的距离和该距离随时间的变化(相对于车辆12100的相对速度)，从而提取如下的立体物作为前方车辆：该立体物是尤其在车辆12100的行进路线上离得最近的立体物，且在与车辆12100大致相同的方向上以预定速度(例如，0km/h以上)行驶。此外，微型计算机12051可以设定应当与前方车辆的近前要预先确保的车间距离，并且进行自动刹车控制(包括追随行驶停止控制)、自动加速控制(包括追随行驶启动控制)等。因此，可以进行旨在实现能够使车辆不依赖于驾驶员的操作而自主行驶的自动驾驶等的协调控制。
例如，基于从摄像部12101至12104获得的距离信息，微型计算机12051可以将关于立体物的立体物数据分类为两轮车辆、普通车辆、大型车辆、行人、电线杆和其他立体物等的立体物数据，提取分类后的立体物数据，并且将所提取的立体物数据用于自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为该车辆12100的驾驶员能够在视觉上辨认的障碍物和难以在视觉上辨认的障碍物。然后，微型计算机12051判断表示与各障碍物发生碰撞的危险度的碰撞风险。在碰撞风险等于或高于设定值并且因而存在碰撞可能性的情况下，微型计算机12051可以经由音频扬声器12061或显示部12062向驾驶者输出警报，或者可以经由驱动系统控制单元12010进行强制减速或回避转向。于是，微型计算机12051可以提供用于避免碰撞的驾驶辅助。
摄像部12101至12104中的至少一者可以是检测红外线的红外相机。例如，微型计算机12051可以通过判断在摄像部12101至12104的所拍摄图像中是否存在行人来识别出行人。例如，行人识别是通过如下的步骤来进行的：从作为红外相机的摄像部12101至12104的所拍摄图像中提取特征点的步骤；以及对表示物体轮廓的一系列特征点进行图案匹配处理以判断该物体是否为行人的步骤。如果微型计算机12051判断出在摄像部12101至12104的所拍摄图像中存在有行人并且因而识别出行人，那么音频/图像输出部12052就控制显示部12062，使其把用于强调的矩形轮廓线叠加地显示在所识别出的行人上。此外，音频/图像输出部12052还可以控制显示部12062，使其把表示行人的图标等显示在所需位置处。
以上，已经以能够应用本发明技术的移动体控制系统为例进行了说明。本发明技术可以应用于上面说明的构造中的摄像部12031。具体地，根据前述实施例及其变形例任一者的摄像装置1可以应用于摄像部12031。通过将本发明技术应用于摄像部12031，就可以获得具有很少噪声的高清摄像图像，因此，可以在移动体控制系统中利用该摄像图像进行高精度控制。
[应用例2]
图75是示出了根据本发明的技术(本技术)可以适用的内窥镜手术系统的概略性构造的示例的图。
在图75中，示出了其中手术人员(医生)11131正在使用内窥镜手术系统11000对病床11133上的患者11132进行手术的状态。如图所示，内窥镜手术系统11000包括：内窥镜11100；诸如气腹管11111和能量装置11112等其他手术器械11110；用于支撑内窥镜11100的支撑臂装置11120；以及搭载有用于内窥镜手术的各种装置的推车11200。
内窥镜11100包括：镜筒11101，该镜筒的从其远端算起具有预定长度的区域被插入患者11132的体腔内；和连接到镜筒11101的基端的相机头11102。在图示的示例中，示出了被构造为具有硬性镜筒11101的所谓硬性镜的内窥镜11100。然而，内窥镜11100可以被构造为具有软性镜筒的软性镜。
镜筒11101在其远端具有开口部，物镜装配到该开口部内。光源装置11203连接到内窥镜11100，使得由光源装置11203产生的光通过在镜筒11101内部延伸的光导被引导到镜筒11101的远端，并且通过物镜向在患者11132的体腔内的观察对象照射。应当注意，内窥镜11100可以是直视内窥镜，或者可以是斜视内窥镜或侧视内窥镜。
在相机头11102内部设置有光学系统和摄像元件，来自观察对象的反射光(观察光)通过该光学系统而会聚在该摄像元件上。观察光由该摄像元件执行光电转换，以产生与观察光相应的电气信号，即，与观察图像相应的图像信号。该图像信号作为RAW(原始)数据传送到相机控制单元(CCU)11201。
CCU 11201包括中央处理单元(CPU)、图形处理单元(GPU)等，并且综合地控制内窥镜11100和显示装置11202的操作。此外，CCU 11201接收来自相机头11102的图像信号，并且例如对图像信号实施诸如显像处理(去马赛克处理)等用于显示基于图像信号的图像的各种图像处理。
在CCU 11201的控制下，显示装置11202显示出基于由CCU 11201实施了图像处理的图像信号的图像。
例如，光源装置11203包括诸如发光二极管(LED)等光源，并且将对手术区域等进行摄像时的照射光供给到内窥镜11100。
输入装置11204是针对内窥镜手术系统11000的输入接口。使用者可以通过输入装置11204向内窥镜手术系统11000进行各种信息输入和指令输入。例如，使用者输入用于改变内窥镜11100的摄像条件(照射光的类型、倍率、焦距等)的指令等。
处置工具控制装置11205控制用于组织的烧灼或切开、或者血管的密封等的能量装置11112的驱动。气腹装置11206通过气腹管11111将气体送入到患者11132的体腔内，以使该体腔膨胀从而确保内窥镜11100的视野并确保手术人员的作业空间。记录仪11207是能够记录与手术有关的各种信息的装置。打印机11208是能够以诸如文本、图像、曲线图等各种形式打印与手术有关的各种信息的装置。
应当注意，用于向内窥镜11100供给对手术区域进行摄像时的照射光的光源装置11203可以包括例如LED、激光光源或由它们的组合构成的白色光源。在白色光源由红色、绿色和蓝色(RGB)激光光源的组合构成的情况下，由于可以高精度地控制各种颜色(各波长)的输出强度和输出时序，因此可以在光源装置11203中进行所拍摄图像的白平衡调整。此外，在这种情况下，如果来自RGB激光光源各者的激光按时分的方式照射到观察对象上，并且与照射时序同步地控制相机头11102的摄像元件的驱动，那么就可以按时分的方式拍摄分别对应于R、G和B色的图像。根据该方法，即使在摄像元件中未设置有彩色滤光片的情况下也能获得彩色图像。
此外，可以控制光源装置11203的驱动，使得在每一预定时机改变要输出的光的强度。通过与光强度的改变时序同步地控制相机头11102的摄像元件的驱动以按时分的方式获取图像，并且合成图像，就可以生成不会出现曝光不足的暗影和曝光过度的高光的高动态范围图像。
此外，光源装置11203可以被构造为能够供给与特殊光观察相应的预定波长频带的光。在特殊光观察中，可以执行如下的所谓窄频带光观察(窄频带摄像)：例如通过利用身体组织中的光吸收的波长依赖性，照射与普通观察时的照射光(即，白光)相比具有更窄频带的光，由此以高对比度对诸如粘膜表层的血管等预定组织进行摄像。可供替代地，在特殊光观察中，可以执行利用通过照射激发光而产生的荧光来获得的图像的荧光观察。在荧光观察中，可以用激发光照射身体组织以观察来自身体组织的荧光(自身荧光观察)，或者可以将诸如吲哚菁绿(ICG)等试剂局部地注射到身体组织中、并且用与该试剂的荧光波长相应的激发光照射身体组织来获得荧光图像。光源装置11203可以被构造为能够供给与上述特殊光观察相应的窄频带光和/或激发光。
图76是示出了图75所示的相机头11102和CCU 11201的功能构造的示例的框图。
相机头11102包括透镜单元11401、摄像部11402、驱动部11403、通信部11404和相机头控制部11405。CCU 11201包括通信部11411、图像处理部11412和控制部11413。相机头11102和CCU 11201通过传输线缆11400以能够相互通信的方式连接起来。
透镜单元11401是设置在与镜筒11101的连接部处的光学系统。从镜筒11101的远端取入的观察光被引导到相机头11102，并且入射到透镜单元11401。透镜单元11401由包括变焦透镜和聚焦透镜的多个透镜的组合构成。
摄像部11402包括摄像元件。构成摄像部11402的摄像元件的数量可以是一个(所谓单板型)或多个(所谓多板型)。当摄像部11402被构造为多板型时，例如，可以通过由各摄像元件生成与RGB各者相应的图像信号，并且合成图像信号，来获得彩色图像。摄像部11402还可以被构造为具有一对摄像元件，该一对摄像元件分别获取用于三维(3D)显示的右眼用图像信号和左眼用图像信号。如果进行3D显示，则手术人员11131可以更加准确地把握手术区域中的活体组织的深度。应当注意，当摄像部11402被构造为多板型时，可以与各个摄像元件相应地设置有多个系统的透镜单元11401。
此外，摄像部11402也可以不设置在相机头11102上。例如，摄像部11402可以设置在镜筒11101内部且跟在物镜的正后方。
驱动部11403包括致动器，并且在相机头控制部11405的控制下使透镜单元11401的变焦透镜和聚焦透镜沿光轴移动预定距离。因此，可以适当地调整由摄像部11402拍摄的图像的倍率和焦点。
通信部11404包括用于从CCU 11201接收各种信息和向CCU 11201发送各种信息的通信装置。通信部11404将从摄像部11402获取的图像信号作为RAW数据经由传输线缆11400传送到CCU 11201。
另外，通信部11404从CCU 11201接收到用于控制相机头11102的驱动的控制信号，并且将控制信号供给到相机头控制部11405。例如，控制信号包括与摄像条件有关的信息，例如：用于指定所拍摄图像的帧速率的信息、用于指定在摄像时的曝光值的信息、和/或用于指定所拍摄图像的倍率和焦点的信息等。
应当注意，上述诸如帧速率、曝光值、倍率和焦点等摄像条件可以由使用者适当地指定，或者可以由CCU 11201的控制部11413基于所获取的图像信号来自动设定。在后一种情况下，在内窥镜11100中搭载有自动曝光(AE)功能、自动对焦(AF)功能和自动白平衡(AWB)功能。
相机头控制部11405基于经由通信部11404从CCU 11201接收的控制信号来控制相机头11102的驱动。
通信部11411包括用于从相机头11102接收各种信息和向相机头11102发送各种信息的通信装置。通信部11411从相机头11102接收经由传输线缆11400传送的图像信号。
此外，通信部11411将用于控制相机头11102的驱动的控制信号传送到相机头11102。图像信号和控制信号可以通过电气通信、光通信等予以传送。
图像处理部11412对从相机头11102传送来的RAW数据形式的图像信号进行各种图像处理。
控制部11413进行与通过内窥镜11100对手术区域等的摄像以及通过对手术区域等摄像而获得的所拍摄图像的显示有关的各种控制。例如，控制部11413生成用于控制相机头11102的驱动的控制信号。
此外，基于已经由图像处理部11412进行了图像处理的图像信号，控制部11413控制显示装置11202使其显示出反映了手术区域等的所拍摄图像。此时，控制部11413可以使用各种图像识别技术来识别所拍摄图像中的各种物体。例如，控制部11413可以通过检测所拍摄图像中所含的物体的边缘形状、颜色等，来识别诸如钳子等手术器械、特定活体区域、出血、以及在使用能量处置工具11112时的雾等。当控制显示装置11202使其显示所拍摄图像时，控制部11413可以使用识别结果来将各种手术支持信息叠加地显示于手术区域的图像上。在将手术支持信息叠加地显示并呈现给手术人员11131的情况下，可以减轻手术人员11131的负担，并且手术人员11131可以可靠地进行手术。
把相机头11102和CCU 11201连接起来的传输线缆11400是与电气信号的通信相应的电气信号线缆、与光通信相应的光纤、或者与电气通信及光通信相应的复合线缆。
这里，在所示的示例中，通过使用传输电缆11400来进行有线通信，但相机头11102和CCU 11201之间也可以进行无线通信。
上面已经说明了根据本发明的技术可以适用的内窥镜手术系统的示例。本技术可以适当地应用于上面说明的构造之中的设置于内窥镜11100中的相机头11102的摄像部11402。通过将根据本发明的技术应用于摄像部11402，就可以使摄像部11402小型化或高清化，并且由此可以提供小型化或高清化的内窥镜11100。
尽管上面已经参照第一至第三实施例、其变形例1至8、其适用例及其应用例说明了本发明，但是本发明不限于前述实施例等。可以进行各种变形。
应当注意，本文所述的效果仅仅是例示性的。根据本发明的效果不限于本文所说明的效果。本发明可以具有除本文所述的效果以外的效果。
应当注意，本发明还可以具有稍后所述的构造。在根据具有稍后所述构造的本发明第一实施例的本技术中，在第二半导体基板的开口的位于第二晶体管的栅极附近的侧面上和/或在第二半导体基板的与第一晶体管相对着的区域上设置有用于调整第二晶体管的阈值电压的调整部。在根据本发明一个实施例的第二摄像装置中，设置于第二半导体基板中的第二晶体管的栅极的与用于将所述第一基板和所述第二基板电气连接的贯通配线相邻的端部埋入在填充于开口内的绝缘膜中。所述开口贯穿第二半导体基板。贯通配线贯穿开口。在根据本发明一个实施例的第三摄像装置中，在层叠方向上贯穿设置于第二半导体基板的开口并且将第一基板和第二基板相互电气连接的贯通配线设置在如下位置处：该位置从沿延伸方向均等地分割设置于第二半导体基板的第二晶体管的栅极的中心线偏移。这减小了贯通配线的电场针对第二晶体管的影响以及第一晶体管的电场针对第二晶体管的影响，并且能够减小第二晶体管的特性变化。籍此，能够提高图像质量。
(1)一种摄像装置，包括：
第一基板，所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素；
第二基板，所述第二基板层叠在所述第一基板上，所述第二基板包括设置在具有与所述第一基板相对着的一个表面的第二半导体基板中的第二晶体管和开口，所述第二晶体管用于构成所述传感器像素，所述开口在层叠方向上贯穿所述第二半导体基板，所述第二基板具有用于调整所述第二晶体管的阈值电压的调整部，所述调整部形成在所述开口的位于所述第二晶体管的栅极附近的侧面上和/或所述第二半导体基板的所述一个表面的与所述第一晶体管相对着的区域上；以及
贯通配线，所述贯通配线设置在所述开口内，用于将所述第一基板和所述第二基板电气连接。
(2)根据(1)所述的摄像装置，其中，
所述调整部形成在所述第二半导体基板的所述开口的所述侧面的整个面上。
(3)根据(1)或(2)所述的摄像装置，其中，
所述调整部形成在所述第二半导体基板的所述一个表面的整个面上。
(4)根据(1)至(3)中任一项所述的摄像装置，其中，
所述调整部包括掺杂有p型杂质的杂质区域。
(5)根据(4)所述的摄像装置，其中，
在所述杂质区域中掺杂有硼(B)。
(6)根据(1)至(3)中任一项所述的摄像装置，其中，
所述调整部通过使用金属氧化物膜而形成。
(7)根据(6)所述的摄像装置，其中，
所述金属氧化物膜是氧化铝膜、氧化铪膜、氧化钇膜或氧化镧膜。
(8)一种摄像装置，包括：
第一基板，所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素；
第二基板，所述第二基板层叠在所述第一基板上，所述第二基板具有设置在第二半导体基板中的开口，所述开口在层叠方向上贯穿所述第二半导体基板，并且在所述开口内填充有绝缘膜；
贯通配线，所述贯通配线贯通所述绝缘膜，用于将所述第一基板和所述第二基板电气连接；以及
第二晶体管，其在所述第二半导体基板中用于构成所述传感器像素，所述第二晶体管包括栅极，所述栅极的至少与所述贯通配线相邻的端部埋入在所述绝缘膜中。
(9)根据(8)的摄像装置，其中，
所述栅极的埋入在所述绝缘膜中的所述端部延伸到所述第二半导体基板的与所述第一基板相对着的一个表面。
(10)一种摄像装置，包括：
第一基板，所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素；
第二基板，所述第二基板层叠在所述第一基板上，所述第二基板包括设置在第二半导体基板中的第二晶体管和开口，所述第二晶体管用于构成所述传感器像素，所述开口在层叠方向上贯穿所述第二半导体基板；以及
贯通配线，所述贯通配线设置在所述开口内，用于将所述第一基板和所述第二基板电气连接，并且所述贯通配线在平面图中的与第一中心线的位置不同的位置处具有第二中心线，所述第一中心线沿延伸方向均等地分割所述第二晶体管的栅极，所述第二中心线沿与所述第一中心线的方向相同的方向均等地分割所述贯通配线。
(11)根据(10)所述的摄像装置，其中，
所述贯通配线被配置成使得：其针对所述第二晶体管的沟道区域的电场小于在所述第一中心线跟所述第二中心线相互重合的情况下针对所述第二晶体管的沟道区域的电场。
(12)根据(10)或(11)所述的摄像装置，其中，
所述第二中心线相对于所述第一中心线而偏移到所述第二晶体管的漏极侧。
(13)根据(10)或(11)所述的摄像装置，其中，
所述贯通配线布置在所述第二晶体管的源极和漏极的延长线上。
(14)根据(10)至(13)中任一项所述的摄像装置，其中，
所述第二半导体基板在位于所述贯通配线附近的侧面上还包括掺杂有p型杂质的杂质区域。
(15)根据(14)所述的摄像装置，其中，
在所述杂质区域包括浓度为1015cm-3以上且1017cm-3以下的所述p型杂质、并且所述第二晶体管的所述栅极与所述贯通配线之间的直接距离为100nm以上且250nm以下的情况下，所述第二中心线距所述第一中心线的最短距离为100nm以上。
(16)根据(14)所述的摄像装置，其中，
在所述杂质区域包括浓度为1015cm-3以上且1017cm-3以下的所述p型杂质、并且所述第二晶体管的所述栅极与所述贯通配线之间的直接距离为100nm以上且250nm以下的情况下，所述贯通配线布置在所述第二晶体管的源极和漏极的延长线上。
(17)根据(14)所述的摄像装置，其中，
在所述杂质区域包括浓度为1015cm-3以上且1017cm-3以下的所述p型杂质、并且所述第二晶体管的所述栅极与所述贯通配线之间的直接距离为100nm以上且250nm以下的情况下，所述第二晶体管的栅极端与所述贯通配线之间的最短距离为250nm以上。
本申请基于2019年6月26日向日本专利局提交的日本专利申请第2019-119045号而要求优先权，该日本专利申请的全部内容通过引用而并入到本申请中。
本领域技术人员应当理解，可以根据设计要求和其他因素而想到各种变形、组合、子组合和变更，这些都落入所附权利要求及其等同物的范围内。

Claims (17)

1.一种摄像装置，包括：
第一基板，所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素；
第二基板，所述第二基板层叠在所述第一基板上，所述第二基板包括设置在具有与所述第一基板相对着的一个表面的第二半导体基板中的第二晶体管和开口，所述第二晶体管用于构成所述传感器像素，所述开口在层叠方向上贯穿所述第二半导体基板，所述第二基板具有用于调整所述第二晶体管的阈值电压的调整部，所述调整部形成在所述开口的位于所述第二晶体管的栅极附近的侧面上和/或所述第二半导体基板的所述一个表面的与所述第一晶体管相对着的区域上；以及
贯通配线，所述贯通配线设置在所述开口内，用于将所述第一基板和所述第二基板电气连接。
2.根据权利要求1所述的摄像装置，其中，
所述调整部形成在所述第二半导体基板的所述开口的所述侧面的整个面上。
3.根据权利要求1所述的摄像装置，其中，
所述调整部形成在所述第二半导体基板的所述一个表面的整个面上。
4.根据权利要求1所述的摄像装置，其中，
所述调整部包括掺杂有p型杂质的杂质区域。
5.根据权利要求4所述的摄像装置，其中，
在所述杂质区域中掺杂有硼(B)。
6.根据权利要求1所述的摄像装置，其中，
所述调整部由金属氧化物膜形成。
7.根据权利要求6所述的摄像装置，其中，
所述金属氧化物膜是氧化铝膜、氧化铪膜、氧化钇膜或氧化镧膜。
8.一种摄像装置，包括：
第一基板，所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素；
第二基板，所述第二基板层叠在所述第一基板上，所述第二基板具有设置在第二半导体基板中的开口，所述开口在层叠方向上贯穿所述第二半导体基板，并且在所述开口内填充有绝缘膜；
贯通配线，所述贯通配线贯通所述绝缘膜，用于将所述第一基板和所述第二基板电气连接；以及
第二晶体管，其在所述第二半导体基板中用于构成所述传感器像素，所述第二晶体管包括栅极，所述栅极的至少与所述贯通配线相邻的端部埋入在所述绝缘膜中。
9.根据权利要求8的摄像装置，其中，
所述栅极的埋入在所述绝缘膜中的所述端部延伸到所述第二半导体基板的与所述第一基板相对着的一个表面。
10.一种摄像装置，包括：
第一基板，所述第一基板包括设置在第一半导体基板中的光电转换部和第一晶体管，所述光电转换部和所述第一晶体管用于构成传感器像素；
第二基板，所述第二基板层叠在所述第一基板上，所述第二基板包括设置在第二半导体基板中的第二晶体管和开口，所述第二晶体管用于构成所述传感器像素，所述开口在层叠方向上贯穿所述第二半导体基板；以及
贯通配线，所述贯通配线设置在所述开口内，用于将所述第一基板和所述第二基板电气连接，并且所述贯通配线具有在平面图中位于与第一中心线的位置不同的位置处的第二中心线，所述第一中心线沿延伸方向均等地分割所述第二晶体管的栅极，所述第二中心线沿与所述第一中心线的方向相同的方向均等地分割所述贯通配线。
11.根据权利要求10所述的摄像装置，其中，
所述贯通配线被配置成使得：其针对所述第二晶体管的沟道区域的电场小于在所述第一中心线跟所述第二中心线相互重合的情况下针对所述第二晶体管的沟道区域的电场。
12.根据权利要求10所述的摄像装置，其中，
所述第二中心线相对于所述第一中心线而偏移到所述第二晶体管的漏极侧。
13.根据权利要求10所述的摄像装置，其中，
所述贯通配线布置在所述第二晶体管的源极和漏极的延长线上。
14.根据权利要求10所述的摄像装置，其中，
所述第二半导体基板在位于所述贯通配线附近的侧面上还包括掺杂有p型杂质的杂质区域。
15.根据权利要求14所述的摄像装置，其中，
在所述杂质区域包括浓度为1015cm-3以上且1017cm-3以下的所述p型杂质、并且所述第二晶体管的所述栅极与所述贯通配线之间的直接距离为100nm以上且250nm以下的情况下，所述第二中心线距所述第一中心线的最短距离为100nm以上。
16.根据权利要求14所述的摄像装置，其中，
在所述杂质区域包括浓度为1015cm-3以上且1017cm-3以下的所述p型杂质、并且所述第二晶体管的所述栅极与所述贯通配线之间的直接距离为100nm以上且250nm以下的情况下，所述贯通配线布置在所述第二晶体管的源极和漏极的延长线上。
17.根据权利要求14所述的摄像装置，其中，
在所述杂质区域包括浓度为1015cm-3以上且1017cm-3以下的所述p型杂质、并且所述第二晶体管的所述栅极与所述贯通配线之间的直接距离为100nm以上且250nm以下的情况下，所述第二晶体管的栅极端与所述贯通配线之间的最短距离为250nm以上。
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