KR20220025725A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20220025725A
KR20220025725A KR1020217040944A KR20217040944A KR20220025725A KR 20220025725 A KR20220025725 A KR 20220025725A KR 1020217040944 A KR1020217040944 A KR 1020217040944A KR 20217040944 A KR20217040944 A KR 20217040944A KR 20220025725 A KR20220025725 A KR 20220025725A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
substrate
region
pixel
insulating layer
Prior art date
Application number
KR1020217040944A
Other languages
English (en)
Inventor
노부토시 후지이
코이치 세지마
코이치로 사가
신이치 미야케
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20220025725A publication Critical patent/KR20220025725A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

상하의 기판 사이를 전기적으로 접속하는 도전 경로의 저항치를 저감하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공한다. 소자 분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과, 복수의 소자 형성 영역의 각각의 표층부의 소자 분리 영역측에 마련된 콘택트 영역과, 소자 분리 영역을 넘어서 복수의 소자 형성 영역의 각각의 콘택트 영역에 접속된 도전 패드와, 제1 반도체층 및 도전 패드를 덮는 제1 절연층과, 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과, 제2 반도체층을 덮는 제2 절연층과, 제2 절연층으로부터 도전 패드에 도달하는 접속 구멍에 매입되고, 또한 도전 패드와 동일 재료로 일체적으로 형성된 도전 플러그를 구비하고 있다.

Description

반도체 장치 및 그 제조 방법
본 개시에 관한 기술(본 기술)은 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 트랜지스터 등의 소자가 각각 형성된 복수의 기판을 적층함에 의해, 종방향으로 소자 밀도를 증대시키는 방법이 알려져 있다(특허문헌 1 참조). 이 방법에서는, 평면을 1면 사용할 뿐만 아니라, 적층할 때마다 2면, 3면으로 소자수를 증대시키는 것이 특징이다. 면적이 한정되어 있는 소자에 사용하는 경우, 소자를 증대시켜, 복잡한 회로를 작은 면적에 구성할 수 있다.
이미지 센서에서는, 화소 사이즈가 고정되어 있고, 화소마다 형성하는 소자 면적이 화소 사이즈로 한정되어 있다. 그 때문에, 소자의 크기를 자유롭게 변경할 수 없고, 더욱 회로를 복잡하게 하여서 소자수를 늘리는 것에는 한계가 있기 때문에, 이미지 센서와 같은 소자 면적이 제한되어 있는 디바이스에는, 복수의 기판의 적층 구조에 의한 소자 면적의 증대는 상당히 유익한 방법이 된다.
일본 특개2014-99582호 공보
복수의 기판의 적층 구조에서는, 상하의 기판 사이를 전기적으로 접속하는 도전 경로의 저항치를 저감하는 것이 요망되고 있다.
본 기술은 상하의 기판 사이를 전기적으로 접속하는 도전 경로의 저항치를 저감하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 기술의 한 양태에 관한 반도체 장치는 소자 분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과, 복수의 소자 형성 영역의 각각의 표층부의 소자 분리 영역측에 마련된 콘택트 영역과, 소자 분리 영역을 넘어서 복수의 소자 형성 영역의 각각의 콘택트 영역에 접속된 도전 패드와, 제1 반도체층 및 도전 패드를 덮는 제1 절연층과, 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과, 제2 반도체층을 덮는 제2 절연층과, 제2 절연층으로부터 도전 패드에 도달하는 접속 구멍에 매입되고, 또한 도전 패드와 동일 재료로 일체적으로 형성된 도전 플러그를 구비하고 있다.
본 기술의 다른 양태에 관한 반도체 장치의 제조 방법은 제1 반도체층에 소자 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과, 소자 분리 영역을 통하여 서로 이웃하는 복수의 소자 형성 영역의 각각의 표층부의 소자 분리 영역측에 콘택트 영역을 형성하는 공정과, 소자 분리 영역을 넘어서 복수의 소자 형성 영역의 각각의 콘택트 영역상에 에칭 스토퍼막을 통하여 패드용 중자(中子)를 형성하는 공정과, 복수의 소자 형성 영역의 각각에 제1 능동 소자를 형성하는 공정과, 제1 반도체층 및 패드용 중자를 덮는 제1 절연층을 형성하는 공정과, 제1 절연층상에 제2 반도체층을 배치하는 공정과, 열처리를 포함하는 공정을 시행하여 제2 반도체층에 제2 능동 소자를 형성하는 공정과, 제2 반도체층을 덮는 제2 절연층을 형성하는 공정과, 제2 절연층으로부터 패드용 중자에 도달하는 접속 구멍을 형성하는 공정과, 접속 구멍을 통하여 패드용 중자 및 에칭 스토퍼막을 제거하여 접속 구멍에 연결되는 공간부를 형성하는 공정과, 공간부 및 접속 구멍 내에 도전 재료를 매입하여 콘택트 영역에 접속된 도전 패드 및 도전 패드와 일체적인 도전 플러그를 형성하는 공정을 구비한다.
도 1은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 개략을 도시하는 모식도.
도 2는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 화소 유닛의 등가 회로도.
도 3은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 콘택트 영역의 배치를 도시하는 도면.
도 4는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 화소 유닛의 요부 단면도.
도 5는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 공정 단면도.
도 6은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 5에 이은 공정 단면도.
도 7은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 6에 이은 공정 단면도.
도 8은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 7에 이은 공정 단면도.
도 9는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 8에 이은 공정 단면도.
도 10은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 9에 이은 공정 단면도.
도 11은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 10에 이은 공정 단면도.
도 12는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 11에 이은 공정 단면도.
도 13은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 12에 이은 공정 단면도.
도 14는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 13에 이은 공정 단면도.
도 15는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 14에 이은 공정 단면도.
도 16은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 15에 이은 공정 단면도.
도 17은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 16에 이은 공정 단면도.
도 18은 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 요부 단면도.
도 19는 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 공정 단면도.
도 20은 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 19에 이은 공정 단면도.
도 21은 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 20에 이은 공정 단면도.
도 22는 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 21에 이은 공정 단면도.
도 23은 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 22에 이은 공정 단면도.
도 24는 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 23에 이은 공정 단면도.
도 25는 본 기술의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 24에 이은 공정 단면도.
도 26은 본 기술의 제3 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 요부 단면도.
도 27은 본 기술의 제3 실시 형태에 관한 고체 촬상 장치의 제조 방법의 공정 단면도.
도 28은 본 기술의 제3 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 27에 이은 공정 단면도.
도 29는 본 기술의 제3 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 28에 이은 공정 단면도.
도 30은 본 기술의 제4 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 요부 평면도.
도 31은 도 30의 A-A 절단선을 따른 단면 구조를 도시하는 요부 단면도.
도 32는 본 기술의 제4 실시 형태에 관한 고체 촬상 장치의 제조 방법의 공정 단면도.
도 33은 본 기술의 제4 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 32에 이은 공정 단면도.
도 34는 본 기술의 제4 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 33에 이은 공정 단면도.
도 35는 본 기술의 제4 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 34에 이은 공정 단면도.
도 36은 본 기술의 제4 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 35에 이은 공정 단면도.
도 37은 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 요부 단면도.
도 38은 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 공정 단면도.
도 39는 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 38에 이은 공정 단면도.
도 40은 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 39에 이은 공정 단면도.
도 41은 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 40에 이은 공정 단면도.
도 42는 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 41에 이은 공정 단면도.
도 43은 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 42에 이은 공정 단면도.
도 44는 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 43에 이은 공정 단면도.
도 45는 본 기술의 제5 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 44에 이은 공정 단면도.
도 46은 본 기술의 제6 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 요부 단면도.
도 47은 제6 실시 형태의 변형례를 도시하는 도면.
도 48은 제7 실시 형태에 관한 촬상 장치의 기능 구성의 한 예를 도시하는 블록도.
도 49는 도 48에 도시한 촬상 장치의 개략 구성을 도시하는 평면 모식도.
도 50은 도 49에 도시한 Ⅲ-Ⅲ'선을 따른 단면 구성을 도시하는 모식도.
도 51은 도 48에 도시한 화소 공유 유닛의 등가 회로도.
도 52는 복수의 화소 공유 유닛과 복수의 수직 신호선의 접속 양태의 한 예를 도시하는 도면.
도 53은 도 50에 도시한 촬상 장치의 구체적인 구성의 한 예를 도시하는 단면 모식도.
도 54a는 도 53에 도시한 제1 기판의 요부의 평면 구성의 한 예를 도시하는 모식도.
도 54b은 도 54a에 도시한 제1 기판의 요부와 함께 패드부의 평면 구성을 도시하는 모식도.
도 55는 도 53에 도시한 제2 기판(반도체층)의 평면 구성의 한 예를 도시하는 모식도.
도 56은 도 53에 도시한 제1 배선층과 함께, 화소 회로 및 제1 기판의 요부의 평면 구성의 한 예를 도시하는 모식도.
도 57은 도 53에 도시한 제1 배선층 및 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 58은 도 53에 도시한 제2 배선층 및 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 59는 도 53에 도시한 제3 배선층 및 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 60은 도 50에 도시한 촬상 장치에의 입력 신호의 경로에 관해 설명하기 위한 모식도.
도 61은 도 50에 도시한 촬상 장치의 화소 신호의 신호 경로에 관해 설명하기 위한 모식도.
도 62는 도 55에 도시한 제2 기판(반도체층)의 평면 구성의 한 변형례를 도시하는 모식도.
도 63은 도 62에 도시한 화소 회로와 함께, 제1 배선층 및 제1 기판의 요부의 평면 구성을 도시하는 모식도.
도 64는 도 63에 도시한 제1 배선층과 함께, 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 65는 도 64에 도시한 제2 배선층과 함께, 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 66은 도 65에 도시한 제3 배선층과 함께, 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 67은 도 54a에 도시한 제1 기판의 평면 구성의 한 변형례를 도시하는 모식도.
도 68은 도 67에 도시한 제1 기판에 적층되는 제2 기판(반도체층)의 평면 구성의 한 예를 도시하는 모식도.
도 69는 도 68에 도시한 화소 회로와 함께, 제1 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 70은 도 69에 도시한 제1 배선층과 함께, 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 71은 도 70에 도시한 제2 배선층과 함께, 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 72는 도 71에 도시한 제3 배선층과 함께, 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 73은 도 67에 도시한 제1 기판의 평면 구성의 다른 예를 도시하는 모식도.
도 74는 도 73에 도시한 제1 기판에 적층되는 제2 기판(반도체층)의 평면 구성의 한 예를 도시하는 모식도.
도 75는 도 74에 도시한 화소 회로와 함께, 제1 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 76은 도 75에 도시한 제1 배선층과 함께, 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 77은 도 76에 도시한 제2 배선층과 함께, 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 78은 도 77에 도시한 제3 배선층과 함께, 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 79는 도 50에 도시한 촬상 장치의 다른 예를 도시하는 단면 모식도.
도 80은 도 79에 도시한 촬상 장치에의 입력 신호의 경로에 관해 설명하기 위한 모식도.
도 81은 도 79에 도시한 촬상 장치의 화소 신호의 신호 경로에 관해 설명하기 위한 모식도.
도 82는 도 53에 도시한 촬상 장치의 다른 예를 도시하는 단면 모식도.
도 83은 도 51에 도시한 등가 회로의 다른 예를 도시하는 도면.
도 84는 도 54a 등에 도시한 화소 분리부의 다른 예를 도시하는 평면 모식도.
도 85는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 구비한 촬상 시스템의 개략 구성의 한 예를 도시하는 도면.
도 86은 도 85에 도시한 촬상 시스템의 촬상 순서의 한 예를 도시하는 도면.
도 87은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 88은 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
도 89는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면.
도 90은 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
도 91a는 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 요부 단면도.
도 91b는 도 91a의 일부를 확대한 요부 단면도.
도 91c는 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 콘택트 영역의 배치 및 도전 패드의 형상을 도시하는 도면.
도 92는 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 공정 단면도.
도 93은 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 92에 이은 공정 단면도.
도 94는 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 93에 이은 공정 단면도.
도 95는 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 94에 이은 공정 단면도.
도 96은 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 95에 이은 공정 단면도.
도 97은 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 96에 이은 공정 단면도.
도 98은 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 97에 이은 공정 단면도.
도 99는 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 98에 이은 공정 단면도.
도 100은 본 기술의 제8 실시 형태에 관한 고체 촬상 장치의 제조 방법의 도 99에 이은 공정 단면도.
도 101은 제8 실시 형태의 제1 변형례를 도시하는 도면.
도 102는 제8 실시 형태의 제2 변형례를 도시하는 도면.
도 103은 본 기술의 제9 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 요부 단면도.
도 104는 본 기술의 제10 실시 형태에 관한 촬상 장치의 구성례를 도시하는 두께 방향의 단면도.
도 105는 본 기술의 제10 실시 형태에 관한 촬상 장치의 구성례를 도시하는 두께 방향의 단면도.
도 106은 본 기술의 제10 실시 형태에 관한 촬상 장치의 구성례를 도시하는 두께 방향의 단면도.
도 107은 본 기술의 제10 실시 형태에 관한 복수의 화소 유닛의 레이아웃례를 도시하는 수평 방향의 단면도.
도 108은 본 기술의 제10 실시 형태에 관한 복수의 화소 유닛의 레이아웃례를 도시하는 수평 방향의 단면도.
도 109는 본 기술의 제10 실시 형태에 관한 복수의 화소 유닛의 레이아웃례를 도시하는 수평 방향의 단면도.
도 110은 본 기술의 제10 실시 형태에 관한 촬상 장치의 변형례를 도시하는 두께 방향의 단면도.
이하에서, 도면을 참조하여 본 기술의 제1∼제10 실시 형태를 설명한다. 이하의 설명에서 참조하는 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이고, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 한다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다. 또한, 본 명세서 중에 기재된 효과는 어디까지나 예시로서 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다.
(제1 실시 형태)
<고체 촬상 장치의 구성>
본 기술의 제1 실시 형태에 관한 고체 촬상 장치로서, 이면 조사형의 CMOS 이미지 센서(고체 촬상 장치)를 예시한다. 본 기술의 제1 실시 형태에 관한 고체 촬상 장치(1A)는, 도 1에 도시하는 바와 같이, 제1 기판부(1층부)(10)와, 제2 기판부(2층부)(20)와, 제3 기판부(3층부)(30)를 구비하고 있다. 고체 촬상 장치(1A)는 제1 기판부(10)와, 제2 기판부(20)와, 제3 기판부(30)가 이 순서로 적층된 3차원 구조로 되어 있다.
제1 기판부(10)는 반도체층(701)에 광전 변환을 행하는 복수의 센서 화소(12)를 가지고 있다. 복수의 센서 화소(12)는 제1 기판부(10)에서의 화소 영역(13) 내에 행렬형상으로 마련되어 있다. 제2 기판부(20)는 센서 화소(12)로부터 출력된 전하에 의거하는 화소 신호를 출력하는 판독 회로(22)를 4개의 센서 화소(12)마다 1개씩 가지고 있다. 제2 기판부(20)는 행방향으로 연재되는 복수의 화소 구동선(23)과, 열방향으로 연재되는 복수의 수직 신호선(24)을 가지고 있다. 또한, 제3 기판부(30)는 보텀(Bottom) 기판이라고 불러도 좋다.
제3 기판부(30)는 화소 신호를 처리하는 로직 회로(32)를 가지고 있다. 로직 회로(32)는, 예를 들면, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 수평 구동 회로(35) 및 시스템 제어 회로(36)를 가지고 있다. 로직 회로(32)(구체적으로는 수평 구동 회로(35))는 센서 화소(12)마다의 출력 전압(Vout)을 외부에 출력한다. 로직 회로(32)에서는, 예를 들면, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역(반도체 영역)의 표면에, CoSi2나 NiSi 등의 살리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역이 형성되어 있어도 좋다.
수직 구동 회로(33)는, 예를 들면, 복수의 센서 화소(12)를 행 단위로 순차적으로 선택한다. 칼럼 신호 처리 회로(34)는, 예를 들면, 수직 구동 회로(33)에 의해 선택된 행의 각 센서 화소(12)로부터 출력되는 화소 신호에 대해, 상관 이중 샘플링(Correlated Double Sampling: CDS) 처리를 시행한다. 칼럼 신호 처리 회로(34)는, 예를 들면, CDS 처리를 시행함에 의해, 화소 신호의 신호 레벨을 추출하고, 각 센서 화소(12)의 수광량에 응한 화소 데이터를 유지한다. 수평 구동 회로(35)는, 예를 들면, 칼럼 신호 처리 회로(34)에 유지되어 있는 화소 데이터를 순차적으로, 외부에 출력한다. 시스템 제어 회로(36)는, 예를 들면, 로직 회로(32) 내의 각 블록(수직 구동 회로(33), 칼럼 신호 처리 회로(34) 및 수평 구동 회로(35))의 구동을 제어한다.
도 2는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치(1A)의 화소 유닛(PU)의 구성례를 도시하는 등가 회로도이다. 도 2에 도시하는 바와 같이, 고체 촬상 장치(1A)에서는, 4개의 센서 화소(12)가 1개의 판독 회로(22)에 전기적으로 접속되고, 1개의 화소 유닛(PU)을 구성하고 있다. 4개의 센서 화소(12)는 1개의 판독 회로(22)를 공유하고 있고, 4개의 센서 화소(12)의 각 출력은 공유하는 판독 회로(22)에 입력된다.
각 센서 화소(12)는 서로 공통의 구성 요소를 가지고 있다. 도 2에서는, 각 센서 화소(12)의 구성 요소를 서로 구별하기 위해, 각 센서 화소(12)의 구성 요소의 부호(예를 들면, 후술하는 PD, TG, FD)의 말미에 식별 번호(1, 2, 3, 4)가 부여되어 있다. 이하에서는, 각 센서 화소(12)의 구성 요소를 서로 구별할 필요가 있는 경우에는, 각 센서 화소(12)의 구성 요소의 부호의 말미에 식별 번호를 부여하지만, 각 센서 화소(12)의 구성 요소를 서로 구별할 필요가 없는 경우에는, 각 센서 화소(12)의 구성 요소의 부호의 말미의 식별 번호를 생략하는 것으로 한다.
각 센서 화소(12)는, 예를 들면, 포토 다이오드(PD)(광전 변환 소자의 한 예)와, 포토 다이오드(PD)에 전기적으로 접속된 전송 트랜지스터(TR)와, 전송 트랜지스터(TR)를 통하여 포토 다이오드(PD)로부터 출력된 전하를 일시적으로 유지하는 플로팅 디퓨전(FD)을 가지고 있다. 포토 다이오드(PD)는, 광전 변환을 행하여 수광량에 응한 전하를 발생한다. 포토 다이오드(PD)의 캐소드 영역이 전송 트랜지스터(TR)의 소스 영역에 전기적으로 접속되어 있고, 포토 다이오드(PD)의 애노드 영역이 기준 전위선(예를 들어 그라운드)에 전기적으로 접속되어 있다. 전송 트랜지스터(TR)의 드레인 영역이 플로팅 디퓨전(FD)에 전기적으로 접속되고, 전송 트랜지스터(TR)의 게이트 전극은 화소 구동선(23)에 전기적으로 접속되어 있다. 전송 트랜지스터(TR)는, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터이다. 플로팅 디퓨전(FD)은 후술하는 n형의 콘택트 영역(705)(도 4 참조)으로 구성되어 있다.
1개의 판독 회로(22)를 공유하는 각 센서 화소(12)의 플로팅 디퓨전(FD)은 서로 전기적으로 접속됨과 함께, 공통의 판독 회로(22)의 입력단에 전기적으로 접속되어 있다. 판독 회로(22)는, 예를 들면, 증폭 트랜지스터(AMP)(제1 트랜지스터의 한 예)와, 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)(제2 트랜지스터의 한 예)를 가지고 있다. 또한, 선택 트랜지스터(SEL)는 필요에 응하여 생략해도 좋다.
리셋 트랜지스터(RST)의 소스 영역(판독 회로(22)의 입력단)이 플로팅 디퓨전(FD)에 전기적으로 접속되어 있고, 리셋 트랜지스터(RST)의 드레인 영역이 전원선(VDD) 및 증폭 트랜지스터(AMP)의 드레인 영역에 전기적으로 접속되어 있다. 리셋 트랜지스터(RST)의 게이트 전극은 화소 구동선(23)(도 1 참조)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스 영역이 선택 트랜지스터(SEL)의 드레인 영역에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트 전극이 리셋 트랜지스터(RST)의 소스 영역에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스 영역(판독 회로(22)의 출력단)이 수직 신호선(24)에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트 전극이 화소 구동선(23)(도 1 참조)에 전기적으로 접속되어 있다.
전송 트랜지스터(TR)는, 전송 트랜지스터(TR)가 온 상태가 되면, 포토 다이오드(PD)의 전하를 플로팅 디퓨전(FD)에 전송한다. 전송 트랜지스터(TR)의 게이트 전극(710)은, 예를 들면, 후술하는 도 4에 도시하는 바와 같이, 반도체층(701)의 표면으로부터 웰 영역(704)을 관통하여 포토 다이오드(PD)에 도달하는 깊이까지 연재되어 있다. 리셋 트랜지스터(RST)는 플로팅 디퓨전(FD)의 전위를 소정의 전위로 리셋한다. 리셋 트랜지스터(RST)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 전원선(VDD)의 전위로 리셋한다. 선택 트랜지스터(SEL)는 판독 회로(22)로부터의 화소 신호의 출력 타이밍을 제어한다.
증폭 트랜지스터(AMP)는, 화소 신호로서, 플로팅 디퓨전(FD)에 유지된 전하의 레벨에 응한 전압의 신호를 생성한다. 증폭 트랜지스터(AMP)는 소스 팔로워형의 앰프를 구성하고 있고, 포토 다이오드(PD)에서 발생한 전하의 레벨에 응한 전압의 화소 신호를 출력하는 것이다. 증폭 트랜지스터(AMP)는, 선택 트랜지스터(SEL)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 증폭하여, 그 전위에 응한 전압을 수직 신호선(24)을 통하여 칼럼 신호 처리 회로(34)에 출력한다. 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)는, 예를 들면, CMOS 트랜지스터이다.
도 3은 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 화소 유닛에서의 콘택트 영역의 배치를 도시하는 도면이다. 도 4는 본 기술의 제1 실시 형태에 관한 고체 촬상 장치의 화소 유닛의 요부 단면도이다. 또한, 도 4에 도시하는 요부 단면도는 어디까지나 모식도이고, 실제의 구조를 엄밀하게 올바르게 도시하는 것을 목적으로 한 도면이 아니다. 도 4에 도시하는 요부 단면도는, 고체 촬상 장치(1A)의 구성을 지면에서 알기 쉽게 설명하기 위해, 트랜지스터나 불순물 확산 영역(반도체 영역)의 수평 방향에서의 위치를 의도적으로 바꾸어서 도시하고 있다. 또한, 도 4에서는 제3 기판부의 도시를 생략하고 있다.
도 4에 도시하는 바와 같이, 제1 기판부(보텀 기판)(10)의 일방의 면인 주면(겉면)측에 제2 기판부(20)가 적층되어 있다. 그리고, 도시하지 않지만, 제2 기판부(20)의 일방의 면인 주면측에 제3 기판부(20)가 적층되어 있다.
제1 기판부(10)는 제1 반도체층으로서의 반도체층(701)과, 이 반도체층(701)을 덮는 제1 절연층으로서의 절연층(720)을 가진다. 또한, 제1 기판부(10)는 일방의 면과 반대측의 면인 이면이 입사면이다. 그리고, 제1 기판부(10)의 이면측에는, 평탄화막(831), 컬러 필터(832) 및 마이크로 렌즈(833) 등이 마련되어 있다. 평탄화막(831)은 제1 기판부(10)의 이면측을 평탄화한다. 마이크로 렌즈(833)는 제1 기판부(10)에의 입사광을 집광한다. 컬러 필터(832)는 제1 기판부(10)의 입사광을 색 분리한다. 컬러 필터(832) 및 마이크로 렌즈(833)는 각각 센서 화소(12)마다 마련되어 있다.
반도체층(701)은 각각 이 소자 분리 영역(702)을 통하여 서로 이웃하여 평면형상으로 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역으로서의 복수의 섬 영역(703)을 가진다. 반도체층(701)은, 제조 프로세스에서, 소자 분리 영역(702)으로 구획된 복수의 소자 형성 영역이 개개의 섬 영역(703)이 될 때까지 반도체 기판의 이면측을 예를 들어 CMP법으로 연삭함에 의해 형성된다. 반도체 기판으로서는, 제1 도전형(예를 들어 n형)의 단결정 실리콘 기판을 이용한다. 즉, 복수의 섬 영역(703)의 각각은 n형의 반도체층(701)을 주체로 구성되어 있다.
소자 분리 영역(702)은 이웃하는 섬 영역(703)끼리를 전기적으로 분리한다. 소자 분리 영역(702)은 예를 들어 STI(Shallow Trench Isolation) 구조를 가지고, 반도체층(701)의 주면으로부터 깊이 방향으로 연신하고 있다.
1개의 섬 영역(703)은 1개의 센서 화소(12)에 대응한다. 섬 영역(703)의 표층부에는 제2 도전형(예를 들어 p형)의 웰 영역(704)이 마련되어 있다. 그리고, 웰 영역(704)보다도 깊은 영역에 제1 능동 소자로서의 n형의 포토 다이오드(PD)가 마련되어 있다. 또한, 섬 영역(703)의 표층부에는, 제1 능동 소자로서의 전송 트랜지스터(TR)가 마련되어 있다. 전송 트랜지스터(TR)는, 상세히 도시하지 않지만, 섬 영역(703)의 주면으로부터 깊이 방향으로 연신하는 게이트 홈의 내벽을 따라 마련된 게이트 절연막(109)과, 일부가 게이트 절연막(709)을 통하여 게이트 홈 내에 매입되고, 타부가 게이트 홈으로부터 돌출한 T자 형상의 게이트 전극(710)과, 소스 영역 및 드레인 영역(도시 생략)을 가진다.
또한, 도 3 및 도 4에 도시하는 바와 같이, 섬 영역(703)의 표층부의 소자 분리 영역(702)측에는, 웰 영역(704)의 내부에 n형의 콘택트 영역(705)이 마련되어 있다. 콘택트 영역(705)은, 도 3에 도시하는 바와 같이, 행방향으로 연신하는 소자 분리 영역(702)과 열방향으로 연신하는 소자 분리 영역(702)이 교차하는 교차부 중, 4개의 센서 화소(12)를 1단위로 하는 화소 유닛(PU)의 중앙부에 위치하는 제1 교차부(702a)에 접하여 마련되어 있다. 콘택트 영역(705)은 후술하는 도전 패드(824a)와의 오믹 콘택트 저항을 저감함과 함께, 플로팅 디퓨전(FD)을 공유한다.
또한, 도 3 및 도 4에 도시하는 바와 같이, 섬 영역(703)의 표층부의 소자 분리 영역(702)측에는, 웰 영역(704)의 내부에, 이 웰 영역(704)보다도 불순물 농도가 높은 p형의 콘택트 영역(706)이 마련되어 있다. 콘택트 영역(706)은, 도 3에 도시하는 바와 같이, 소자 분리 영역(702)의 교차부 중, 화소 유닛(PU)의 모서리부(角部)에 위치하는 제2 교차부(702b)에 접하여 마련되어 있다. 콘택트 영역(706)은 후술하는 도전 패드(742b)와의 오믹 콘택트 저항을 저감한다.
화소 유닛(PU)의 중앙부에서, 도 4에 도시하는 바와 같이, 소자 분리 영역(702)의 제1 교차부(702a)를 통하여 배치된 4개의 섬 영역(703)의 각각의 콘택트 영역(705)에는, 소자 분리 영역(702)의 제1 교차부(702a)를 넘어서 상술한 도전 패드(824a)가 전기적 및 기계적으로 접속되어 있다. 또한, 화소 유닛(PU)의 모서리부에서, 소자 분리 영역(702)의 제2 교차부(702b)를 통하여 배치된 4개의 섬 영역(703)의 각각의 콘택트 영역(706)에는, 소자 분리 영역(702)의 제2 교차부(702b)를 넘어서 상술한 도전 패드(824b)가 전기적 및 기계적으로 접속되어 있다.
절연층(720)은 섬 영역(703)상 및 도전 패드(824a, 824b)상을 덮도록 하여 반도체층(701)상에 마련되어 있다. 제1 절연층(720)은, 예를 들면, 산화 실리콘막(SiO), 질화 실리콘막(SiN), 산질화 실리콘막(SiON) 또는 탄질화 실리콘막(SiCN) 중의 1개, 또는, 이들 중 2개 이상을 적층한 적층막으로 형성되어 있다.
도 4에 도시하는 바와 같이, 제2 기판부(20)는 제2 반도체층으로서의 반도체층(801)과, 이 반도체층(801)상에 마련된 제2 절연층으로서의 절연층(820)을 가진다. 또한, 제2 기판부(20)는 반도체층(801)의 절연층(820)측과는 반대측의 이면에 절연막(802)을 가진다. 반도체층(801)은 절연층(720)상에 절연막(802)을 통하여 배치되어 있다. 절연막(802)은 예를 들어 산화 실리콘막으로 형성되고, 하층의 절연층(720)과 접합되어 있다.
도 4에 도시하는 바와 같이, 본 기술의 제1 실시 형태에 관한 고체 촬상 장치(1A)는, 또한, 절연층(820)의 표면으로부터 도전 패드(824a)의 표면에 도달하는 접속 구멍(821a)의 내부에 매입되고, 또한 도전 패드(824a)와 동일 재료로 일체적으로 형성된 도전 플러그(823a)를 구비하고 있다. 도전 패드(824a)는, 평면에서 봤을 때의 면적이 도전 플러그(823a)의 면적보다도 크다. 또한, 본 기술의 제1 실시 형태에 관한 고체 촬상 장치(1A)는 절연층(820)의 표면으로부터 도전 패드(824b)의 표면에 도달하는 접속 구멍(821b)의 내부에 매입되고, 또한 도전 패드(824b)와 동일 재료로 일체적으로 형성된 도전 플러그(823b)를 구비하고 있다. 도전 패드(824b)는 평면에서 봤을 때의 면적이 도전 플러그(823b)의 면적보다도 크다. 도전 플러그(823a) 및 도전 패드(824a), 및 도전 플러그(823b) 및 도전 패드(824b)로서는, 티탄(Ti), 텅스텐(W), 코발트(Co), 몰리브덴(Mo) 등의 고융점 금속 재료의 사용이 가능하고, 예를 들어 텅스텐(W)이 사용되고 있다.
절연층(820)에는, 절연층(820)의 표면으로부터 섬 영역(803a)상의 게이트 전극(806a)의 표면에 도달하는 접속 구멍(825a), 절연층(820)의 표면으로부터 섬 영역(803a)의 표면에 도달하는 접속 구멍(825b) 및 절연층(820)의 표면으로부터 섬 영역(803b)상의 게이트 전극(806b)의 표면에 도달하는 접속 구멍(825c)이 마련되어 있다. 그리고, 이들 접속 구멍(825a∼825c)에는, 도전 플러그(826a∼826c)가 매입되어 있다. 도전 플러그(826a∼826c)로서는, 고융점 금속 재료의 사용이 가능하고, 예를 들어 텅스텐(W)이 사용되고 있다.
절연층(820)상에는, 도전 플러그(823a)상 및 도전 플러그(826a)상을 덮도록 하여 도전 플러그(823a) 및 도전 플러그(826a)와 전기적 및 기계적으로 접속된 배선(827a)이 마련되어 있다. 또한, 절연층(820)상에는, 도전 플러그(826b)상을 덮도록 하여 도전 플러그(826b)와 전기적 및 기계적으로 접속된 배선(827b)이 마련되어 있다. 또한, 절연층(820)상에는, 도전 플러그(823b)상 및 도전 플러그(826c)상을 덮도록 하여 도전 플러그(823b) 및 도전 플러그(826c)와 전기적 및 기계적으로 접속된 배선(827c)이 마련되어 있다.
절연층(820)상에는, 배선(827a∼827c)을 덮도록 하여 절연막(828)이 마련되어 있다. 그리고, 절연막(828)의 표층부에는, 배선(829)이 마련되어 있다. 배선(827a∼827c) 및 배선(829)의 재료로서는, 예를 들어 구리(Cu) 등의 금속이 사용되고 있다.
증폭 트랜지스터(AMP)는 섬 영역(803a)의 주면에 형성된 게이트 절연막(805)과, 게이트 절연막(805)상에 마련된 게이트 전극(806a)과, 섬 영역(803a)의 표층부에 형성된 소스 영역 및 드레인 영역을 가진다. 리셋 트랜지스터(RST)는 섬 영역(803b)의 주면에 형성된 게이트 절연막(805)과, 게이트 절연막(805)상에 마련된 게이트 전극(806b)과, 섬 영역(803b)의 표층부에 형성된 소스 영역 및 드레인 영역을 가진다.
제2 기판부(20)에 마련된 증폭 트랜지스터(AMP)의 게이트 전극(806a)은, 도전 플러그(826a), 배선(827a), 도전 플러그(823a), 도전 패드(824a)를 포함하는 도전 경로를 통하여, 하단의 제1 기판부(10)에서의 소자 분리 영역(702)의 제1 교차부(702a)에 인접하는 4개의 콘택트 영역(705)에 각각 전기적으로 접속되어 있다. 그리고, 이 도전 경로에서는, 도전 플러그(823a)가 도전 패드(824a)와 동일 재료로 일체적으로 성형되어 있기 때문에, 도전 플러그(823a)를 예를 들어 다결정 실리콘막으로 형성한 경우와 비교하여 이종(異種) 접합이 1개 적다. 따라서, 제1 실시 형태의 고체 촬상 장치(1A)에 의하면, 상단의 제2 기판부(20)에 마련된 증폭 트랜지스터(AMP)의 게이트 전극(806a)과, 하단의 제1 기판부(10)에 마련된 콘택트 영역(705)을 전기적으로 접속하는 도전 경로의 저항치를 저감할 수 있다. 또한, 콘택트 영역(705)은 플로팅 디퓨전(FD)을 공유하고 있기 때문에, 화소 유닛(PU)의 동작 속도의 고속화를 도모할 수 있다.
제2 기판부(20)에 마련된 섬 영역(803b)은, 도전 플러그(826c), 배선(827c), 도전 플러그(823b), 도전 패드(824b)를 포함하는 도전 경로를 통하여, 하단의 제1 기판부(10)에서의 소자 분리 영역(702)의 제2 교차부(702b)에 인접하는 4개의 콘택트 영역(706)에 각각 전기적으로 접속되어 있다. 그리고, 이 도전 경로에서도, 도전 플러그(823b)가 도전 패드(824b)와 동일 재료로 일체적으로 성형되어 있기 때문에, 도전 플러그(823b)를 예를 들어 다결정 실리콘막으로 형성한 경우와 비교하여 이종 접합이 1개 적다. 따라서, 제1 실시 형태의 고체 촬상 장치(1A)에 의하면, 상단의 제2 기판부(20)에 마련된 섬 영역(803b)과, 하단의 제1 기판부(10)에 마련된 콘택트 영역(706)을 전기적으로 접속하는 도전 경로의 저항치를 저감할 수 있다.
<고체 촬상 장치의 제조 방법>
다음으로, 도 5∼도 17을 참조하여, 제1 실시 형태에 관한 고체 촬상 장치의 제조 방법의 한 예를 설명한다.
우선, 단결정 실리콘의 반도체 기판으로 이루어지는 반도체층(701)을 준비한다.
다음으로, 도 5에 도시하는 바와 같이, 반도체층(701)의 주면측에 소자 분리 영역(702)을 형성함과 함께, 이 소자 분리 영역(702)으로 둘러싸여 구획되는 소자 형성 영역으로서의 섬 영역(703)을 형성한다. 소자 분리 영역(702)은, 예를 들면, 주지의 포토 리소그래피 기술 및 이방성 드라이 에칭 기술을 이용하여 반도체층(701)의 주면으로부터 깊이 방향으로 신장하는 분리 홈을 형성하고, 그 후, 이 분리 홈 내에 절연막을 선택적으로 매입함에 의해 형성된다. 절연막의 매입은 분리 홈 내를 포함하는 반도체층(701)의 주면상의 전면에 예를 들어 산화 실리콘막을 CVD법으로 형성하고, 그 후, 반도체층(701)의 주면상의 절연막을 에치 백법이나 CMP법으로 선택적으로 제거함에 의해 행해진다.
다음으로, 주지의 포토 리소그래피 기술, 이온 주입 기술 및 열처리 기술을 이용하여, 반도체층(1)의 표층부(상부)에 포토 다이오드를 구성하는 p형의 웰 영역(704) 및 n형의 전하 생성 영역(도시 생략)을 형성한다. 이 공정에 의해, 섬 영역(703)에 포토 다이오드(PD)가 형성된다.
다음으로, 도 6에 도시하는 바와 같이, 소자 분리 영역(702)을 통하여 서로 이웃하는 복수의 섬 영역(703)의 각각의 표층부의 소자 분리 영역(702)측(제1 교차부(702a)측)에 n형의 콘택트 영역(705)을 형성함과 함께, 소자 분리 영역(702)을 통하여 서로 이웃하는 복수의 섬 영역(703)의 각각의 표층부의 소자 분리 영역(702)측(제2 교차부(702b)측)에 p형의 콘택트 영역(706)을 형성한다. n형의 콘택트 영역(705) 및 p형의 콘택트 영역(706)은 행방향으로 연신하는 소자 분리 영역과 열방향으로 연신하는 소자 분리 영역(702)이 교차하는 교차부에 1개 걸러서 형성된다. 콘택트 영역(705) 및 콘택트 영역(706)은 주지의 포토 리소그래피 기술, 이온 주입 기술 및 열처리 기술을 이용하여 행해진다.
다음으로, 도 7에 도시하는 바와 같이, 소자 분리 영역(702)의 제1 교차부(702a)를 넘어서 4개의 섬 영역(703)의 각각의 n형의 콘택트 영역(705)상에 에칭 스토퍼막(707)을 통하여 패드용 중자(708a)를 형성함과 함께, 소자 분리 영역(702)의 제2 교차부(702b)를 넘어서 4개의 섬 영역(703)의 각각의 p형의 콘택트 영역(706)상에 에칭 스토퍼막(707)을 통하여 패드용 중자(708b)를 형성한다. 에칭 스토퍼막(707) 및 패드용 중자(708a, 708b)는 예를 들어 섬 영역(703)상 및 소자 분리 영역(702)상을 포함하는 반도체층(701)의 전면에 산화 실리콘막 및 다결정 실리콘막을 이 순서로 CVD법에 의해 형성하고, 그 후, 다결정 실리콘막 및 산화 실리콘막을 이 순서로 패터닝함에 의해 형성된다. 다결정 실리콘막으로서는, 저항치를 저감하는 불순물이 퇴적 중 또는 퇴적 후에 도입되지 않는 논 도프형의 것을 이용한다.
다음으로, 반도체층(701)의 주면으로부터 깊이 방향으로 신장하는 게이트 홈을 섬 영역(703)에 형성한다. 그리고, 열산화 처리를 시행하여 게이트 홈 내를 포함하는 반도체층(701)의 주면에 열산화 실리콘막으로 이루어지는 게이트 절연막(709)을 형성한다. 그리고, 게이트 홈 내를 포함하는 게이트 절연막(709)상의 전면에 게이트 전극재로서 예를 들어 다결정 실리콘막을 CVD법으로 형성한다. 다결정 실리콘막에는, 퇴적 중 또는 퇴적 후에 저항치를 저감하는 불순물이 도입된다. 그리고, 다결정 실리콘막 및 게이트 절연막(709)을 이 순서로 패터닝하여, 도 8에 도시하는 바와 같이, 게이트 홈 내에 게이트 절연막(709)을 통하여 일부가 매입되고, 타부가 게이트 홈으로부터 돌출한 T자형의 게이트 전극(710)을 형성한다. 이 공정에 의해, 전송 트랜지스터(TR)가 형성된다.
다음으로, 도 9에 도시하는 바와 같이, 게이트 전극(710) 및 패드용 중자(708a, 708b)를 덮도록 하여 반도체층(701)의 주면상의 전면에 제1 절연층으로서의 절연층(720)을 형성한다.
다음으로, 제2 반도체층으로서, 예를 들어 단결정 실리콘으로 이루어지는 반도체층(801)을 준비한다. 이 반도체층(801)의 주면과는 반대측의 이면에는 예를 들어 산화 실리콘막으로 이루어지는 절연막(802)이 마련되어 있다. 그리고, 도 10에 도시하는 바와 같이, 반도체층(701)의 주면측에, 반도체층(801)을 첩합시킨다. 구체적으로는, 반도체층(701)의 주면측의 절연층(720)과, 반도체층(801)의 이면측의 절연막(802)을 마주보게 하여 서로 밀착시킨 상태에서 열처리를 시행한다. 이에 의해, 도 10에 도시하는 바와 같이, 절연막(802)과 절연층(720)이 일체화하고, 상단의 반도체층(801)과 하단의 반도체층(701)이 절연막(802) 및 절연층(720)을 통하여 서로 접합된다. 또한, 절연층(720)상에 반도체층(801)이 배치된다. 그 후, 반도체층(801)의 주면측을 예를 들어 CMP법으로 연삭하여 반도체층(801)의 두께를 얇게 한다.
다음으로, 주지의 포토 리소그래피 기술 및 이방성 드레인 에칭 기술 등을 이용하여 반도체층(801)을 복수의 섬 영역(803)으로 패터닝하고, 그 후, 도 11에 도시하는 바와 같이, 섬 영역(803) 사이를 절연막(804)으로 매입한다. 절연막(804)의 매입은, 예를 들면, 섬 영역(803)상 및 섬 영역(803) 사이를 포함하는 반도체층(801)상의 전면에 CVD법으로 산화 실리콘막으로 이루어지는 절연막(804)을 형성하고, 그 후, 섬 영역(803)상의 절연막(804)을 에치 백법이나 CMP법으로 선택적으로 제거함에 의해 행해진다.
다음으로, 도 12에 도시하는 바와 같이, 복수의 섬 영역(803) 중의 섬 영역(803a)에 제2 능동 소자로서의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)(도시 생략)을 형성함과 함께, 복수의 섬 영역(803) 중의 섬 영역(803b)에 제2 능동 소자로서의 리셋 트랜지스터(RST)를 형성한다. 이들 제2 능동 소자는, 우선, 섬 영역(803)에 열산화 처리를 시행하여 섬 영역(803)의 주면에 열산화 실리콘막으로 이루어지는 게이트 절연막(805)을 형성한다. 그리고, 게이트 절연막(805)상의 전면에 게이트 전극재로서 예를 들어 다결정 실리콘막을 CVD법으로 형성한다. 이 다결정 실리콘막에는, 퇴적 중 또는 퇴적 후에 저항치를 저감하는 불순물이 도입된다. 그리고, 이 다결정 실리콘막 및 게이트 절연막(705)을 이 순서로 패터닝하여 섬 영역(803a, 803b)상에 게이트 절연막(805)을 개재하여 게이트 전극(806a, 806b)을 형성한다. 그리고, 게이트 전극(806a, 806b)을 마스크로 하여 섬 영역(803a, 803b)에 불순물을 이온 주입한다. 그리고, 섬 영역(703a, 703b)에 이온 주입으로 생긴 결정 결함을 회복시키는 열처리(불순물을 활성화시키는 열처리)를 시행하여 소스 영역 및 드레인 영역을 형성한다. 이에 의해, 섬 영역(803a)에 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 형성됨과 함께, 섬 영역(803b)에 리셋 트랜지스터(RST)가 형성된다.
이 공정에서, 열산화 처리나 결정 결함 회복 처리는 약 1000℃ 정도의 온도 분위기 중에서 행해지는데, 패드용 중자(708a, 708b)는 논도프드 다결정 실리콘막으로 형성되어 있기 때문에, 패드용 중자(708a, 708b)로부터 콘택트 영역(705, 706)에 불순물이 확산하여 콘택트 영역(705, 706)이 확산되는 일이 없다. 특히, 콘택트 영역(705)은 플로팅 디퓨전(FD)을 공유하고 있기 때문에, 콘택트 영역(705)에서의 전하의 축적을 안정화시킬 수 있다.
다음으로, 섬 영역(703a, 703b)을 덮는 제2 절연층으로서의 절연층(820)을 형성한다. 그리고, 도 13에 도시하는 바와 같이, 절연층(820)의 표면을 평탄화한다.
다음으로, 도 13에 도시하는 바와 같이, 절연층(820)의 표면으로부터 패드용 중자(708a)의 표면에 도달하는 접속 구멍(821a)을 형성함과 함께, 절연층(820)의 표면으로부터 패드용 중자(708b)의 표면에 도달하는 접속 구멍(821b)을 형성한다. 이 접속 구멍(821a, 821b)은 주지의 포토 리소그래피 기술 및 이방성 드라이 에칭 기술을 이용하여 행해진다.
다음으로, 도 14에 도시하는 바와 같이, 접속 구멍(821a)을 통하여 패드용 중자(708a) 및 에칭 스토퍼막(707)을 제거하여 접속 구멍(821a)에 연결되는 공간부(822a)를 형성함과 함께, 접속 구멍(821b)을 통하여 패드용 중자(708b) 및 에칭 스토퍼막(707)을 제거하여 접속 구멍(821a)에 연결되는 공간부(822b)를 형성한다. 패드용 중자(708a, 708b)의 제거는 절연층(820), 절연막(802), 절연층(720) 및 에칭 스토퍼막(707)에 대해 선택성을 갖는 에칭 조건으로 행한다. 이때, 콘택트 영역(705, 706)의 표면은 약간 에칭되지만, 에칭 스토퍼막(707)을 마련하지 않고 패드용 중자(708a, 708b)를 에칭하여 제거하는 경우와 비교하여 콘택트 영역(705, 706)의 두께의 감소를 억제할 수 있다.
다음으로, 도 15에 도시하는 바와 같이, 공간부(822a, 822b) 내 및 접속 구멍(821a, 821b) 내에 도전 재료를 매입하여 콘택트 영역(705, 706)에 접속된 도전 패드(824a, 824b) 및 그 도전 패드(824a, 824b)와 동일 재료로 일체 성형의 도전 플러그(823a, 823b)를 형성한다. 도전 패드(824a, 824b) 및 도전 플러그(823a, 823b)는, 우선, 예를 들어 PVD법으로 접속 구멍(821a, 821b)의 내벽, 공간부(822a, 822b)의 내벽 및 콘택트 영역(705, 706)의 표면을 따라 베리어 메탈막을 형성한다. 베리어 메탈막은 하측으로부터 티탄(Ti)막/티탄 나이트라이드(TiN)막을 포함하는 복합막으로 형성된다. 티탄막 및 티탄 나이트라이드막은 예를 들어 수십㎚ 정도의 막두께로 형성한다. 그리고, 공간부(822a, 822b) 및 접속 구멍(821a, 821b)의 내부를 다 메우도록, 고융점 재료로서 예를 들어 텅스텐(W)막을 CVD법으로 형성한다. 그리고, 텅스텐막 및 베리어 메탈막을 RIE 등의 드라이 에칭으로 에치 백 함에 의해, 콘택트 영역(705, 706)상 및 절연층(820)상의 텅스텐막 및 베리어 메탈막을 선택적으로 제거한다. 이에 의해, 동일 재료로 일체 성형의 도전 패드(824a, 824b) 및 도전 플러그(823a, 823b)가 형성된다.
다음으로, 절연층(820)의 표면으로부터 증폭 트랜지스터(AMP)의 게이트 전극(806a)의 표면에 도달하는 접속 구멍(825a), 절연층(820)의 표면으로부터 섬 영역(803a)의 표면에 도달하는 접속 구멍(825b) 및 절연층(820)의 표면으로부터 섬 영역(803b)의 표면에 도달하는 접속 구멍(825c)을 형성한다. 그리고, 도 16에 도시하는 바와 같이, 이들 접속 구멍(825a∼825c)의 각각의 내부에, 상술한 도전 플러그(823a, 823b)와 같은 방법으로 도전 플러그(826a∼826c)를 매입한다.
다음으로, 절연층(820)의 표면에, 도전 플러그(823a) 및 도전 플러그(826a)와 전기적 및 기계적으로 접속된 배선(827a), 도전 플러그(826b)에 전기적 및 기계적으로 접속된 배선(827b), 도전 플러그(823b) 및 도전 플러그(826c)와 전기적 및 기계적으로 접속된 배선(827c)을 각각 형성한다. 이들 배선(827a∼827c)은 절연층(820)의 표면상에 금속막으로서 예를 들어 구리막을 CVD법으로 형성하고, 그 후, 구리막을 주지의 포토 리소그래피 기술, 이방성 드라이 에칭 기술을 이용하여 패터닝함에 의해 형성된다.
다음으로, 절연층(820)상에 배선(827a∼827c)을 포함하여 절연층(820)을 덮는 절연막(828)을 형성하고, 그 후, 절연층(820)의 표층부에 매입된 배선(829)을 형성한다.
다음으로, 로직 회로(32) 등이 형성된 제3 기판부(30)를 제2 기판부(20)에 첩합시킨다. 그리고, 반도체층(701)의 이면측을 소자 분리 영역(702)이 노출할 때까지 CMP 등에 의해 연삭하여 섬 영역(103)을 소자 분리한다. 또한 반도체층(701)의 이면에, 평탄화막, 컬러 필터 및 마이크로 렌즈 등을 형성한다. 이에 의해, 도 1에 도시한 제1 실시 형태에 관한 고체 촬상 장치(1A)가 거의 완성된다.
제1 실시 형태에 관한 고체 촬상 장치(1A)의 제조 방법에 의하면, 도전 플러그(823a)와 도전 패드(824a)를 동일 재료로 일체적으로 성형함과 함께, 도전 플러그(823b)와 도전 패드(824b)를 동일 재료로 일체적으로 성형하기 때문에, 도전 패드(824a)를 예를 들어 다결정 실리콘막으로 형성한 경우와 비교하여 이종 접합을 1개 적게 할 수 있다. 이 때문에, 도전 플러그(823a) 및 도전 패드(824a)를 포함하는 도전 경로의 저항치, 및 도전 플러그(823a) 및 도전 패드(824a)를 포함하는 도전 경로의 저항치를 저감한 고체 촬상 장치(1A)를 제조할 수 있다.
또한, 제1 실시 형태에 관한 고체 촬상 장치(1A)의 제조 방법에 의하면, 도전 패드(824a, 824b)로부터 콘택트 영역(705, 706)에의 불순물의 확산이 생기지 않기 때문에, 콘택트 영역(705, 706)의 확산을 억제한 고체 촬상 장치(1A)를 제조할 수 있다.
또한, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)에서는, 섬 영역(803) 사이를 절연막(804)으로 매입한 반도체층(801)에 관해 설명했는데, 반도체층(801)은, 후술하는 제10 실시 형태의 도 104에 도시하는 반도체 기판(21)과 같이, 1개의 반도체로 구성해도 좋다. 이 경우는, 도 104의 반도체 기판(21)과 마찬가지로, 트랜지스터의 주위를 둘러싸는 소자 분리층(213)을 반도체층(801)에 형성한다. 또한, 이 경우는, 반도체층(801)에, 도전 플러그(823a)가 통하는 관통 구멍 및 도전 플러그(823b)가 통하는 관통 구멍을 형성하고 나서, 이 관통 구멍 내를 매입하도록 상층의 절연층(820)을 형성하도록 해도 좋다. 반도체층(801)에 형성된 관통 구멍에 도전 플러그(823a, 823b)를 통하게 하는 경우에는, 반도체층(801)과 도전 플러그(823a, 823b) 사이에 절연막을 개재시켜서 절연 분리하는 것이 바람직하다.
또한, 이 제1 실시 형태의 제2 기판부(20)를 후술하는 제10 실시 형태의 도 104에 도시하는 제2 기판부(20)와 같이, 반도체 기판(21 및 21A)을 적층한 구성으로 해도 좋다. 이 경우에는, 도전 플러그(823a, 823b)는 복수의 반도체 기판으로부터 절연 분리된 상태에서 복수의 반도체 기판을 관통하도록 형성하는 것이 바람직하다.
(제2 실시 형태)
<고체 촬상 장치의 구성>
본 기술의 제2 실시 형태에 관한 고체 촬상 장치(1B1)는 기본적으로 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)와 같은 구성으로 되어 있고, 이하의 구성이 다르다. 즉, 본 기술의 제2 실시 형태에 관한 고체 촬상 장치(1B1)는, 도 18에 도시하는 바와 같이, 콘택트 영역(705, 706)과 도전 플러그(823a, 823b) 사이에 MIS 콘택트부(840a, 840b)를 구비하고 있다. 또한, 본 기술의 제2 실시 형태에 관한 고체 촬상 장치(1B1)는 제2 반도체층으로서, 상술한 제1 실시 형태의 반도체층(801)에 바꾸어서 화합물 반도체층(850)을 구비하고 있다.
MIS 콘택트부(840a)는 콘택트 영역(705)과, 콘택트 영역(705)상에 마련된 절연막(841)과, 절연막(841)상에 마련된 도전 패드(842a)를 가진다. MIS 콘택트부(840b)는 콘택트 영역(706)과, 콘택트 영역(706)상에 마련된 절연막(841)과, 절연막(841)상에 마련된 도전 패드(842b)를 가진다.
MIS 콘택트부(840a)의 절연막(841) 및 도전 패드(842a)는 소자 분리 영역(702)의 제1 교차부(702a)를 넘어서 4개의 콘택트 영역(705)상에 배치되어 있다. 마찬가지로, MIS 콘택트부(840b)의 절연막(841) 및 도전 패드(842b)에서도, 소자 분리 영역(702)의 제2 교차부(702b)를 넘어서 4개의 콘택트 영역(706)상에 배치되어 있다. 도전 패드(842a 및 842b)는 저항치를 저감하는 불순물이 성막 중 또는 성막 후에 도입된 다결정 실리콘(도프드 실리콘)막으로 형성되어 있다. 절연막(841)으로서는, 비정질형상의 막이고, 예를 들어 산화 티탄(TiO2)막 또는 티탄산 스트론튬(SrTiOx)막을 이용할 수 있다.
MIS 콘택트부(840a 및 840b)는 금속(다결정 실리콘막)측으로부터 반도체(콘택트 영역(805, 806))의 밴드 갭 중에 배어드는 전자의 파동 함수를 절연막(841)으로 블록하거나, 절연막/반도체(콘택트 영역(805, 806)) 계면에 발생하는 계면 다이 폴을 이용하여, 실효적으로 쇼트 키 장벽이 감소하는 전계를 발생시킴에 의해, 다결정 실리콘(도전 패드(842a, 842b))과 결정 실리콘(콘택트 영역(805, 806))의 접합보다도 저저항의 콘택트를 가능하게 하고 있다. MIS 콘택트에 관해서는, 아래의 문헌에 기재되어 있다.
k. -W. Ang, et al., IEDM 2012, P. 439.
S. Datta et al., VLSI tech. pp. 174-1752014
화합물 반도체층(850)은 각각이 절연막(802)을 통하여 서로 이웃하여 평면형상으로 배치되고, 또한 각각에 제2 능동 소자가 마련된 복수의 소자 형성 영역으로서의 복수의 섬 영역(853)을 가진다. 화합물 반도체층(850)은, 제조 프로세스에서, 이면에 절연막(802)을 갖는 화합물 반도체 기판을 제1 기판부(10)에 첩합시킨 후, 화합물 반도체 기판을 패터닝하여 복수의 섬 영역(853)을 형성하고, 그리고, 복수의 섬 영역(853) 사이를 절연막(804)으로 매입함에 의해 형성된다. 화합물 반도체 기판으로서는, Ⅲ-V족 재료 또는 Ⅳ족 재료를 이용할 수 있다. Ⅲ-V족 재료로서는 인듐 갈륨 비소(InGaAs), Ⅳ족으로서는 실리콘 게르마늄(SiGe), 게르마늄(Ge)을 이용할 수 있다. 이 제2 실시 형태에서는, InGaAs 기판을 이용하고 있다. 즉, 복수의 섬 영역(853)의 각각은 InGaAs로 이루어지는 화합물 반도체층(850)을 주체로 구성되어 있다.
복수의 섬 영역(853) 중의 섬 영역(853a)에는, 제2 능동 소자로서의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)(도시 생략)가 마련되어 있다. 또한, 복수의 섬 영역(853) 중의 섬 영역(853b)에는, 제2 능동 소자로서의 리셋 트랜지스터(RST)가 마련되어 있다. 이 섬 영역(853a 및 853b)은 1개의 화소 유닛(PU)을 구성하는 4개의 섬 영역(703)상에 배치되어 있다.
증폭 트랜지스터(AMP)는, 상세히 도시하지 않지만, 섬 영역(853a)에 마련된 게이트 절연막(855), 게이트 전극(856a), 소스 영역 및 드레인 영역을 가진다. 또한, 선택 트랜지스터(SEL)도 섬 영역(853a)에 마련된 게이트 절연막, 게이트 전극, 소스 영역 및 드레인 영역을 가진다. 리셋 트랜지스터(RST)는, 상세히 도시하지 않지만, 섬 영역(853b)에 마련된 게이트 절연막(855), 게이트 전극(856b), 소스 영역 및 드레인 영역을 가진다. 게이트 절연막(855)은 섬 영역상에 예를 들어 ALD법으로 성막된 산화 알루미늄막으로 형성되어 있다.
본 기술의 제2 실시 형태에 관한 고체 촬상 장치(1B1)에 의하면, 콘택트 영역(705)과 도전 패드(842a) 사이에 얇은 절연막을 형성함으로써 MIS 콘택트부(840a)를 형성할 수 있기 때문에, 저저항의 플로팅 디퓨전 공유 콘택트 구조를 얻을 수 있다. 또한, 콘택트 영역(706)과 도전 패드(842b) 사이에 얇은 절연막(841)을 형성함으로써 MIS 콘택트부를 형성할 수 있기 때문에, 저저항의 콘택트 구조를 얻을 수 있다.
<고체 촬상 장치의 제조 방법>
다음으로, 본 기술의 제2 실시 형태에 관한 고체 촬상 장치(1B1)의 제조 방법에 관해 설명한다.
우선, 도 19에 도시하는 바와 같이, 반도체층(701)에, 소자 분리 영역(702), 섬 영역(703), 웰 영역(704), 포토 다이오드(PD), 전송 트랜지스터(TR), 콘택트 영역(705, 706) 등을 형성한다.
다음으로, 섬 영역(703)상을 포함하는 반도체층(701)상의 전면에 10∼20㎚ 정도의 막두께의 산화 티탄(TiOx)막을 ALD법 또는 스퍼터법에 의해 형성하고, 그 후, 산화 티탄막상의 전면에 100㎚ 정도의 막두께의 다결정 실리콘막을 550℃의 저온에서 CVD법에 의해 형성한다. 그리고, 다결정 실리콘막 및 절연막을 이 순서로 패터닝하여, 도 20에 도시하는 바와 같이, 소자 분리 영역(702)의 제1 교차부(702a)를 넘어서 4개의 섬 영역(703)의 각각의 콘택트 영역(705)상에 절연막(841)을 통하여 도전 패드(842a)를 형성함과 함께, 소자 분리 영역(702)의 제2 교차부(702b)를 넘어서 4개의 섬 영역(703)의 각각의 콘택트 영역(706)상에 절연막(841)을 통하여 도전 패드(842b)를 형성한다. 이 공정에 의해, 소자 분리 영역(702)의 제1 교차부(702a)에 접하는 4개의 콘택트 영역(705)상에 MIS 콘택트부(840a)가 형성됨과 함께, 소자 분리 영역(702)의 제2 교차부(702b)에 접하는 4개의 콘택트 영역(706)상에 MIS 콘택트부(840b)가 형성된다.
다음으로, 도 21에 도시하는 바와 같이, 게이트 전극(710) 및 MIS 콘택트부(840a, 840b)를 덮도록 하여 반도체층(701)의 주면상의 전면에 제1 절연층으로서의 절연층(720)을 형성한다.
다음으로, 제2 반도체층으로서, 예를 들어 InGaAs로 이루어지는 화합물 반도체층(850)을 준비한다. 이 화합물 반도체층(850)의 주면과 반대측의 이면에는 예를 들어 산화 실리콘막으로 이루어지는 절연막(801)이 마련되어 있다. 그리고, 도 22에 도시하는 바와 같이, 반도체층(701)의 주면측에, 화합물 반도체층(850)을 첩합시킨다. 구체적으로는, 반도체층(701)의 주면측의 절연층(720)과, 화합물 반도체층(850)의 이면측에 마련된 절연막(802)을 마주보게 하여 서로 밀착시킨 상태에서 열처리를 시행한다. 이에 의해, 도 22에 도시하는 바와 같이, 절연막(802)과 절연층(720)이 일체화하고, 상단의 화합물 반도체층(850)과 하단의 반도체층(701)이 절연막(802) 및 절연층(720)을 통하여 서로 접합된다. 또한, 절연층(720)상에 화합물 반도체층(850)이 배치된다. 그 후, 화합물 반도체층(840)의 주면측을 예를 들어 CMP법으로 연삭하여 화합물 반도체층(850)의 두께를 얇게 한다.
다음으로, 도 23에 도시하는 바와 같이, 주지의 포토 리소그래피 기술 및 이방성 드레인 에칭 기술 등을 이용하여 화합물 반도체층(850)을 복수의 섬 영역(853)으로 패터닝하고, 그 후, 도 23에 도시하는 바와 같이, 섬 영역(853) 사이를 절연막(804)으로 매입하여 화합물 반도체층(850)의 주면측을 평탄화한다.
다음으로, 도 24에 도시하는 바와 같이, 복수의 섬 영역(853) 중의 섬 영역(853a)에 제2 능동 소자로서의 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)(도시 생략)를 형성함과 함께, 복수의 섬 영역(853) 중의 섬 영역(853b)에 제2 능동 소자로서의 리셋 트랜지스터(RST)를 형성한다. 이들 제2 능동 소자는, 우선, 섬 영역(853)상을 포함하는 화합물 반도체층(850)의 주면상의 전면에 10㎚ 정도의 막두께의 Al2O3막으로 이루어지는 게이트 절연막(855)을 ALD법에 의해 형성한다. 그리고, 게이트 절연막(855)상의 전면에 100㎚ 정도의 막두께의 알루미늄(Al) 또는 알루미늄 합금막으로 이루어지는 게이트 전극재를 스퍼터법으로 형성한다. 그리고, 게이트 전극재 및 게이트 절연막(855)을 이 순서로 패터닝하여 섬 영역(853a, 853b)상에 게이트 절연막(855)을 개재하여 게이트 전극(856a, 856b)을 형성한다. 그리고, 550℃ 이하의 저온의 도프드 에피택셜(Doped Epitaxial) 성장법으로 소스 영역 및 드레인 영역을 형성한다. 이에 의해, 섬 영역(853a)에 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 형성됨과 함께, 섬 영역(853b)에 리셋 트랜지스터(RST)가 형성된다.
이 공정에서, MIS 콘택트부(840a, 840b)의 절연막(841)도 제2 능동 소자를 형성할 때의 열처리 온도에 노출된다. MIS 콘택트부(840a, 840b)의 절연막(841)은 고온에 노출되면 특성이 불안정해지기 쉽고, 저저항의 유지가 곤란해지는 일이 있는데, 제2 능동 소자는 550℃ 이하의 저온 프로세스로 형성되기 때문에, 제2 능동 소자의 형성 후라도 MIS 콘택트부(840a, 840b)의 저저항을 유지할 수 있다.
다음으로, 섬 영역(853a, 853b)을 덮는 제2 절연층으로서의 절연층(820)을 형성한다. 그리고, 도 25에 도시하는 바와 같이, 절연층(820)의 표면을 평탄화한다.
다음으로, 도 25에 도시하는 바와 같이, 절연층(820)의 표면으로부터 도전 패드(842a)의 표면에 도달하는 접속 구멍(821a)을 형성함과 함께, 절연층(820)의 표면으로부터 도전 패드(842b)의 표면에 도달하는 접속 구멍(821b)을 형성한다. 이 접속 구멍(821a, 821b)은 주지의 포토 리소그래피 기술 및 이방성 드라이 에칭 기술을 이용하여 행해진다.
다음으로, 상술한 제1 실시 형태와 같은 방법으로 접속 구멍(821a, 821b) 내에 도전재를 매입하여 접속 구멍(821a, 821b)에 도전 플러그(823a, 823b)를 형성한다. 그리고, 상술한 제1 실시 형태와 같은 방법을 시행하여, 접속 구멍(825a∼825c), 도전 플러그(826a∼826c), 배선(827a∼827c), 절연막(828), 배선(829) 등을 형성하고, 그리고, 제3 기판부(30)를 첩합시킨 후, 반도체층(701)의 이면에, 평탄화막(831), 컬러 필터(832) 및 마이크로 렌즈(833) 등을 형성한다. 이에 의해, 도 18 도시한 제2 실시 형태에 관한 고체 촬상 장치(1B1)가 거의 완성된다.
본 기술의 제2 실시 형태에 관한 고체 촬상 장치(1B1)의 제조 방법에 의하면, MIS 콘택트부를 형성한 후에 제2 능동 소자를 저온 프로세스로 형성하기 때문에, 저저항을 유지한 MIS 콘택트부(840a, 840b)를 갖는 고체 촬상 장치(1B1)를 제공할 수 있다. 또한, 이에 의해, 제2 능동 소자나 로직 회로를 포토 다이오드(PD)상에 적층할 수 있기 때문에, 화소 면적을 크게 할 수 있고, 초고감도의 고체 촬상 장치(1B1)를 제공할 수 있다.
또한, 이 제2 실시 형태에 관한 고체 촬상 장치(1B1)에서도, 제2 기판부(20)를 후술하는 제10 실시 형태의 도 104에 도시하는 제2 기판부(20)와 같이, 반도체 기판(21 및 21A)을 적층한 구성(복수의 반도체 기판을 적층한 구성)으로 해도 좋다.
(제3 실시 형태)
<고체 촬상 장치의 구성>
상술한 제2 실시 형태에서는, 제2 반도체층으로서 화합물 반도체층(850)을 이용한 경우에 관해 설명하였다. 그렇지만, 본 기술은, 도 26에 도시하는 바와 같이, 상술한 제1 실시 형태와 마찬가지로, 제2 반도체층으로서 단결정 실리콘으로 이루어지는 반도체층(801)을 이용할 수도 있다.
구체적으로는, 도 27에 도시하는 바와 같이, 반도체층(701)상에 제1 절연층으로서의 절연층(720)까지 형성한 기판부와, 도 28에 도시하는 바와 같이, 반도체층(801)을 덮는 제2 절연층으로서의 절연층(820)까지 형성한 기판부를 준비한다. 그리고, 도 29에 도시하는 바와 같이, 반도체층(701)의 주면측의 절연층(720)과, 반도체층(801)의 이면측의 절연막(802)을 마주보게 하여 서로 밀착시킨 상태에서 열처리를 시행하여 첩합시킨다. 그리고, 이후, 상술한 제2 실시 형태와 같은 공정을 시행하여, 도 26에 도시하는 바와 같이, 접속 구멍(825a∼825c), 배선(825a∼825c), 절연막(828), 배선(829) 등을 형성한다.
이 제3 실시 형태에 관한 고체 촬상 장치(1B2)의 제조 방법에 의하면, 고온의 열처리를 시행하여 이미 형성된 제2 능동 소자를 갖는 기판부와, 미리 형성된 MIS 콘택트부(840a, 840b)를 갖는 기판부를 첩합시키기 때문에, 저저항을 유지한 MIS 콘택트부(840a, 840b)를 갖는 고체 촬상 장치(1B2)를 제공할 수 있다.
또한, 이 제3 실시 형태에 관한 고체 촬상 장치(1B2)에서도, 제2 기판부(20)를 후술하는 제10 실시 형태의 도 104에 도시하는 제2 기판부(20)와 같이, 반도체 기판(21 및 21A)을 적층한 구성(복수의 반도체 기판을 적층한 구성)으로 해도 좋다.
(제4 실시 형태)
<고체 촬상 장치의 구성>
본 기술의 제4 실시 형태에 관한 고체 촬상 장치(1C)는 기본적으로 상술한 제1 실시 형태에 관한 고체 촬상 장치(1)와 같은 구성으로 되어 있고, 이하의 구성이 다르다.
즉, 본 기술의 제4 실시 형태에 관한 고체 촬상 장치(1C)는, 도 30 및 도 31에 도시하는 바와 같이, 절연층(820)의 표면으로부터 도전 패드(864a, 864b)의 표면에 도달하는 관통 구멍(871a, 871b) 내에 절연막(873)을 통하여 매입된 도전 플러그(875a, 875b)를 구비하고 있다. 또한, 본 기술의 제4 실시 형태에 관한 고체 촬상 장치(1C)는 반도체층(801)의 소자 형성 영역을 섬 영역(803)으로 분리하는 분리 홈(872)과, 분리 홈(872)의 측벽에 마련된 절연막(873)과, 분리 홈 내의 절연막(873)의 내측에 매입된 도전재(874)를 포함하는 소자 분리 영역(876)을 구비하고 있다.
도전 패드(864a)는 도전 플러그(875a)와는 별도로 형성되어 있다. 도전 패드(864a)는 소자 분리 영역(702)의 제1 교차부(702a)를 넘어서 4개의 콘택트 영역(705)상에 배치되고, 4개의 콘택트 영역(705)과 전기적 및 기계적으로 접속되어 있다. 마찬가지로, 도전 패드(864b)에서도, 도전 플러그(875b)와는 별도로 형성되어 있다. 그리고, 도전 패드(864b)는, 소자 분리 영역(702)의 제2 교차부(702b)를 넘어서 4개의 콘택트 영역(706)상에 배치되고, 4개의 콘택트 영역(706)과 전기적 및 기계적으로 접속되어 있다. 도전 패드(864a 및 864b)는 예를 들어 저항치를 저감하는 불순물이 성막 중 또는 성막 후에 도입된 다결정 실리콘(도프드 실리콘)막으로 형성되어 있다. 한편, 도전 플러그(875a, 875b)는 제1 실시 형태의 도전 플러그(823a, 823b)와 마찬가지로 고융점 금속 재료 중의 텅스텐으로 형성되어 있다.
본 기술의 제4 실시 형태에 관한 고체 촬상 장치(1C)는 제2 능동 소자가 형성되는 섬 영역(803)을 평면적으로 도전재(874)에 의해 둘러싸고 있다. 따라서, 본 기술의 제4 실시 형태에 관한 고체 촬상 장치(1C)에 의하면, 입사광의 산란을 차폐할 수 있기 때문에, 혼색을 억제할 수 있고, 초고감도의 고체 촬상 장치(1C)를 얻을 수 있다.
<고체 촬상 장치의 제조 방법>
다음으로, 도 32∼도 36을 참조하여, 제4 실시 형태에 관한 고체 촬상 장치의 제조 방법의 한 예를 설명한다.
우선, 도 32에 도시하는 바와 같이, 반도체층(701)에, 소자 분리 영역(702), 섬 영역(703), 웰 영역(704), 포토 다이오드(PD), 전송 트랜지스터(TR), 콘택트 영역(705, 706), 도전 패드(864a, 864b) 등을 형성한다.
다음으로, 도 32에 도시하는 바와 같이, 게이트 전극(710) 및 도전 패드(864a, 864b)를 덮도록 하여 반도체층(701)의 주면상의 전면에 제1 절연층으로서의 절연층(720)을 형성한다.
다음으로, 상술한 제1 실시 형태와 같은 방법으로, 도 33에 도시하는 바와 같이, 반도체층(101)의 주면측에, 반도체층(801)을 첩합시킨다. 구체적으로는, 반도체층(101)의 주면측의 절연층(720)과, 반도체층(801)의 이면측에 마련된 절연막(802)을 마주보게 하여 서로 밀착시킨 상태에서 열처리를 시행한다. 이에 의해, 도 33에 도시하는 바와 같이, 절연막(802)과 절연층(720)이 일체화하고, 상단의 반도체층(801)과 하단의 반도체층(701)이 절연막(802) 및 절연층(720)을 통하여 서로 접합된다. 또한, 절연층(720)상에 반도체층(801)이 배치된다. 그 후, 반도체층(801)의 주면측을 예를 들어 CMP법으로 연삭하여 반도체층(801)의 두께를 얇게 한다.
다음으로, 도 34에 도시하는 바와 같이, 반도체층(801)의 소자 분리 영역을 남겨 둔 채로 반도체층(801)의 복수의 소자 형성 영역 중의 섬 영역(803a)에 대응하는 소자 형성 영역에 제2 능동 소자로서의 증폭 트랜지스터(AMP) 및 선택 트랜지스터를 형성함과 함께, 복수의 소자 형성 영역 중의 섬 영역(803b)에 대응하는 소자 형성 영역에 제2 능동 소자로서의 리셋 트랜지스터(RST)를 형성한다. 이들 제2 능동 소자는, 상술한 제1 실시 형태와 같은 방법으로 형성된다.
다음으로, 섬 영역(803a, 803b)을 덮는 제2 절연층으로서의 절연층(820)을 형성한다. 그리고, 도 35에 도시하는 바와 같이, 절연층(820)의 표면을 평탄화한다.
다음으로, 도 35에 도시하는 바와 같이, 절연층(820)의 표면으로부터 도전 패드(864a)의 표면에 도달하는 접속 구멍(871a)을 형성함과 함께, 절연층(820)의 표면으로부터 도전 패드(864b)에 도달하는 접속 구멍(871b)을 형성한다. 또한, 반도체층(801)의 소자 분리 영역을 에칭에 의해 제거하여 섬 영역(803)을 형성한다. 이 섬 영역(803)의 형성은 접속 구멍(871a, 871b)의 형성과 동일 공정으로 행할 수 있다. 즉, 접속 구멍(871a, 871b)의 패턴과 섬 영역(803)의 패턴을 갖는 포토 마스크(레티클)를 사용함으로써, 접속 구멍(871a, 871b)을 형성하기 위한 에칭과, 섬 영역(803)을 형성하기 위한 에칭을 반도체층(801)에 동일 공정으로 실시할 수 있다. 반도체층(801)의 소자 분리 영역을 에칭하여 섬 영역(803)을 형성함에 의해, 서로 이웃하는 섬 영역(803) 사이에 분리 홈(872)이 형성된다.
다음으로, 접속 구멍(871a, 871b) 내 및 분리 홈(872) 내의 반도체층(801)을 덮는 산화 실리콘막 등의 절연막(873)을 예를 들어 CVD법으로 형성한다. 그리고, 절연층(820)의 표면상, 접속 구멍(871a, 871b)의 저부(底部) 및 분리 홈(872)의 저부에 존재하는 절연막(873)을 예를 들어 RIE 등의 이방성 에칭 기술을 이용하여 선택적으로 제거한다.
다음으로, 도 36에 도시하는 바와 같이, 접속 구멍(871a, 871b) 내의 절연막(873)의 내측에 도전재(874)를 매입하여 접속 구멍(871a, 871b)의 내부에 도전재(874)로 이루어지는 도전 플러그(875a, 875b)를 형성함과 함께, 분리 홈(872) 내의 절연막(873)의 내측에 도전재(274)를 매입한다. 도전 플러그(875a, 875b)는 접속 구멍(871a, 871b) 내의 절연막(873)에 의해 접속 구멍(871a, 871b) 내의 반도체층(801)으로부터 절연된다. 또한, 분리 홈(872) 내의 도전재(874)는 분리 홈(872) 내의 절연막(873)에 의해 분리 홈(872) 내의 반도체층(801)으로부터 절연된다.
다음으로, 상술한 제1 실시 형태와 같은 방법을 시행하여, 접속 구멍(825a∼825c), 도전 플러그(826a∼826c), 배선(827a∼827c), 절연막(828), 배선(829) 등을 형성하고, 그리고, 제3 기판부(30)를 첩합시킨 후, 반도체층(701)의 이면에, 평탄화막(831), 컬러 필터(832) 및 마이크로 렌즈(833) 등을 형성한다. 이에 의해, 도 30 및 도 31에 도시한 제4 실시 형태에 관한 고체 촬상 장치(1C)가 거의 완성된다.
본 기술의 제4 실시 형태에 관한 고체 촬상 장치(1C)의 제조 방법에 의하면, 제2 능동 소자가 형성되는 섬 영역(803)을 평면적으로 도전재로 둘러싼 고체 촬상 장치(1C)를 제공할 수 있다.
또한, 본 기술의 제4 실시 형태에 관한 고체 촬상 장치(1C)의 제조 방법에 의하면, 접속 구멍(871a, 871b) 내에 도전 플러그(875a, 875b)를 형성하는 공정으로 섬 영역을 도전재로 둘러쌀 수 있기 때문에, 제조 공정수를 삭감할 수 있고, 고체 촬상 장치(1C)의 저비용화를 도모할 수 있다.
또한, 이 제4 실시 형태에 관한 고체 촬상 장치(1C)에서도, 제2 기판부(20)를 후술하는 제10 실시 형태의 도 104에 도시하는 제2 기판부(20)와 같이, 반도체 기판(21 및 21A)을 적층한 구성(복수의 반도체 기판을 적층한 구성)으로 해도 좋다. 이 경우, 관통 구멍(871a, 871b) 내에 절연막(873)을 통하여 매입된 도전 플러그(875a, 875b)는, 복수의 반도체 기판을 관통해도 좋다.
(제5 실시 형태)
<고체 촬상 장치의 구성>
본 기술의 제5 실시 형태에 관한 고체 촬상 장치(1D)는 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)에 대해 화소 유닛의 구성이 다르다. 즉, 제1 실시 형태에 관한 고체 촬상 장치(1A)의 화소 유닛(PU)은 1개의 판독 회로에 4개의 센서 화소(12)를 접속한 구성으로 되어 있다. 이에 대해, 본 기술의 제5 실시 형태에 관한 고체 촬상 장치(1D)의 화소 유닛은 1개의 판독 회로에 1개의 화소 유닛을 접속한 구성으로 되어 있다. 그리고, 도 37에 도시하는 바와 같이, 판독 회로의 증폭 트랜지스터(AMP)의 게이트 전극(882)과, 센서 화소의 플로팅 디퓨전(FD)을 공유하는 콘택트 영역(705)을 전기적으로 접속하는 도전 경로도 센서 화소마다 마련되어 있다. 그리고, 도전 경로는 제2 절연층으로서의 절연층(887)의 표면으로부터 콘택트 영역(705)의 표면에 도달하는 접속 구멍(888)의 내부에 매입된 도전 플러그(889)를 가진다.
증폭 트랜지스터(AMP)는 제2 반도체층으로서의 반도체층(801)의 소자 형성 영역을 개별적으로 분할한 섬 영역(884)에 마련되어 있다. 도 37에서는, 서로 이웃하는 2개의 판독 회로의 각각의 증폭 트랜지스터(AMP)가 1개의 섬 영역(884)에 병렬하여 마련되어 있다. 증폭 트랜지스터(AMP)는 예를 들어 섬 영역(884)의 주면에 마련된 열산화 실리콘막으로 이루어지는 게이트 절연막(881)과, 이 게이트 절연막(881)상에 다결정 실리콘막으로 이루어지는 게이트 전극(882)과, 섬 영역(884)의 표층부에 형성된 반도체 영역으로 이루어지는 소스 영역 및 드레인 영역을 가진다.
섬 영역(884)에는 상하 방향으로 관통하는 관통 구멍(885)이 도전 플러그(889)에 대응하여 마련되어 있다. 그리고, 섬 영역(884)의 관통 구멍(885) 내에서의 벽면 및 외주에서의 측면에는, 섬 영역(884)을 덮는 절연층(887)보다도 에칭비가 높은 재료로 이루어지는 사이드 월(886)이 마련되어 있다. 그리고, 도전 플러그(889)는 사이드 월(886)을 따라 형성되어 있다. 사이드 월(886)은 산화 실리콘막에 대해 에칭 선택비가 취해지는 SiN막, SiBN막, SiBCN막의 적어도 어느 1개의 막으로 형성되어 있다.
<고체 촬상 장치의 제조 방법>
다음으로, 도 38∼도 45를 참조하여, 제5 실시 형태에 관한 고체 촬상 장치(1D)의 제조 방법에 관해 설명한다.
우선, 도 38에 도시하는 바와 같이, 반도체층(701)에, 소자 분리 영역(702), 섬 영역(703), 웰 영역(704), 포토 다이오드(PD), 전송 트랜지스터(TR), 콘택트 영역(705) 등을 형성한다.
다음으로, 도 38에 도시하는 바와 같이, 게이트 전극(710)을 덮도록 하여 반도체층(701)의 주면상의 전면에 제1 절연층으로서의 절연층(720)을 형성한다.
다음으로, 상술한 제1 실시 형태와 같은 방법으로, 도 39에 도시하는 바와 같이, 반도체층(701)의 주면측에, 반도체층(801)을 첩합시킨다. 구체적으로는, 반도체층(701)의 주면측의 절연층(720)과, 반도체층(801)의 이면측의 절연막(802)을 마주보게 하여 서로 밀착시킨 상태에서 열처리를 시행한다. 이에 의해, 도 39에 도시하는 바와 같이, 절연막(802)과 절연층(720)이 일체화되고, 상단의 반도체층(801)과 하단의 반도체층(701)이 절연막(802) 및 절연층(720)을 통하여 서로 접합된다. 또한, 절연층(720)상에 반도체층(801)이 배치된다. 그 후, 반도체층(801)의 주면측을 예를 들어 CMP법으로 연삭하여 반도체층(801)의 두께를 얇게 한다.
다음으로, 도 40에 도시하는 바와 같이, 반도체층(801)의 소자 분리 영역을 남겨 둔 채로 반도체층(801)의 복수의 소자 형성 영역에 제2 능동 소자로서의 증폭 트랜지스터(AMP)를 형성한다. 또한, 도시하지 않지만, 제2 능동 소자로서의 선택 트랜지스터 및 리셋 트랜지스터(RST)를 형성한다. 이들 제2 능동 소자는, 상술한 제1 실시 형태와 같은 방법으로 형성된다.
다음으로, 도 41에 도시하는 바와 같이, 주지의 포토 리소그래피 기술 및 이방성 드레인 에칭 기술 등을 이용하여 반도체층(801)의 소자 형성 영역을 분할하여 복수의 섬 영역(884)을 형성함과 함께, 섬 영역(884)에 도전 플러그(889)를 통하게 하기 위한 관통 구멍(885)을 형성한다. 관통 구멍(885)은, 평면에서 봤을 때, 콘택트 영역(705)과 중첩하는 위치에 배치된다.
다음으로, 도 42에 도시하는 바와 같이, 섬 영역(884)의 관통 구멍(885) 내의 측벽 및 섬 영역(884)의 외주의 측벽에 사이드 월(886)을 형성한다. 사이드 월(886)은, 예를 들어 섬 영역(884)의 관통 구멍(885) 내의 측벽 및 섬 영역(884)의 외주의 측벽을 덮도록 하여 절연막을 CVD법으로 퇴적하고, 그 후, 이 절연막에 이방성 드라이 에칭을 시행함에 의해 형성할 수 있다. 사이드 월(886)은, 예를 들어 질화 실리콘막으로 형성한다.
다음으로, 도 43에 도시하는 바와 같이, 서로 이웃하는 섬 영역(884) 사이 및 섬 영역(884)의 관통 구멍(885)의 사이드 월(886)의 내측을 매입하도록 하여 섬 영역(884)을 덮는 제2 절연층으로서 절연층(887)을 예를 들어 CVD법으로 형성한다. 절연층(887)은, 사이드 월(886)에 대해 선택성을 갖는 산화 실리콘으로 형성한다.
다음으로, 절연층(887)의 표면을 평탄화한 후, 도 44에 도시하는 바와 같이, 절연층(887)의 표면으로부터 섬 영역(884)의 관통 구멍(885)을 통하여 콘택트 영역(705)의 표면에 도달하는 접속 구멍(888)을 형성한다. 이때, 접속 구멍(888)의 형성은 포토 리소그래피 기술을 이용하여 행하기 때문에, 마스크의 맞춤 어긋남의 영향으로 포토 레지스트 패턴이 사이드 월(886)과 평면적으로 겹쳐지는 방향으로 위치가 어긋나 있어도, 접속 구멍(888)은 사이드 월(886)을 따라 형성된다.
다음으로, 도 45에 도시하는 바와 같이, 상술한 제1 실시 형태와 같은 방법으로 접속 구멍(888) 내에 도전재를 매입하여 도전 플러그(889)를 형성한다. 그리고, 상술한 제1 실시 형태와 같은 방법을 시행하여, 접속 구멍(825), 도전 플러그(826), 배선(890), 절연막(828), 배선(829) 등을 형성하고, 그리고, 제3 기판부(30)를 첩합시킨 후, 반도체층(701)의 이면에, 평탄화막, 컬러 필터 및 마이크로 렌즈 등을 형성한다. 이에 의해, 도 37 도시한 제5 실시 형태에 관한 고체 촬상 장치(1D)가 거의 완성된다.
본 기술의 제5 실시 형태에 관한 고체 촬상 장치(1D)의 제조 방법에 의하면, 접속 구멍(888)은 사이드 월(886)을 따라 형성되기 때문에, 이 접속 구멍(888) 내에 매입되는 도전 플러그(889)도 접속 구멍(888)을 따라 형성된다. 이 때문에, 도전 플러그(889)와 반도체층(섬 영역(884))의 위치 어긋남을 저감할 수 있다. 한편, 도전 플러그(889)에 기생하는 기생 용량은 도전 플러그(889)와 반도체층(섬 영역(884))의 위치 어긋남에 의해 흐트러진다. 따라서, 본 기술의 제5 실시 형태에 관한 고체 촬상 장치(1D)의 제조 방법에 의하면, 도전 플러그(889)에 기생하는 기생 용량의 편차를 저감할 수 있다. 또한, 도전 플러그(889)에 기생하는 기생 용량의 편차는, 변환 효율의 편차에 영향을 준다. 따라서, 도전 플러그(889)에 기생하는 기생 용량의 편차를 저감할 수 있기 때문에, 변환 효율의 안정화를 도모할 수 있다.
또한, 이 제5 실시 형태에 관한 고체 촬상 장치(1D)에서도, 제2 기판부(20)를 후술하는 제10 실시 형태의 도 104에 도시하는 제2 기판부(20)와 같이, 반도체 기판(21 및 21A)을 적층한 구성(복수의 반도체 기판을 적층한 구성)으로 해도 좋다. 이 경우, 도전 플러그(889)는, 복수의 반도체 기판에 각각 형성된 사이드 월(286)을 따라 형성되어 있어도 좋다.
(제6 실시 형태)
<고체 촬상 장치의 구성>
본 기술의 제6 실시 형태에 관한 고체 촬상 장치(1E)는, 도 46에 도시하는 바와 같이, 상술한 제5 실시 형태에 관한 고체 촬상 장치(1D)와 개략 같은 구성으로 되어 있고, 이하의 구성이 다르다.
즉, 본 기술의 제6 실시 형태에 관한 고체 촬상 장치(1E)는, 섬 영역(884)(반도체층)과 사이드 월(886) 사이에, 사이드 월(886)보다도 유전율이 낮은 저유전막(891)을 구비하고 있다. 저유전막(891)으로서는, 사이드 월(886)보다도 N 함유량이 낮고, B, O, C 등이 첨가된 Si계의 저유전 재료를 이용하는 것이 바람직하다. 또한, 기포를 포함한 포러스형상의 것이라도 좋으며, 또한 2층 이상의 적층막이라도 좋다.
본 기술의 제6 실시 형태에 관한 고체 촬상 장치(1E)에 의하면, 기생 용량의 편차를 저감할 수 있음과 함께, 기생 용량 자체도 저감할 수 있다.
상술한 제6 실시 형태에서는, 도 47(a)에 도시하는 바와 같이, 도전 플러그(889)가 섬 영역(884)을 관통하는 경우에 관해 설명하였다. 그렇지만, 본 기술은 이것으로 한정되는 것이 아니고, 예를 들면, 도 47(b)에 도시하는 바와 같이, 도전 플러그(889)가 2개의 섬 영역(884) 사이를 상하 방향으로 통하는 경우에도 적용할 수 있다. 또한, 본 기술은, 도 47(c)에 도시하는 바와 같이, 2개의 도전 플러그(889)가 섬 영역(884)과 다른 섬 영역 사이를 개별적으로 통하는 경우에도 적용할 수 있다.
(제7 실시 형태)
이하, 제7 실시 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 실시의 형태(3개의 기판의 적층 구조를 갖는 촬상 장치)
2. 변형례 1(평면 구성의 예 1)
3. 변형례 2(평면 구성의 예 2)
4. 변형례 3(평면 구성의 예 3)
5. 변형례 4(화소 어레이부의 중앙부에 기판 사이의 콘택트부를 갖는 예)
6. 변형례 5(플레이너형의 전송 트랜지스터를 갖는 예)
7. 변형례 6(1개의 화소 회로에 1개의 화소가 접속되는 예)
8. 변형례 7(화소 분리부의 구성례)
9. 적용례(촬상 시스템)
10. 응용례
<1. 실시의 형태>
[촬상 장치(1)의 기능 구성]
도 48은 본 개시의 한 실시의 형태에 관한 촬상 장치(촬상 장치(1))의 기능 구성의 한 예를 도시하는 블록도이다.
도 48의 촬상 장치(1)는, 예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 화소 어레이부(540), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)를 포함하고 있다.
화소 어레이부(540)에는, 화소(541)가 어레이형상으로 반복 배치되어 있다. 보다 구체적으로는, 복수의 화소를 포함한 화소 공유 유닛(539)이 반복 단위가 되고, 이것이 행방향과 열방향으로 이루어지는 어레이형상으로 반복 배치되어 있다. 또한, 본 명세서에서는, 편의상, 행방향을 H방향, 행방향과 직교하는 열방향을 V방향이라고 부르는 경우가 있다. 도 48의 예에서, 1개의 화소 공유 유닛(539)이 4개의 화소(화소(541A, 541B, 541C, 541D))를 포함하고 있다. 화소(541A, 541B, 541C, 541D)는 각각 포토 다이오드(PD)(후술하는 도 53 등에 도시)를 가지고 있다. 화소 공유 유닛(539)은 1개의 화소 회로(후술하는 도 50의 화소 회로(210))를 공유하는 단위이다. 환언하면, 4개의 화소(화소(541A, 541B, 541C, 541D))마다, 1개의 화소 회로(후술하는 화소 회로(210))를 가지고 있다. 이 화소 회로를 시분할로 동작시킴에 의해, 화소(541A, 541B, 541C, 541D) 각각의 화소 신호가 순차적으로 판독되도록 되어 있다. 화소(541A, 541B, 541C, 541D)는 예를 들어 2행×2열로 배치되어 있다. 화소 어레이부(540)에는, 화소(541A, 541B, 541C, 541D)와 함께, 복수의 행 구동 신호선(542) 및 복수의 수직 신호선(열 판독선)(543)이 마련되어 있다. 행 구동 신호선(542)은 화소 어레이부(540)에서 행방향으로 나란히 배열된 복수의 화소 공유 유닛(539) 각각에 포함되는 화소(541)를 구동한다. 화소 공유 유닛(539) 중, 행방향으로 나란히 배열된 각 화소를 구동한다. 후에 도 51을 참조하여 상세하게 설명하지만, 화소 공유 유닛(539)에는, 복수의 트랜지스터가 마련되어 있다. 이들 복수의 트랜지스터를 각각 구동하기 위해, 1개의 화소 공유 유닛(539)에는 복수의 행 구동 신호선(542)이 접속되어 있다. 수직 신호선(열 판독선)(543)에는, 화소 공유 유닛(539)이 접속되어 있다. 화소 공유 유닛(539)에 포함되는 화소(541A, 541B, 541C, 541D) 각각으로부터, 수직 신호선(열 판독선)(543)을 통하여 화소 신호가 판독된다.
행 구동부(520)는, 예를 들면, 화소 구동하기 위한 행의 위치를 정하는 행 어드레스 제어부, 환언하면, 행 디코더부와, 화소(541A, 541B, 541C, 541D)를 구동하기 위한 신호를 발생시키는 행 구동 회로부를 포함하고 있다.
열 신호 처리부(550)는, 예를 들면, 수직 신호선(543)에 접속되고, 화소(541A, 541B, 541C, 541D)(화소 공유 유닛(539))와 소스 팔로워 회로를 형성하는 부하 회로부를 구비한다. 열 신호 처리부(550)는 수직 신호선(543)을 통하여 화소 공유 유닛(539)으로부터 판독된 신호를 증폭하는 증폭 회로부를 가지고 있어도 좋다. 열 신호 처리부(550)는 노이즈 처리부를 가지고 있어도 좋다. 노이즈 처리부에서는, 예를 들면, 광전 변환의 결과로서 화소 공유 유닛(539)으로부터 판독된 신호로부터, 계의 노이즈 레벨이 제거된다.
열 신호 처리부(550)는, 예를 들면, 아날로그 디지털 컨버터(ADC)를 가지고 있다. 아날로그 디지털 컨버터에서는, 화소 공유 유닛(539)으로부터 판독된 신호 또는 상기 노이즈 처리된 아날로그 신호가 디지털 신호로 변환된다. ADC는, 예를 들면, 컴퍼레이터부 및 카운터부를 포함하고 있다. 컴퍼레이터부에서는, 변환 대상이 되는 아날로그 신호와, 이것과 비교 대상이 되는 참조 신호가 비교된다. 카운터부에서는, 컴퍼레이터부에서의 비교 결과가 반전하기까지의 시간이 계측되도록 되어 있다. 열 신호 처리부(550)는 판독 열을 주사하는 제어를 행하는 수평 주사 회로부를 포함하고 있어도 좋다.
타이밍 제어부(530)는, 장치에 입력된 기준 클록 신호나 타이밍 제어 신호를 기초로 하여, 행 구동부(520) 및 열 신호 처리부(550)에, 타이밍을 제어하는 신호를 공급한다.
화상 신호 처리부(560)는, 광전 변환의 결과 얻어진 데이터, 환언하면, 촬상 장치(1)에서의 촬상 동작의 결과 얻어진 데이터에 대해, 각종의 신호 처리를 시행하는 회로이다. 화상 신호 처리부(560)는, 예를 들면, 화상 신호 처리 회로부 및 데이터 유지부를 포함하고 있다. 화상 신호 처리부(560)는, 프로세서부를 포함하고 있어도 좋다.
화상 신호 처리부(560)에서 실행되는 신호 처리의 한 예는 AD 변환된 촬상 데이터가 어두운 피사체를 촬영한 데이터인 경우에는 계조를 많이 주고, 밝은 피사체를 촬영한 데이터인 경우에는 계조를 적게 하는 톤 커브 보정 처리이다. 이 경우, 촬상 데이터의 계조를 어떤 톤 커브에 의거하여 보정할 것인지, 톤 커브의 특성 데이터를 미리 화상 신호 처리부(560)의 데이터 유지부에 기억시켜 두는 것이 바람직하다.
입력부(510A)는, 예를 들면, 상기 기준 클록 신호, 타이밍 제어 신호 및 특성 데이터 등을 장치 외부로부터 촬상 장치(1)에 입력하기 위한 것이다. 타이밍 제어 신호는, 예를 들면, 수직 동기 신호 및 수평 동기 신호 등이다. 특성 데이터는, 예를 들면, 화상 신호 처리부(560)의 데이터 유지부에 기억시키기 위한 것이다. 입력부(510A)는, 예를 들면, 입력 단자(511), 입력 회로부(512), 입력 진폭 변경부(513), 입력 데이터 변환 회로부(514) 및 전원 공급부(도시 생략)를 포함하고 있다.
입력 단자(511)는 데이터를 입력하기 위한 외부 단자이다. 입력 회로부(512)는 입력 단자(511)에 입력된 신호를 촬상 장치(1)의 내부에 취입하기 위한 것이다. 입력 진폭 변경부(513)에서는, 입력 회로부(512)에서 취입된 신호의 진폭이 촬상 장치(1)의 내부에서 이용하기 쉬운 진폭으로 변경된다. 입력 데이터 변환 회로부(514)에서는, 입력 데이터의 데이터 열의 나열이 변경된다. 입력 데이터 변환 회로부(514)는, 예를 들면, 시리얼 패럴렐 변환 회로에 의해 구성되어 있다. 이 시리얼 패럴렐 변환 회로에서는, 입력 데이터로서 수취한 시리얼 신호가 패럴렐 신호로 변환된다. 또한, 입력부(510A)에서는, 입력 진폭 변경부(513) 및 입력 데이터 변환 회로부(514)가, 생략되어 있어도 좋다. 전원 공급부는, 외부로부터 촬상 장치(1)에 공급된 전원을 기초로 하여, 촬상 장치(1)의 내부에서 필요해지는 각종의 전압으로 설정된 전원을 공급한다.
촬상 장치(1)가 외부의 메모리 디바이스와 접속될 때, 입력부(510A)에는, 외부의 메모리 디바이스로부터의 데이터를 수취하는 메모리 인터페이스 회로가 마련되어 있어도 좋다. 외부의 메모리 디바이스는, 예를 들면, 플래시 메모리, SRAM 및 DRAM 등이다.
출력부(510B)는 화상 데이터를 장치 외부로 출력한다. 이 화상 데이터는, 예를 들면, 촬상 장치(1)에서 촬영된 화상 데이터 및 화상 신호 처리부(560)에서 신호 처리된 화상 데이터 등이다. 출력부(510B)는, 예를 들면, 출력 데이터 변환 회로부(515), 출력 진폭 변경부(516), 출력 회로부(517) 및 출력 단자(518)를 포함하고 있다.
출력 데이터 변환 회로부(515)는, 예를 들면, 패럴렐 시리얼 변환 회로에 의해 구성되어 있고, 출력 데이터 변환 회로부(515)에서는, 촬상 장치(1) 내부에서 사용한 패럴렐 신호가 시리얼 신호로 변환된다. 출력 진폭 변경부(516)는 촬상 장치(1)의 내부에서 이용한 신호의 진폭을 변경한다. 변경된 진폭의 신호는 촬상 장치(1)의 외부에 접속되는 외부 디바이스에서 이용하기 쉬워진다. 출력 회로부(517)는 촬상 장치(1)의 내부로부터 장치 외부로 데이터를 출력하는 회로이고, 출력 회로부(517)에 의해, 출력 단자(518)에 접속된 촬상 장치(1) 외부의 배선이 구동된다. 출력 단자(518)에서는, 촬상 장치(1)로부터 장치 외부로 데이터가 출력된다. 출력부(510B)에서는, 출력 데이터 변환 회로부(515) 및 출력 진폭 변경부(516)가 생략되어 있어도 좋다.
촬상 장치(1)가 외부의 메모리 디바이스와 접속될 때, 출력부(510B)에는, 외부의 메모리 디바이스로 데이터를 출력하는 메모리 인터페이스 회로가 마련되어 있어도 좋다. 외부의 메모리 디바이스는, 예를 들면, 플래시 메모리, SRAM 및 DRAM 등이다.
[촬상 장치(1)의 개략 구성]
도 49 및 도 50은 촬상 장치(1)의 개략 구성의 한 예를 도시한 것이다. 촬상 장치(1)는 3개의 기판(제1 기판(100), 제2 기판(200), 제3 기판(300))을 구비하고 있다. 도 49는 제1 기판(100), 제2 기판(200), 제3 기판(300) 각각의 평면 구성을 모식적으로 도시한 것이고, 도 50은 서로 적층된 제1 기판(100), 제2 기판(200) 및 제3 기판(300)의 단면 구성을 모식적으로 도시하고 있다. 도 50은 도 49에 도시한 Ⅲ-Ⅲ'선을 따른 단면 구성에 대응한다. 촬상 장치(1)는 3개의 기판(제1 기판(100), 제2 기판(200), 제3 기판(300))을 첩합시켜서 구성된 3차원 구조의 촬상 장치이다. 제1 기판(100)은 반도체층(100S) 및 배선층(100T)을 포함한다. 제2 기판(200)은 반도체층(200S) 및 배선층(200T)을 포함한다. 제3 기판(300)은 반도체층(300S) 및 배선층(300T)을 포함한다. 여기서, 제1 기판(100), 제2 기판(200) 및 제3 기판(300)의 각 기판에 포함되는 배선과 그 주위의 층간 절연막을 합친 것을 편의상 각각의 기판(제1 기판(100), 제2 기판(200) 및 제3 기판(300))에 마련된 배선층(100T, 200T, 300T)이라고 부른다. 제1 기판(100), 제2 기판(200) 및 제3 기판(300)은 이 순서로 적층되어 있고, 적층 방향을 따라, 반도체층(100S), 배선층(100T), 반도체층(200S), 배선층(200T), 배선층(300T) 및 반도체층(300S)의 순서로 배치되어 있다. 제1 기판(100), 제2 기판(200) 및 제3 기판(300)의 구체적인 구성에 관해서는 후술한다. 도 50에 나타낸 화살표는, 촬상 장치(1)에의 광(L)의 입사 방향을 나타낸다. 본 명세서에서는, 편의상, 이후의 단면도에서, 촬상 장치(1)에서의 광 입사측을 「하」「하측」「하방」, 광 입사측과 반대측을 「상」「상측」「상방」이라고 부르는 경우가 있다. 또한, 본 명세서에서는, 편의상, 반도체층과 배선층을 구비한 기판에 관해, 배선층측을 표면, 반도체층측을 이면이라고 부르는 경우가 있다. 또한, 명세서의 기재는, 상기 호칭 방법으로 한정되지 않는다. 촬상 장치(1)는, 예를 들면, 포토 다이오드를 갖는 제1 기판(100)의 이면측으로부터 광이 입사하는 이면 조사형 촬상 장치로 되어 있다.
화소 어레이부(540) 및 화소 어레이부(540)에 포함되는 화소 공유 유닛(539)은 모두 제1 기판(100) 및 제2 기판(200)의 쌍방을 이용하여 구성되어 있다. 제1 기판(100)에는, 화소 공유 유닛(539)이 갖는 복수의 화소(541A, 541B, 541C, 541D)가 마련되어 있다. 이들 화소(541)의 각각이 포토 다이오드(후술하는 포토 다이오드(PD)) 및 전송 트랜지스터(후술하는 전송 트랜지스터(TR))를 가지고 있다. 제2 기판(200)에는, 화소 공유 유닛(539)이 갖는 화소 회로(후술하는 화소 회로(210))가 마련되어 있다. 화소 회로는 화소(541A, 541B, 541C, 541D) 각각의 포토 다이오드로부터 전송 트랜지스터를 통하여 전송된 화소 신호를 판독하고, 또는, 포토 다이오드를 리셋한다. 이 제2 기판(200)은, 이와 같은 화소 회로에 더하여, 행방향으로 연재되는 복수의 행 구동 신호선(542) 및 열방향으로 연재되는 복수의 수직 신호선(543)을 가지고 있다. 제2 기판(200)은, 또한, 행방향으로 연재되는 전원선(544)을 가지고 있다. 제3 기판(300)은, 예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)를 가지고 있다. 행 구동부(520)는, 예를 들면, 제1 기판(100), 제2 기판(200) 및 제3 기판(300)의 적층 방향(이하, 단지 적층 방향이라고 한다)에서, 일부가 화소 어레이부(540)에 겹쳐지는 영역에 마련되어 있다. 보다 구체적으로는, 행 구동부(520)는, 적층 방향에서, 화소 어레이부(540)의 H방향의 단부 근방에 겹쳐지는 영역에 마련되어 있다(도 49). 열 신호 처리부(550)는, 예를 들면, 적층 방향에서, 일부가 화소 어레이부(540)에 겹쳐지는 영역에 마련되어 있다. 보다 구체적으로는, 열 신호 처리부(550)는, 적층 방향에서, 화소 어레이부(540)의 V방향의 단부 근방에 겹쳐지는 영역에 마련되어 있다(도 49). 도시는 생략하지만, 입력부(510A) 및 출력부(510B)는 제3 기판(300) 이외의 부분에 배치되어 있어도 좋고, 예를 들면, 제2 기판(200)에 배치되어 있어도 좋다. 또는, 제1 기판(100)의 이면(광입사면)측에 입력부(510A) 및 출력부(510B)를 마련하도록 해도 좋다. 또한, 상기 제2 기판(200)에 마련된 화소 회로는, 다른 호칭으로서, 화소 트랜지스터 회로, 화소 트랜지스터군, 화소 트랜지스터, 화소 판독 회로 또는 판독 회로라고 불리는 일도 있다. 본 명세서에서는, 화소 회로라는 호칭을 이용한다.
제1 기판(100)과 제2 기판(200)은, 예를 들면, 관통 전극(후술하는 도 53의 관통 전극(120E, 121E))에 의해 전기적으로 접속되어 있다. 제2 기판(200)과 제3 기판(300)은, 예를 들면, 콘택트부(201, 202, 301, 302)를 통하여 전기적으로 접속되어 있다. 제2 기판(200)에 콘택트부(201, 202)가 마련되고, 제3 기판(300)에 콘택트부(301, 302)가 마련되어 있다. 제2 기판(200)의 콘택트부(201)가 제3 기판(300)의 콘택트부(301)에 접하고, 제2 기판(200)의 콘택트부(202)가 제3 기판(300)의 콘택트부(302)에 접해 있다. 제2 기판(200)은 복수의 콘택트부(201)가 마련된 콘택트 영역(201R)과, 복수의 콘택트부(202)가 마련된 콘택트 영역(202R)을 가지고 있다. 제3 기판(300)은 복수의 콘택트부(301)가 마련된 콘택트 영역(301R)과, 복수의 콘택트부(302)가 마련된 콘택트 영역(302R)을 가지고 있다. 콘택트 영역(201R, 301R)은, 적층 방향에서, 화소 어레이부(540)와 행 구동부(520) 사이에 마련되어 있다(도 50). 환언하면, 콘택트 영역(201R, 301R)은, 예를 들면, 행 구동부(520)(제3 기판(300))와, 화소 어레이부(540)(제2 기판(200))가 적층 방향으로 겹쳐지는 영역, 또는 이 근방 영역에 마련되어 있다. 콘택트 영역(201R, 301R)은, 예를 들면, 이와 같은 영역 중, H방향의 단부에 배치되어 있다(도 49). 제3 기판(300)에서는, 예를 들면, 행 구동부(520)의 일부, 구체적으로는 행 구동부(520)의 H방향의 단부에 겹쳐지는 위치에 콘택트 영역(301R)이 마련되어 있다(도 49, 도 50). 콘택트부(201, 301)는, 예를 들면, 제3 기판(300)에 마련된 행 구동부(520)와, 제2 기판(200)에 마련된 행 구동선(542)을 접속하는 것이다. 콘택트부(201, 301)는, 예를 들면, 제3 기판(300)에 마련된 입력부(510A)와 전원선(544) 및 기준 전위선(후술하는 기준 전위선(VSS))을 접속하고 있어도 좋다. 콘택트 영역(202R, 302R)은, 적층 방향에서, 화소 어레이부(540)와 열 신호 처리부(550) 사이에 마련되어 있다(도 50). 환언하면, 콘택트 영역(202R, 302R)은, 예를 들면, 열 신호 처리부(550)(제3 기판(300))와 화소 어레이부(540)(제2 기판(200))가 적층 방향으로 겹쳐지는 영역, 또는 이 근방 영역에 마련되어 있다. 콘택트 영역(202R, 302R)은, 예를 들면, 이와 같은 영역 중, V방향의 단부에 배치되어 있다(도 49). 제3 기판(300)에서는, 예를 들면, 열 신호 처리부(550)의 일부, 구체적으로는 열 신호 처리부(550)의 V방향의 단부에 겹쳐지는 위치에 콘택트 영역(301R)이 마련되어 있다(도 49, 도 50). 콘택트부(202, 302)는, 예를 들면, 화소 어레이부(540)가 갖는 복수의 화소 공유 유닛(539) 각각으로부터 출력된 화소 신호(포토 다이오드에서의 광전 변환의 결과 발생한 전하의 양에 대응한 신호)를 제3 기판(300)에 마련된 열 신호 처리부(550)에 접속하기 위한 것이다. 화소 신호는 제2 기판(200)으로부터 제3 기판(300)에 보내지도록 되어 있다.
도 50은, 상기와 같이, 촬상 장치(1)의 단면도의 한 예이다. 제1 기판(100), 제2 기판(200), 제3 기판(300)은 배선층(100T, 200T, 300T)을 통하여 전기적으로 접속된다. 예를 들면, 촬상 장치(1)는 제2 기판(200)과 제3 기판(300)을 전기적으로 접속하는 전기적 접속부를 가진다. 구체적으로는, 도전 재료로 형성된 전극으로 콘택트부(201, 202, 301, 302)를 형성한다. 도전 재료는, 예를 들면, 구리(Cu), 알루미늄(Al), 금(Au), 등의 금속 재료로 형성된다. 콘택트 영역(201R, 202R, 301R, 302R)은, 예를 들어 전극으로서 형성된 배선끼리를 직접 접합함으로써, 제2 기판과 제3 기판을 전기적으로 접속하고, 제2 기판(200)과 제3 기판(300)의 신호의 입력 및/또는 출력을 가능하게 한다.
제2 기판(200)과 제3 기판(300)을 전기적으로 접속하는 전기적 접속부는 소망하는 개소에 마련할 수 있다. 예를 들면, 도 50에서 콘택트 영역(201R, 202R, 301R, 302R)으로서 말한 바와 같이, 화소 어레이부(540)와 적층 방향으로 겹쳐지는 영역에 마련해도 좋다. 또한, 전기적 접속부를 화소 어레이부(540)와 적층 방향으로 겹쳐지지 않는 영역에 마련해도 좋다. 구체적으로는, 화소 어레이부(540)의 외측에 배치된 주변부와, 적층 방향으로 겹쳐지는 영역에 마련해도 좋다.
제1 기판(100) 및 제2 기판(200)에는, 예를 들면, 접속 구멍부(H1, H2)가 마련되어 있다. 접속 구멍부(H1, H2)는 제1 기판(100) 및 제2 기판(200)을 관통하고 있다(도 50). 접속 구멍부(H1, H2)는 화소 어레이부(540)(또는 화소 어레이부(540)에 겹쳐지는 부분)의 외측에 마련되어 있다(도 49). 예를 들면, 접속 구멍부(H1)는 H방향에서 화소 어레이부(540)보다 외측에 배치되어 있고, 접속 구멍부(H2)는 V방향에서 화소 어레이부(540)보다도 외측에 배치되어 있다. 예를 들면, 접속 구멍부(H1)는 제3 기판(300)에 마련된 입력부(510A)에 도달하고 있고, 접속 구멍부(H2)는 제3 기판(300)에 마련된 출력부(510B)에 도달하고 있다. 접속 구멍부(H1, H2)는 공동(空洞)이라도 좋고, 적어도 일부에 도전 재료를 포함하고 있어도 좋다. 예를 들면, 입력부(510A) 및/또는 출력부(510B)로서 형성된 전극에, 본딩 와이어를 접속하는 구성이 있다. 또는, 입력부(510A) 및/또는 출력부(510B)로서 형성된 전극과, 접속 구멍부(H1, H2)에 마련된 도전 재료를 접속하는 구성이 있다. 접속 구멍부(H1, H2)에 마련된 도전 재료는 접속 구멍부(H1, H2)의 일부 또는 전부에 매입되어 있어도 좋고, 도전 재료가 접속 구멍부(H1, H2)의 측벽에 형성되어 있어도 좋다.
또한, 도 50에서는 제3 기판(300)에 입력부(510A), 출력부(510B)를 마련하는 구조로 했지만, 이것으로 한정되지 않는다. 예를 들면, 배선층(200T, 300T)을 통하여 제3 기판(300)의 신호를 제2 기판(200)에 보냄으로써, 입력부(510A) 및/또는 출력부(510B)를 제2 기판(200)에 마련할 수도 있다. 마찬가지로, 배선층(100T, 200T)을 통하여, 제2 기판(200)의 신호를 제1 기판(1000)에 보냄으로써, 입력부(510A) 및/또는 출력부(510B)를 제1 기판(100)에 마련할 수도 있다.
도 51은 화소 공유 유닛(539)의 구성의 한 예를 도시하는 등가 회로도이다. 화소 공유 유닛(539)은, 복수의 화소(541)(도 51에서는, 화소(541A, 541B, 541C, 541D)의 4개의 화소(541)를 도시한다)와, 이 복수의 화소(541)에 접속된 하나의 화소 회로(210)와, 화소 회로(210)에 접속된 수직 신호선(5433)을 포함하고 있다. 화소 회로(210)는, 예를 들면, 4개의 트랜지스터, 구체적으로는, 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FD)을 포함하고 있다. 상술한 바와 같이, 화소 공유 유닛(539)은, 하나의 화소 회로(210)를 시분할로 동작시킴에 의해, 화소 공유 유닛(539)에 포함되는 4개의 화소(541)(화소(541A, 541B, 541C, 541D)) 각각의 화소 신호를 순차적으로 수직 신호선(543)에 출력하도록 되어 있다. 복수의 화소(541)에 하나의 화소 회로(210)가 접속되어 있고, 이 복수의 화소(541)의 화소 신호가 하나의 화소 회로(210)에 의해 시분할로 출력되는 양태를 「복수의 화소(541)가 하나의 화소 회로(210)를 공유한다」고 말한다.
화소(541A, 541B, 541C, 541D)는 서로 공통의 구성 요소를 가지고 있다. 이후, 화소(541A, 541B, 541C, 541D)의 구성 요소를 서로 구별하기 위해, 화소(541A)의 구성 요소의 부호의 말미에는 식별 번호 1, 화소(541B)의 구성 요소의 부호의 말미에는 식별 번호 2, 화소(541C)의 구성 요소의 부호의 말미에는 식별 번호 3, 화소(541D)의 구성 요소의 부호의 말미에는 식별 번호 4를 부여한다. 화소(541A, 541B, 541C, 541D)의 구성 요소를 서로 구별할 필요가 없는 경우에는, 화소(541A, 541B, 541C, 541D)의 구성 요소의 부호의 말미의 식별 번호를 생략한다.
화소(541A, 541B, 541C, 541D)는, 예를 들면, 포토 다이오드(PD)와, 포토 다이오드(PD)와 전기적으로 접속된 전송 트랜지스터(TR)와, 전송 트랜지스터(TR)에 전기적으로 접속된 플로팅 디퓨전(FD)을 가지고 있다. 포토 다이오드(PD(PD1, PD2, PD3, PD4))에서는, 캐소드가 전송 트랜지스터(TR)의 소스에 전기적으로 접속되어 있고, 애노드가 기준 전위선(예를 들어 그라운드)에 전기적으로 접속되어 있다. 포토 다이오드(PD)는 입사한 광을 광전 변환하고, 그 수광량에 응한 전하를 발생한다. 전송 트랜지스터(TR)(전송 트랜지스터(TR1, TR2, TR3, TR4))는, 예를 들면, n형의 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터이다. 전송 트랜지스터(TR)에서는, 드레인이 플로팅 디퓨전(FD)에 전기적으로 접속되고, 게이트가 구동 신호선에 전기적으로 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542)(도 48 참조) 중의 일부이다. 전송 트랜지스터(TR)는 포토 다이오드(PD)에서 발생한 전하를 플로팅 디퓨전(FD)에 전송한다. 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 p형 반도체층 중에 형성된 n형 확산층 영역이다. 플로팅 디퓨전(FD)은 포토 다이오드(PD)로부터 전송된 전하를 일시적으로 유지하는 전하 유지 수단이고, 또한, 그 전하량에 응한 전압을 발생시키는 전하―전압 변환 수단이다.
하나의 화소 공유 유닛(539)에 포함되는 4개의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 서로 전기적으로 접속됨과 함께, 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 전기적으로 접속되어 있다. FD 변환 게인 전환 트랜지스터(FDG)의 드레인은 리셋 트랜지스터(RST)의 소스에 접속되고, FD 변환 게인 전환 트랜지스터(FDG)의 게이트는 구동 신호선에 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중의 일부이다. 리셋 트랜지스터(RST)의 드레인은 전원선(VDD)에 접속되고, 리셋 트랜지스터(RST)의 게이트는 구동 신호선에 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중의 일부이다. 증폭 트랜지스터(AMP)의 게이트는 플로팅 디퓨전(FD)에 접속되고, 증폭 트랜지스터(AMP)의 드레인은 전원선(VDD)에 접속되고, 증폭 트랜지스터(AMP)의 소스는 선택 트랜지스터(SEL)의 드레인에 접속되어 있다. 선택 트랜지스터(SEL)의 소스는 수직 신호선(543)에 접속되고, 선택 트랜지스터(SEL)의 게이트는 구동 신호선에 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중의 일부이다.
전송 트랜지스터(TR)는, 전송 트랜지스터(TR)가 온 상태가 되면, 포토 다이오드(PD)의 전하를 플로팅 디퓨전(FD)에 전송한다. 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는, 예를 들면, 이른바 종형 전극을 포함하고 있고, 후술하는 도 53에 도시하는 바와 같이, 반도체층(후술하는 도 53의 반도체층(100S))의 표면으로부터 PD에 도달하는 깊이까지 연재되어 마련되어 있다. 리셋 트랜지스터(RST)는 플로팅 디퓨전(FD)의 전위를 소정의 전위로 리셋한다. 리셋 트랜지스터(RST)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 전원선(VDD)의 전위로 리셋한다. 선택 트랜지스터(SEL)는 화소 회로(210)로부터의 화소 신호의 출력 타이밍을 제어한다. 증폭 트랜지스터(AMP)는 화소 신호로서, 플로팅 디퓨전(FD)에 유지된 전하의 레벨에 응한 전압의 신호를 생성한다. 증폭 트랜지스터(AMP)는 선택 트랜지스터(SEL)를 통하여 수직 신호선(543)에 접속되어 있다. 이 증폭 트랜지스터(AMP)는, 열 신호 처리부(550)에서, 수직 신호선(543)에 접속된 부하 회로부(도 48 참조)와 함께 소스 팔로워를 구성하고 있다. 증폭 트랜지스터(AMP)는, 선택 트랜지스터(SEL)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전압을 수직 신호선(543)을 통하여 열 신호 처리부(550)에 출력한다. 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)는, 예를 들면, N형의 CMOS 트랜지스터이다.
FD 변환 게인 전환 트랜지스터(FDG)는 플로팅 디퓨전(FD)에서의 전하―전압 변환의 게인을 변경할 때에 이용된다. 일반적으로, 어두운 장소에서의 촬영 시에는 화소 신호가 작다. Q=CV에 의거하여, 전하 전압 변환을 행할 때에, 플로팅 디퓨전(FD)의 용량(FD 용량(C))이 크면, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 작아져 버린다. 한편, 밝은 장소에서는, 화소 신호가 커지기 때문에, FD 용량(C)이 크지 않으면, 플로팅 디퓨전(FD)에서, 포토 다이오드(PD)의 전하를 완전히 받지 못한다. 또한, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 너무 커지지 않도록(환언하면, 작아지도록), FD 용량(C)이 커져 있을 필요가 있다. 이들에 입각하면, FD 변환 게인 전환 트랜지스터(FDG)를 온으로 했을 때에는, FD 변환 게인 전환 트랜지스터(FDG)분의 게이트 용량이 늘어나기 때문에, 전체의 FD 용량(C)이 커진다. 한편, FD 변환 게인 전환 트랜지스터(FDG)를 오프로 했을 때에는, 전체의 FD 용량(C)이 작아진다. 이와 같이, FD 변환 게인 전환 트랜지스터(FDG)를 온 오프 전환함으로써, FD 용량(C)을 가변으로 하여, 변환 효율을 전환할 수 있다. FD 변환 게인 전환 트랜지스터(FDG)는, 예를 들면, N형의 CMOS 트랜지스터이다.
또한, FD 변환 게인 전환 트랜지스터(FDG)를 마련하지 않는 구성도 가능하다. 이때, 예를 들면, 화소 회로(210)는 예를 들어 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL) 및 리셋 트랜지스터(RST)의 3개의 트랜지스터로 구성된다. 화소 회로(210)는, 예를 들면, 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG) 등의 화소 트랜지스터의 적어도 1개를 가진다.
선택 트랜지스터(SEL)는 전원선(VDD)과 증폭 트랜지스터(AMP) 사이에 마련되어 있어도 좋다. 이 경우, 리셋 트랜지스터(RST)의 드레인이 전원선(VDD) 및 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스가 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트가 행 구동 신호선(542)(도 48 참조)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스(화소 회로(210)의 출력단)가 수직 신호선(543)에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트가 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되어 있다. 또한, 도시는 생략하지만, 하나의 화소 회로(210)를 공유하는 화소(541)의 수는 4 이외라도 좋다. 예를 들면, 2개 또는 8개의 화소(541)가 하나의 화소 회로(210)를 공유해도 좋다.
도 52는 복수의 화소 공유 유닛(539)과, 수직 신호선(543)의 접속 양태의 한 예를 도시한 것이다. 예를 들면, 열방향으로 나열되는 4개의 화소 공유 유닛(539)이 4개의 그룹으로 나누어져 있고, 이 4개의 그룹 각각에 수직 신호선(543)이 접속되어 있다. 도 52에는, 설명을 간단하게 하기 위해, 4개의 그룹이 각각 1개의 화소 공유 유닛(539)을 갖는 예를 나타냈지만, 4개의 그룹이 각각 복수의 화소 공유 유닛(539)을 포함하고 있어도 좋다. 이와 같이, 촬상 장치(1)에서는, 열방향으로 나열되는 복수의 화소 공유 유닛(539)이 1개 또는 복수의 화소 공유 유닛(539)을 포함하는 그룹으로 나누어져 있어도 좋다. 예를 들면, 이 그룹 각각에, 수직 신호선(543) 및 열 신호 처리 회로(550)가 접속되어 있어, 각각의 그룹으로부터 화소 신호를 동시에 판독할 수 있도록 되어 있다. 또는, 촬상 장치(1)에서는, 열방향으로 나열되는 복수의 화소 공유 유닛(539)에 1개의 수직 신호선(543)이 접속되어 있어도 좋다. 이때, 1개의 수직 신호선(543)에 접속된 복수의 화소 공유 유닛(539)으로부터, 시분할로 순차적으로 화소 신호가 판독되도록 되어 있다.
[촬상 장치(1)의 구체적 구성]
도 53은 촬상 장치(1)의 제1 기판(100), 제2 기판(100) 및 제3 기판(300)의 주면에 대해 수직 방향의 단면 구성의 한 예를 도시한 것이다. 도 53은, 구성 요소의 위치 관계를 알기 쉽게 하기 위해, 모식적으로 도시한 것이고, 실제의 단면과 달라도 좋다. 촬상 장치(1)에서는, 제1 기판(100), 제2 기판(200) 및 제3 기판(300)이 이 순서로 적층되어 있다. 촬상 장치(1)는, 또한, 제1 기판(100)의 이면측(광입사면측)에 수광 렌즈(401)를 가지고 있다. 수광 렌즈(401)와 제1 기판(100) 사이에, 컬러 필터층(도시 생략)이 마련되어 있어도 좋다. 수광 렌즈(401)는, 예를 들면, 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 촬상 장치(1)는, 예를 들면, 이면 조사형의 촬상 장치이다. 촬상 장치(1)는 중앙부에 배치된 화소 어레이부(540)와, 화소 어레이부(540)의 외측에 배치된 주변부(540B)를 가지고 있다.
제1 기판(100)은 수광 렌즈(401)측으로부터 순차적으로 절연막(111), 고정 전하막(112), 반도체층(100S) 및 배선층(100T)을 가지고 있다. 반도체층(100S)은 예를 들어 실리콘 기판에 의해 구성되어 있다. 반도체층(100S)은, 예를 들면, 표면(배선층(100T)측의 면)의 일부 및 그 근방에 p웰층(115)을 가지고 있고, 그 이외의 영역(p웰층(115)보다도 깊은 영역)에 n형 반도체 영역(114)을 가지고 있다. 예를 들면, 이 n형 반도체 영역(114) 및 p웰층(115)에 의해 pn 접합형의 포토 다이오드(PD)가 구성되어 있다. p웰층(115)은 p형 반도체 영역이다.
도 54a는 제1 기판(100)의 평면 구성의 한 예를 도시한 것이다. 도 54a는, 주로, 제1 기판(100)의 화소 분리부(117), 포토 다이오드(PD), 플로팅 디퓨전(FD), VSS 콘택트 영역(118) 및 전송 트랜지스터(TR)의 평면 구성을 도시하고 있다. 도 53과 함께, 도 54a를 이용하여 제1 기판(100)의 구성에 관해 설명한다.
반도체층(100S)의 표면 근방에는, 플로팅 디퓨전(FD) 및 VSS 콘택트 영역(118)이 마련되어 있다. 플로팅 디퓨전(FD)은 p웰층(115) 내에 마련된 n형 반도체 영역에 의해 구성되어 있다. 화소(541A, 541B, 541C, 541D) 각각의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은, 예를 들면, 화소 공유 유닛(539)의 중앙부에 서로 근접하여 마련되어 있다(도 54a). 상세는 후술하지만, 이 공유 유닛(539)에 포함되는 4개의 플로팅 디퓨전(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 제1 기판(100) 내(보다 구체적으로는 배선층(100T) 내)에서, 전기적 접속 수단(후술하는 패드부(120))을 통하여 서로 전기적으로 접속되어 있다. 또한, 플로팅 디퓨전(FD)은 제1 기판(100)으로부터 제2 기판(200)에(보다 구체적으로는, 배선층(100T)으로부터 배선층(200T)에) 전기적 수단(후술하는 관통 전극(120E))을 통하여 접속되어 있다. 제2 기판(200)(보다 구체적으로는 배선층(200T)의 내부)에서는, 이 전기적 수단에 의해, 플로팅 디퓨전(FD)이 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 전기적으로 접속되어 있다.
VSS 콘택트 영역(118)은 기준 전위선(VSS)에 전기적으로 접속되는 영역이고, 플로팅 디퓨전(FD)과 이간하여 배치되어 있다. 예를 들면, 화소(541A, 541B, 541C, 541D)에서는, 각 화소의 V방향의 일단에 플로팅 디퓨전(FD)이 배치되고, 타단에 VSS 콘택트 영역(118)이 배치되어 있다(도 54a). VSS 콘택트 영역(118)은, 예를 들면, p형 반도체 영역에 의해 구성되어 있다. VSS 콘택트 영역(118)은 예를 들어 접지 전위나 고정 전위에 접속되어 있다. 이에 의해, 반도체층(100S)에 기준 전위가 공급된다.
제1 기판(100)에는, 포토 다이오드(PD), 플로팅 디퓨전(FD) 및 VSS 콘택트 영역(118)과 함께, 전송 트랜지스터(TR)가 마련되어 있다. 이 포토 다이오드(PD), 플로팅 디퓨전(FD), VSS 콘택트 영역(118) 및 전송 트랜지스터(TR)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 전송 트랜지스터(TR)는 반도체층(100S)의 표면측(광입사면측과는 반대측, 제2 기판(200)측)에 마련되어 있다. 전송 트랜지스터(TR)는 전송 게이트(TG)를 가지고 있다. 전송 게이트(TG)는, 예를 들면, 반도체층(100S)의 표면에 대향하는 수평 부분(TGb)과, 반도체층(100S) 내에 마련된 수직 부분(TGa)을 포함하고 있다. 수직 부분(TGa)은 반도체층(100S)의 두께 방향으로 연재되어 있다. 수직 부분(TGa)의 일단은 수평 부분(TGb)에 접하고, 타단은 n형 반도체 영역(114) 내에 마련되어 있다. 전송 트랜지스터(TR)를 이와 같은 종형 트랜지스터에 의해 구성함에 의해, 화소 신호의 전송 불량이 생기기 어려워지고, 화소 신호의 판독 효율을 향상시킬 수 있다.
전송 게이트(TG)의 수평 부분(TGb)은 수직 부분(TGa)에 대향하는 위치로부터 예를 들면, H방향에서 화소 공유 유닛(539)의 중앙부를 향하여 연재되어 있다(도 54a). 이에 의해, 전송 게이트(TG)에 도달하는 관통 전극(후술하는 관통 전극(TGV))의 H방향의 위치를 플로팅 디퓨전(FD), VSS 콘택트 영역(118)에 접속되는 관통 전극(후술하는 관통 전극(120E, 121E))의 H방향의 위치에 접근할 수 있다. 예를 들면, 제1 기판(100)에 마련된 복수의 화소 공유 유닛(539)은 서로 같은 구성을 가지고 있다(도 54a).
반도체층(100S)에는, 화소(541A, 541B, 541C, 541D)를 서로 분리하는 화소 분리부(117)가 마련되어 있다. 화소 분리부(117)는 반도체층(100S)의 법선 방향(반도체층(100S)의 표면에 대해 수직 방향)으로 연재되어 형성되어 있다. 화소 분리부(117)는 화소(541A, 541B, 541C, 541D)를 서로 구획하도록 마련되어 있고, 예를 들어 격자형상의 평면 형상을 가지고 있다(도 54a, 도 54b). 화소 분리부(117)는, 예를 들면, 화소(541A, 541B, 541C, 541D)를 서로 전기적 및 광학적으로 분리한다. 화소 분리부(117)는, 예를 들면, 차광막(117A) 및 절연막(117B)을 포함하고 있다. 차광막(117A)에는, 예를 들면, 텅스텐(W) 등이 이용된다. 절연막(117B)은 차광막(117A)과 p웰층(115) 또는 n형 반도체 영역(114) 사이에 마련되어 있다. 절연막(117B)은, 예를 들면, 산화 실리콘(SiO)에 의해 구성되어 있다. 화소 분리부(117)는, 예를 들면, FTI(Full Trench Isolation) 구조를 가지고 있고, 반도체층(100S)을 관통하고 있다. 도시하지 않지만, 화소 분리부(117)는 반도체층(100S)을 관통하는 FTI 구조로 한정되지 않는다. 예를 들면, 반도체층(100S)을 관통하지 않는 DTI(Deep Trench Isolation) 구조라도 좋다. 화소 분리부(117)는, 반도체층(100S)의 법선 방향으로 연재되어, 반도체층(100S)의 일부의 영역에 형성된다.
반도체층(100S)에는, 예를 들면, 제1 피닝 영역(113) 및 제2 피닝 영역(116)이 마련되어 있다. 제1 피닝 영역(113)은 반도체층(100S)의 이면 근방에 마련되어 있고, n형 반도체 영역(114)과 고정 전하막(112) 사이에 배치되어 있다. 제2 피닝 영역(116)은 화소 분리부(117)의 측면, 구체적으로는, 화소 분리부(117)와 p웰층(115) 또는 n형 반도체 영역(114) 사이에 마련되어 있다. 제1 피닝 영역(113) 및 제2 피닝 영역(116)은, 예를 들면, p형 반도체 영역에 의해 구성되어 있다.
반도체층(100S)과 절연막(111) 사이에는, 부의 고정 전하를 갖는 고정 전하막(112)이 마련되어 있다. 고정 전하막(112)이 유기하는 전계에 의해, 반도체층(100S)의 수광면(이면)측의 계면에, 홀 축적층의 제1 피닝 영역(113)이 형성된다. 이에 의해, 반도체층(100S)의 수광면측의 계면 준위에 기인한 암 전류의 발생이 억제된다. 고정 전하막(112)은, 예를 들면, 부의 고정 전하를 갖는 절연막에 의해 형성되어 있다. 이 부의 고정 전하를 갖는 절연막의 재료로서는, 예를 들면, 산화 하프늄, 산화 지르콘, 산화 알루미늄, 산화 티탄 또는 산화 탄탈을 들 수 있다.
고정 전하막(112)과 절연막(111) 사이에는, 차광막(117A)이 마련되어 있다. 이 차광막(117A)은 화소 분리부(117)를 구성하는 차광막(117A)과 연속하여 마련되어 있어도 좋다. 이 고정 전하막(112)과 절연막(111) 사이의 차광막(117A)은, 예를 들면, 반도체층(100S) 내의 화소 분리부(117)에 대향하는 위치에 선택적으로 마련되어 있다. 절연막(111)은 이 차광막(117A)을 덮도록 마련되어 있다. 절연막(111)은, 예를 들면, 산화 실리콘에 의해 구성되어 있다.
반도체층(100S)과 제2 기판(200) 사이에 마련된 배선층(100T)은, 반도체층(100S)측으로부터, 층간 절연막(119), 패드부(120, 121), 패시베이션막(122), 층간 절연막(123) 및 접합막(124)을 이 순서로 가지고 있다. 전송 게이트(TG)의 수평 부분(TGb)은, 예를 들면, 이 배선층(100T)에 마련되어 있다. 층간 절연막(119)은 반도체층(100S)의 표면 전면에 걸쳐 마련되어 있고, 반도체층(100S)에 접해 있다. 층간 절연막(119)은, 예를 들어 산화 실리콘막에 의해 구성되어 있다. 또한, 배선층(100T)의 구성은 상술한 것으로 그치지 않고, 배선과 절연막을 갖는 구성이라면 좋다.
도 54b는 도 54a에 도시한 평면 구성과 함께, 패드부(120, 121)의 구성을 도시하고 있다. 패드부(120, 121)는 층간 절연막(119)상의 선택적인 영역에 마련되어 있다. 패드부(120)는 화소(541A, 541B, 541C, 541D) 각각의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))을 서로 접속하기 위한 것이다. 패드부(120)는, 예를 들면, 화소 공유 유닛(539)마다, 평면에서 보아 화소 공유 유닛(539)의 중앙부에 배치되어 있다(도 54b). 이 패드부(120)는 화소 분리부(117)를 넘도록 마련되어 있고, 플로팅 디퓨전(FD1, FD2, FD3, FD4) 각각의 적어도 일부에 중첩하여 배치되어 있다(도 53, 도 54b). 구체적으로는, 패드부(120)는, 화소 회로(210)를 공유하는 복수의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4)) 각각의 적어도 일부와, 그 화소 회로(210)를 공유하는 복수의 포토 다이오드(PD)(포토 다이오드(PD1, PD2, PD3, PD4)의 사이에 형성된 화소 분리부(117)의 적어도 일부에 대해, 반도체층(100S)의 표면에 대해 수직 방향으로 겹쳐지는 영역에 형성된다. 층간 절연막(119)에는, 패드부(120)와 플로팅 디퓨전(FD1, FD2, FD3, FD4)을 전기적으로 접속하기 위한 접속 비아(120C)가 마련되어 있다. 접속 비아(120C)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 예를 들면, 접속 비아(120C)에 패드부(120)의 일부가 매입됨에 의해, 패드부(120)와 플로팅 디퓨전(FD1, FD2, FD3, FD4)이 전기적으로 접속되어 있다.
패드부(121)는 복수의 VSS 콘택트 영역(118)을 서로 접속하기 위한 것이다. 예를 들면, V방향으로 나열되는 일방의 화소 공유 유닛(539)의 화소(541C, 541D)에 마련된 VSS 콘택트 영역(118)과, 타방의 화소 공유 유닛(539)의 화소(541A, 541B)에 마련된 VSS 콘택트 영역(118)이 패드부(121)에 의해 전기적으로 접속되어 있다. 패드부(121)는, 예를 들면, 화소 분리부(117)를 넘도록 마련되어 있고, 이들 4개의 VSS 콘택트 영역(118) 각각의 적어도 일부에 중첩하여 배치되어 있다. 구체적으로는, 패드부(121)는, 복수의 VSS 콘택트 영역(118) 각각의 적어도 일부와, 그 복수의 VSS 콘택트(118) 사이에 형성된 화소 분리부(117)의 적어도 일부에 대해, 반도체층(100S)의 표면에 대해 수직 방향으로 겹쳐지는 영역에 형성된다. 층간 절연막(119)에는, 패드부(121)와 VSS 콘택트 영역(118)을 전기적으로 접속하기 위한 접속 비아(121C)가 마련되어 있다. 접속 비아(121C)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 예를 들면, 접속 비아(121C)에 패드부(121)의 일부가 매입됨에 의해, 패드부(121)와 VSS 콘택트 영역(118)이 전기적으로 접속되어 있다. 예를 들면, V방향으로 나열되는 복수의 화소 공유 유닛(539) 각각의 패드부(120) 및 패드부(121)는 H방향에서 개략 같은 위치에 배치되어 있다(도 54b).
패드부(120)를 마련함으로써, 칩 전체에서, 각 플로팅 디퓨전(FD)으로부터 화소 회로(210)(예를 들어 증폭 트랜지스터(AMP)의 게이트 전극)에 접속하기 위한 배선을 줄일 수 있다. 마찬가지로, 패드부(121)를 마련함으로써, 칩 전체에서, 각 VSS 콘택트 영역(118)에의 전위를 공급하는 배선을 줄일 수 있다. 이에 의해, 칩 전체의 면적의 축소, 미세화된 화소에서의 배선 사이의 전기적 간섭의 억제 및/또는 부품 점수의 삭감에 의한 비용 삭감 등이 가능해진다.
패드부(120, 121)는 제1 기판(100), 제2 기판(200)의 소망하는 위치에 마련할 수 있다. 구체적으로는, 패드부(120, 121)를 배선층(100T), 반도체층(200S)의 절연 영역(212)의 어느 하나에 마련할 수 있다. 배선층(100T)에 마련하는 경우에는, 패드부(120, 121)를 반도체층(100S)에 직접 접촉시켜도 좋다. 구체적으로는, 패드부(120, 121)가 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)의 각각의 적어도 일부와 직접 접속되는 구성이라도 좋다. 또한, 패드부(120, 121)에 접속하는 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)의 각각으로부터 접속 비아(120C, 121C)를 마련하고, 배선층(100T), 반도체층(200S)의 절연 영역(2112)의 소망하는 위치에 패드부(120, 121)를 마련하는 구성이라도 좋다.
특히, 패드부(120, 121)를 배선층(100T)에 마련하는 경우에는, 반도체층(200S)의 절연 영역(212)에서의 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)에 접속되는 배선을 줄일 수 있다. 이에 의해, 화소 회로(210)를 형성하는 제2 기판(200) 중, 플로팅 디퓨전(FD)으로부터 화소 회로(210)에 접속하기 위한 관통 배선을 형성하기 위한 절연 영역(212)의 면적을 삭감할 수 있다. 따라서, 화소 회로(210)를 형성하는 제2 기판(200)의 면적을 크게 확보할 수 있다. 화소 회로(210)의 면적을 확보함으로써, 화소 트랜지스터를 크게 형성할 수 있고, 노이즈 저감 등에 의한 화질 향상에 기여할 수 있다.
특히, 화소 분리부(117)에 FTI 구조를 이용한 경우, 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)은 각 화소(541)에 마련하는 것이 바람직하기 때문에, 패드부(120, 121)의 구성을 이용함으로써, 제1 기판(100)과 제2 기판(200)을 접속하는 배선을 대폭적으로 삭감할 수 있다.
또한, 도 54b와 같이, 예를 들어 복수의 플로팅 디퓨전(FD)이 접속되는 패드부(120)와, 복수의 VSS 콘택트(118)이 접속되는 패드부(121)는 V방향에서 직선형상으로 교대로 배치된다. 또한, 패드부(120, 121)는 복수의 포토 다이오드(PD)나, 복수의 전송 게이트(TG)나, 복수의 플로팅 디퓨전(FD)에 둘러싸이는 위치에 형성된다. 이에 의해, 복수의 소자를 형성하는 제1 기판(100)에서, 플로팅 디퓨전(FD)과 VSS 콘택트 영역(118) 이외의 소자를 자유롭게 배치할 수 있고, 칩 전체의 레이아웃의 효율화를 도모할 수 있다. 또한, 각 화소 공유 유닛(539)에 형성되는 소자의 레이아웃에서의 대칭성이 확보되고, 각 화소(541)의 특성의 편차를 억제할 수 있다.
패드부(120, 121)는, 예를 들면, 폴리실리콘(Poly Si), 보다 구체적으로는, 불순물이 첨가된 도프드 실리콘에 의해 구성되어 있다. 패드부(120, 121)는 폴리실리콘, 텅스텐(W), 티탄(Ti) 및 질화 티탄(TiN) 등의 내열성이 높은 도전성 재료에 의해 구성되어 있는 것이 바람직하다. 이에 의해, 제1 기판(100)에 제2 기판(200)의 반도체층(200S)을 첩합시킨 후에, 화소 회로(210)를 형성하는 것이 가능해진다. 이하, 이 이유에 관해 설명한다. 또한, 이하의 설명에서, 제1 기판(100)과 제2 기판(200)의 반도체층(200S)을 첩합시킨 후에, 화소 회로(210)를 형성하는 방법을 제1 제조 방법이라고 부른다.
여기서, 제2 기판(200)에 화소 회로(210)를 형성한 후에, 이것을 제1 기판(100)에 첩합시키는 것도 생각할 수 있다(이하 제2 제조 방법이라고 한다). 이 제2 제조 방법에서는, 제1 기판(100)의 표면(배선층(100T)의 표면) 및 제2 기판(200)의 표면(배선층(200T)의 표면) 각각에, 전기적 접속용의 전극을 미리 형성해 둔다. 제1 기판(100)과 제2 기판(200)을 첩합시키면, 이와 동시에, 제1 기판(100)의 표면과 제2 기판(200)의 표면의 각각에 형성된 전기적 접속용의 전극끼리가 접촉한다. 이에 의해, 제1 기판(100)에 포함되는 배선과 제2 기판(200)에 포함되는 배선 사이에서 전기적 접속이 형성된다. 따라서, 제2 제조 방법을 이용한 촬상 장치(1)의 구성으로 함으로써, 예를 들어 제1 기판(100)과 제2 기판(200)의 각각의 구성에 응하여 적절한 프로세스를 이용하여 제조할 수 있고, 고품질, 고성능인 촬상 장치를 제조할 수 있다.
이와 같은 제2 제조 방법에서는, 제1 기판(100)과 제2 기판(200)을 첩합시킬 때에, 첩합용의 제조 장치에 기인하여, 위치 맞춤의 오차가 생기는 일이 있다. 또한, 제1 기판(100) 및 제2 기판(200)은, 예를 들면, 직경 수십㎝ 정도의 크기를 갖지만, 제1 기판(100)과 제2 기판(200)을 첩합시킬 때에, 이 제1 기판(100), 제2 기판(200) 각 부의 미시적 영역에서, 기판의 신축이 발생할 우려가 있다. 이 기판의 신축은 기판끼리가 접촉하는 타이밍이 다소 어긋나는 것에 기인한다. 이와 같은 제1 기판(100) 및 제2 기판(200)의 신축에 기인하여, 제1 기판(100)의 표면 및 제2 기판(200)의 표면 각각에 형성된 전기적 접속용의 전극의 위치에, 오차가 생기는 일이 있다. 제2 제조 방법에서는, 이와 같은 오차가 생겨도, 제1 기판(100) 및 제2 기판(200) 각각의 전극끼리가 접촉하도록 대처해 두는 것이 바람직하다. 구체적으로는, 제1 기판(100) 및 제2 기판(200)의 전극의 적어도 일방, 바람직하게는 양방을 상기 오차를 고려하여 크게 해 둔다. 이 때문에, 제2 제조 방법을 이용하면, 예를 들면, 제1 기판(100) 또는 제2 기판(200)의 표면에 형성된 전극의 크기(기판 평면 방향의 크기)가, 제1 기판(100) 또는 제2 기판(200)의 내부로부터 표면에 두께 방향으로 연재되는 내부 전극의 크기보다도 커진다.
한편, 패드부(120, 121)를 내열성의 도전 재료에 의해 구성함으로써, 상기 제1 제조 방법을 이용하는 것이 가능해진다. 제1 제조 방법에서는, 포토 다이오드(PD) 및 전송 트랜지스터(TR) 등을 포함하는 제1 기판(100)을 형성한 후, 이 제1 기판(100)과 제2 기판(200)(반도체층(2000S))을 첩합시킨다. 이때, 제2 기판(200)은 화소 회로(210)를 구성하는 능동 소자 및 배선층 등의 패턴은 미형성의 상태이다. 제2 기판(200)은 패턴을 형성하기 전의 상태이기 때문에, 가령, 제1 기판(100)과 제2 기판(200)을 첩합시킬 때, 그 첩합 위치에 오차가 생겼다 하더라도, 이 첩합 오차에 의해, 제1 기판(100)의 패턴과 제2 기판(200)의 패턴 사이의 위치 맞춤에 오차가 생기는 일은 없다. 왜냐하면, 제2 기판(200)의 패턴은 제1 기판(100)과 제2 기판(200)을 첩합시킨 후에 형성하기 때문이다. 또한, 제2 기판에 패턴을 형성할 때에는, 예를 들면, 패턴 형성을 위한 노광 장치에서, 제1 기판에 형성된 패턴을 위치 맞춤의 대상으로 하면서 패턴 형성한다. 상기 이유에 의해, 제1 기판(100)과 제2 기판(200)의 첩합 위치의 오차는, 제1 제조 방법에서는, 촬상 장치(1)를 제조하는데에 문제가 되지 않는다. 같은 이유로, 제2 제조 방법에서 생기는 기판의 신축에 기인한 오차도, 제1 제조 방법에서는, 촬상 장치(1)를 제조하는데에 문제가 되지 않는다.
제1 제조 방법에서는, 이와 같이 하여 제1 기판(100)과 제2 기판(200)(반도체층(200S))을 첩합시킨 후, 제2 기판(200)상에 능동 소자를 형성한다. 이후, 관통 전극(120E, 121E) 및 관통 전극(TGV)(도 53)을 형성한다. 이 관통 전극(120E, 121E, TGV)의 형성에서는, 예를 들면, 제2 기판(200)의 상방으로부터, 노광 장치에 의한 축소 투영 노광을 이용하여 관통 전극의 패턴을 형성한다. 축소 노광 투영을 이용하기 때문에, 가령, 제2 기판(200)과 노광 장치의 위치 맞춤에 오차가 생겨도, 그 오차의 크기는, 제2 기판(200)에서는, 상기 제2 제조 방법의 오차의 수분의 1(축소 노광 투영 배율의 역수)밖에 되지 않는다. 따라서, 제1 제조 방법을 이용한 촬상 장치(1)의 구성으로 함으로써, 제1 기판(100)과 제2 기판(200)의 각각에 형성되는 소자끼리의 위치 맞춤이 용이해지고, 고품질, 고성능인 촬상 장치를 제조할 수 있다.
이와 같은 제1 제조 방법을 이용하여 제조된 촬상 장치(1)는, 제2 제조 방법으로 제조된 촬상 장치와 다른 특징을 가진다. 구체적으로는, 제1 제조 방법에 의해 제조된 촬상 장치(1)에서는, 예를 들면, 관통 전극(120E, 121E, TGV)이 제2 기판(200)으로부터 제1 기판(100)에 이르기까지 개략 일정한 두께(기판 평면 방향의 크기)로 되어 있다. 또는, 관통 전극(120E, 121E, TGV)이 테이퍼 형상을 가질 때에는, 일정한 기울기의 테이퍼 형상을 가지고 있다. 이와 같은 관통 전극(120E, 121E, TGV)을 갖는 촬상 장치(1)는 화소(541)를 미세화하기 쉽다.
여기서, 제1 제조 방법에 의해 촬상 장치(1)를 제조하면, 제1 기판(100)과 제2 기판(200)(반도체층(200S))을 첩합시킨 후에, 제2 기판(200)에 능동 소자를 형성하기 때문에, 제1 기판(100)에도, 능동 소자의 형성 시에 필요한 가열 처리의 영향이 미치게 된다. 이 때문에, 상기와 같이, 제1 기판(100)에 마련된 패드부(120, 121)에는, 내열성이 높은 도전 재료를 이용하는 것이 바람직하다. 예를 들면, 패드부(120, 121)에는, 제2 기판(200)의 배선층(200T)에 포함되는 배선재의 적어도 일부보다도, 융점이 높은(즉 내열성이 높은) 재료를 이용하고 있는 것이 바람직하다. 예를 들면, 패드부(120, 121)에 도프드 폴리실리콘, 텅스텐, 티탄 또는 질화 티탄 등의 내열성이 높은 도전재를 이용한다. 이에 의해, 상기 제1 제조 방법을 이용하여 촬상 장치(1)를 제조하는 것이 가능해진다.
패시베이션막(122)은, 예를 들면, 패드부(120, 121)를 덮도록, 반도체층(100S)의 표면 전면에 걸쳐 마련되어 있다(도 53). 패시베이션막(122)은, 예를 들면, 질화 실리콘(SiN)막에 의해 구성되어 있다. 층간 절연막(123)은 패시베이션막(122)을 사이에 두고 패드부(120, 121)를 덮고 있다. 이 층간 절연막(123)은, 예를 들면, 반도체층(100S)의 표면 전면에 걸쳐 마련되어 있다. 층간 절연막(123)은 예를 들어 산화 실리콘(SiO)막에 의해 구성되어 있다. 접합막(124)은 제1 기판(100)(구체적으로는 배선층(100T))과 제2 기판(200)의 접합면에 마련되어 있다. 즉, 접합막(124)은 제2 기판(200)에 접해 있다. 이 접합막(124)은 제1 기판(100)의 주면 전면에 걸쳐 마련되어 있다. 접합막(124)은, 예를 들면, 질화 실리콘막에 의해 구성되어 있다.
수광 렌즈(401)는, 예를 들면, 고정 전하막(112) 및 절연막(111)을 사이에 두고 반도체층(100S)에 대향하고 있다(도 53). 수광 렌즈(401)는 예를 들어 화소(541A, 541B, 541C, 541D) 각각의 포토 다이오드(PD)에 대향하는 위치에 마련되어 있다.
제2 기판(200)은 제1 기판(100)측으로부터 반도체층(200S) 및 배선층(200T)을 이 순서로 가지고 있다. 반도체층(200S)은 실리콘 기판으로 구성되어 있다. 반도체층(200S)에서는, 두께 방향에 걸쳐, 웰 영역(211)이 마련되어 있다. 웰 영역(211)은, 예를 들면, p형 반도체 영역이다. 제2 기판(20)에는, 화소 공유 유닛(539)마다 배치된 화소 회로(210)가 마련되어 있다. 이 화소 회로(210)는, 예를 들면, 반도체층(200S)의 표면측(배선층(200T)측)에 마련되어 있다. 촬상 장치(1)에서는, 제1 기판(100)의 표면측(배선층(100T)측)에 제2 기판(200)의 이면측(반도체층(200S)측)이 향하도록 하여, 제2 기판(200)이 제1 기판(100)에 첩합되어 있다. 즉, 제2 기판(200)은 제1 기판(100)에 페이스 투 백으로 첩합되어 있다.
도 55∼도 59는 제2 기판(200)의 평면 구성의 한 예를 모식적으로 도시하고 있다. 도 55에는, 반도체층(200S)의 표면 근방에 마련된 화소 회로(210)의 구성을 도시한다. 도 56은 배선층(200T)(구체적으로는 후술하는 제1 배선층(W1))과, 배선층(200T)에 접속된 반도체층(200S) 및 제1 기판(100)의 각 부의 구성을 모식적으로 도시하고 있다. 도 57∼도 59는 배선층(200T)의 평면 구성의 한 예를 도시하고 있다. 이하, 도 53과 함께, 도 55∼도 59를 이용하여 제2 기판(200)의 구성에 관해 설명한다. 도 55 및 도 56에서는 포토 다이오드(PD)의 외형(화소 분리부(117)와 포토 다이오드(PD)의 경계)을 파선으로 나타내고, 화소 회로(210)를 구성하는 각 트랜지스터의 게이트 전극에 겹쳐지는 부분의 반도체층(200S)과 소자 분리 영역(213) 또는 절연 영역(214)의 경계를 점선으로 나타낸다. 증폭 트랜지스터(AMP)의 게이트 전극에 겹쳐지는 부분에서는, 채널폭 방향의 일방에, 반도체층(200S)과 소자 분리 영역(213)의 경계 및 소자 분리 영역(213)과 절연 영역(213)의 경계가 마련되어 있다.
제2 기판(200)에는, 반도체층(200S)을 분단하는 절연 영역(212)과, 반도체층(200S)의 두께 방향의 일부에 마련된 소자 분리 영역(213)이 마련되어 있다(도 53). 예를 들면, H방향으로 이웃하는 2개의 화소 회로(210) 사이에 마련된 절연 영역(212)에, 이 2개의 화소 회로(210)에 접속된 2개의 화소 공유 유닛(539)의 관통 전극(120E, 121E) 및 관통 전극(TGV)(관통 전극(TGV1, TGV2, TGV3, TGV4))이 배치되어 있다(도 56).
절연 영역(212)은 반도체층(200S)의 두께와 개략 같은 두께를 가지고 있다(도 53). 반도체층(200S)은 이 절연 영역(212)에 의해 분단되어 있다. 이 절연 영역(212)에, 관통 전극(120E, 121E) 및 관통 전극(TGV)이 배치되어 있다. 절연 영역(212)은 예를 들어 산화 실리콘에 의해 구성되어 있다.
관통 전극(120E, 121E)은 절연 영역(212)을 두께 방향으로 관통하여 마련되어 있다. 관통 전극(120E, 121E)의 상단은 배선층(200T)의 배선(후술하는 제1 배선(W1), 제2 배선(W2), 제3 배선(W3), 제4 배선(W4))에 접속되어 있다. 이 관통 전극(120E, 121E)은 절연 영역(212), 접합막(124), 층간 절연막(123) 및 패시베이션막(122)을 관통하여 마련되고, 그 하단은 패드부(120, 121)에 접속되어 있다(도 53). 관통 전극(120E)은 패드부(120)와 화소 회로(210)를 전기적으로 접속하기 위한 것이다. 즉, 관통 전극(120E)에 의해, 제1 기판(100)의 플로팅 디퓨전(FD)이 제2 기판(200)의 화소 회로(210)에 전기적으로 접속된다. 관통 전극(121E)은 패드부(121)와 배선층(200T)의 기준 전위선(VSS)을 전기적으로 접속하기 위한 것이다. 즉, 관통 전극(121E)에 의해, 제1 기판(100)의 VSS 콘택트 영역(118)이 제2 기판(200)의 기준 전위선(VSS)에 전기적으로 접속된다.
관통 전극(TGV)은 절연 영역(212)을 두께 방향으로 관통하여 마련되어 있다. 관통 전극(TGV)의 상단은 배선(200T)의 배선에 접속되어 있다. 이 관통 전극(TGV)은 절연 영역(212), 접합막(124), 층간 절연막(123), 패시베이션막(122) 및 층간 절연막(119)을 관통하여 마련되고, 그 하단은 전송 게이트(TG)에 접속되어 있다(도 53). 이와 같은 관통 전극(TGV)은 화소(541A, 541B, 541C, 541D) 각각의 전송 게이트(TG)(전송 게이트(TG1, TG2, TG3, TG4))와, 배선층(200T)의 배선(행 구동 신호선(542)의 일부, 구체적으로는, 후술하는 도 58의 배선(TRG1, TRG2, TRG3, TRG4))을 전기적으로 접속하기 위한 것이다. 즉, 관통 전극(TGV)에 의해, 제1 기판(100)의 전송 게이트(TG)가 제2 기판(200)의 배선(TRG)에 전기적으로 접속되고, 전송 트랜지스터(TR)(전송 트랜지스터(TR1, TR2, TR3, TR4)) 각각에 구동 신호가 보내지도록 되어 있다.
절연 영역(212)은 제1 기판(100)과 제2 기판(200)을 전기적으로 접속하기 위한 상기 관통 전극(120E, 121E) 및 관통 전극(TGV)을 반도체층(200S)과 절연하여 마련하기 위한 영역이다. 예를 들면, H방향으로 이웃하는 2개의 화소 회로(210)(공유 유닛(539)) 사이에 마련된 절연 영역(212)에, 이 2개의 화소 회로(210)에 접속된 관통 전극(120E, 121E) 및 관통 전극(TGV)(관통 전극(TGV1, TGV2, TGV3, TGV4))이 배치되어 있다. 절연 영역(212)은, 예를 들면, V방향으로 연재되어 마련되어 있다(도 55, 도 56). 여기서는, 전송 게이트(TG)의 수평 부분(TGb)의 배치를 연구함에 의해, 수직 부분(TGa)의 위치에 비해, 관통 전극(TGV)의 H방향의 위치가 관통 전극(120E, 121E)의 H방향의 위치에 근접하도록 배치되어 있다(도 54a, 도 56). 예를 들면, 관통 전극(TGV)은, H방향에서, 관통 전극(120E, 120E)과 개략 같은 위치에 배치되어 있다. 이에 의해, V방향으로 연재되는 절연 영역(212)에, 관통 전극(120E, 121E) 및 관통 전극(TGV)을 통합하여 마련할 수 있다. 다른 배치례로서, 수직 부분(TGa)에 중첩하는 영역에만 수평 부분(TGb)을 마련하는 것도 생각할 수 있다. 이 경우에는, 수직 부분(TGa)의 개략 바로 위에 관통 전극(TGV)이 형성되고, 예를 들면, 각 화소(541)의 H방향 및 V방향의 개략 중앙부에 관통 전극(TGV)이 배치된다. 이때, 관통 전극(TGV)의 H방향의 위치와 관통 전극(120E, 121E)의 H방향의 위치가 크게 어긋난다. 관통 전극(TGV) 및 관통 전극(120E, 121E)의 주위에는, 근접하는 반도체층(200S)으로부터 전기적으로 절연하기 위해, 예를 들면, 절연 영역(212)을 마련한다. 관통 전극(TGV)의 H방향의 위치와 관통 전극(120E, 121E)의 H방향의 위치가 크게 떨어지는 경우에는, 관통 전극(120E, 121E, TGV) 각각의 주위에 절연 영역(212)을 독립하여 마련하는 것이 필요해진다. 이에 의해, 반도체층(200S)이 미세하게 분단되게 된다. 이에 비해, V방향으로 연재되는 절연 영역(212)에, 관통 전극(120E, 121E) 및 관통 전극(TGV)을 통합하여 배치하는 레이아웃은 반도체층(200S)의 H방향의 크기를 크게 할 수 있다. 따라서, 반도체층(200S)에서의 반도체 소자 형성 영역의 면적을 크게 확보할 수 있다. 이에 의해, 예를 들면, 증폭 트랜지스터(AMP)의 사이즈를 크게 하고, 노이즈를 억제하는 것이 가능해진다.
화소 공유 유닛(539)은, 도 51을 참조하여 설명한 바와 같이, 복수의 화소(541)의 각각에 마련된 플로팅 디퓨전(FD) 사이를 전기적으로 접속하고, 이들 복수의 화소(541)가 1개의 화소 회로(210)를 공유하는 구조를 가지고 있다. 그리고, 상기 플로팅 디퓨전(FD) 사이의 전기적 접속은 제1 기판(100)에 마련된 패드부(120)에 의해 이루어지고 있다(도 53, 도 54b). 제1 기판(100)에 마련된 전기적 접속부(패드부(120))와 제2 기판(200)에 마련된 화소 회로(210)는 1개의 관통 전극(120E)을 통하여 전기적으로 접속되어 있다. 다른 구조례로서, 플로팅 디퓨전(FD) 사이의 전기적 접속부를 제2 기판(200)에 마련하는 것도 생각할 수 있다. 이 경우, 화소 공유 유닛(539)에는, 플로팅 디퓨전(FD1, FD2, FD3, FD4) 각각에 접속되는 4개의 관통 전극이 마련된다. 따라서, 제2 기판(200)에서, 반도체층(200S)을 관통하는 관통 전극의 수가 늘어나고, 이들 관통 전극의 주위를 절연하는 절연 영역(212)이 커진다. 이에 비해, 제1 기판(100)에 패드부(120)를 마련하는 구조(도 53, 도 54b)는 관통 전극의 수를 줄이고, 절연 영역(212)을 작게 할 수 있다. 따라서, 반도체층(200S)에서의 반도체 소자 형성 영역의 면적을 크게 확보할 수 있다. 이에 의해, 예를 들면, 증폭 트랜지스터(AMP)의 사이즈를 크게 하고, 노이즈를 억제하는 것이 가능해진다.
소자 분리 영역(213)은 반도체층(200S)의 표면측에 마련되어 있다. 소자 분리 영역(213)은 STI(Shallow Trench Isolation) 구조를 가지고 있다. 이 소자 분리 영역(213)에서는, 반도체층(200S)이 두께 방향(제2 기판(200)의 주면에 대해 수직 방향)으로 파여 있고, 이 파여 있는 부분에 절연막이 매입되어 있다. 이 절연막은, 예를 들면, 산화 실리콘에 의해 구성되어 있다. 소자 분리 영역(213)은 화소 회로(210)를 구성하는 복수의 트랜지스터 사이를 화소 회로(210)의 레이아웃에 응하여 소자 분리하는 것이다. 소자 분리 영역(213)의 하방(반도체층(200S)의 심부)에는, 반도체층(200S)(구체적으로는, 웰 영역(211))이 연재되어 있다.
여기서, 도 54a, 도 54b 및 도 55를 참조하여, 제1 기판(100)에서의 화소 공유 유닛(539)의 외형 형상(기판 평면 방향의 외형 형상)과, 제2 기판(200)에서의 화소 공유 유닛(539)의 외형 형상과의 차이를 설명한다.
촬상 장치(1)에서는, 제1 기판(100) 및 제2 기판(200)의 양방에 걸쳐, 화소 공유 유닛(539)이 마련되어 있다. 예를 들면, 제1 기판(100)에 마련된 화소 공유 유닛(539)의 외형 형상과, 제2 기판(200)에 마련된 화소 공유 유닛(539)의 외형 형상은 서로 다르다.
도 54a, 도 54b에서는, 화소(541A, 541B, 541C, 541D)의 외형선을 1점 쇄선으로 나타내고, 화소 공유 유닛(539)의 외형 형상을 태선으로 나타내고 있다. 예를 들면, 제1 기판(100)의 화소 공유 유닛(539)은, H방향으로 인접하여 배치된 2개의 화소(541)(화소(541A, 541B))와, 이것에 V방향으로 인접하여 배치된 2개의 화소(541)(화소(541C, 541D))에 의해 구성되어 있다. 즉, 제1 기판(100)의 화소 공유 유닛(539)은 인접하는 2행×2열의 4개의 화소(541)에 의해 구성되어 있고, 제1 기판(100)의 화소 공유 유닛(539)은 개략 정방형의 외형 형상을 가지고 있다. 화소 어레이부(540)에서는, 이와 같은 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개분에 상당하는 피치), 또한, V방향으로 2화소 피치(화소(541)의 2개분에 상당하는 피치)로 인접하여 배열되어 있다.
도 55 및 도 56에서는, 화소(541A, 541B, 541C, 541D)의 외형선을 1점 쇄선으로 나타내고, 화소 공유 유닛(539)의 외형 형상을 태선으로 나타내고 있다. 예를 들면, 제2 기판(200)의 화소 공유 유닛(539)의 외형 형상은 H방향에서 제1 기판(100)의 화소 공유 유닛(539)보다도 작고, V방향에서 제1 기판(100)의 화소 공유 유닛(539)보다도 크게 되어 있다. 예를 들면, 제2 기판(200)의 화소 공유 유닛(539)은 H방향으로는 화소 1개분에 상당하는 크기(영역)로 형성되고, V방향으로는, 화소 4개분에 상당하는 크기로 형성되어 있다. 즉, 제2 기판(200)의 화소 공유 유닛(539)은 인접하는 1행×4열로 배열된 화소에 상당하는 크기로 형성되어 있고, 제2 기판(200)의 화소 공유 유닛(539)은 개략 장방형의 외형 형상을 가지고 있다.
예를 들면, 각 화소 회로(210)에서는, 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)가 이 순서로 V방향으로 나란히 배치되어 있다(도 55). 각 화소 회로(210)의 외형 형상을, 상기와 같이, 개략 장방형형상으로 마련함에 의해, 일방향(도 55에서는 V방향)으로 4개의 트랜지스터(선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG))를 나란히 배치할 수 있다. 이에 의해, 증폭 트랜지스터(AMP)의 드레인과, 리셋 트랜지스터(RST)의 드레인을 하나의 확산 영역(전원선(VDD)에 접속되는 확산 영역)에서 공유할 수 있다. 예를 들면, 각 화소 회로(210)의 형성 영역을 개략 정방형형상으로 마련하는 것도 가능하다(후술하는 도 68 참조). 이 경우에는, 일방향을 따라 2개의 트랜지스터가 배치되고, 증폭 트랜지스터(AMP)의 드레인과, 리셋 트랜지스터(RST)의 드레인을 하나의 확산 영역에서 공유하는 것이 곤란해진다. 따라서, 화소 회로(210)의 형성 영역을 개략 장방형형상으로 마련함에 의해, 4개의 트랜지스터를 근접하여 배치하기 쉬워지고, 화소 회로(210)의 형성 영역을 작게 할 수 있다. 즉, 화소의 미세화를 행할 수 있다. 또한, 화소 회로(210)의 형성 영역을 작게 하는 것이 불필요할 때에는, 증폭 트랜지스터(AMP)의 형성 영역을 크게 하여, 노이즈를 억제하는 것이 가능해진다.
예를 들면, 반도체층(200S)의 표면 근방에는, 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)에 더하여, 기준 전위선(VSS)에 접속되는 VSS 콘택트 영역(218)이 마련되어 있다. VSS 콘택트 영역(218)은, 예를 들면, p형 반도체 영역에 의해 구성되어 있다. VSS 콘택트 영역(218)은 배선층(200T)의 배선 및 관통 전극(121E)을 통하여 제1 기판(100)(반도체층(100S))의 VSS 콘택트 영역(118)에 전기적으로 접속되어 있다. 이 VSS 콘택트 영역(218)은, 예를 들면, 소자 분리 영역(213)을 사이에 두고, FD 변환 게인 전환 트랜지스터(FDG)의 소스와 이웃하는 위치에 마련되어 있다(도 55).
다음으로, 도 54b 및 도 55를 참조하여, 제1 기판(100)에 마련된 화소 공유 유닛(539)과 제2 기판(200)에 마련된 화소 공유 유닛(539)의 위치 관계를 설명한다. 예를 들면, 제1 기판(100)의 V방향으로 나열되는 2개의 화소 공유 유닛(539) 중, 일방(예를 들어 도 54b의 지면 상측)의 화소 공유 유닛(539)은, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539) 중의 일방(예를 들면, 도 55의 지면 좌측)의 화소 공유 유닛(539)에 접속되어 있다. 예를 들면, 제1 기판(100)의 V방향으로 나열되는 2개의 화소 공유 유닛(539) 중, 타방(예를 들어 도 54b의 지면 하측)의 화소 공유 유닛(539)은 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539) 중의 타방(예를 들면, 도 55의 지면 우측)의 화소 공유 유닛(539)에 접속되어 있다.
예를 들면, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)에서는, 일방의 화소 공유 유닛(539)의 내부 레이아웃(트랜지스터 등의 배치)이 타방의 화소 공유 유닛(539)의 내부 레이아웃을 V방향 및 H방향으로 반전시킨 레이아웃에 개략 동등하게 되어 있다. 이하, 이 레이아웃에 의해 얻어지는 효과를 설명한다.
제1 기판(100)의 V방향으로 나열되는 2개의 화소 공유 유닛(539)에서는, 각각의 패드부(120)가 화소 공유 유닛(539)의 외형 형상의 중앙부, 즉, 화소 공유 유닛(539)의 V방향 및 H방향의 중앙부에 배치된다(도 54b). 한편, 제2 기판(200)의 화소 공유 유닛(539)은, 상기와 같이, V방향으로 긴 개략 장방형의 외형 형상을 가지고 있기 때문에, 예를 들면, 패드부(120)에 접속되는 증폭 트랜지스터(AMP)는 화소 공유 유닛(539)의 V방향의 중앙으로부터 지면 상방으로 어긋난 위치에 배치되어 있다. 예를 들면, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)의 내부 레이아웃이 같을 때, 일방의 화소 공유 유닛(539)의 증폭 트랜지스터(AMP)와, 패드부(120)(예를 들면, 도 54의 지면 상측의 화소 공유 유닛(539)의 패드부(120))의 거리는 비교적 짧아진다. 그러나, 타방의 화소 공유 유닛(539)의 증폭 트랜지스터(AMP)와, 패드부(120)(예를 들면, 도 54의 지면 하측의 화소 공유 유닛(539)의 패드부(120))의 거리가 길어진다. 이 때문에, 이 증폭 트랜지스터(AMP)와 패드부(120)의 접속에 필요한 배선의 면적이 커지고, 화소 공유 유닛(539)의 배선 레이아웃이 복잡해질 우려가 있다. 이것은 촬상 장치(1)의 미세화에 영향을 미칠 가능성이 있다.
이에 대해, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)에서, 서로의 내부 레이아웃을 적어도 V방향으로 반전시킴에 의해, 이들 2개의 화소 공유 유닛(539)의 양방의 증폭 트랜지스터(AMP)와 패드부(120)의 거리를 짧게 할 수 있다. 따라서, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)의 내부 레이아웃을 같게 한 구성과 비교하여, 촬상 장치(1)의 미세화를 행하기 쉬워진다. 또한, 제2 기판(200)의 복수의 화소 공유 유닛(539) 각각의 평면 레이아웃은 도 55에 기재된 범위에서는 좌우 대칭이지만, 후술하는 도 56에 기재된 제1 배선층(W1)의 레이아웃까지 포함시키면, 좌우 비대칭의 것이 된다.
또한, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)의 내부 레이아웃은 서로 H방향으로도 반전되어 있는 것이 바람직하다. 이하, 이 이유에 관해 설명한다. 도 56에 도시한 바와 같이, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)은 각각 제1 기판(100)의 패드부(120, 121)에 접속되어 있다. 예를 들면, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)의 H방향의 중앙부(H방향으로 나열되는 2개의 화소 공유 유닛(539) 사이)에 패드부(120, 121)가 배치되어 있다. 따라서, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)의 내부 레이아웃을 서로 H방향으로도 반전시킴에 의해, 제2 기판(200)의 복수의 화소 공유 유닛(539) 각각과 패드부(120, 121)의 거리를 작게 할 수 있다. 즉, 촬상 장치(1)의 미세화를 더욱 행하기 쉬워진다.
또한, 제2 기판(200)의 화소 공유 유닛(539)의 외형선의 위치는 제1 기판(100)의 화소 공유 유닛(539)의 어느 하나의 외형선의 위치에 갖추어져 있지 않아도 좋다. 예를 들면, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539) 중, 일방(예를 들어 도 56의 지면 좌측)의 화소 공유 유닛(539)에서는, V방향의 일방(예를 들어 도 56의 지면 상측)의 외형선이, 대응하는 제1 기판(100)의 화소 공유 유닛(539)(예를 들어 도 54b의 지면 상측)의 V방향의 일방의 외형선의 외측에 배치되어 있다. 또한, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539) 중, 타방(예를 들어 도 56의 지면 우측)의 화소 공유 유닛(539)에서는, V방향의 타방(예를 들어 도 56의 지면 하측)의 외형선이 대응하는 제1 기판(100)의 화소 공유 유닛(539)(예를 들어 도 54b의 지면 하측)의 V방향의 타방의 외형선의 외측에 배치되어 있다. 이와 같이, 제2 기판(200)의 화소 공유 유닛(539)과, 제1 기판(100)의 화소 공유 유닛(539)을 서로 배치함에 의해, 증폭 트랜지스터(AMP)와 패드부(120)의 거리를 짧게 하는 것이 가능해진다. 따라서, 촬상 장치(1)의 미세화를 행하기 쉬워진다.
또한, 제2 기판(200)의 복수의 화소 공유 유닛(539) 사이에서, 서로의 외형선의 위치는 갖추어져 있지 않아도 좋다. 예를 들면, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539)은 V방향의 외형선의 위치가 어긋나서 배치되어 있다. 이에 의해, 증폭 트랜지스터(AMP)와 패드부(120)의 거리를 짧게 하는 것이 가능해진다. 따라서, 촬상 장치(1)의 미세화를 행하기 쉬워진다.
도 54b 및 도 56을 참조하여, 화소 어레이부(540)에서의 화소 공유 유닛(539)의 반복 배치에 관해 설명한다. 제1 기판(100)의 화소 공유 유닛(539)은 H방향으로 2개분의 화소(541)의 크기 및 V방향으로 2개분의 화소(541)의 크기를 가지고 있다(도 54b). 예를 들면, 제1 기판(100)의 화소 어레이부(540)에서는, 이 4개의 화소(541)에 상당하는 크기의 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개분에 상당하는 피치), 또한, V방향으로 2화소 피치(화소(541)의 2개분에 상당하는 피치)로 인접하여 반복 배열되어 있다. 또는, 제1 기판(100)의 화소 어레이부(540)에, 화소 공유 유닛(539)이 V방향으로 2개 인접하여 배치된 한 쌍의 화소 공유 유닛(539)이 마련되어 있어도 좋다. 제1 기판(100)의 화소 어레이부(540)에서는, 예를 들면, 이 한 쌍의 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개분에 상당하는 피치), 또한, V방향으로 4화소 피치(화소(541)의 4개분에 상당하는 피치)로 인접하여 반복 배열하고 있다. 제2 기판(200)의 화소 공유 유닛(539)은 H방향으로 1개분의 화소(541)의 크기 및 V방향으로 4개분의 화소(541)의 크기를 가지고 있다(도 56). 예를 들면, 제2 기판(200)의 화소 어레이부(540)에는, 이 4개의 화소(541)에 상당하는 크기의 화소 공유 유닛(539)을 2개 포함하는, 한 쌍의 화소 공유 유닛(539)이 마련되어 있다. 이 화소 공유 유닛(539)은 H방향으로 인접하여 배치되고, 또한, V방향으로는 어긋나게 하여 배치되어 있다. 제2 기판(200)의 화소 어레이부(540)에서는, 예를 들면, 이 한 쌍의 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개분에 상당하는 피치), 또한, V방향으로 4화소 피치(화소(541)의 4개분에 상당하는 피치)로 간극 없이 인접하여 반복 배열되어 있다. 이와 같은 화소 공유 유닛(539)의 반복 배치에 의해, 화소 공유 유닛(539)을 간극 없이 배치하는 것이 가능해진다. 따라서, 촬상 장치(1)의 미세화를 행하기 쉬워진다.
증폭 트랜지스터(AMP)는, 예를 들면, Fin형 등의 3차원 구조를 가지고 있는 것이 바람직하다(도 53). 이에 의해, 실효의 게이트 폭의 크기가 커지고, 노이즈를 억제하는 것이 가능해진다. 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)는, 예를 들면, 플레이너 구조를 가지고 있다. 증폭 트랜지스터(AMP)가 플레이너 구조를 가지고 있어도 좋다. 또는, 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 또는 FD 변환 게인 전환 트랜지스터(FDG)가 3차원 구조를 가지고 있어도 좋다.
배선층(200T)은, 예를 들면, 패시베이션막(221), 층간 절연막(222) 및 복수의 배선(제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4))을 포함하고 있다. 패시베이션막(221)은, 예를 들면, 반도체층(200S)의 표면에 접하고 있고, 반도체층(200S)의 표면 전면을 덮고 있다. 이 패시베이션막(221)은 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG) 각각의 게이트 전극을 덮고 있다. 층간 절연막(222)은 패시베이션막(221)과 제3 기판(300) 사이에 마련되어 있다. 이 층간 절연막(222)에 의해, 복수의 배선(제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4))이 분리되어 있다. 층간 절연막(222)은, 예를 들면, 산화 실리콘에 의해 구성되어 있다.
배선층(200T)에는, 예를 들면, 반도체층(200S)측으로부터, 제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4) 및 콘택트부(201, 202)가 이 순서로 마련되고, 이들이 서로 층간 절연막(222)에 의해 절연되어 있다. 층간 절연막(222)에는, 제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3) 또는 제4 배선층(W4)과, 이들 하층을 접속하는 접속부가 복수 마련되어 있다. 접속부는 층간 절연막(222)에 마련한 접속 구멍에 도전 재료를 매설한 부분이다. 예를 들면, 층간 절연막(222)에는, 제1 배선층(W1)과 반도체층(200S)의 VSS 콘택트 영역(218)을 접속하는 접속부(218V)가 마련되어 있다. 예를 들면, 이와 같은 제2 기판(200)의 소자끼리를 접속하는 접속부의 구멍 지름은 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 지름과 다르다. 구체적으로는, 제2 기판(200)의 소자끼리를 접속하는 접속 구멍의 구멍 지름은 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 지름보다도 작게 되어 있는 것이 바람직하다. 이하, 이 이유에 관해 설명한다. 배선층(200T) 내에 마련된 접속부(접속부(218V) 등)의 깊이는 관통 전극(120E, 121E) 및 관통 전극(TGV)의 깊이보다도 작다. 이 때문에 접속부는 관통 전극(120E, 121E) 및 관통 전극(TGV)에 비해, 용이하게 접속 구멍에 도전재를 메울 수 있다. 이 접속부의 구멍 지름을, 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 지름보다도 작게 함에 의해, 촬상 장치(1)의 미세화를 행하기 쉬워진다.
예를 들면, 제1 배선층(W1)에 의해, 관통 전극(120E)과 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스(구체적으로는 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 도달하는 접속 구멍)가 접속되어 있다. 제1 배선층(W1)은, 예를 들면, 관통 전극(121E)과 접속부(218V)를 접속하고 있고, 이에 의해, 반도체층(200S)의 VSS 콘택트 영역(218)과 반도체층(100S)의 VSS 콘택트 영역(118)이 전기적으로 접속된다.
다음으로, 도 57∼도 59를 이용하여, 배선층(200T)의 평면 구성에 관해 설명한다. 도 57은 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시한 것이다. 도 58은 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시한 것이다. 도 59는 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시한 것이다.
예를 들면, 제3 배선층(W3)은 H방향(행방향)으로 연재되는 배선(TRG1, TRG2, TRG3, TRG4, SELL, RSTL, FDGL)을 포함하고 있다(도 58). 이들 배선은 도 51을 참조하여 설명한 복수의 행 구동 신호선(542)에 해당한다. 배선(TRG1, TRG2, TRG3, TRG4)은 각각 전송 게이트(TG1, TG2, TG3, TG4)에 구동 신호를 보내기 위한 것이다. 배선(TRG1, TRG2, TRG3, TRG4)은 각각, 제2 배선층(W2), 제1 배선층(W1) 및 관통 전극(120E)을 통하여 전송 게이트(TG1, TG2, TG3, TG4)에 접속되어 있다. 배선(SELL)은 선택 트랜지스터(SEL)의 게이트에, 배선(RSTL)은 리셋 트랜지스터(RST)의 게이트에, 배선(FDGL)은 FD 변환 게인 전환 트랜지스터(FDG)의 게이트에 각각 구동 신호를 보내기 위한 것이다. 배선(SELL, RSTL, FDGL)은 각각, 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여, 선택 트랜지스터(SEL), 리셋 트랜지스터(RST), FD 변환 게인 전환 트랜지스터(FDG) 각각의 게이트에 접속되어 있다.
예를 들면, 제4 배선층(W4)은 V방향(열방향)으로 연재되는 전원선(VDD), 기준 전위선(VSS) 및 수직 신호선(543)을 포함하고 있다(도 59). 전원선(VDD)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여 증폭 트랜지스터(AMP)의 드레인 및 리셋 트랜지스터(RST)의 드레인에 접속되어 있다. 기준 전위선(VSS)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부(218V)를 통하여 VSS 콘택트 영역(218)에 접속되어 있다. 또한, 기준 전위선(VSS)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1), 관통 전극(121E) 및 패드부(121)를 통하여 제1 기판(100)의 VSS 콘택트 영역(118)에 접속되어 있다. 수직 신호선(543)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여 선택 트랜지스터(SEL)의 소스(Vout)에 접속되어 있다.
콘택트부(201, 202)는 평면에서 보아 화소 어레이부(540)에 겹쳐지는 위치에 마련되어 있어도 좋으며(예를 들면, 도 50), 또는, 화소 어레이부(540)의 외측의 주변부(540B)에 마련되어 있어도 좋다(예를 들면, 도 53). 콘택트부(201, 202)는 제2 기판(200)의 표면(배선층(200T)측의 면)에 마련되어 있다. 콘택트부(201, 202)는, 예를 들면, Cu(구리) 및 Al(알루미늄) 등의 금속에 의해 구성되어 있다. 콘택트부(201, 202)는 배선층(200T)의 표면(제3 기판(300)측의 면)에 노출하고 있다. 콘택트부(201, 202)는 제2 기판(200)과 제3 기판(300)의 전기적인 접속 및 제2 기판(200)과 제3 기판(300)의 첩합에 이용된다.
도 53에는, 제2 기판(200)의 주변부(540B)에 주변 회로를 마련한 예를 도시하였다. 이 주변 회로는 행 구동부(520)의 일부 또는 열 신호 처리부(550)의 일부 등을 포함하고 있어도 좋다. 또한, 도 50에 기재한 바와 같이, 제2 기판(200)의 주변부(540B)에는 주변 회로를 배치하지 않고, 접속 구멍부(H1, H2)를 화소 어레이부(540)의 근방에 배치하도록 해도 좋다.
제3 기판(300)은, 예를 들면, 제2 기판(200)측으로부터 배선층(300T) 및 반도체층(300S)을 이 순서로 가지고 있다. 예를 들면, 반도체층(300S)의 표면은 제2 기판(200)측에 마련되어 있다. 반도체층(300S)은 실리콘 기판으로 구성되어 있다. 이 반도체층(300S)의 표면측의 부분에는, 회로가 마련되어 있다. 구체적으로는, 반도체층(300S)의 표면측의 부분에는, 예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B) 중의 적어도 일부가 마련되어 있다. 반도체층(300S)과 제2 기판(200) 사이에 마련된 배선층(300T)는, 예를 들면, 층간 절연막과, 이 층간 절연막에 의해 분리된 복수의 배선층과, 콘택트부(301, 302)를 포함하고 있다. 콘택트부(301, 302)는 배선층(300T)의 표면(제2 기판(200)측의 면)에 노출되어 있고, 콘택트부(301)는 제2 기판(200)의 콘택트부(201)에, 콘택트부(302)는 제2 기판(200)의 콘택트부(202)에 각각 접해 있다. 콘택트부(301, 302)는 반도체층(300S)에 형성된 회로(예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)의 적어도 어느 하나)에 전기적으로 접속되어 있다. 콘택트부(301, 302)는, 예를 들면, Cu(구리) 및 알루미늄(Al) 등의 금속에 의해 구성되어 있다. 예를 들면, 접속 구멍부(H1)를 통하여 외부 단자(TA)가 입력부(510A)에 접속되어 있고, 접속 구멍부(H2)를 통하여 외부 단자(TB)가 출력부(510B)에 접속되어 있다.
여기서, 촬상 장치(1)의 특징에 관해 설명한다.
일반적으로, 촬상 장치는, 주된 구성으로서, 포토 다이오드와 화소 회로로 이루어진다. 여기서, 포토 다이오드의 면적을 크게 하면 광전 변환의 결과 발생한 전하가 증가하고, 그 결과 화소 신호의 시그널/노이즈비(S/N비)가 개선되고, 촬상 장치는 보다 좋은 화상 데이터(화상 정보)를 출력할 수 있다. 한편, 화소 회로에 포함되는 트랜지스터의 사이즈(특히 증폭 트랜지스터의 사이즈)를 크게 하면, 화소 회로에서 발생하는 노이즈가 감소하고, 그 결과 촬상 신호의 S/N비가 개선되고, 촬상 장치는 보다 좋은 화상 데이터(화상 정보)를 출력할 수 있다.
그러나, 포토 다이오드와 화소 회로를 동일한 반도체 기판에 마련한 촬상 장치에서, 반도체 기판의 한정된 면적 중에서 포토 다이오드의 면적을 크게 하면, 화소 회로에 구비되는 트랜지스터의 사이즈가 작아져 버리는 것이 생각된다. 또한, 화소 회로에 구비되는 트랜지스터의 사이즈를 크게 하면, 포토 다이오드의 면적이 작아져 버리는 것이 생각된다.
이들 과제를 해결하기 위해, 예를 들면, 본 실시의 형태의 촬상 장치(1)는 복수의 화소(541)가 1개의 화소 회로(210)를 공유하고, 또한, 공유하는 화소 회로(210)를 포토 다이오드(PD)에 중첩하여 배치하는 구조를 이용한다. 이에 의해, 반도체 기판의 한정된 면적 중에서, 포토 다이오드(PD)의 면적을 가능한 한 크게 하는 것과, 화소 회로(210)에 구비되는 트랜지스터의 사이즈를 가능한 한 크게 하는 것을 실현할 수 있다. 이에 의해, 화소 신호의 S/N비를 개선하고, 촬상 장치(1)가 보다 좋은 화상 데이터(화상 정보)를 출력할 수 있다.
복수의 화소(541)가 1개의 화소 회로(210)를 공유하고, 이것을 포토 다이오드(PD)에 중첩하여 배치하는 구조를 실현할 때, 복수의 화소(541) 각각의 플로팅 디퓨전(FD)으로부터 1개의 화소 회로(210)에 접속되는 복수의 배선이 연재된다. 화소 회로(210)를 형성하는 반도체 기판(200)의 면적을 크게 확보하기 위해서는, 예를 들어 이들 연재되는 복수의 배선 사이를 상호 접속하고, 1개로 통합하는 접속 배선을 형성할 수 있다. VSS 콘택트 영역(118)으로부터 연재되는 복수의 배선에 관해서도 마찬가지로, 연재되는 복수의 배선 사이를 상호 접속하고, 1개로 통합하는 접속 배선을 형성할 수 있다.
예를 들면, 복수의 화소(541) 각각의 플로팅 디퓨전(FD)으로부터 연재되는 복수의 배선 사이를 상호 접속하는 접속 배선을 화소 회로(210)를 형성하는 반도체 기판(200)에서 형성하면, 화소 회로(210)에 포함되는 트랜지스터를 형성하는 면적이 작아져 버리는 것이 생각된다. 마찬가지로, 복수의 화소(541) 각각의 VSS 콘택트 영역(118)으로부터 연재되는 복수의 배선 사이를 상호 접속하여 1개로 통합하는 접속 배선을 화소 회로(210)를 형성하는 반도체 기판(200)에 형성하면, 이에 의해 화소 회로(210)에 포함되는 트랜지스터를 형성하는 면적이 작아져 버리는 것이 생각된다.
이들 과제를 해결하기 위해, 예를 들어 본 실시의 형태의 촬상 장치(1)는 복수의 화소(541)가 1개의 화소 회로(210)를 공유하고, 또한, 공유한 화소 회로(210)를 포토 다이오드(PD)에 중첩하여 배치하는 구조로서, 상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541)의 각각에 구비되는 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 제1 기판(100)에 마련한 구조를 구비할 수 있다.
여기서, 상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541) 각각의 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 제1 기판(100)에 마련하기 위한 제조 방법으로서, 앞서 말한 제2 제조 방법을 이용하면, 예를 들면, 제1 기판(100) 및 제2 기판(200) 각각의 구성에 응하여 적절한 프로세스를 이용하여 제조할 수 있고, 고품질, 고성능인 촬상 장치를 제조할 수 있다. 또한, 용이한 프로세스로 제1 기판(100) 및 제2 기판(200)의 접속 배선을 형성할 수 있다. 구체적으로는, 상기 제2 제조 방법을 이용하는 경우, 제1 기판(100)과 제2 기판(200)의 첩합 경계면이 되는 제1 기판(100)의 표면과 제2 기판(200)의 표면에, 플로팅 디퓨전(FD)에 접속하는 전극과 VSS 콘택트 영역(118)에 접속하는 전극을 각각 마련한다. 또한, 제1 기판(100)과 제2 기판(200)을 첩합시켰을 때에 이들 2개의 기판 표면에 마련한 전극 사이에서 위치 어긋남이 발생해도 이들 2개의 기판 표면에 형성한 전극끼리가 접촉하도록, 이들 2개의 기판 표면에 형성하는 전극을 크게 하는 것이 바람직하다. 이 경우, 촬상 장치(1)에 구비되는 각 화소의 한정된 면적의 중에 상기 전극을 배치하는 것이 어려워져 버리는 것이 생각된다.
제1 기판(100)과 제2 기판(200)의 첩합 경계면에 큰 전극이 필요해지는 과제를 해결하기 위해, 예를 들어 본 실시의 형태의 촬상 장치(1)는 복수의 화소(541)가 1개의 화소 회로(210)를 공유하고, 또한, 공유한 화소 회로(210)를 포토 다이오드(PD)에 중첩하여 배치하는 제조 방법으로서, 앞서 말한 제1 제조 방법을 이용할 수 있다. 이에 의해, 제1 기판(100) 및 제2 기판(200) 각각에 형성되는 소자끼리의 위치 맞춤이 용이해지고, 고품질, 고성능인 촬상 장치를 제조할 수 있다. 또한, 이 제조 방법을 이용함에 의해 생기는 고유의 구조를 구비할 수 있다. 즉, 제1 기판(100)의 반도체층(100S)과 배선층(100T)과 제2 기판(200)의 반도체층(200S)과 배선층(200T)을 이 순서로 적층한 구조, 환언하면, 제1 기판(100)과 제2 기판(200)을 페이스 투 백으로 적층한 구조를 구비하고, 또한, 제2 기판(200)의 반도체층(200S)의 표면측으로부터, 반도체층(200S)과 제1 기판(100)의 배선층(100T)을 관통하여, 제1 기판(100)의 반도체층(100S)의 표면에 이르는 관통 전극(120E, 121E)을 구비한다.
상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541) 각각의 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 제1 기판(100)에 마련한 구조에서, 이 구조와 제2 기판(200)을 상기 제1 제조 방법을 이용하여 적층하고 제2 기판(200)에 화소 회로(210)를 형성하면, 화소 회로(210)에 구비되는 능동 소자를 형성할 때에 필요한 가열 처리의 영향이 제1 기판(100)에 형성한 상기 접속 배선에 미쳐 버릴 가능성이 있다.
그래서, 상기 접속 배선에 대해, 상기 능동 소자를 형성할 때의 가열 처리의 영향이 미쳐 버리는 과제를 해결하기 위해, 본 실시의 형태의 촬상 장치(1)는 상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD)끼리를 서로 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541) 각각의 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선에 내열성이 높은 도전 재료를 이용하는 것이 바람직하다. 구체적으로는, 내열성이 높은 도전 재료는 제2 기판(200)의 배선층(200T)에 포함되는 배선재의 적어도 일부보다도 융점이 높은 재료를 이용할 수 있다.
이와 같이, 예를 들어 본 실시의 형태의 촬상 장치(1)는 (1) 제1 기판(100)과 제2 기판(200)을 페이스 투 백으로 적층한 구조(구체적으로는, 제1 기판(100)의 반도체층(100S)과 배선층(100T)과 제2 기판(200)의 반도체층(200S)과 배선층(200T)을 이 순서로 적층하는 구조)와, (2) 제2 기판(200)의 반도체층(200S)의 표면측으로부터, 반도체층(200S)과 제1 기판(100)의 배선층(100T)을 관통하여, 제1 기판(100)의 반도체층(100S)의 표면에 이르는 관통 전극(120E, 121E)을 마련한 구조와, (3) 복수의 화소(541)의 각각에 구비되는 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 복수의 화소(541)의 각각에 구비되는 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 내열성이 높은 도전 재료로 형성한 구조를 구비함으로써, 제1 기판(100)과 제2 기판(200)의 계면에 큰 전극을 구비하는 일 없이, 제1 기판(100)에, 복수의 화소(541)의 각각에 구비되는 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 복수의 화소(541)의 각각에 구비되는 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 마련하는 것을 가능하게 하고 있다.
[촬상 장치(1)의 동작]
다음으로, 도 60 및 도 61을 이용하여 촬상 장치(1)의 동작에 관해 설명한다. 도 60 및 도 61은 도 50에 각 신호의 경로를 나타내는 화살표를 추기한 것이다. 도 60은 외부로부터 촬상 장치(1)에 입력되는 입력 신호와, 전원 전위 및 기준 전위의 경로를 화살표로 나타낸 것이다. 도 61은 촬상 장치(1)로부터 외부에 출력되는 화소 신호의 신호 경로를 화살표로 나타내고 있다. 예를 들면, 입력부(510A)를 통하여 촬상 장치(1)에 입력된 입력 신호(예를 들면, 화소 클록 및 동기 신호)는 제3 기판(300)의 행 구동부(520)에 전송되고, 행 구동부(520)에서 행 구동 신호가 만들어진다. 이 행 구동 신호는 콘택트부(301, 201)를 통하여 제2 기판(200)에 보내진다. 또한 이 행 구동 신호는, 배선층(200T) 내의 행 구동 신호선(542)을 통하여, 화소 어레이부(540)의 화소 공유 유닛(539) 각각에 도달한다. 제2 기판(200)의 화소 공유 유닛(539)에 도달한 행 구동 신호 중, 전송 게이트(TG) 이외의 구동 신호는 화소 회로(210)에 입력되어, 화소 회로(210)에 포함되는 각 트랜지스터가 구동된다. 전송 게이트(TG)의 구동 신호는 관통 전극(TGV)을 통하여 제1 기판(100)의 전송 게이트(TG1, TG2, TG3, TG4)에 입력되고, 화소(541A, 541B, 541C, 541D)가 구동된다(도 60). 또한, 촬상 장치(1)의 외부로부터, 제3 기판(300)의 입력부(510A)(입력 단자(511))에 공급된 전원 전위 및 기준 전위는 콘택트부(301, 201)를 통하여 제2 기판(200)에 보내지고, 배선층(200T) 내의 배선을 통하여, 화소 공유 유닛(539) 각각의 화소 회로(210)에 공급된다. 기준 전위는, 또한 관통 전극(121E)을 통하여, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에도 공급된다. 한편, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에서 광전 변환된 화소 신호는 관통 전극(120E)을 통하여 화소 공유 유닛(539)마다 제2 기판(200)의 화소 회로(210)에 보내진다. 이 화소 신호에 의거하는 화소 신호는 화소 회로(210)로부터 수직 신호선(543) 및 콘택트부(202, 302)를 통하여 제3 기판(300)에 보내진다. 이 화소 신호는, 제3 기판(300)의 열 신호 처리부(550) 및 화상 신호 처리부(560)에서 처리된 후, 출력부(510B)를 통하여 외부에 출력된다.
[효과]
본 실시의 형태에서는, 화소(541A, 541B, 541C, 541D)(화소 공유 유닛(539))와 화소 회로(210)가 서로 다른 기판(제1 기판(100) 및 제2 기판(200))에 마련되어 있다. 이에 의해, 화소(541A, 541B, 541C, 541D) 및 화소 회로(210)를 동일 기판에 형성한 경우와 비교하여, 화소(541A, 541B, 541C, 541D) 및 화소 회로(210)의 면적을 확대할 수 있다. 그 결과, 광전 변환에 의해 얻어지는 화소 신호의 양을 증대시키고, 또한, 화소 회로(210)의 트랜지스터 노이즈를 저감하는 것이 가능해진다. 이들에 의해, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는, 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다. 또한, 촬상 장치(1)의 미세화(환언하면, 화소 사이즈의 축소 및 촬상 장치(1)의 소형화)가 가능해진다. 촬상 장치(1)는, 화소 사이즈의 축소에 의해, 단위 면적당의 화소수를 증가시킬 수 있고, 고화질의 화상을 출력할 수 있다.
또한, 촬상 장치(1)에서는, 제1 기판(100) 및 제2 기판(200)이 절연 영역(212)에 마련된 관통 전극(120E, 121E)에 의해 서로 전기적으로 접속되어 있다. 예를 들면, 제1 기판(100)과 제2 기판(200)을 패드 전극끼리의 접합에 의해 접속하는 방법이나, 반도체층을 관통하는 관통 배선(예를 들어 TSV(Thorough Si Via))에 의해 접속하는 방법도 생각할 수 있다. 이와 같은 방법에 비해, 절연 영역(212)에 관통 전극(120E, 121E)을 마련함에 의해, 제1 기판(100) 및 제2 기판(200)의 접속에 필요한 면적을 작게 할 수 있다. 이에 의해, 화소 사이즈를 축소하고, 촬상 장치(1)를 보다 소형화할 수 있다. 또한, 1화소당의 면적의 더한층의 미세화에 의해, 해상도를 보다 높게 할 수 있다. 칩 사이즈의 소형화가 불필요할 때에는, 화소(541A, 541B, 541C, 541D) 및 화소 회로(210)의 형성 영역을 확대할 수 있다. 그 결과, 광전 변환에 의해 얻어지는 화소 신호의 양을 증대시키고, 또한, 화소 회로(210)에 구비되는 트랜지스터의 노이즈를 저감하는 것이 가능해진다. 이에 의해, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는, 화소 회로(210)와 열 신호 처리부(550) 및 화상 신호 처리부(560)가 서로 다른 기판(제2 기판(200) 및 제3 기판(300))에 마련되어 있다. 이에 의해, 화소 회로(210)와 열 신호 처리부(550) 및 화상 신호 처리부(560)를 동일 기판에 형성한 경우와 비교하여, 화소 회로(210)의 면적과, 열 신호 처리부(550) 및 화상 신호 처리부(560)의 면적을 확대할 수 있다. 이에 의해, 열 신호 처리부(550)에서 생기는 노이즈를 저감하거나, 화상 신호 처리부(560)에 의해 고도의 화상 처리 회로를 탑재하는 것이 가능해진다. 따라서, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는, 화소 어레이부(540)가 제1 기판(100) 및 제2 기판(200)에 마련되고, 또한, 열 신호 처리부(550) 및 화상 신호 처리부(560)가 제3 기판(300)에 마련되어 있다. 또한, 제2 기판(200)과 제3 기판(300)을 접속하는 콘택트부(201, 202, 301, 302)는 화소 어레이부(540)의 상방에 형성되어 있다. 이 때문에, 콘택트부(201, 202, 301, 302)는 화소 어레이에 구비되는 각종 배선으로부터 레이아웃상의 간섭을 받지 않고 자유롭게 레이아웃으로 하는 것이 가능해진다. 이에 의해, 제2 기판(200)과 제3 기판(300)의 전기적인 접속에, 콘택트부(201, 202, 301, 302)를 이용하는 것이 가능해진다. 콘택트부(201, 202, 301, 302)를 이용함에 의해, 예를 들면, 열 신호 처리부(550) 및 화상 신호 처리부(560)는 레이아웃의 자유도가 높아진다. 이에 의해, 열 신호 처리부(550)에서 생기는 노이즈를 저감하거나, 화상 신호 처리부(560)에 의해 고도의 화상 처리 회로를 탑재하는 것이 가능해진다. 따라서, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는, 화소 분리부(117)가 반도체층(100S)을 관통하고 있다. 이에 의해, 1화소당의 면적의 미세화에 의해 이웃하는 화소(화소(541A, 541B, 541C, 541D))의 거리가 근접한 경우라도, 화소(541A, 541B, 541C, 541D) 사이에서의 혼색을 억제할 수 있다. 이에 의해, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는, 화소 공유 유닛(539)마다 화소 회로(210)가 마련되어 있다. 이에 의해, 화소(541A, 541B, 541C, 541D) 각각에 화소 회로(210)를 마련한 경우에 비해, 화소 회로(210)를 구성하는 트랜지스터(증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL), FD 변환 게인 전환 트랜지스터(FDG))의 형성 영역을 크게 하는 것이 가능해진다. 예를 들면, 증폭 트랜지스터(AMP)의 형성 영역을 크게 함에 의해, 노이즈를 억제하는 것이 가능해진다. 이에 의해, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는, 4개의 화소(화소(541A, 541B, 541C, 541D))의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))을 전기적으로 접속하는 패드부(120)가 제1 기판(100)에 마련되어 있다. 이에 의해, 이와 같은 패드부(120)를 제2 기판(200)에 마련하는 경우에 비해, 제1 기판(100)과 제2 기판(200)을 접속하는 관통 전극(관통 전극(120E))의 수를 줄일 수 있다. 따라서, 절연 영역(212)을 작게 하고, 화소 회로(210)를 구성하는 트랜지스터의 형성 영역(반도체층(200S))을 충분한 크기로 확보할 수 있다. 이에 의해, 화소 회로(210)에 구비되는 트랜지스터의 노이즈를 저감하는 것이 가능해지고, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
이하, 상기 실시의 형태에 관한 촬상 장치(1)의 변형례에 관해 설명한다. 이하의 변형례에서는, 상기 실시의 형태와 공통의 구성에 동일한 부호를 붙여서 설명한다.
<2. 변형례 1>
도 62∼도 66은 상기 실시의 형태에 관한 촬상 장치(1)의 평면 구성의 한 변형례를 도시한 것이다. 도 62는 제2 기판(200)의 반도체층(200S)의 표면 근방의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 55에 대응한다. 도 63은 제1 배선층(W1)과, 제1 배선층(W1)에 접속된 반도체층(200S) 및 제1 기판(100)의 각 부의 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 56에 대응한다. 도 64는 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 57에 대응한다. 도 65는 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 58에 대응한다. 도 66은 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 59에 대응한다.
본 변형례에서는, 도 63에 도시한 바와 같이, 제2 기판(200)의 H방향으로 나열되는 2개의 화소 공유 유닛(539) 중, 일방(예를 들어 지면 우측)의 화소 공유 유닛(539)의 내부 레이아웃이 타방(예를 들어 지면 좌측)의 화소 공유 유닛(539)의 내부 레이아웃을 H방향으로만 반전시킨 구성으로 되어 있다. 또한, 일방의 화소 공유 유닛(539)의 외형선과 타방의 화소 공유 유닛(539)의 외형선 사이의 V방향의 어긋남이 상기 실시의 형태에서 설명한 어긋남(도 56)보다도 크게 되어 있다. 이와 같이, V방향의 어긋남을 크게 함에 의해, 타방의 화소 공유 유닛(539)의 증폭 트랜지스터(AMP)와, 이것에 접속된 패드부(120)(도 54에 기재된 V방향으로 나열되는 2개의 화소 공유 유닛(539) 중의 타방(지면 하측)의 패드부(120)) 사이의 거리를 작게 할 수 있다. 이와 같은 레이아웃에 의해, 도 62∼도 66에 기재된 촬상 장치(1)의 변형례 1은 H방향으로 나열되는 2개의 화소 공유 유닛(539)의 평면 레이아웃을 서로 V방향으로 반전시키는 일 없이, 그 면적을 상기 실시의 형태에서 설명한 제2 기판(200)의 화소 공유 유닛(539)의 면적과 같게 할 수 있다. 또한, 제1 기판(100)의 화소 공유 유닛(539)의 평면 레이아웃은 상기 실시의 형태에서 설명한 평면 레이아웃(도 54a, 도 54b)과 동일하다. 따라서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 같은 효과를 얻을 수 있다. 제2 기판(200)의 화소 공유 유닛(539)의 배치는 상기 실시의 형태 및 본 변형례에서 설명한 배치로 한정되는 것이 아니다.
<3. 변형례 2>
도 67∼도 72는 상기 실시의 형태에 관한 촬상 장치(1)의 평면 구성의 한 변형례를 도시한 것이다. 도 67은 제1 기판(100)의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 54a에 대응한다. 도 68은 제2 기판(200)의 반도체층(200S)의 표면 근방의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 55에 대응한다. 도 69는 제1 배선층(W1)과, 제1 배선층(W1)에 접속된 반도체층(200S) 및 제1 기판(100)의 각 부의 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 56에 대응한다. 도 70은 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 57에 대응한다. 도 71은 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 58에 대응한다. 도 72는 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 59에 대응한다.
본 변형례에서는, 각 화소 회로(210)의 외형이 개략 정방형의 평면 형상을 가지고 있다(도 68 등). 이 점에서, 본 변형례의 촬상 장치(1)의 평면 구성은 상기 실시의 형태에서 설명한 촬상 장치(1)의 평면 구성과 다르다.
예를 들면, 제1 기판(100)의 화소 공유 유닛(539)은, 상기 실시의 형태에서 설명한 것과 마찬가지로, 2행×2열의 화소 영역에 걸쳐 형성되어 있고, 개략 정방형의 평면 형상을 가지고 있다(도 67). 예를 들면, 각각의 화소 공유 유닛(539)에서는, 일방의 화소 열의 화소(541A) 및 화소(541C)의 전송 게이트(TG1, TG3)의 수평 부분(TGb)이 수직 부분(TGa)에 중첩하는 위치로부터 H방향에서 화소 공유 유닛(539)의 중앙부를 향하는 방향(보다 구체적으로는, 화소(541A, 541C)의 외연을 향하는 방향, 또한 화소 공유 유닛(539)의 중앙부를 향하는 방향)으로 연재되고, 타방의 화소 열의 화소(541B) 및 화소(541D)의 전송 게이트(TG2, TG4)의 수평 부분(TGb)이 수직 부분(TGa)에 중첩하는 위치로부터 H방향에서 화소 공유 유닛(539)의 외측을 향하는 방향(보다 구체적으로는, 화소(541B, 541D)의 외연을 향하는 방향, 또한 화소 공유 유닛(539)의 외측을 향하는 방향)으로 연재되어 있다. 플로팅 디퓨전(FD)에 접속된 패드부(120)는 화소 공유 유닛(539)의 중앙부(화소 공유 유닛(539)의 H방향 및 V방향의 중앙부)에 마련되고, VSS 콘택트 영역(118)에 접속된 패드부(121)는 적어도 H방향에서(도 67에서는 H방향 및 V방향에서) 화소 공유 유닛(539)의 단부에 마련되어 있다.
다른 배치례로서, 전송 게이트(TG1, TG2, TG3, TG4)의 수평 부분(TGb)을 수직 부분(TGa)에 대향하는 영역에만 마련하는 것도 생각할 수 있다. 이때에는, 상기 실시의 형태에서 설명한 것과 마찬가지로, 반도체층(200S)이 미세하게 분단되기 쉽다. 따라서, 화소 회로(210)의 트랜지스터를 크게 형성하는 것이 곤란해진다. 한편, 전송 게이트(TG1, TG2, TG3, TG4)의 수평 부분(TGb)을, 상기 변형례와 같이, 수직 부분(TGa)에 중첩하는 위치로부터 H방향으로 연재시키면, 상기 실시의 형태에서 설명한 것과 마찬가지로, 반도체층(200S)의 폭을 크게 하는 것이 가능해진다. 구체적으로는, 전송 게이트(TG1, TG3)에 접속된 관통 전극(TGV1, TGV3)의 H방향의 위치를 관통 전극(120E)의 H방향의 위치에 근접시켜서 배치하고, 전송 게이트(TG2, TG4)에 접속된 관통 전극(TGV2, TGV4)의 H방향의 위치를 관통 전극(121E)의 H방향의 위치에 근접하여 배치하는 것이 가능해진다(도 69). 이에 의해, 상기 실시의 형태에서 설명한 것과 마찬가지로, V방향으로 연재되는 반도체층(200S)의 폭(H방향의 크기)을 크게 할 수 있다. 따라서, 화소 회로(210)의 트랜지스터의 사이즈, 특히 증폭 트랜지스터(AMP)의 사이즈를 크게 하는 것이 가능해진다. 그 결과, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
제2 기판(200)의 화소 공유 유닛(539)은, 예를 들면, 제1 기판(100)의 화소 공유 유닛(539)의 H방향 및 V방향의 크기와 개략 같고, 예를 들면, 개략 2행×2열의 화소 영역에 대응하는 영역에 걸쳐 마련되어 있다. 예를 들면, 각 화소 회로(210)에서는, V방향으로 연재되는 하나의 반도체층(200S)에 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)가 V방향으로 나란히 배치되고, FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)가 V방향으로 연재되는 하나의 반도체층(200S)에, V방향으로 나란히 배치되어 있다. 이 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)가 마련된 하나의 반도체층(200S)과, FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)가 마련된 하나의 반도체층(200S)은 절연 영역(212)을 통하여 H방향으로 나열되어 있다. 이 절연 영역(212)은 V방향으로 연재되어 있다(도 68).
여기서, 제2 기판(200)의 화소 공유 유닛(539)의 외형에 관해, 도 68 및 도 69를 참조하여 설명한다. 예를 들면, 도 67에 도시한 제1 기판(100)의 화소 공유 유닛(539)은 패드부(120)의 H방향의 일방(도 69의 지면 좌측)에 마련된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)와, 패드부(120)의 H방향의 타방(도 69의 지면 우측)에 마련된 FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)에 접속되어 있다. 이 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)를 포함하는 제2 기판(200)의 공유 유닛(541)의 외형은, 다음 4개의 외연에 의해 정해진다.
제1 외연은 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)를 포함하는 반도체층(200S)의 V방향의 일단(도 69의 지면 상측의 단)의 외연이다. 이 제1 외연은 당해 화소 공유 유닛(539)에 포함되는 증폭 트랜지스터(AMP)와, 이 화소 공유 유닛(539)의 V방향의 일방(도 69의 지면 상측)에 이웃하는 화소 공유 유닛(539)에 포함되는 선택 트랜지스터(SEL) 사이에 마련되어 있다. 보다 구체적으로는, 제1 외연은 이들 증폭 트랜지스터(AMP)와 선택 트랜지스터(SEL) 사이의 소자 분리 영역(213)의 V방향의 중앙부에 마련되어 있다. 제2 외연은 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)를 포함하는 반도체층(200S)의 V방향의 다른 타단(도 69의 지면 하측의 단)의 외연이다. 이 제2 외연은 당해 화소 공유 유닛(539)에 포함되는 선택 트랜지스터(SEL)와, 이 화소 공유 유닛(539)의 V방향의 타방(도 69의 지면 하측)에 이웃하는 화소 공유 유닛(539)에 포함되는 증폭 트랜지스터(AMP) 사이에 마련되어 있다. 보다 구체적으로는, 제2 외연은 이들 선택 트랜지스터(SEL)와 증폭 트랜지스터(AMP) 사이의 소자 분리 영역(213)의 V방향의 중앙부에 마련되어 있다. 제3 외연은 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)를 포함하는 반도체층(200S)의 V방향의 타단(도 69의 지면 하측의 단)의 외연이다. 이 제3 외연은 당해 화소 공유 유닛(539)에 포함되는 FD 변환 게인 전환 트랜지스터(FDG)와, 이 화소 공유 유닛(539)의 V방향의 타방(도 69의 지면 하측)에 이웃하는 화소 공유 유닛(539)에 포함되는 리셋 트랜지스터(RST) 사이에 마련되어 있다. 보다 구체적으로는, 제3 외연은 이들 FD 변환 게인 전환 트랜지스터(FDG)와 리셋 트랜지스터(RST) 사이의 소자 분리 영역(213)의 V방향의 중앙부에 마련되어 있다. 제4 외연은 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)를 포함하는 반도체층(200S)의 V방향의 일단(도 69의 지면 상측의 단)의 외연이다. 이 제4 외연은 당해 화소 공유 유닛(539)에 포함되는 리셋 트랜지스터(RST)와, 이 화소 공유 유닛(539)의 V방향의 일방(도 69의 지면 상측)에 이웃하는 화소 공유 유닛(539)에 포함되는 FD 변환 게인 전환 트랜지스터(FDG)(도시 생략) 사이에 마련되어 있다. 보다 구체적으로는, 제4 외연은 이들 리셋 트랜지스터(RST)와 FD 변환 게인 전환 트랜지스터(FDG) 사이의 소자 분리 영역(213)(도시 생략)의 V방향의 중앙부에 마련되어 있다.
이와 같은 제1, 제2, 제3, 제4 외연을 포함하는 제2 기판(200)의 화소 공유 유닛(539)의 외형에서는, 제1, 제2 외연에 대해, 제3, 제4 외연이 V방향의 일방측으로 어긋나서 배치되어 있다(환언하면 V방향의 일방측으로 오프셋 되어 있다). 이와 같은 레이아웃을 이용함에 의해, 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스를 함께, 패드부(120)에 가능한 한 근접하여 배치하는 것이 가능해진다. 따라서, 이들을 접속하는 배선의 면적을 작게 하고, 촬상 장치(1)의 미세화를 행하기 쉬워진다. 또한 VSS 콘택트 영역(218)은 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)를 포함하는 반도체층(200S)과, 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)를 포함하는 반도체층(200S) 사이에 마련되어 있다. 예를 들면, 복수의 화소 회로(210)는 서로 같은 배치를 가지고 있다.
이와 같은 제2 기판(200)을 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과가 얻어진다. 제2 기판(200)의 화소 공유 유닛(539)의 배치는 상기 실시의 형태 및 본 변형례에서 설명한 배치로 한정되는 것이 아니다.
<4. 변형례 3>
도 73∼도 78은 상기 실시의 형태에 관한 촬상 장치(1)의 평면 구성의 한 변형례를 도시한 것이다. 도 73은 제1 기판(100)의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 54b에 대응한다. 도 74는 제2 기판(200)의 반도체층(200S)의 표면 근방의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 55에 대응한다. 도 75는 제1 배선층(W1)과, 제1 배선층(W1)에 접속된 반도체층(200S) 및 제1 기판(100)의 각 부의 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 56에 대응한다. 도 76은 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 57에 대응한다. 도 77은 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 58에 대응한다. 도 78은 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 59에 대응한다.
본 변형례에서는, 제2 기판(200)의 반도체층(200S)이, H방향으로 연재되어 있다(도 75). 즉, 상기 도 68 등에 도시한 촬상 장치(1)의 평면 구성을 90도 회전시킨 구성에 개략 대응하고 있다.
예를 들면, 제1 기판(100)의 화소 공유 유닛(539)은, 상기 실시의 형태에서 설명한 것과 마찬가지로, 2행×2열의 화소 영역에 걸쳐 형성되어 있고, 개략 정방형의 평면 형상을 가지고 있다(도 73). 예를 들면, 각각의 화소 공유 유닛(539)에서는, 일방의 화소행의 화소(541A) 및 화소(541B)의 전송 게이트(TG1, TG2)가 V방향에서 화소 공유 유닛(539)의 중앙부를 향하여 연재되고, 타방의 화소행의 화소(541C) 및 화소(541D)의 전송 게이트(TG3, TG4)가 V방향에서 화소 공유 유닛(539)의 외측 방향으로 연재되어 있다. 플로팅 디퓨전(FD)에 접속된 패드부(120)는 화소 공유 유닛(539)의 중앙부에 마련되고, VSS 콘택트 영역(118)에 접속된 패드부(121)는 적어도 V방향에서(도 73에서는 V방향 및 H방향에서) 화소 공유 유닛(539)의 단부에 마련되어 있다. 이때, 전송 게이트(TG1, TG2)의 관통 전극(TGV1, TGV2)의 V방향의 위치가 관통 전극(120E)의 V방향의 위치에 근접하고, 전송 게이트(TG3, TG4)의 관통 전극(TGV3, TGV4)의 V방향의 위치가 관통 전극(121E)의 V방향의 위치에 근접한다(도 75). 따라서, 상기 실시의 형태에서 설명한 것과 같은 이유에 의해, H방향으로 연재되는 반도체층(200S)의 폭(V방향의 크기)을 크게 할 수 있다. 따라서, 증폭 트랜지스터(AMP)의 사이즈를 크게 하고, 노이즈를 억제하는 것이 가능해진다.
각각의 화소 회로(210)에서는, 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)가 H방향으로 나란히 배치되고, 선택 트랜지스터(SEL)와 절연 영역(212)을 사이에 두고 V방향으로 이웃하는 위치에 리셋 트랜지스터(RST)가 배치되어 있다(도 74). FD 변환 게인 전환 트랜지스터(FDG)는 리셋 트랜지스터(RST)와 H방향으로 나란히 배치되어 있다. VSS 콘택트 영역(218)은 절연 영역(212)에 섬형상으로 마련되어 있다. 예를 들면, 제3 배선층(W3)은 H방향으로 연재되고(도 77), 제4 배선층(W4)은 V방향으로 연재되어 있다(도 78).
이와 같은 제2 기판(200)을 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과가 얻어진다. 제2 기판(200)의 화소 공유 유닛(539)의 배치는 상기 실시의 형태 및 본 변형례에서 설명한 배치로 한정되는 것이 아니다. 예를 들면, 상기 실시의 형태 및 변형례 1에서 설명한 반도체층(200S)이 H방향으로 연재되어 있어도 좋다.
<5. 변형례 4>
도 79는 상기 실시의 형태에 관한 촬상 장치(1)의 단면 구성의 한 변형례를 모식적으로 도시한 것이다. 도 79는 상기 실시의 형태에서 설명한 도 50에 대응한다. 본 변형례에서는, 촬상 장치(1)가, 콘택트부(201, 202, 301, 302)에 더하여, 화소 어레이부(540)의 중앙부에 대향하는 위치에 콘택트부(203, 204, 303, 304)를 가지고 있다. 이 점에서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 다르다.
콘택트부(203, 204)는 제2 기판(200)에 마련되어 있고, 제3 기판(300)과의 접합면이 노출되어 있다. 콘택트부(303, 304)는 제3 기판(300)에 마련되어 있고, 제2 기판(200)과의 접합면에 노출되어 있다. 콘택트부(203)는 콘택트부(303)와 접하고 있고, 콘택트부(204)는 콘택트부(304)과 접하고 있다. 즉, 이 촬상 장치(1)에서는, 제2 기판(200)과 제3 기판(300)이 콘택트부(201, 202, 301, 302)에 더하여 콘택트부(203, 204, 303, 304)에 의해 접속되어 있다.
다음으로, 도 80 및 도 81을 이용하여 이 촬상 장치(1)의 동작에 관해 설명한다. 도 80에는, 외부로부터 촬상 장치(1)에 입력되는 입력 신호와, 전원 전위 및 기준 전위의 경로를 화살표로 나타낸다. 도 81에는, 촬상 장치(1)로부터 외부에 출력되는 화소 신호의 신호 경로를 화살표로 나타내고 있다. 예를 들면, 입력부(510A)를 통하여 촬상 장치(1)에 입력된 입력 신호는 제3 기판(300)의 행 구동부(520)에 전송되고, 행 구동부(520)에서 행 구동 신호가 만들어진다 이 행 구동 신호는 콘택트부(303, 203)를 통하여 제2 기판(200)에 보내진다. 또한 이 행 구동 신호는, 배선층(200T) 내의 행 구동 신호선(542)을 통하여, 화소 어레이부(540)의 화소 공유 유닛(539) 각각에 도달한다. 제2 기판(200)의 화소 공유 유닛(539)에 도달한 행 구동 신호 중, 전송 게이트(TG) 이외의 구동 신호는 화소 회로(210)에 입력되어, 화소 회로(210)에 포함되는 각 트랜지스터가 구동된다. 전송 게이트(TG)의 구동 신호는 관통 전극(TGV)을 통하여 제1 기판(100)의 전송 게이트(TG1, TG2, TG3, TG4)에 입력되어, 화소(541A, 541B, 541C, 541D)가 구동된다. 또한, 촬상 장치(1)의 외부로부터, 제3 기판(300)의 입력부(510A)(입력 단자(511))에 공급된 전원 전위 및 기준 전위는 콘택트부(303, 203)를 통하여 제2 기판(200)에 보내지고, 배선층(200T) 내의 배선을 통하여, 화소 공유 유닛(539) 각각의 화소 회로(210)에 공급된다. 기준 전위는 또한 관통 전극(121E)을 통하여, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에도 공급된다. 한편, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에서 광전 변환된 화소 신호는 화소 공유 유닛(539)마다 제2 기판(200)의 화소 회로(210)에 보내진다. 이 화소 신호에 의거하는 화소 신호는 화소 회로(210)로부터 수직 신호선(543) 및 콘택트부(204, 304)를 통하여 제3 기판(300)에 보내진다. 이 화소 신호는, 제3 기판(300)의 열 신호 처리부(550) 및 화상 신호 처리부(560)에서 처리된 후, 출력부(510B)를 통하여 외부에 출력된다.
이와 같은 콘택트부(203, 204, 303, 304)를 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과가 얻어진다. 콘택트부(303, 304)를 통한 배선의 접속처인 제3 기판(300)의 회로 등의 설계에 응하여 콘택트부의 위치 및 수 등을 바꿀 수 있다.
<6. 변형례 5>
도 82는 상기 실시의 형태에 관한 촬상 장치(1)의 단면 구성의 한 변형례를 도시한 것이다. 도 82는 상기 실시의 형태에서 설명한 도 53에 대응한다. 본 변형례에서는, 제1 기판(100)에 플레이너 구조를 갖는 전송 트랜지스터(TR)가 마련되어 있다. 이 점에서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 다르다.
이 전송 트랜지스터(TR)는 수평 부분(TGb)만에 의해 전송 게이트(TG)가 구성되어 있다. 환언하면, 전송 게이트(TG)는 수직 부분(TGa)을 가지고 있지 않고, 반도체층(100S)에 대향하여 마련되어 있다.
이와 같은 플레이너 구조의 전송 트랜지스터(TR)를 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과가 얻어진다. 또한, 제1 기판(100)에 플레이너형의 전송 게이트(TG)를 마련함에 의해, 종형의 전송 게이트(TG)를 제1 기판(100)에 마련하는 경우에 비해, 보다 반도체층(100S)의 표면 근처까지 포토 다이오드(PD)를 형성하고, 이에 의해, 포화 신호량(Qs)을 증가시키는 것도 생각할 수 있다. 또한, 제1 기판(100)에 플레이너형의 전송 게이트(TG)를 형성하는 방법은, 제1 기판(100)에 종형의 전송 게이트(TG)를 형성하는 방법에 비해, 제조 공정수가 적고, 제조 공정에 기인한 포토 다이오드(PD)에의 악영향이 생기기 어렵다라고도 생각할 수 있다.
<7. 변형례 6>
도 83은 상기 실시의 형태에 관한 촬상 장치(1)의 화소 회로의 한 변형례를 도시한 것이다. 도 83은 상기 실시의 형태에서 설명한 도 51에 대응한다. 본 변형례에서는, 1개의 화소(화소(541A))마다 화소 회로(210)가 마련되어 있다. 즉, 화소 회로(210)는 복수의 화소에서 공유되어 있지 않다. 이 점에서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 다르다.
본 변형례의 촬상 장치(1)는 화소(541A)와 화소 회로(210)를 서로 다른 기판(제1 기판(100) 및 제2 기판(200))에 마련하는 점에서는, 상기 실시의 형태에서 설명한 촬상 장치(1)와 같다. 이 때문에, 본 변형례에 관한 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과를 얻을 수 있다.
<8. 변형례 7>
도 84는 상기 실시의 형태에서 설명한 화소 분리부(117)의 평면 구성의 한 변형례를 도시한 것이다. 화소(541A, 541B, 541C, 541D) 각각을 둘러싸는 화소 분리부(117)에, 간극이 마련되어 있어도 좋다. 즉, 화소(541A, 541B, 541C, 541D)의 전둘레가 화소 분리부(117)로 둘러싸여 있지 않아도 좋다. 예를 들면, 화소 분리부(117)의 간극은 패드부(120, 121) 근방에 마련되어 있다(도 54b 참조).
상기 실시의 형태에서는, 화소 분리부(117)가 반도체층(100S)을 관통하는 FTI 구조를 갖는 예(도 53 참조)를 설명했는데, 화소 분리부(117)는 FTI 구조 이외의 구성을 가지고 있어도 좋다. 예를 들면, 화소 분리부(117)는 반도체층(100S)을 완전하게 관통하도록 마련되어 있지 않아도 좋고, 이른바, DTI(Deep Trench Isolation) 구조를 가지고 있어도 좋다.
<9. 적용례>
도 85는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)를 구비한 촬상 시스템(7)의 개략 구성의 한 예를 도시한 것이다.
촬상 시스템(7)은, 예를 들면, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 스마트폰이나 태블릿형 단말 등의 휴대 단말 장치 등의 전자 기기이다. 촬상 시스템(7)은, 예를 들면, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)를 구비하고 있다. 촬상 시스템(7)에서, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)는 버스 라인(249)을 통하여 서로 접속되어 있다.
상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)는 입사광에 응한 화상 데이터를 출력한다. DSP 회로(243)는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)로부터 출력되는 신호(화상 데이터)를 처리하는 신호 처리 회로이다. 프레임 메모리(244)는 DSP 회로(243)에 의해 처리된 화상 데이터를 프레임 단위로 일시적으로 유지한다. 표시부(245)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)에서 촬상된 동화 또는 정지화를 표시한다. 기억부(246)는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)에서 촬상된 동화 또는 정지화의 화상 데이터를, 반도체 메모리나 하드 디스크 등의 기록 매체에 기록한다. 조작부(247)는, 유저에 의한 조작에 따라, 촬상 시스템(7)이 갖는 각종의 기능에 관한 조작 지령을 발한다. 전원부(248)는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246) 및 조작부(247)의 동작 전원이 되는 각종의 전원을 이들 공급 대상에 대해 적절히 공급한다.
다음으로, 촬상 시스템(7)에서의 촬상 순서에 관해 설명한다.
도 86은 촬상 시스템(7)에서의 촬상 동작의 플로우차트의 한 예를 도시한다. 유저는 조작부(247)를 조작함에 의해 촬상 시작을 지시한다(스텝 S101). 그러면, 조작부(247)는 촬상 지령을 촬상 장치(1)에 송신한다(스텝 S102). 촬상 장치(1)(구체적으로는 시스템 제어 회로(36))는 촬상 지령을 받으면, 소정의 촬상 방식으로의 촬상을 실행한다(스텝 S103).
촬상 장치(1)는 촬상에 의해 얻어진 화상 데이터를 DSP 회로(243)에 출력한다. 여기서, 화상 데이터란, 플로팅 디퓨전(FD)에 일시적으로 유지된 전하에 의거하여 생성된 화소 신호의 전 화소분의 데이터이다. DSP 회로(243)는 촬상 장치(1)로부터 입력된 화상 데이터에 의거하여 소정의 신호 처리(예를 들어 노이즈 저감 처리 등)를 행한다(스텝 S104). DSP 회로(243)는 소정의 신호 처리가 이루어진 화상 데이터를 프레임 메모리(244)에 유지시키고, 프레임 메모리(244)는 화상 데이터를 기억부(246)에 기억시킨다(스텝 S105). 이와 같이 하여, 촬상 시스템(7)에서의 촬상이 행해진다.
본 적용례에서는, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)가 촬상 시스템(7)에 적용된다. 이에 의해, 촬상 장치(1)를 소형화 또는 고정밀화할 수 있기 때문에, 소형 또는 고정밀 촬상 시스템(7)을 제공할 수 있다.
또한, 상술한 제1 실시 형태부터 제6 실시 형태에 관한 고체 촬상 장치(1A, 1B1, 1B2, 1C, 1D, 1E)에서도 촬상 시스템(7)에 적용된다.
또한, 후술하는 제8 실시 형태부터 제10 실시 형태에 관한 고체 촬상 장치(1F, 1G, 1H)에서도 촬상 시스템(7)에 적용된다.
<10. 응용례>
[응용례 1]
본 개시에 관한 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.
도 87은 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 87에 도시한 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 좋다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는 전기 신호를 화상으로서 출력할 수도 있고, 거리 측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 좋고, 운전자가 앉아서 졸고 있지 않은지를 판별해도 좋다.
마이크로 컴퓨터(12051)는 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 87의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 1개를 포함하고 있어도 좋다.
도 88은 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 88에서는, 차량(12100)은 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 가진다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프런트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실내의 프런트글라스의 상부에 구비되는 촬상부(12105)는 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득되는 전방의 화상은 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 88에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 맞겹쳐짐에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상이 얻어진다.
촬상부(12101 내지 12104)의 적어도 1개는 거리 정보를 취득하는 기능을 가지고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 1개는 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는 선행차와 내 차와의 사이에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를 이륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차량(12100)의 주변의 장애물을 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104)의 적어도 1개는 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행해진다. 마이크로 컴퓨터(12051)가 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어해도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은 이상 설명한 구성 중 촬상부(12031)에 적용될 수 있다. 구체적으로는, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), 상술한 제1 실시 형태부터 제6 실시 형태에 관한 고체 촬상 장치(1A∼1E) 및 후술하는 제8 실시 형태부터 제10 실시 형태에 관한 고체 촬상 장치(1F, 1G, 1H)는 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함에 의해, 노이즈가 적은 고정밀 촬영 화상을 얻을 수 있기 때문에, 이동체 제어 시스템에서 촬영 화상을 이용한 고정밀의 제어를 행할 수 있다.
[응용례 2]
도 89는 본 개시에 관한 기술(본 기술)이 적용될 수 있는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면이다.
도 89에서는, 수술자(의사)(11131)가 내시경 수술 시스템(11000)을 이용하여, 환자 베드(11133)상의 환자(11132)에게 수술을 행하고 있는 상태가 도시되어 있다. 도시하는 바와 같이, 내시경 수술 시스템(11000)은 내시경(11100)과, 기복 튜브(11111)나 에너지 처치구(11112) 등의 그 외의 수술구(11110)와, 내시경(11100)을 지지하는 지지 암장치(11120)와, 내시경하 수술을 위한 각종의 장치가 탑재된 카트(11200)로 구성된다.
내시경(11100)은 선단으로부터 소정 길이의 영역이 환자(11132)의 체강 내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속되는 카메라 헤드(11102)로 구성된다. 도시하는 예에서는, 경성(硬性)의 경통(11101)을 갖는 이른바 경성경(硬性鏡)으로서 구성되는 내시경(11100)을 도시하고 있는데, 내시경(11100)은, 연성(軟性)의 경통을 갖는 이른바 연성경(軟性鏡)으로서 구성되어도 좋다.
경통(11101)의 선단에는, 대물 렌즈가 감입된 개구부가 마련되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 당해 광원 장치(11203)에 의해 생성된 광이 경통(11101)의 내부에 연설(延設)되는 라이트 가이드에 의해 당해 경통의 선단까지 도광되고, 대물 렌즈를 통하여 환자(11132)의 체강 내의 관찰 대상을 향하여 조사된다. 또한, 내시경(11100)은 직시경(直視鏡)이라도 좋고, 사시경(斜視鏡) 또는 측시경(側視鏡)이라도 좋다.
카메라 헤드(11102)의 내부에는 광학계 및 촬상 소자가 마련되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 당해 광학계에 의해 당해 촬상 소자에 집광된다. 당해 촬상 소자에 의해 관찰광이 광전 변환되고, 관찰광에 대응하는 전기 신호, 즉 관찰상에 대응하는 화상 신호가 생성된다. 당해 화상 신호는 RAW 데이터로서 카메라 컨트롤 유닛(CCU: Camera Control Unit)(11201)에 송신된다.
CCU(11201)는 CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 또한, CCU(11201)는 카메라 헤드(11102)로부터 화상 신호를 수취하고, 그 화상 신호에 대해, 예를 들어 현상 처리(디모자이크 처리) 등의 당해 화상 신호에 의거하는 화상을 표시하기 위한 각종의 화상 처리를 시행한다.
표시 장치(11202)는, CCU(11201)로부터의 제어에 의해, 당해 CCU(11201)에 의해 화상 처리가 시행된 화상 신호에 의거하는 화상을 표시한다.
광원 장치(11203)는 예를 들어 LED(Light Emitting Diode) 등의 광원으로 구성되고, 수술부 등을 촬영할 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는, 입력 장치(11204)를 통하여, 내시경 수술 시스템(11000)에 대해 각종의 정보의 입력이나 지시 입력을 행할 수 있다. 예를 들면, 유저는 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는 조직의 소작(燒灼), 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는 내시경(11100)에 의한 시야의 확보 및 수술자의 작업 공간의 확보의 목적으로, 환자(11132)의 체강을 팽창시키기 위해, 기복 튜브(11111)를 통하여 당해 체강 내에 가스를 보낸다. 레코더(11207)는 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는 수술에 관한 각종의 정보를, 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
또한, 내시경(11100)으로 수술부를 촬영할 때의 조사광을 공급하는 광원 장치(11203)는 예를 들어 LED, 레이저 광원 또는 이들 조합에 의해 구성되는 백색 광원으로 구성할 수 있다. RGB 레이저 광원의 조합에 의해 백색 광원이 구성되는 경우에는, 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에, 광원 장치(11203)에서 촬상 화상의 화이트 밸런스의 조정을 행할 수 있다. 또한, 이 경우에는, RGB 레이저 광원 각각으로부터의 레이저광을 시분할로 관찰 대상에 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어함에 의해, RGB 각각에 대응한 화상을 시분할로 촬상하는 것도 가능하다. 당해 방법에 의하면, 당해 촬상 소자에 컬러 필터를 마련하지 않아도, 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는 출력하는 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 좋다. 그 광의 강도의 변경의 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하여 시분할로 화상을 취득하고, 그 화상을 합성함에 의해, 이른바 흑바램 및 백바램이 없는 고다이내믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는 특수광 관찰에 대응한 소정의 파장 대역의 광을 공급 가능하게 구성되어도 좋다. 특수광 관찰에서는, 예를 들면, 체조직에서의 광의 흡수의 파장 의존성을 이용하여, 통상의 관찰 시에서의 조사광(즉, 백색광)에 비해 협대역의 광을 조사함에 의해, 점막 표층의 혈관 등의 소정의 조직을 고콘트라스트로 촬영하는, 이른바 협대역 광관찰(Narrow Band Imaging)이 행해진다. 또는, 특수광 관찰에서는, 여기광을 조사함에 의해 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행해져도 좋다. 형광 관찰에서는, 체조직에 여기광을 조사하고 당해 체조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도시아닌그린(ICG) 등의 시약을 체조직에 국주(局注)함과 함께 당해 체조직에 그 시약의 형광 파장에 대응한 여기광을 조사하여 형광상을 얻는 것 등을 행할 수 있다. 광원 장치(11203)는, 이와 같은 특수광 관찰에 대응한 협대역광 및/또는 여기광을 공급 가능하게 구성될 수 있다.
도 90은 도 89에 도시하는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 한 예를 도시하는 블록도이다.
카메라 헤드(11102)는 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 가진다. CCU(11201)는 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 가진다. 카메라 헤드(11102)와 CCU(11201)는 전송 케이블(11400)에 의해 서로 통신 가능하게 접속되어 있다.
렌즈 유닛(11401)은 경통(11101)과의 접속부에 마련되는 광학계이다. 경통(11101)의 선단으로부터 취입된 관찰광은 카메라 헤드(11102)까지 도광되고, 당해 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은 줌렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)는 촬상 소자로 구성된다. 촬상부(11402)를 구성하는 촬상 소자는 1개(이른바 단판식)라도 좋고, 복수(이른바 다판식)라도 좋다. 촬상부(11402)가 다판식으로 구성되는 경우에는, 예를 들어 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 그것들이 합성됨에 의해 컬러 화상이 얻어져도 좋다. 또는, 촬상부(11402)는, 3D(Dimensional) 표시에 대응하는 우안용 및 좌안용의 화상 신호를 각각 취득하기 위한한 쌍의 촬상 소자를 갖도록 구성되어도 좋다. 3D 표시가 행해짐에 의해, 수술자(11131)는 수술부에서의 생체 조직의 깊이를 보다 정확하게 파악하는 것이 가능해진다. 또한, 촬상부(11402)가 다판식으로 구성되는 경우에는, 각 촬상 소자에 대응하여, 렌즈 유닛(11401)도 복수 계통 마련될 수 있다.
또한, 촬상부(11402)는 반드시 카메라 헤드(11102)에 마련되지 않아도 좋다. 예를 들면, 촬상부(11402)는 경통(11101)의 내부에, 대물 렌즈의 직후에 마련되어도 좋다.
구동부(11403)는 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)로부터의 제어에 의해, 렌즈 유닛(11401)의 줌렌즈 및 포커스 렌즈를 광축을 따라 소정의 거리만큼 이동시킨다. 이에 의해, 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적절히 조정될 수 있다.
통신부(11404)는 CCU(11201)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는 촬상부(11402)로부터 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 통하여 CCU(11201)에 송신한다.
또한, 통신부(11404)는 CCU(11201)로부터 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)에 공급한다. 당해 제어 신호에는, 예를 들면, 촬상 화상의 프레임 레이트를 지정하는 취지의 정보, 촬상 시의 노출치를 지정하는 취지의 정보 및/또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등 촬상 조건에 관한 정보가 포함된다.
또한, 상기 프레임 레이트나 노출치, 배율, 초점 등의 촬상 조건은 유저에 의해 적절히 지정되어도 좋고, 취득된 화상 신호에 의거하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 좋다. 후자인 경우에는, 이른바 AE(Auto Exposure) 기능, AF(Auto Focus) 기능 및 AWB(Auto White Balance) 기능이 내시경(11100)에 탑재되어 있는 것으로 된다.
카메라 헤드 제어부(11405)는 통신부(11404)를 통하여 수신한 CCU(11201)로부터의 제어 신호에 의거하여, 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는 카메라 헤드(11102)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는 카메라 헤드(11102)로부터 전송 케이블(11400)을 통하여 송신되는 화상 신호를 수신한다.
또한, 통신부(11411)는, 카메라 헤드(11102)에 대해, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는 전기 통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는 카메라 헤드(11102)로부터 송신된 RAW 데이터인 화상 신호에 대해 각종의 화상 처리를 시행한다.
제어부(11413)는 내시경(11100)에 의한 수술부 등의 촬상 및 수술부 등의 촬상에 의해 얻어지는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는, 화상 처리부(11412)에 의해 화상 처리가 시행된 화상 신호에 의거하여, 수술부 등이 찍힌 촬상 화상을 표시 장치(11202)에 표시시킨다. 이때, 제어부(11413)는 각종의 화상 인식 기술을 이용하여 촬상 화상 내에서의 각종의 물체를 인식해도 좋다. 예를 들면, 제어부(11413)는 촬상 화상에 포함되는 물체의 에지의 형상이나 색 등을 검출함에 의해, 겸자(鉗子) 등의 수술구, 특정한 생체 부위, 출혈, 에너지 처치구(11112)의 사용 시의 미스트 등을 인식할 수 있다. 제어부(11413)는, 표시 장치(11202)에 촬상 화상을 표시시킬 때에, 그 인식 결과를 이용하여, 각종의 수술 지원 정보를 당해 수술부의 화상에 중첩 표시시켜도 좋다. 수술 지원 정보가 중첩 표시되고, 수술자(11131)에게 제시됨에 의해, 수술자(11131)의 부담을 경감하는 것이나, 수술자(11131)가 확실하게 수술을 진행하는 것이 가능해진다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은 전기 신호의 통신에 대응한 전기 신호 케이블, 광통신에 대응한 광파이버, 또는 이들 복합 케이블이다.
여기서, 도시하는 예에서는, 전송 케이블(11400)을 이용하여 유선으로 통신이 행해지고 있었는데, 카메라 헤드(11102)와 CCU(11201) 사이의 통신은 무선으로 행해져도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 내시경 수술 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 내시경(11100)의 카메라 헤드(11102)에 마련된 촬상부(11402)에 알맞게 적용될 수 있다. 촬상부(11402)에 본 개시에 관한 기술을 적용함에 의해, 촬상부(11402)를 소형화 또는 고정밀화할 수 있기 때문에, 소형 또는 고정밀 내시경(11100)을 제공할 수 있다.
(제8 실시 형태)
<고체 촬상 장치의 구성>
본 기술의 제8 실시 형태에 관한 고체 촬상 장치(1F)는 기본적으로 상술한 제3 실시 형태에 관한 고체 촬상 장치(1B2)와 같은 구성으로 되어 있고, MIS 콘택트부, 제1 절연층 및 도전 플러그의 구성이 다르다.
즉, 도 91a에 도시하는 바와 같이, 본 기술의 제8 실시 형태에 관한 고체 촬상 장치(1F)는 도 26에 도시하는 제3 실시 형태의 MIS 콘택트부(840a, 840b), 제1 절연층으로서의 절연층(720) 및 도전 플러그(823a, 823b)로 바꾸어서, MIS 콘택트부(906a, 906b), 제1 절연층으로서의 절연층(721) 및 도전 플러그(923a, 923b)를 구비하고 있다. 그 외의 구성은 상술한 제3 실시 형태와 대략 마찬가지이다.
도 91a에 도시하는 바와 같이, 절연층(721)은, 반도체층(701)상에, 섬 영역(703) 및 소자 분리 영역(분리 영역)(702)을 덮도록 하여 마련된 층간 절연막(901)과, 이 층간 절연막(901)상에, 후술하는 도전 패드(905a 및 905b)를 덮도록 하여 마련된 층간 절연막(907)을 가지고 있다. 층간 절연막(901 및 907)의 각각은, 예를 들면, 산화 실리콘막(SiO), 질화 실리콘막(SiN), 산질화 실리콘막(SiON) 또는 탄질화 실리콘막(SiCN) 중의 1개, 또는, 이 중 2개 이상을 적층한 적층막으로 형성되어 있다.
도 91a에 도시하는 바와 같이, MIS 콘택트부(906a)는 소자 분리 영역(702)을 통하여 서로 이웃하는 콘택트 영역(705) 사이에서 각각의 콘택트 영역(705)의 측면에 절연막(903)을 통하여 도전 패드(905a)가 접속된 구성으로 되어 있다. 즉, MIS 콘택트부(906a)는 콘택트 영역(705), 절연막(903) 및 도전 패드(905a)를 가진다.
또한, 도 91a에 도시하는 바와 같이, MIS 콘택트부(906b)는 소자 분리 영역(702)을 통하여 서로 이웃하는 콘택트 영역(706) 사이에서 각각의 콘택트 영역(706)의 측면에 절연막(903)을 통하여 도전 패드(905b)가 접속된 구성으로 되어 있다. 즉, MIS 콘택트부(906b)는 콘택트 영역(706), 절연막(903) 및 도전 패드(905b)를 가진다.
도 91b 및 도 91c에 도시하는 바와 같이, MIS 콘택트부(906a)의 도전 패드(905a)는, 소자 분리 영역(702)의 제1 교차부(702a)에서, 서로 이웃하는 4개의 콘택트 영역(705)의 각각의 측면에 절연막(903)을 통하여 접속되어 있다. 도전 패드(905a)는 반도체층(701)의 주면측(서로 반대측에 위치하는 제1 면 및 제2 면 중의 제1 면측)에 마련된 오목부(902a) 내에서 4개의 콘택트 영역(705)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905a1)와, 이 몸통부(905a1)보다도 폭이 넓고 몸통부(905a1)와 일체적으로 형성된 두부(905a2)를 가진다. 이 제8 실시 형태에서, 오목부(902a)는 층간 절연막(901)의 상면측으로부터 반도체층(701)에 걸쳐 연신하고 있다. 그리고, 이 오목부(902a) 내에 몸통부(905a1)가 매입되어 있다. 그리고, 도전 패드(905a)의 두부(905a2)가 오목부(902a)로부터 돌출하고 있다. 절연막(903)은, 오목부(902a) 내의 측벽면 및 저면을 덮도록 하여 마련되어 있다. 오목부(902a)는 저면이 콘택트 영역(705)보다도 깊은 위치, 환언하면 저면이 콘택트 영역(705)보다도 반도체층(701)의 광입사면측(서로 반대측에 위치하는 제1 면 및 제2 면 중의 제2 면측)에 위치하는 깊이로 형성하는 것이 바람직하다. 또한, 도전 패드(905a)의 몸통부(905a1)는 콘택트 영역(705)보다도 반도체층(701)의 광입사면측으로 돌출하도록 형성하는 것이 바람직하다.
도 91b 및 도 91c에 도시하는 바와 같이, MIS 콘택트부(906b)의 도전 패드(905b)는, 소자 분리 영역(702)의 제2 교차부(702b)에서, 서로 이웃하는 4개의 콘택트 영역(706)의 각각의 측면에 절연막(903)을 통하여 접속되어 있다. 도전 패드(905b)는 반도체층(701)의 주면측에 마련된 오목부(902b) 내에서 4개의 콘택트 영역(706)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905b1)와, 이 몸통부(905b1)보다도 폭이 넓고 몸통부(905b1)와 일체적으로 형성된 두부(905b2)를 가진다. 이 제8 실시 형태에서, 오목부(902b)는 층간 절연막(901)의 상면측으로부터 반도체층(701)에 걸쳐 연신하고 있다. 그리고, 이 오목부(902b) 내에 몸통부(905a1)가 매입되어 있다. 그리고, 도전 패드(905b)의 두부(905b2)가 오목부(902b)로부터 돌출하고 있다. 절연막(903)은 오목부(902b) 내의 측벽면 및 저면을 덮도록 하여 마련되어 있다. 이 오목부(902b)에서도, 저면이 콘택트 영역(706)보다도 깊은 위치, 환언하면 저면이 콘택트 영역(706)보다도 반도체층(701)의 광입사면측에 위치하는 깊이로 형성하는 것이 바람직하다. 또한, 도전 패드(905b)의 몸통부(905b1)는 콘택트 영역(706)보다도 반도체층(701)의 광입사면측으로 돌출하도록 형성하는 것이 바람직하다.
도 91b 및 도 91c에 도시하는 바와 같이, 도전 패드(905a 및 905b)의 각각의 두부(905a2, 905b2)는 예를 들어 평면에서 볼 때의 평면 형상이 사각형형상으로 되어 있다. 또한, 도전 패드(905a 및 905b)의 각각의 몸통부(905a1, 905b1) 및 오목부(901a 및 901b)의 각각도 예를 들어 평면에서 볼 때의 단면 형상이 사각형형상으로 되어 있다.
도전 패드(905a 및 905b)는 예를 들어 저항치를 저감하는 불순물이 성막 중 또는 성막 후에 도입된 다결정 실리콘막(도프드 실리콘막)으로 형성되어 있다. 절연막(903)으로서는, 비정질형상의 막이고, 예를 들어 산화 티탄막(TiO2막) 또는 티탄산 스트론튬막(SrTiOx막)을 이용할 수 있다.
MIS 콘택트부(906a 및 906b)는, 상술한 제2 실시 형태 및 제3 실시 형태의 MIS 콘택트부(840a 및 840b)와 마찬가지로, 금속(다결정 실리콘막)측으로부터 반도체(콘택트 영역(705, 706))의 밴드 갭 중에 스며드는 전자의 파동 함수를 절연막(903)으로 블록하거나, 절연막/반도체(콘택트 영역(705, 706)) 계면에 발생하는 계면 다이 폴을 이용하여, 실효적으로 쇼트 키 장벽이 감소하는 전계를 발생시킴에 의해, 다결정 실리콘(도전 패드(905a), 905b)와 결정 실리콘(콘택트 영역(705, 706))의 접합보다도 저저항의 콘택트를 가능하게 하고 있다. MIS 콘택트에 관해서는, 단락 [0064]에 기재된 문헌에 기재되어 있다.
도 91a에 도시하는 바와 같이, MIS 콘택트부(906a)의 도전 패드(905a)는, 절연층(820)의 표면(상면)으로부터 도전 패드(905a)의 두부(905a2)의 표면에 도달하는 접속 구멍(921a)에 매입된 도전 플러그(923a)를 통하여, 배선(827a)과 전기적으로 접속되어 있다. 이 배선(827a)은, 상술한 제1 실시 형태 및 제3 실시 형태와 마찬가지로, 접속 구멍(825a)에 매입된 도전 플러그(826a)를 통하여, 제2 기판부(20)에 마련된 증폭 트랜지스터(AMP)의 게이트 전극(806a)과 전기적으로 접속되어 있다.
도 91a에 도시하는 바와 같이, MIS 콘택트부(906b)의 도전 패드(905b)는, 절연층(820)의 표면(상면)으로부터 도전 패드(905b)의 두부(905b2)의 표면에 도달하는 접속 구멍(921b)에 매입된 도전 플러그(923b)를 통하여, 배선(827c)과 전기적으로 접속되어 있다. 이 배선(827c)도, 상술한 제1 실시 형태 및 제3 실시 형태와 마찬가지로, 접속 구멍(825c)에 매입된 도전 플러그(826c)를 통하여, 제2 기판부(20)에 마련된 섬 영역(803b)과 전기적으로 접속되어 있다.
<고체 촬상 장치의 제조 방법>
다음으로, 본 기술의 제8 실시 형태에 관한 고체 촬상 장치(1F)의 제조 방법에 관해 설명한다.
우선, 도 92에 도시하는 바와 같이, 반도체층(701)에, 소자 분리 영역(702), 섬 영역(703), 웰 영역(704), 포토 다이오드(PD), 전송 트랜지스터(TR), 콘택트 영역(705, 706) 등을 형성한다.
다음으로, 도 93에 도시하는 바와 같이, 섬 영역(703) 및 게이트 전극(710)을 덮도록 하여 반도체층(701)의 주면상의 전면에 절연층(721)으로서의 층간 절연막(901)을 형성한다.
다음으로, 도 93에 도시하는 바와 같이, 평면에서 보아 소자 분리 영역(702)의 제1 교차부(702a) 및 제2 교차부(702b)에 층간 절연막(901)의 상면으로부터 반도체층(701)에 도달하는 오목부(902a 및 902b)를 개별적으로 형성한다. 오목부(902a)는 콘택트 영역(705)보다도 반도체층(701)의 광입사면측으로 돌출하는 깊이로 형성하고, 오목부(902b)는 콘택트 영역(706)보다도 반도체층(701)의 광입사면측으로 돌출하는 깊이로 형성하는 것이 바람직하다.
이 공정에서, 오목부(902a)의 내측의 측벽면에 4개의 콘택트 영역(705)의 각각의 측면이 노출한다. 또한, 오목부(902b)의 내측의 측벽면에 4개의 콘택트 영역(706)의 각각의 측면이 노출한다.
다음으로, 도 94에 도시하는 바와 같이, 오목부(902a) 내 및 오목부(902b) 내를 포함하는 층간 절연막(901)상의 전면에 10∼20㎚ 정도의 막두께의 산화 티탄막(TiOx막) 또는 탄산 스트론튬막(SrTiOx막)으로 이루어지는 절연막(903)을 ALD법 또는 스퍼터법에 의해 형성한다. 절연막(903)은 오목부(902a) 내의 측벽면 및 저면을 따라 형성되고, 오목부(902a)의 내측의 측벽면에 노출하는 4개의 콘택트 영역(705)의 각각의 측면은 절연막(903)에 의해 덮인다. 또한, 절연막(903)은 오목부(903b) 내의 측벽면 및 저면을 따라 형성되고, 오목부(903b)의 내측의 측벽면에 노출하는 4개의 콘택트 영역(706)의 각각의 측면은 절연막(903)에 의해 덮인다.
다음으로, 도 94에 도시하는 바와 같이, 오목부(902a) 내 및 오목부(902b) 내를 포함하는 절연막(903)상의 전면에, 패드재로서 예를 들어 오목부(902a) 내 및 오목부(902b) 내를 매입하는 것이 가능한 막두께의 다결정 실리콘막(904)을 550℃의 저온의 CVD법으로 형성한다. 다결정 실리콘막(904)은 저항치를 저감하는 불순물이 성막 중 또는 성막 후에 도입된다. 이 실시 형태에서는, 다결정 실리콘막(904)은 예를 들어 100㎚ 정도의 두께로 형성된다.
다음으로, 다결정 실리콘막(904) 및 절연막(903)을 이 순서로 순차적으로 패터닝하여, 도 95에 도시하는 바와 같이, 평면에서 보아 소자 분리 영역(702)의 제1 교차부(702a)에 도전 패드(905a)를 형성함과 함께, 소자 분리 영역(702)의 제2 교차부(702b)에 도전 패드(905b)를 형성한다. 도전 패드(905a)는 반도체층(701)의 주면측에 마련된 오목부(902a) 내에서 4개의 콘택트 영역(705)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905a1)와, 이 몸통부(905a1)보다도 폭이 넓고 몸통부(905a1)와 일체적으로 형성된 두부(905a2)를 가진다. 또한, 도전 패드(905b)는 반도체층(701)의 주면측에 마련된 오목부(902b) 내에서 4개의 콘택트 영역(706)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905b1)와, 이 몸통부(905b1)보다도 폭이 넓고 몸통부(905b1)와 일체적으로 형성된 두부(905b2)를 가진다. 이 공정에 의해, 도전 패드(905a), 절연막(903) 및 콘택트 영역(705)을 포함하는 MIS 콘택트부(906a)가 형성된다. 또한, 도전 패드(905b), 절연막(903) 및 콘택트 영역(706)을 포함하는 MIS 콘택트부(906b)가 형성된다.
다음으로, 도 96에 도시하는 바와 같이, 도전 패드(905a 및 905b)를 덮도록 하여 층간 절연막(901)상의 전면에 절연층(721)으로서의 층간 절연막(907)을 형성한다. 이 공정에 의해, 반도체층(701)상에 절연층(721)까지 형성한 기판부가 구축된다.
다음으로, 도 97에 도시하는 바와 같이, 반도체층(801)을 덮는 제2 절연층으로서의 절연층(820)까지 형성한 기판부를 준비한다. 그리고, 도 98에 도시하는 바와 같이, 반도체층(701)의 주면측의 절연층(721)과, 반도체층(801)의 이면측의 절연막(802)을 마주보게 하여 서로 밀착시킨 상태에서 열처리를 시행하여 첩합시킨다.
다음으로, 도 99에 도시하는 바와 같이, 절연층(820)의 표면으로부터 도전 패드(905a)의 표면에 도달하는 접속 구멍(921a)을 형성함과 함께, 절연층(820)의 표면으로부터 도전 패드(905b)의 표면에 도달하는 접속 구멍(921b)을 형성한다. 이 접속 구멍(921a, 921b)은 주지의 포토 리소그래피 기술 및 이방성 드라이 에칭 기술을 이용하여 행해진다.
다음으로, 도 100에 도시하는 바와 같이, 상술한 제1 및 제2 실시 형태와 같은 방법으로 접속 구멍(921a, 921b) 내에 도전재를 매입하여 접속 구멍(921a, 921b)에 도전 플러그(923a, 923b)를 형성한다. 그리고, 상술한 제1 및 제2 실시 형태와 같은 방법을 시행하여, 접속 구멍(825a∼825c), 도전 플러그(826a∼826c), 배선(827a∼827c), 절연막(828), 배선(829) 등을 형성하고, 그리고, 제3 기판부(30)를 첩합시킨 후, 반도체층(701)의 이면에, 평탄화막(831), 컬러 필터(832) 및 마이크로 렌즈(833) 등을 형성한다. 이에 의해, 도 91a∼도 91c에 도시한 제8 실시 형태에 관한 고체 촬상 장치(1F)가 거의 완성된다.
<제8 실시 형태의 효과>
다음으로, 이 제8 실시 형태의 주된 효과에 관해 설명한다.
본 기술의 제8 실시 형태에 관한 고체 촬상 장치(1F)에 의하면, 콘택트 영역(705)과 도전 패드(905a) 사이에 얇은 절연막(903)을 형성함으로써 MIS 콘택트부(906a)를 구성할 수 있기 때문에, 저저항의 플로팅 디퓨전 공유 콘택트 구조를 얻을 수 있다. 또한, 콘택트 영역(706)과 도전 패드(905b) 사이에 얇은 절연막(903)을 형성함으로써 MIS 콘택트부(906b)를 형성할 수 있기 때문에, 저저항의 콘택트 구조를 얻을 수 있다.
또한, 이 제8 실시 형태에 관한 고체 촬상 장치(1F)는, 도전 플러그(923a)와 콘택트 영역(705)을 MIS 콘택트부(906a)에서 전기적으로 접속하고 있기 때문에, 상단의 제2 기판부(20)에 마련된 증폭 트랜지스터(AMP)의 게이트 전극(806a)과, 하단의 제1 기판부(10)에 마련된 콘택트 영역(705)을 전기적으로 접속하는 도전 경로의 저항치를 저감할 수 있다. 그리고, 콘택트 영역(705)은, 플로팅 디퓨전(FD)을 공유하고 있기 때문에, 화소 유닛(PU)의 동작 속도의 고속화를 도모할 수 있다.
또한, 이 제8 실시 형태에 관한 고체 촬상 장치(1F)는, 도전 플러그(923b)와 콘택트 영역(706)을 MIS 콘택트부(906b)에서 전기적으로 접속하고 있기 때문에, 상단의 제2 기판부(20)에 마련된 섬 영역(803b)과, 하단의 제1 기판부(10)에 마련된 콘택트 영역(706)을 전기적으로 접속하는 도전 경로의 저항치를 저감할 수 있다.
또한, MIS 콘택트부(906a)는 소자 분리 영역(702)을 통하여 서로 이웃하는 콘택트 영역(705) 사이에서 각각의 콘택트 영역(705)의 측면에 절연막(903)을 통하여 도전 패드(905a)가 접속된 구성으로 되어 있다. 또한, MIS 콘택트부(906b)는 소자 분리 영역(702)을 통하여 서로 이웃하는 콘택트 영역(706) 사이에서 각각의 콘택트 영역(706)의 측면에 절연막(903)을 통하여 도전 패드(905b)가 접속된 구성으로 되어 있다. 따라서, 이 제8 실시 형태에 관한 고체 촬상 장치(1F)에 의하면, 공유 화소 사이를 좁게 하는 것이 가능해지고, 미세화나 화소 영역의 확대에 의한 고감도화가 가능해진다.
또한, MIS 콘택트부(906a)의 도전 패드(905a)는 반도체층(701)의 주면측에 마련된 오목부(902a) 내에서 4개의 콘택트 영역(705)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905a1)와, 이 몸통부(905a1)보다도 폭이 넓고 몸통부(905a1)와 일체적으로 형성된 두부(905a2)를 가진다. 따라서, 이 제8 실시 형태에 관한 고체 촬상 장치(1F)에 의하면, 공유 화소 사이를 좁게 하는 것이 가능해짐과 함께, 마스크 어긋남에 기인하는 도전 플러그(923a)와 MIS 콘택트부(906a)의 접속 불량을 억제할 수 있다.
또한, MIS 콘택트부(906b)의 도전 패드(905b)는 반도체층(701)의 주면측에 마련된 오목부(902b) 내에서 4개의 콘택트 영역(706)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905b1)와, 이 몸통부(905b1)보다도 폭이 넓고 몸통부(905b1)와 일체적으로 형성된 두부(905b2)를 가진다. 따라서, 이 제8 실시 형태에 관한 고체 촬상 장치(1F)에 의하면, 공유 화소 사이를 좁게 하는 것이 가능해짐과 함께, 마스크 어긋남에 기인하는 도전 플러그(923b)와 MIS 콘택트부(906b)의 접속 불량을 억제할 수 있다.
또한, 이 제8 실시 형태에 관한 고체 촬상 장치(1F)의 제조 방법에 의하면, 서로 이웃하는 콘택트 영역(705) 사이에 마련된 오목부(902a) 내에서 콘택트 영역(705)의 각각에 절연막(903)을 통하여 접속된 도전 패드(905a)를 형성함과 함께, 서로 이웃하는 콘택트 영역(706) 사이에 마련된 오목부(902b) 내에서 콘택트 영역(706)의 각각에 절연막(903)을 통하여 접속된 도전 패드(905b)를 형성하기 때문에, 미세화나 화소 영역의 확대에 의한 고감도화가 가능한 고체 촬상 장치(1F)를 제공할 수 있다.
또한, 이 제8 실시 형태에 관한 고체 촬상 장치(1F)의 제조 방법에 의하면, 고온의 열처리를 시행하여 이미 형성된 제2 능동 소자를 갖는 기판부와, 미리 형성된 MIS 콘택트부(906a, 906b)를 갖는 기판부를 첩합시키기 때문에, 저저항을 유지한 MIS 콘택트부(906a, 906b)를 갖는 고체 촬상 장치(1F)를 제공할 수 있다.
<제8 실시 형태의 변형례>
상술한 제8 실시 형태에서는, 도전 패드(905a 및 905b)의 각각의 몸통부(905a1, 905b1)에서, 평면에서 볼 때의 단면 형상을 사각형형상으로 구성한 경우에 관해 설명하였다. 그렇지만, 본 기술은 제8 실시 형태의 단면 형상으로 한정되는 것이 아니다.
예를 들면, 제1 변형례로서, 도 101에 도시하는 바와 같이, 도전 패드(905a 및 905b)의 각각의 몸통부(905a1, 905b1)의 평면에서 볼 때의 단면 형상을 원형형상으로 구성해도 좋다.
또한, 제2 변형례로서, 도 102에 도시하는 바와 같이, 도전 패드(905a 및 905b)의 각각의 몸통부(905a1, 905b1)의 평면에서 볼 때의 단면 형상을 사각형형상으로 구성하고, 대각선이 소자 분리 영역(702)상에 위치하는 배치로 해도 좋다.
또한, 제3변형례로서, 도시하지 않지만, 도전 패드(905a 및 905b)의 각각의 몸통부(905a1, 905b1)의 평면에서 볼 때의 단면 형상을 마름모형으로 구성하고, 대각선이 소자 분리 영역(702)상에 위치하는 배치로 해도 좋다.
이 제1 변형례의 원형형상, 제2 변형례의 사각형형상 및 제3 변형례의 마름모형상에서는, 콘택트의 신뢰성이 높고, 스케일링하기 쉽고, 또한, 화소 부분을 크게 하기 쉽다는 특징이 있다. 또한, 이 제1 변형례의 원형형상, 제2 변형례의 사각형형상 및 제3 변형례의 마름모형상에서는, 오목부(902a, 902b)의 패터닝에서의 얼라인먼트의 편차에 대한 허용도가 커진다.
또한, 상술한 제8 실시 형태에서는, 도전 패드(905a 및 905b)의 각각의 두부(905a2, 905b2)의 평면에서 볼 때의 평면 형상을 사각형형상으로 구성한 경우에 관해 설명하였다. 그렇지만, 본 기술은 제8 실시 형태의 단면 형상으로 한정되는 것이 아니다. 예를 들면, 도 101에 도시하는 바와 같이, 도전 패드(905a 및 905b)의 각각의 두부(905a2, 905b2)의 평면에서 볼 때의 평면 형상을 원형형상으로 구성해도 좋다. 또한, 도 102에 도시하는 바와 같이, 도전 패드(905a 및 905b)의 각각의 두부(905a2, 905b2)의 평면에서 볼 때의 평면 형상을 사각형형상으로 구성하고, 대각선이 소자 분리 영역(702)상에 위치하는 배치로 해도 좋다. 또한, 도시하지 않지만, 도전 패드(905a 및 905b)의 각각의 두부(905a2, 905b2)의 평면에서 볼 때의 평면 형상을 마름모형상으로 구성해도 좋다.
또한, 도전 패드(905a 및 905b)의 각각의 몸통부(905a1, 905b1)의 평면에서 볼 때의 단면 형상과, 각각의 두부(905a2, 905b2)의 평면에서 볼 때의 평면 형상을 동일 형상으로 조합시켜도 좋으며, 또한, 다른 형상으로 조합시켜도 좋다.
또한, 상술한 제8 실시 형태에 관한 고체 촬상 장치(1F)에서도, 제2 기판부(20)를 후술하는 제10 실시 형태의 도 104에 도시하는 제2 기판부(20)와 같이, 반도체 기판(21 및 21A)을 적층한 구성(복수의 반도체 기판을 적층한 구성)으로 해도 좋다.
(제9 실시 형태)
본 기술의 제9 실시 형태에 관한 고체 촬상 장치(1G)는 기본적으로 상술한 제8 실시 형태에 관한 고체 촬상 장치(1B2)와 같은 구성으로 되어 있고, 제1 절연층 및 오목부의 구성이 다르다.
즉, 도 103에 도시하는 바와 같이, 본 기술의 제9 실시 형태에 관한 고체 촬상 장치(1F)는 도 91a에 도시하는 제8 실시 형태의 오목부(902a, 902b) 및 제1 절연층으로서의 절연층(721)에 바꾸어서, 오목부(932a, 932b) 및 제1 절연층으로서의 절연층(720)을 구비하고 있다. 그 외의 구성은 상술한 제8 실시 형태와 대체로 마찬가지이다.
오목부(932a)는, 소자 분리 영역(702)의 제1 교차부(702a)에서, 반도체층(701)의 주면측으로부터 광입사면측에 연신하고 있다. 그리고, 이 오목부(902a) 내에 도전 패드(905a)의 몸통부(905a1)가 매입되어 있다. 그리고, 도전 패드(905a)의 두부(905a2)가 오목부(902a)로부터 돌출하고 있다. 절연막(903)은 오목부(932a) 내의 측면 및 저면을 덮도록 하여 마련되어 있다. 즉, 이 제9 실시 형태의 도전 패드(905a)는 반도체층(701)의 주면측에 마련된 오목부(932a) 내에서 4개의 콘택트 영역(705)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905a1)와, 이 몸통부(905a1)보다도 폭이 넓고 몸통부(905a1)와 일체적으로 형성된 두부(905a2)를 가진다.
오목부(932b)는, 소자 분리 영역(702)의 제2 교차부(702b)에서, 반도체층(701)의 주면측으로부터 광입사면측에 연신하고 있다. 그리고, 이 오목부(902b) 내에 도전 패드(905b)의 몸통부(905b1)가 매입되어 있다. 그리고, 도전 패드(905b)의 두부(905b2)가 오목부(932b)로부터 돌출하고 있다. 절연막(903)은 오목부(932a) 내의 측면 및 저면을 덮도록 하여 마련되어 있다. 즉, 이 제9 실시 형태의 도전 패드(905b)는 반도체층(701)의 주면측에 마련된 오목부(932b) 내에서 4개의 콘택트 영역(706)의 각각의 측면에 절연막(903)을 통하여 접속된 몸통부(905b1)와, 이 몸통부(905b1)보다도 폭이 넓고 몸통부(905b1)와 일체적으로 형성된 두부(905b2)를 가진다.
절연층(720)은 상술한 제1 실시 형태의 절연층(720)과 마찬가지이다. 절연층(720)은 섬 영역(703)상 및 도전 패드(935a, 935b)상을 덮도록 하여 반도체층(701)상에 마련되어 있다.
이와 같이 구성된 제9 실시 형태의 고체 촬상 장치(1G)에서도, 전술한 제8 실시 형태와 같은 효과가 얻어진다.
또한, 상술한 제8 실시 형태에 관한 고체 촬상 장치(1F)에서도, 제2 기판부(20)를 후술하는 제10 실시 형태의 도 104에 도시하는 제2 기판부(20)와 같이, 반도체 기판(21 및 21A)을 적층한 구성(복수의 반도체 기판을 적층한 구성)으로 해도 좋다.
(제10 실시 형태)
도 104부터 도 106은 본 기술의 제10 실시 형태에 관한 고체 촬상 장치(1G)의 구성례를 도시하는 두께 방향의 단면도이다. 도 107부터 도 109는 본 기술의 제10 실시 형태에 관한 복수의 화소 유닛(PU)의 레이아웃례를 도시하는 수평 방향의 단면도이다. 또한, 도 104부터 도 106에 도시하는 단면도는 어디까지나 모식도이고, 실제의 구조를 엄밀하게 올바르게 나타내는 것을 목적으로 한 도면이 아니다. 도 104부터 도 106에 도시하는 단면도는, 고체 촬상 장치(1H)의 구성을 지면으로 이해하기 쉽게 설명하기 위해, 위치(sec1부터 sec3)에서, 트랜지스터나 불순물 확산층의 수평 방향에서의 위치를 의도적으로 바꾸어서 나타내고 있다.
구체적으로는, 도 104에 도시하는 고체 촬상 장치(1H)의 화소 유닛(PU)에서, 위치(sec1)에서의 단면은 도 107을 A1-A1'선에서 절단한 단면이고, 위치(sec2)에서의 단면은 도 108을 B1-B1'선에서 절단한 단면이고, 위치(sec3)에서의 단면은 도 109를 C1-C1'선에서 절단한 단면이다. 마찬가지로, 도 105에 도시하는 고체 촬상 장치(1H)에서, 위치(sec1)에서의 단면은 도 107을 A2-A2'선에서 절단한 단면이고, 위치(sec2)에서의 단면은 도 108을 B2-B2'선에서 절단한 단면이고, 위치(sec3)에서의 단면은 도 109를 C2-C2'선에서 절단한 단면이다. 도 106에 도시하는 고체 촬상 장치(1H)에서, 위치(sec1)에서의 단면은 도 107을 A3-A3'선에서 절단한 단면이고, 위치(sec2)에서의 단면은 도 108을 B3-B3'선에서 절단한 단면이고, 위치(sec3)에서의 단면은 도 109를 C3-C3'선에서 절단한 단면이다.
도 104에 도시하는 바와 같이, 제1 기판부(10)의 겉면(10a)측에 제2 기판부(20)가 적층되어 있다. 제1 기판부(10)의 겉면(10a)측에, 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)이 마련되어 있다. 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)은 각각 센서 화소(12)마다 마련되어 있다. 제1 기판부(10)의 타방의 면은 광입사면이다. 촬상 장치(1H)는 이면 조사형의 촬상 장치이고, 이면에 컬러 필터 및 수광 렌즈가 마련되어 있다. 컬러 필터 및 수광 렌즈는 각각 센서 화소(12)마다 마련되어 있다.
제1 기판부(10)가 갖는 반도체 기판(11)은 예를 들어 실리콘 기판으로 구성되어 있다. 반도체 기판(11)의 겉면의 일부 및 그 근방에는, 제1 도전형(예를 들면, p형)의 웰층(WE)이 마련되어 있고, 웰층(WE)보다도 깊은 영역에 제2 도전형(예를 들면, n형)의 포토 다이오드(PD)가 마련되어 있다. 웰층(WE) 내에는, 웰층(WE)보다도 p형의 농도가 높은 웰콘택트층과, n형의 플로팅 디퓨전(FD)이 마련되어 있다.
반도체 기판(11)에는, 서로 이웃하는 센서 화소(12)끼리를 전기적으로 분리하는 소자 분리층(16)이 마련되어 있다. 소자 분리층(16)은 예를 들어 STI(Shallow Trench Isolation) 구조를 가지고, 반도체 기판(11)의 깊이 방향으로 연재되어 있다. 반도체 기판(11)에서, 소자 분리층(16)과 포토 다이오드(PD) 사이에는, 불순물 확산층(17)이 마련되어 있다. 예를 들면, 불순물 확산층(17)은 반도체 기판(11)의 두께 방향으로 연설된 p형층과 n형층을 가진다. 소자 분리층(16)측에 p형층이 위치하고, 포토 다이오드(PD)측에 n형층이 위치한다. 반도체 기판(11)의 겉면(11a)측에는, 절연막(15)이 마련되어 있다.
제2 기판부(20)는 하측 기판(20a)과 상측 기판(20b)을 가진다. 하측 기판(20a)은 제1 반도체 기판(21)을 가진다. 제1 반도체 기판(21)은 예를 들어 단결정 실리콘으로 구성되는 실리콘 기판이다. 제1 반도체 기판(21)의 일방의 면(211a)측에, 증폭 트랜지스터(AMP)와, 증폭 트랜지스터(AMP)의 주위를 둘러싸는 소자 분리층(213)이 마련되어 있다. 소자 분리층(213)에 의해, 이웃하는 화소 유닛(PU)의 일방의 증폭 트랜지스터(AMP)와 타방의 증폭 트랜지스터(AMP)는 전기적으로 분리되어 있다. 하측 기판(20a)은 제1 반도체 기판(21)의 겉면(211a)을 덮는 절연막(215)을 가진다. 절연막(215)에 의해, 증폭 트랜지스터(AMP) 및 소자 분리층(213)은 덮여 있다. 또한, 하측 기판(20a)은 제1 반도체 기판(21)의 타방의 면(211b)을 덮는 절연막(217)을 가진다. 제1 기판부(10)의 절연막(15)과 하측 기판(20a)의 절연막(217)은 서로 접합되어, 층간 절연막(228)을 구성하고 있다.
상측 기판(20b)은 제2 반도체 기판(21A)을 가진다. 제2 반도체 기판(21A)은 예를 들어 단결정 실리콘으로 구성되는 실리콘 기판이다. 제2 반도체 기판(21A)의 일방의 면(221a)측에, 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)와, 소자 분리층(223)이 마련되어 있다. 예를 들면, 소자 분리층(223)은 리셋 트랜지스터(RST)와 선택 트랜지스터(SEL) 사이, 및, 선택 트랜지스터(SEL)와 제2 반도체 기판(21A)의 웰층 사이에 각각 마련되어 있다. 상측 기판(20b)은 제2 반도체 기판(21A)의 겉면(221a), 이면(221b) 및 측면을 덮는 절연막(225)을 가진다. 하측 기판(20a)의 절연막(215)과 상측 기판(20b)의 절연막(225)은 서로 접합되어, 층간 절연막(226)을 구성하고 있다.
촬상 장치(1H)는 층간 절연막(226, 228) 중에 마련되어, 제1 기판부(10) 또는 제2 기판부(20)의 적어도 일방에 전기적으로 접속하는 복수의 배선(L1부터 L10)을 구비한다. 배선(L1)은 증폭 트랜지스터(AMP)의 드레인과 전원선(VDD)을 전기적으로 접속하고 있다. 배선(L2)은 1개의 화소 유닛(PU)에 포함되는 4개의 플로팅 디퓨전(FD)과, 증폭 트랜지스터(AMP)의 게이트 전극(AG)을 전기적으로 접속하고 있다. 배선(L3)은 증폭 트랜지스터(AMP)의 소스와 선택 트랜지스터(SEL)의 드레인을 전기적으로 접속하고 있다. 배선(L4)은 선택 트랜지스터(SEL)의 게이트 전극(SG)과 화소 구동선(23)(도 1 참조)을 전기적으로 접속하고 있다.
배선(L5)은 선택 트랜지스터(SEL)의 소스와 수직 신호선(24)을 전기적으로 접속하고 있다. 배선(L6)은 리셋 트랜지스터(RST)의 드레인과 전원선(VDD)을 전기적으로 접속하고 있다. 배선(L7)은 리셋 트랜지스터(RST)의 게이트 전극(RG)(후술하는 도 4A 참조)과 화소 구동선(23)을 전기적으로 접속하고 있다. 배선(L8)은 리셋 트랜지스터(RST)의 소스와 배선(L2)을 전기적으로 접속하고 있다. 배선(L9)(제1 배선의 한 예)은 전송 트랜지스터(TR)의 게이트 전극(TG)과 화소 구동선(23)(도 1 참조)을 전기적으로 접속하고 있다. 배선(L10)은 웰콘택트층과, 기준 전위(예를 들면, 접지 전위: 0V)를 공급하는 기준 전위선을 전기적으로 접속하고 있다.
배선(L1부터 L10)에서, 적층체의 두께 방향으로 연설되어 있는 부분은 텅스텐(W)으로 구성되어 있고, 적층체의 두께 방향과 직교하는 방향(예를 들면, 수평 방향)으로 연설되어 있는 부분은 구리(Cu) 또는 Cu를 주성분으로 하는 Cu 합금으로 구성되어 있다. 단, 본 기술의 실시 형태에서, 배선(L1부터 L10)을 구성하는 재료는 이들로 한정되지 않고, 다른 재료로 구성되어 있어도 좋다. 제2 기판부(20)는 상기 배선(L1부터 L10) 중의 임의의 배선(예를 들면, 배선(L1, L4부터 L7, L9, L10))에 접속하는 복수의 패드 전극(227)을 가진다.
제3 기판부(30)는 제2 기판부(20)에서 제1 기판부(10)와 마주보는 면의 반대측에 배치되어 있다. 제3 기판부(30)는 반도체 기판(31)과, 반도체 기판(31)의 겉면(301a)측을 덮는 절연막(304)과, 반도체 기판(31)의 겉면(301a)측에 마련된 복수의 배선(L30)과, 복수의 배선(L30)에 각각 접속하는 패드 전극(305)를 구비한다. 반도체 기판(31)은 예를 들어 단결정 실리콘으로 구성되는 실리콘 기판이다.
배선(L30)은 콘택트 홀 내에 마련되어 있다. 배선(L30)에서, 제3 기판부(30)의 두께 방향으로 연설되어 있는 부분은 티탄(Ti) 또는 코발트(Co)로 구성되어 있고, 제3 기판부(30)의 두께 방향과 직교하는 방향(예를 들면, 수평 방향)으로 연설되어 있는 부분은 Cu 또는 Cu를 주성분으로 하는 Cu 합금으로 구성되어 있다. 배선(L30)과 반도체 기판(31)의 접속부에는, 실리사이드(39)(예를 들면, 티탄 실리사이드(TiSi) 또는 코발트 실리사이드(CoSi2))가 형성되어 있다.
복수의 패드 전극(305)은 예를 들어 Cu 또는 Cu 합금으로 구성되어 있다. 촬상 장치(1)의 두께 방향에서, 제3 기판부(30)의 패드 전극(305)은 제2 기판부(20)의 패드 전극(227)과 마주보고 전기적으로 접속하고 있다. 예를 들면, 패드 전극(305, 227)은 서로를 마주본 상태에서 Cu-Cu 접합되어 일체화하고 있다. 이에 의해, 제2 기판부(20)와 제3 기판부(30)가 전기적으로 접속됨과 함께, 제2 기판부(20)와 제3 기판부(30)의 첩합의 강도가 높게 되어 있다.
본 기술의 제10 실시 형태에서는, 복수의 센서 화소(12)마다 1개의 플로팅 디퓨전용 콘택트가 배치되어 있어도 좋다. 예를 들면, 서로 이웃하는 4개의 센서 화소(12)가 1개의 플로팅 디퓨전용 콘택트를 공유하고 있어도 좋다. 마찬가지로, 복수의 센서 화소(12)마다 1개의 웰용 콘택트가 배치되어 있어도 좋다. 예를 들면, 서로 이웃하는 4개의 센서 화소(12)가 1개의 웰용 콘택트를 공유하고 있어도 좋다. 또한, 복수의 센서 화소(12)의 각각에, 플로팅 디퓨전(FD)에 전기적으로 접속하는 배선(L2)(플로팅 디퓨전용 콘택트)과, 웰층(WE)에 전기적으로 접속하는 배선(L10)(웰용 콘택트)이 각각 1개씩 배치되어 있어도 좋다.
도 105 및 도 109에 도시하는 바와 같이, 촬상 장치(1H)는 복수의 센서 화소(12)에 걸치도록 배치된 공통 패드 전극(102)(본 기술의 「제1 공통 패드 전극」의 한 예)과, 공통 패드 전극(102)상에 마련된 1개의 배선(L2)을 공유한다. 예를 들면, 촬상 장치(1H)에는, 평면에서 보아, 4개의 센서 화소(12)의 각 플로팅 디퓨전(FD1부터 FD4)이 소자 분리층(16)을 통하여 서로 이웃하는 영역이 존재한다. 이 영역에 공통 패드 전극(102)이 마련되어 있다. 공통 패드 전극(102)은 4개의 플로팅 디퓨전(FD1부터 FD4)에 걸치도록 배치되어 있고, 4개의 플로팅 디퓨전(FD1부터 FD4)과 각각 전기적으로 접속하고 있다. 공통 패드 전극(102)은, 예를 들면, n형 불순물 또는 p형 불순물이 도프된 폴리실리콘막으로 구성되어 있다.
공통 패드 전극(102)의 중심부상에 1개의 배선(L2)(즉, 플로팅 디퓨전용 콘택트)이 마련되어 있다. 도 105, 도 107부터 도 109에 도시하는 바와 같이, 공통 패드 전극(102)의 중심부상에 마련된 배선(L2)은, 제1 기판부(10)로부터, 제2 기판부(20)의 하측 기판(20a)을 관통하여 제2 기판부(20)의 상측 기판(20b)까지 연설되어 있고, 상측 기판(20b)에 마련된 배선 등을 통하여, 증폭 트랜지스터(AMP)의 게이트 전극(AG)에 접속하고 있다.
또한, 도 104 및 도 109에 도시하는 바와 같이, 촬상 장치(1H)는 복수의 센서 화소(12)에 걸치도록 배치된 공통 패드 전극(110)(본 기술의 「제2 공통 패드 전극」의 한 예)과, 공통 패드 전극(110)상에 마련된 1개의 배선(L10)을 공유한다. 예를 들면, 촬상 장치(1H)에는, 평면에서 보아, 4개의 센서 화소(12)의 각 웰층(WE)이 소자 분리층(16)을 통하여 서로 이웃하는 영역이 존재한다. 이 영역에 공통 패드 전극(110)이 마련되어 있다. 공통 패드 전극(110)은 4개의 센서 화소(12)의 각 웰층(WE)에 걸치도록 배치되어 있고, 4개의 센서 화소(12)의 각 웰층(WE)과 각각 전기적으로 접속하고 있다. 한 예를 들면, 공통 패드 전극(110)은 Y축방향으로 나열되는 하나의 공통 패드 전극(102)과 다른 공통 패드 전극(102) 사이에 배치되어 있다. Y축방향에서, 공통 패드 전극(102, 110)은 교대로 나란히 배치되어 있다. 공통 패드 전극(110)은, 예를 들면, n형 불순물 또는 p형 불순물이 도프된 폴리실리콘막으로 구성되어 있다.
공통 패드 전극(110)의 중심부상에 1개의 배선(L10)(즉, 웰용 콘택트)이 마련되어 있다. 도 104, 도 106부터 도 109에 도시하는 바와 같이, 공통 패드 전극(110)의 중심부상에 마련된 배선(L10)은 제1 기판부(10)로부터, 제2 기판부(20)의 하측 기판(20a)을 관통하여 제2 기판부(20)의 상측 기판(20b)까지 연설되어 있고, 상측 기판(20b)에 마련된 배선 등을 통하여, 기준 전위(예를 들면, 접지 전위: 0V)를 공급하는 기준 전위선에 접속하고 있다.
공통 패드 전극(110)의 중심부상에 마련된 배선(L10)은 공통 패드 전극(110)의 상면과, 하측 기판(20a)에 마련된 관통 구멍의 내측면과, 상측 기판(20b)에 마련된 관통 구멍의 내측면에, 각각 전기적으로 접속하고 있다. 이에 의해, 제1 기판부(10)의 반도체 기판(11)의 웰층(WE)과, 제2 기판부(20)의 하측 기판(20a)의 웰층 및 상측 기판(20b)의 웰 층은 기준 전위(예를 들면, 접지 전위: 0V)에 접속된다.
본 기술의 제10 실시 형태에 관한 촬상 장치(1H)는 광전 변환을 행하는 센서 화소(12)가 마련된 제1 기판부(10)와, 제1 기판부(10)의 겉면(12a)측에 배치되고, 센서 화소(12)로부터 출력된 전하에 의거하는 화소 신호를 출력하는 판독 회로(22)를 갖는 제2 기판부(20)를 구비한다. 제2 기판부(20)는 판독 회로(22)에 포함되는 증폭 트랜지스터(AMP)가 마련된 제1 반도체 기판(21)과, 제1 반도체 기판(21)의 겉면(211a)측에 배치되고, 판독 회로(22)에 포함되는 선택 트랜지스터(SEL)와 리셋 트랜지스터(RST)가 마련된 제2 반도체 기판(21A)을 가진다.
이에 의하면, 판독 회로(22)에 포함되는 모든 트랜지스터가 1장의 반도체 기판에 배치되는 경우와 비교하여, 트랜지스터의 배치 영역의 면적을 증대할 수 있기 때문에, 판독 회로(22)의 레이아웃의 자유도가 향상한다. 이에 의해, 각 화소 유닛(PU)에서, 증폭 트랜지스터(AMP)의 게이트 면적을 최대화할 수 있고, 양호한 노이즈 특성을 실현할 수 있다. 증폭 트랜지스터(AMP)의 면적을 최대화함에 의해, 촬상 장치(1)에서 생기는 랜덤 노이즈를 저감하는 것이 가능해진다.
또한, 고체 촬상 장치(1H)는 제1 기판부(10)를 구성하는 반도체 기판(11)의 겉면(11a)측에 마련되고, 서로 이웃하는 복수(예를 들면, 4개)의 센서 화소(12)에 걸치도록 배치된 공통 패드 전극(102, 110)을 또한 구비한다. 공통 패드 전극(102)은 4개의 센서 화소(12)의 플로팅 디퓨전(FD)과 전기적으로 접속하고 있다. 공통 패드 전극(110)은 4개의 센서 화소(12)의 웰층(WE)과 전기적으로 접속하고 있다. 이에 의하면, 4개의 센서 화소(12)마다, 플로팅 디퓨전(FD)에 접속하는 배선(L2)을 공통화할 수 있다. 4개의 센서 화소(12)마다, 웰층(WE)에 접속하는 배선(L10)을 공통화할 수 있다. 이에 의해, 배선(L2, L10)의 개수를 저감할 수 있기 때문에, 센서 화소(12)의 면적 저감이 가능하고, 촬상 장치(1H)의 소형화가 가능하다.
또한, 도 110에 도시하는 바와 같이, 배선(10L)은 반도체 기판(21 및 21A)의 각각에 마련된 관통 구멍을 반도체 기판(21 및 21A)의 각각으로부터 절연 분리된 상태에서 관통하도록 해도 좋다.
상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)에서는, 도 4에 도시하는 바와 같이, 제2 기판부(20)를 한층의 반도체층을 포함하는 단층 구조로 구성한 경우에 관해 설명하였다. 그렇지만, 상술한 제1 실시 형태에 관한 고체 촬상 장치(1A)에서도, 상술한 제10 실시 형태에 관한 고체 촬상 장치(1H)와 마찬가지로, 제2 기판부(20)를 2개의 반도체 기판(21 및 21A)을 포함하는 2층 구조로 구성해도 좋다. 이 경우, 상술한 제10 실시 형태에 관한 고체 촬상 장치(1H)와 마찬가지로, 판독 회로(22)를 구성할 수 있는 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 등의 복수의 트랜지스터 중의 적어도 1개의 트랜지스터를 반도체층(801)에 구성하고, 나머지 트랜지스터를, 반도체층(101 및 801)과는 달리, 도 104의 반도체 기판(21A)에 대응하는, 새로운 반도체층에 구성해도 좋다. 도 104의 반도체 기판(21A)에 대응하는 새로운 반도체층은, 도 4를 참조하여 설명하면, 예를 들면, 배선(227a, 227b 및 227c)을 포함하는 배선층과 절연막(228) 사이에 층간 절연막을 통하여 적층된다. 새로운 반도체층은, 절연층(820)의 반도체층(201)측과는 반대측에 적층되고, 소망하는 트랜지스터를 형성할 수 있다. 한 예로서, 반도체층(801)에 증폭 트랜지스터(AMP)를 형성하고, 리셋 트랜지스터(RST) 및/또는 선택 트랜지스터(SEL)를 새로운 반도체층(도 104의 반도체 기판(21A))에 형성할 수 있다.
또한, 새로운 반도체 기판을 복수 마련하고, 각각에 소망하는 판독 회로(22)의 트랜지스터를 마련해도 좋다. 한 예로서, 반도체 기판(21)에 증폭 트랜지스터(AMP)를 형성할 수 있다. 다시, 반도체 기판(21)에 절연층, 접속부, 접속 배선을 적층하고, 또한 반도체 기판(21A)을 적층하면, 반도체 기판(21A)에 리셋 트랜지스터(RST)를 형성할 수 있다. 반도체 기판(21A)에 절연층, 접속부, 접속 배선을 적층하고, 또한 반도체 기판(21B)을 적층하면, 반도체 기판(21B)에 선택 트랜지스터(SEL)를 형성할 수 있다. 반도체 기판(21, 21A, 21B)에 형성하는 트랜지스터는 판독 회로(22)를 구성하는 어느 트랜지스터라도 좋다.
또한, 상술한 제2 실시 형태부터 제9 실시 형태에 관한 고체 촬상 장치(1B1, 1B2, 1C, 1D, 1E, 1F, 1G)에서도, 상술한 제10 실시 형태에 관한 고체 촬상 장치(1H)와 마찬가지로, 제2 기판부(20)를 2개의 반도체 기판(21 및 21A)을 포함하는 2층 구조로 구성해도 좋으며, 또한, 3층 이상의 구조로 구성(복수의 반도체 기판을 적층한 구성)해도 좋다.
이와 같이, 제2 기판부(20)에 복수의 반도체 기판을 마련하는 구성에 의해, 1개의 판독 회로(22)가 차지하는 반도체 기판(21)의 면적을 작게 할 수 있다. 각 판독 회로(22)의 면적을 작게 하거나, 각 트랜지스터를 미세화할 수 있으면, 칩의 면적을 작게 하는 것도 가능해진다. 또한, 판독 회로(22)를 구성할 수 있는 증폭 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 중, 소망하는 트랜지스터의 면적을 확대할 수 있다. 특히, 증폭 트랜지스터의 면적을 확대함으로써, 노이즈 저감 효과도 기대할 수 있다.
이와 같이, 상술한 제1∼제9 실시 형태에 관한 고체 촬상 장치에서도 제2 기판부(20)에 복수의 반도체 기판을 마련하는 구성으로 할 수 있다. 제2 기판부(20)에 복수의 반도체 기판을 마련하는 구성으로 한 경우에는, 제2 기판부(20)에 복수의 반도체 기판의 각각이 화합물 반도체 기판이라도 좋다. 화합물 반도체 기판의 재료로서는, 예를 들어 질화갈륨(GaN), 갈륨 비소(GaAs), 탄화 규소(SiC), 인듐 인(InP), 알루미늄 갈륨 비소(AlGaAs) 등을 들 수 있다.
상기와 같이, 본 기술은 제1∼제10 실시 형태에 의해 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 기술을 한정하는 것으로 이해해서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시의 형태, 실시례 및 운용 기술이 분명해질 것이다.
또한, 본 기술은, 이하와 같이 구성을 취할 수 있다.
(1)
소자 분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과,
상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 마련된 콘택트 영역과,
상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역에 접속된 도전 패드와,
상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층과,
상기 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과,
상기 제2 반도체층을 덮는 제2 절연층과,
상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍에 매입되고, 또한 상기 도전 패드와 동일 재료로 일체적으로 형성된 도전 플러그를 구비하고 있는 반도체 장치.
(2)
상기 도전 패드는 평면에서 볼 때의 면적이 상기 도전 플러그보다도 큰 상기 (1)에 기재된 반도체 장치.
(3)
상기 도전 패드 및 상기 도전 플러그는 고융점 금속 재료로 형성되어 있는 상기 (1) 또는 (2)에 기재된 반도체 장치.
(4)
상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 또한 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 상기 (1)∼(3)의 어느 하나에 기재된 반도체 장치.
(5)
제1 반도체층에 소자 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
상기 소자 분리 영역을 통하여 서로 이웃하는 상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 콘택트 영역을 형성하는 공정과,
상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역상에 에칭 스토퍼막을 통하여 패드용 중자를 형성하는 공정과,
상기 복수의 소자 형성 영역의 각각에 제1 능동 소자를 형성하는 공정과,
상기 제1 반도체층 및 상기 패드용 중자를 덮는 제1 절연층을 형성하는 공정과,
상기 제1 절연층상에 제2 반도체층을 배치하는 공정과,
열처리를 포함하는 공정을 시행하여 상기 제2 반도체층에 제2 능동 소자를 형성하는 공정과,
상기 제2 반도체층을 덮는 제2 절연층을 형성하는 공정과,
상기 제2 절연층으로부터 상기 패드용 중자에 도달하는 접속 구멍을 형성하는 공정과,
상기 접속 구멍을 통하여 상기 패드용 중자 및 상기 에칭 스토퍼막을 제거하여 상기 접속 구멍에 연결되는 공간부를 형성하는 공정과,
상기 공간부 및 접속 구멍 내에 도전 재료를 매입하여 상기 콘택트 영역에 접속된 도전 패드 및 상기 도전 패드와 일체적인 도전 플러그를 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
(6)
상기 패드용 중자는 논도프드 다결정 규소막으로 이루어지는 상기 (5)에 기재된 반도체 장치의 제조 방법.
(7)
상기 제2 능동 소자를 형성하는 공정은,
열처리를 시행하여 상기 제2 반도체층의 표면에 열산화막으로 이루어지는 게이트 절연막을 형성하는 공정과,
열처리를 시행하여 상기 제2 반도체층의 표층부에 소스 영역 및 드레인 영역을 형성하는 공정을 포함하는 상기 (5) 또는 (6)에 기재된 반도체 장치의 제조 방법.
(8)
소자 분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과,
상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 마련된 콘택트 영역과,
상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역에 접속된 도전 패드와,
상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층과,
상기 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과,
상기 제2 반도체층을 덮는 제2 절연층과,
상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍에 매입된 도전 플러그와,
상기 도전 패드와 상기 콘택트 영역 사이에 마련된 절연막을 구비하고,
상기 도전 패드, 상기 절연막 및 상기 콘택트 영역에서 MIS 콘택트부가 형성되어 있는 반도체 장치.
(9)
상기 절연막은 비정질형상의 막인 (8)에 기재된 반도체 장치.
(10)
상기 절연막은 산화 티탄(TiO2)막 또는 티탄산 스트론튬(SrTiOx)막인 상기 (8) 또는 (9)에 기재된 반도체 장치.
(11)
상기 제2 반도체층은 화합물 반도체층인, (8)∼(9)의 어느 하나에 기재된 반도체 장치.
(12)
상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 또한 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 상기 (8)~(11)의 어느 하나에 기재된 반도체 장치.
(13)
반도체층에 소자 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
상기 복수의 소자 형성 영역의 각각에 제1 능동 소자를 형성하는 공정과,
상기 소자 분리 영역을 통하여 서로 이웃하는 상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 콘택트 영역을 형성하는 공정과,
상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역상에 절연막을 통하여 도전 패드를 형성하는 공정과,
상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층을 형성하는 공정과,
상기 제1 절연층상에 화합물 반도체층을 배치하는 공정과,
열처리를 포함하는 공정을 시행하여 상기 제2 반도체층에 제2 능동 소자를 형성하는 공정과,
상기 화합물 반도체층을 덮는 제2 절연층을 형성하는 공정과,
상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍 내에 도전 플러그를 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
(14)
상기 제2 능동 소자를 형성하는 공정은,
열처리를 시행하여 상기 제2 반도체층의 표면에 열산화막으로 이루어지는 게이트 절연막을 형성하는 공정과,
열처리를 시행하여 상기 제2 반도체층의 표층부에 소스 영역 및 드레인 영역을 형성하는 공정을 포함하는 상기 (13)에 기재된 반도체 장치의 제조 방법.
(15)
제1 반도체층에 소자 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
상기 복수의 소자 형성 영역의 각각에 제1 능동 소자를 형성하는 공정과,
상기 소자 분리 영역을 통하여 서로 이웃하는 상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 콘택트 영역을 형성하는 공정과,
상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역상에 절연막을 통하여 도전 패드를 형성하는 공정과,
상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층을 형성하는 공정과,
상기 제1 절연층상에, 제2 능동 소자가 형성된 제2 반도체층을 배치하는 공정과,
상기 제2 반도체층을 덮는 제2 절연층을 형성하는 공정과,
상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍 내에 도전 플러그를 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
(16)
제1 능동 소자가 마련된 제1 반도체층과,
상기 제1 반도체층을 덮는 제1 절연층과,
상기 제1 절연층상에 배치되고, 또한 소자 분리 영역으로 구획된 복수의 소자 형성 영역의 각각에 제2 능동 소자가 마련된 제2 반도체층과,
상기 제2 반도체층을 덮는 제2 절연층과,
상기 제2 절연층으로부터 상기 제2 절연층에 걸쳐 관통하는 관통 구멍 내에 절연막을 통하여 매입된 도전 플러그를 구비하고,
상기 소자 분리 영역은 상기 소자 형성 영역을 섬형상으로 분리하는 분리 홈과, 상기 분리 홈의 측벽에 마련된 절연막과, 상기 분리 홈 내의 상기 절연막의 내측에 매입된 도전재를 포함하는 반도체 장치.
(17)
상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 또한 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 상기 (16)에 기재된 반도체 장치.
(18)
제1 능동 소자가 마련된 제1 반도체층을 덮는 제1 절연층을 형성하는 공정과,
상기 제1 절연층상에 제2 반도체층을 배치하는 공정과,
상기 제2 반도체층의 소자 분리 영역을 남겨 둔 채로 상기 제2 반도체층의 소자 형성 영역에 제2 능동 소자를 형성하는 공정과,
상기 제2 반도체층상에 제2 절연층을 형성하는 공정과,
상기 제2 절연층, 상기 제2 반도체층 및 상기 제1 절연층을 관통하는 접속 구멍을 형성함과 함께, 상기 제2 반도체층의 소자 분리 영역에 상기 제2 반도체층의 소자 형성 영역을 섬 영역으로 분리하는 분리 홈을 형성하는 공정과,
상기 접속 구멍 내 및 상기 분리 홈 내의 상기 소자 형성 영역의 측면을 덮는 절연막을 형성하는 공정과,
상기 접속 구멍 내의 상기 절연막의 내측에 도전재를 매입하여 상기 접속 구멍 내의 상기 절연막의 내측에 도전 플러그를 형성함과 함께, 상기 분리 홈 내의 상기 절연막의 내측에 상기 도전재를 매입하는 공정을 구비하는 반도체 장치의 제조 방법.
(19)
제1 능동 소자가 마련된 제1 반도체층과,
상기 제1 반도체층을 덮는 제1 절연층과,
상기 제1 절연층상에 배치되고, 제2 능동 소자가 마련된 제2 반도체층과,
상기 제1 반도체층의 측벽에 마련된 사이드 월과,
상기 제1 반도체층 및 상기 사이드 월을 덮는 제1 절연층과,
상기 제1 절연층상에 배치되고, 제2 능동 소자가 마련된 제2 반도체층과,
상기 제2 절연층으로부터 상기 제1 절연층에 걸쳐 관통하는 관통 구멍 내에 매입된 도전 플러그를 구비하고,
상기 사이드 월은 상기 제2 절연층보다도 에칭비가 높은 절연 재료로 이루어지고,
상기 도전 플러그는 상기 사이드 월을 따라 형성되어 있는 반도체 장치.
(20)
상기 제2 반도체층과 상기 사이드 월 사이에, 상기 사이드 월보다도 유전율이 낮은 저유전막이 마련되어 있는 상기 (19)에 기재된 반도체 장치.
(21)
상기 제2 절연층은 산화 규소막으로 이루어지고,
상기 사이드 월은 상기 산화 규소막에 대해 에칭 선택비가 취해지는 SiN막, SiBN막, SiBCN막의 적어도 어느 1개의 막으로 형성되어 있는 상기 (19) 또는 (20)에 기재된 반도체 장치.
(22)
상기 저유전막은 상기 사이드 월보다도 질소 함유량이 적은 절연막으로 형성되어 있는 상기 (21)에 기재된 반도체 장치.
(23)
상기 도전 플러그는 상기 제2 반도체층을 관통하고 있는 상기 (19)~(22)의 어느 하나에 기재된 반도체 장치.
(24)
상기 제1 능동 소자는, 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 상기 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 상기 (19)~(23)의 어느 하나에 기재된 반도체 장치.
(25)
제1 능동 소자가 마련된 제1 반도체층을 덮는 제1 절연층을 형성하는 공정과,
상기 제1 절연층상에, 제2 능동 소자가 마련된 제2 반도체층을 형성하는 공정과,
상기 제2 반도체층의 측벽에, 사이드 월을 형성하는 공정과,
상기 제2 반도체층 및 상기 사이드 월을 덮는 제2 절연층을 형성하는 공정과,
상기 제2 절연층으로부터 상기 사이드 월을 따라 상기 제1 절연층을 관통하는 접속 구멍을 형성하는 공정과,
상기 접속 구멍 내에 도전 플러그를 형성하는 공정을 구비하고,
상기 사이드 월이 상기 제2 절연층보다도 에칭비가 높은 절연막으로 이루어지는, 반도체 장치의 제조 방법.
(26)
분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과,
상기 복수의 소자 형성 영역의 각각의 표층부의 상기 분리 영역측에 서로 이웃하여 마련된 콘택트 영역과,
서로 이웃하는 상기 콘택트 영역 사이에서 상기 콘택트 영역의 각각에 절연막을 통하여 접속된 도전 패드와,
상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층과,
상기 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과,
상기 제2 반도체층을 덮는 제2 절연층과,
상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍에 매입된 도전 플러그를 구비하고,
상기 도전 패드, 상기 절연막 및 상기 콘택트 영역에서 MIS 콘택트부가 구성되어 있는 반도체 장치.
(27)
상기 절연막은 비정질형상의 막인 상기 (26)에 기재된 반도체 장치.
(28)
상기 절연막은 산화 티탄막 또는 티탄산 스트론튬막인 상기 (26) 또는 상기 (27)에 기재된 반도체 장치.
(29)
상기 도전 패드는 상기 제1 반도체층의 주면으로부터 깊이 방향으로 연신하는 홈부 내에서 이웃하는 상기 콘택트 영역의 각각에 상기 절연막을 통하여 접속된 몸통부와, 상기 몸통부보다도 폭이 넓고 상기 몸통부와 일체적으로 형성된 두부를 갖는 상기 (26)∼(28)의 어느 하나에 기재된 반도체 장치.
(30)
상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 상기 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 상기 (26)∼(29)에 기재된 반도체 장치.
(31)
제1 반도체층에 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
상기 복수의 소자 형성 영역의 각각의 표층부의 상기 분리 영역측에 서로 이웃하는 콘택트 영역을 형성하는 공정과,
서로 이웃하는 상기 콘택트 영역 사이에 마련된 홈부 내에서 상기 콘택트 영역의 각각에 절연막을 통하여 접속된 도전 패드를 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
1: 고체 촬상 장치(반도체 장치)
10: 제1 기판부(1층부)
12: 센서 화소
20: 제2 기판부(2층부)
22: 판독 회로
23: 화소 구동선
24: 화소 신호선
30: 제3 기판부(3층부)
32: 로직 회로
33: 수직 구동 회로
34: 칼럼 신호 처리 회로
35: 수평 구동 회로
36: 시스템 제어 회로
701: 반도체층(제1 반도체층)
702: 소자 분리 영역
703: 섬 영역(소자 형성 영역)
704: 웰 영역
705, 706: 콘택트 영역
707: 에칭 스토퍼막
708: 패드용 중자
709: 게이트 절연막
710: 게이트 전극
720: 절연층(제1 절연층)
801: 반도체층(제2 반도체층)
802: 절연막
803a, 803b: 섬 영역(소자 형성 영역)
804: 절연막
805: 게이트 절연막
806: 게이트 전극
820: 절연층(제2 절연층)
821a, 821b: 접속 구멍
822a, 822b: 공간부
823a, 823b: 도전 플러그
824a, 824b: 도전 패드
825a, 825b, 825c: 접속 구멍
826a, 826b, 826c: 도전 플러그
827a 827b 827c: 배선
828: 절연막
829: 배선
831: 평탄화막
832: 컬러 필터
833: 마이크로 렌즈
840a, 840b: MIS 콘택트부
841: 절연막
842a, 842b: 도전 패드
850: 화합물 반도체층(제2 반도체층)
853, 853a, 853b: 섬 영역
855: 게이트 절연막
856a: 게이트 전극
901: 층간 절연막
902a, 902b: 오목부
903: 절연막
904: 다결정 실리콘막
905a, 905b: 도전 패드
905a1, 905b1: 몸통부
905a2, 905b2: 두부
906a, 906b: MIS 콘택트부
907: 층간 절연막
921a, 921b: 접속 구멍
923a, 923b: 도전 플러그
932a, 932b: 오목부
AMP: 증폭 트랜지스터(제1 능동 소자)
FD: 플로팅 디퓨전
PD: 포토 다이오드
PU: 화소 유닛
RST: 리셋 트랜지스터(제2 능동 소자)
SEL: 선택 트랜지스터(제2 능동 소자)
TR: 전송 트랜지스터(제1 능동 소자)

Claims (31)

  1. 소자 분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과,
    상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 마련된 콘택트 영역과,
    상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역에 접속된 도전 패드와,
    상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층과,
    상기 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과,
    상기 제2 반도체층을 덮는 제2 절연층과,
    상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍에 매입되고, 또한 상기 도전 패드와 동일 재료로 일체적으로 형성된 도전 플러그를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 도전 패드는 평면에서 볼 때의 면적이 상기 도전 플러그보다도 큰 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 도전 패드 및 상기 도전 플러그는 고융점 금속 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 또한 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
    상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1 반도체층에 소자 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
    상기 소자 분리 영역을 통하여 서로 이웃하는 상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 콘택트 영역을 형성하는 공정과,
    상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역상에 에칭 스토퍼막을 통하여 패드용 중자를 형성하는 공정과,
    상기 복수의 소자 형성 영역의 각각에 제1 능동 소자를 형성하는 공정과,
    상기 제1 반도체층 및 상기 패드용 중자를 덮는 제1 절연층을 형성하는 공정과,
    상기 제1 절연층상에 제2 반도체층을 배치하는 공정과,
    열처리를 포함하는 공정을 시행하여 상기 제2 반도체층에 제2 능동 소자를 형성하는 공정과,
    상기 제2 반도체층을 덮는 제2 절연층을 형성하는 공정과,
    상기 제2 절연층으로부터 상기 패드용 중자에 도달하는 접속 구멍을 형성하는 공정과,
    상기 접속 구멍을 통하여 상기 패드용 중자 및 상기 에칭 스토퍼막을 제거하여 상기 접속 구멍에 연결되는 공간부를 형성하는 공정과,
    상기 공간부 및 접속 구멍 내에 도전 재료를 매입하여 상기 콘택트 영역에 접속된 도전 패드 및 상기 도전 패드와 일체적인 도전 플러그를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 패드용 중자는 논도프드 다결정 규소막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 능동 소자를 형성하는 공정은,
    열처리를 시행하여 상기 제2 반도체층의 표면에 열산화막으로 이루어지는 게이트 절연막을 형성하는 공정과,
    열처리를 시행하여 상기 제2 반도체층의 표층부에 소스 영역 및 드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 소자 분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과,
    상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 마련된 콘택트 영역과,
    상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역에 접속된 도전 패드와,
    상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층과,
    상기 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과,
    상기 제2 반도체층을 덮는 제2 절연층과,
    상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍에 매입된 도전 플러그와,
    상기 도전 패드와 상기 콘택트 영역 사이에 마련된 절연막을 구비하고,
    상기 도전 패드, 상기 절연막 및 상기 콘택트 영역에서 MIS 콘택트부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 절연막은 비정질형상의 막인 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 절연막은 산화 티탄막 또는 티탄산 스트론튬막인 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제2 반도체층은 화합물 반도체층인 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 또한 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
    상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제1 반도체층에 소자 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
    상기 복수의 소자 형성 영역의 각각에 제1 능동 소자를 형성하는 공정과,
    상기 소자 분리 영역을 통하여 서로 이웃하는 상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 콘택트 영역을 형성하는 공정과,
    상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역상에 절연막을 통하여 도전 패드를 형성하는 공정과,
    상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층을 형성하는 공정과,
    상기 제1 절연층상에 화합물 반도체층을 배치하는 공정과,
    열처리를 포함하는 공정을 시행하여 상기 제2 반도체층에 제2 능동 소자를 형성하는 공정과,
    상기 화합물 반도체층을 덮는 제2 절연층을 형성하는 공정과,
    상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍 내에 도전 플러그를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 능동 소자를 형성하는 공정은,
    열처리를 시행하여 상기 제2 반도체층의 표면에 열산화막으로 이루어지는 게이트 절연막을 형성하는 공정과,
    열처리를 시행하여 상기 제2 반도체층의 표층부에 소스 영역 및 드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1 반도체층에 소자 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
    상기 복수의 소자 형성 영역의 각각에 제1 능동 소자를 형성하는 공정과,
    상기 소자 분리 영역을 통하여 서로 이웃하는 상기 복수의 소자 형성 영역의 각각의 표층부의 상기 소자 분리 영역측에 콘택트 영역을 형성하는 공정과,
    상기 소자 분리 영역을 넘어서 상기 복수의 소자 형성 영역의 각각의 상기 콘택트 영역상에 절연막을 통하여 도전 패드를 형성하는 공정과,
    상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층을 형성하는 공정과,
    상기 제1 절연층상에, 제2 능동 소자가 형성된 제2 반도체층을 배치하는 공정과,
    상기 제2 반도체층을 덮는 제2 절연층을 형성하는 공정과,
    상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍 내에 도전 플러그를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1 능동 소자가 마련된 제1 반도체층과,
    상기 제1 반도체층을 덮는 제1 절연층과,
    상기 제1 절연층상에 배치되고, 또한 소자 분리 영역으로 구획된 복수의 소자 형성 영역의 각각에 제2 능동 소자가 마련된 제2 반도체층과,
    상기 제2 반도체층을 덮는 제2 절연층과,
    상기 제2 절연층으로부터 상기 제2 절연층에 걸쳐 관통하는 관통 구멍 내에 절연막을 통하여 매입된 도전 플러그를 구비하고,
    상기 소자 분리 영역은 상기 소자 형성 영역을 섬형상으로 분리하는 분리 홈과, 상기 분리 홈의 측벽에 마련된 절연막과, 상기 분리 홈 내의 상기 절연막의 내측에 매입된 도전재를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 또한 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
    상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제1 능동 소자가 마련된 제1 반도체층을 덮는 제1 절연층을 형성하는 공정과,
    상기 제1 절연층상에 제2 반도체층을 배치하는 공정과,
    상기 제2 반도체층의 소자 분리 영역을 남겨 둔 채로 상기 제2 반도체층의 소자 형성 영역에 제2 능동 소자를 형성하는 공정과,
    상기 제2 반도체층상에 제2 절연층을 형성하는 공정과,
    상기 제2 절연층, 상기 제2 반도체층 및 상기 제1 절연층을 관통하는 접속 구멍을 형성함과 함께, 상기 제2 반도체층의 소자 분리 영역에 상기 제2 반도체층의 소자 형성 영역을 섬 영역으로 분리하는 분리 홈을 형성하는 공정과,
    상기 접속 구멍 내 및 상기 분리 홈 내의 상기 소자 형성 영역의 측면을 덮는 절연막을 형성하는 공정과,
    상기 접속 구멍 내의 상기 절연막의 내측에 도전재를 매입하여 상기 접속 구멍 내의 상기 절연막의 내측에 도전 플러그를 형성함과 함께, 상기 분리 홈 내의 상기 절연막의 내측에 상기 도전재를 매입하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제1 능동 소자가 마련된 제1 반도체층과,
    상기 제1 반도체층을 덮는 제1 절연층과,
    상기 제1 절연층상에 배치되고, 제2 능동 소자가 마련된 제2 반도체층과,
    상기 제1 반도체층의 측벽에 마련된 사이드 월과,
    상기 제1 반도체층 및 상기 사이드 월을 덮는 제1 절연층과,
    상기 제1 절연층상에 배치되고, 제2 능동 소자가 마련된 제2 반도체층과,
    상기 제2 절연층으로부터 상기 제1 절연층에 걸쳐 관통하는 관통 구멍 내에 매입된 도전 플러그를 구비하고,
    상기 사이드 월은 상기 제2 절연층보다도 에칭비가 높은 절연 재료로 이루어지고,
    상기 도전 플러그는 상기 사이드 월을 따라 형성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제2 반도체층과 상기 사이드 월 사이에, 상기 사이드 월보다도 유전율이 낮은 저유전막이 마련되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제19항에 있어서,
    상기 제2 절연층은 산화 규소막으로 이루어지고,
    상기 사이드 월은 상기 산화 규소막에 대해 에칭 선택비가 취해지는 SiN막, SiBN막, SiBCN막의 적어도 어느 1개의 막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서,
    상기 저유전막은 상기 사이드 월보다도 질소 함유량이 적은 절연막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제19항에 있어서,
    상기 도전 플러그는 상기 제2 반도체층을 관통하고 있는 것을 특징으로 하는 반도체 장치.
  24. 제19항에 있어서,
    상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 상기 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
    상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제1 능동 소자가 마련된 제1 반도체층을 덮는 제1 절연층을 형성하는 공정과,
    상기 제1 절연층상에, 제2 능동 소자가 마련된 제2 반도체층을 형성하는 공정과,
    상기 제2 반도체층의 측벽에, 사이드 월을 형성하는 공정과,
    상기 제2 반도체층 및 상기 사이드 월을 덮는 제2 절연층을 형성하는 공정과,
    상기 제2 절연층으로부터 상기 사이드 월을 따라 상기 제1 절연층을 관통하는 접속 구멍을 형성하는 공정과,
    상기 접속 구멍 내에 도전 플러그를 형성하는 공정을 구비하고,
    상기 사이드 월이 상기 제2 절연층보다도 에칭비가 높은 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 분리 영역을 통하여 서로 이웃하여 배치되고, 또한 각각에 제1 능동 소자가 마련된 복수의 소자 형성 영역을 갖는 제1 반도체층과,
    상기 복수의 소자 형성 영역의 각각의 표층부의 상기 분리 영역측에 서로 이웃하여 마련된 콘택트 영역과,
    서로 이웃하는 상기 콘택트 영역 사이에서 상기 각각의 콘택트 영역의 측면에 절연막을 통하여 접속된 도전 패드와,
    상기 제1 반도체층 및 상기 도전 패드를 덮는 제1 절연층과,
    상기 제1 절연층상에 배치되고, 또한 제2 능동 소자가 마련된 제2 반도체층과,
    상기 제2 반도체층을 덮는 제2 절연층과,
    상기 제2 절연층으로부터 상기 도전 패드에 도달하는 접속 구멍에 매입된 도전 플러그와,
    상기 도전 패드, 상기 절연막 및 상기 콘택트 영역을 포함하는 MIS 콘택트부를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서,
    상기 절연막은 비정질형상의 막인 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서,
    상기 절연막은 산화 티탄막 또는 티탄산 스트론튬막인 것을 특징으로 하는 반도체 장치.
  29. 제26항에 있어서,
    상기 도전 패드는 상기 제1 반도체층의 주면측으로부터 깊이 방향으로 연신하는 홈부 내에서 상기 콘택트 영역의 각각에 상기 절연막을 통하여 접속된 몸통부와, 상기 몸통부보다도 폭이 넓고 상기 몸통부와 일체적으로 형성된 두부를 갖는 것을 특징으로 하는 반도체 장치.
  30. 제26항에 있어서,
    상기 제1 능동 소자는 포토 다이오드와, 상기 포토 다이오드의 캐소드 영역에 소스 영역이 전기적으로 접속되고, 상기 드레인 영역이 상기 도전 플러그에 전기적으로 접속된 전송 트랜지스터를 포함하고,
    상기 제2 능동 소자는 게이트 전극이 상기 도전 플러그에 전기적으로 접속된 증폭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  31. 제1 반도체층에 분리 영역으로 구획된 복수의 소자 형성 영역을 형성하는 공정과,
    상기 복수의 소자 형성 영역의 각각의 표층부의 상기 분리 영역측에 서로 이웃하는 콘택트 영역을 형성하는 공정과,
    서로 이웃하는 상기 콘택트 영역 사이에 마련된 홈부 내에서 상기 콘택트 영역의 각각에 절연막을 통하여 접속된 도전 패드를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020217040944A 2019-06-26 2020-06-26 반도체 장치 및 그 제조 방법 KR20220025725A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019119169 2019-06-26
JPJP-P-2019-119169 2019-06-26
PCT/JP2020/025147 WO2020262584A1 (ja) 2019-06-26 2020-06-26 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
KR20220025725A true KR20220025725A (ko) 2022-03-03

Family

ID=74060178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217040944A KR20220025725A (ko) 2019-06-26 2020-06-26 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (1) US20220367558A1 (ko)
JP (1) JPWO2020262584A1 (ko)
KR (1) KR20220025725A (ko)
CN (1) CN113841245A (ko)
DE (1) DE112020003038T5 (ko)
TW (1) TW202118029A (ko)
WO (1) WO2020262584A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833109B (zh) * 2021-08-20 2024-02-21 美商Ｖ 福尼提公司 顯示面板及其製造方法
US11854832B2 (en) 2022-02-07 2023-12-26 Nanya Technology Corporation Semiconductor device structure having a profile modifier
TWI803294B (zh) * 2022-02-07 2023-05-21 南亞科技股份有限公司 具有輪廓修飾子的半導體元件結構
US11894259B2 (en) 2022-02-07 2024-02-06 Nanya Technology Corporation Method for manufacturing the same having a profile modifier
WO2023157620A1 (ja) * 2022-02-15 2023-08-24 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
JP2023130928A (ja) * 2022-03-08 2023-09-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置、光検出装置、及び電子機器
WO2023248926A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2023248925A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014099582A (ja) 2012-10-18 2014-05-29 Sony Corp 固体撮像装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254554A (ja) * 1988-08-19 1990-02-23 Fujitsu Ltd 半導体装置およびその製造方法
KR100187672B1 (ko) * 1993-12-27 1999-06-01 김주용 반도체 소자의 콘택홀 형성방법
JPH1012726A (ja) * 1996-06-20 1998-01-16 Nec Corp 半導体装置及びその製造方法
KR100363710B1 (ko) * 2000-08-23 2002-12-05 삼성전자 주식회사 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
FR2888989B1 (fr) * 2005-07-21 2008-06-06 St Microelectronics Sa Capteur d'images
JP2015032687A (ja) * 2013-08-02 2015-02-16 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US9620548B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with wide contact

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014099582A (ja) 2012-10-18 2014-05-29 Sony Corp 固体撮像装置

Also Published As

Publication number Publication date
CN113841245A (zh) 2021-12-24
WO2020262584A1 (ja) 2020-12-30
DE112020003038T5 (de) 2022-04-28
JPWO2020262584A1 (ko) 2020-12-30
TW202118029A (zh) 2021-05-01
US20220367558A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
KR20220022905A (ko) 고체 촬상 장치
JP7395502B2 (ja) 固体撮像素子
KR20220025725A (ko) 반도체 장치 및 그 제조 방법
TW202105758A (zh) 攝像裝置
WO2020262131A1 (ja) 撮像装置
WO2020262582A1 (ja) 半導体装置及びその製造方法
WO2020262583A1 (ja) 半導体装置及びその製造方法
KR20220025718A (ko) 촬상 장치
KR20220023760A (ko) 촬상 장치
JP2023169424A (ja) 固体撮像素子
US20230411429A1 (en) Imaging device and light-receiving element
WO2020262502A1 (ja) 固体撮像装置
CN113841244A (zh) 摄像装置
WO2022138467A1 (ja) 固体撮像装置
US20220367536A1 (en) Imaging device
CN113875010A (zh) 摄像装置
WO2023243440A1 (ja) 比較器、光検出素子および電子機器
WO2023223743A1 (ja) 光検出素子
WO2023136174A1 (ja) 固体撮像装置および電子機器
WO2023157627A1 (ja) 比較器、光検出素子および電子機器
CN113940058A (zh) 摄像装置