CN113825301A - 半导体电路和半导体电路的制造方法 - Google Patents

Abstract

本发明涉及一种半导体电路以及半导体电路的制造方法，半导体电路包括电路基板、电路布线层、绝缘层、多个电子元件、多个引脚和密封层。电路基板包括安装面和散热面，绝缘层设置于安装面，电路布线层设置在绝缘层的表面，电路布线层设置有多个元件安装位和焊盘，多个电子元件配置于电路布线层的元件安装位上，多个引脚设置在电路基板的至少一侧，密封层包裹设置电子元件的电路基板的一面，密封层分为相互垂直的第一密封层和第二密封层，第一密封层的表面面积小于第二密封层的表面面积，引脚的一端从第一密封层的侧面露出。本发明的半导体电路能有效的减少占用电路板的PCB的表面面积，从而有效的减少了占用的电控板的空间，有利于控制器的小型化。

Description

半导体电路和半导体电路的制造方法

技术领域

本发明涉及一种半导体电路和半导体电路的制造方法，属于半导体电路应用技术领域。

背景技术

半导体电路是一种将电力电子和集成电路技术结合的功率驱动类产品。如图6所示，半导体电路外表一般由注塑形成的树脂材料进行封装形成密封层110，将内部的电路板、电子元件进行密封，引脚120从密封层的一侧或者两侧伸出。目前的半导体电路的密封层110一般呈板状，卧式安装在电路板上，占用的面积较大，特别是针对大功率的半导体电路，占用面积更加明显，不利于电控的小型化。

发明内容

本发明需要解决的技术问题是解决现有的半导体电路由于采用卧式安装占用电路板面积较大的问题。

具体地，本发明公开一种半导体电路，包括：

电路基板，电路基板包括安装面和散热面；

绝缘层，设置于安装面；

电路布线层，电路布线层设置在绝缘层的表面，电路布线层设置有多个元件安装位；

多个电子元件，配置于电路布线层的元件安装位上；

多个引脚，多个引脚设置在电路基板的至少一侧；

密封层，密封层至少包裹设置电子元件的电路基板的一面，密封层分为相互垂直的第一密封层和第二密封层，第一密封层的表面面积小于第二密封层的表面面积，多个引脚的一端从第一密封层的侧面露出。

可选地，电路基板分为相互垂直的第一电路基板和第二电路基板，电路布线层分为第一电路布线层和第二电路布线层，第一电路基板和第一电路布线层位于第一密封层内，第二电路基板和第二电路布线层位于第二密封层内。

可选地，配置于第一电路布线层的电子元件发热比配置于第二电路布线层的电子元件小。

可选地，配置于第一电路布线层的电子元件包括功率器件，配置于第二电路布线层的电子元件包括驱动芯片。第一密封层包覆第一电路基板的上下两面，第二密封层包覆第二电路基板的安装面，第二电路基板的散热面从第二密封层露出。

可选地，第二电路布线层工作于高压的强电，第一电路布线层工作于低压的弱电。

可选地，第一电路基板散热面还安装有从第一密封层露出的散热器。

可选地，第一电路基板和第二电路基板一体成型。

可选地，第一电路基板和第二电路基板相互独立设置，且二者之间通过金属线连接。

本发明还提出一种基于上述的半导体电路的制造方法，制造方法包括：

提供电路基板，并在电路基板的表面制备绝缘层；

在绝缘层的表面与金属基材进行压合以形成基板半成品；

将基板半成品进行弯折整形以形成直角基板半成品，以此将电路基板分成相互垂直的第一电路基板和第二电路基板，其中第一电路基板的表面面积小于第二电路基板的表面面积；

对金属基材的表面进行加工以形成电路布线层；

制备引脚，其中多个引脚的一端通过连接筋相互连接；

在电路布线层配置电子元件和引脚；

将电子元件、电路布线层之间通过键合线电连接；

对设置有电子元件、引脚的电路基板通过封装模具进行注塑以形成密封层，其中密封层完全包覆第一电路基板的两面，且密封层只包覆第二电路基板安装电子元件的一面，第二电路基板的另一面从密封层露出，引脚的另一端从密封体的一侧露出；

将引脚之间的连接筋切除以形成待测半导体电路，通过测试设备对待测半导体电路进行参数测试，并根据参数测试的结果，若测试合格，则将测试合格的待测半导体电路的各引脚基于预设引脚形状进行折弯成型，得到合格的半导体电路。

本发明的半导体电路，包括电路基板、电路布线层、绝缘层、多个电子元件、多个引脚和密封层。电路基板包括安装面和散热面，绝缘层设置于安装面，电路布线层设置在绝缘层的表面，电路布线层设置有多个元件安装位和焊盘，多个电子元件配置于电路布线层的元件安装位上，多个引脚设置在电路基板的至少一侧，密封层包裹设置电子元件的电路基板的一面，密封层分为相互垂直的第一密封层和第二密封层，第一密封层的表面面积小于第二密封层的表面面积，引脚的一端从第一密封层的侧面露出。本发明的半导体电路能有效的减少占用电路板的PCB的表面面积，从而有效的减少了占用的电控板的空间，有利于控制器的小型化。

附图说明

图1为本发明实施例的半导体电路的立体图；

图2为本发明实施例的半导体电路的安装了散热器后的立体图；

图3为本发明实施例的半导体电路的剖视图；

图4为本发明实施例的半导体电路为形成密封层之前的电路基板和电路布线层的一结构示意图；

图5为本发明实施例的半导体电路为形成密封层之前的电路基板和电路布线层的另一视图方向的结构示意图；

图6为本发明实施例的半导体电路在制备过程中形成未对引脚切除和整形前的结构示意图；

图7为现有技术的半导体电路的结构示意图；

图8为本发明实施例的半导体电路的制造方法流程图。

附图标记：

密封层10，第一密封层11，第二密封层12，安装孔13，电路布线层20，第一电路布线层21，第二电路布线层22，元件安装位23，焊盘24，绝缘层30，键合线40，电子元件50，引脚60，连接筋61，散热器70，散热鳍片71，电路基板80，第一电路基板81，第二电路基板82。

具体实施方式

需要说明的是，在结构或功能不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面根据实例来详细说明本发明。

本发明提到的半导体电路，是一种将功率开关器件和高压驱动电路等集成在一起，并在外表进行密封封装的一种电路模块，在电力电子领域应用广泛，如驱动电机的变频器、各种逆变电压、变频调速、冶金机械、电力牵引、变频家电等领域应用。这里的半导体电路还有多种其他的名称，如模块化智能功率系统(Modular Intelligent Power System，MIPS)、智能功率模块(Intelligent Power Module，IPM)，或者称为混合集成电路、功率半导体模块、功率模块等名称。

本发明提出的半导体电路如图1至图6所示，半导体电路包括电路基板80、电路布线层20、绝缘层30、多个电子元件50、多个引脚60和密封层10。电路基板80包括安装面和散热面，绝缘层30设置于安装面，电路布线层20设置在绝缘层30的表面，电路布线层20设置有多个元件安装位23和焊盘24，多个电子元件50配置于电路布线层20的元件安装位23上，多个引脚60设置在电路基板80的至少一侧，密封层10包裹设置电子元件50的电路基板80的一面，密封层10分为相互垂直的第一密封层11和第二密封层12，第一密封层11的表面面积小于第二密封层12的表面面积，引脚60的一端从第一密封层11的侧面露出。

其中电路基板80用于承载半导体电路中的电子元件50，包括处于表面的安装面和背面的散热面，电路基板80可由金属材料构成，如1100、5052等材质的铝构成的矩形板材，其厚度相对其它层厚很多，一般为0.8mm至2mm，常用的厚度为1.5mm，主要实现对功率器件等电子元器件的导热和散热作用。电路基板80的散热面还可以通过激光蚀刻、打磨的方式形成纹理(图中未示出)，通过纹理以增强和密封层10的结合力。绝缘层30设置在电路基板80的安装面，其厚度相对电路基板80较薄，一般在50um至150um，常用为110um。绝缘层30可由环氧树脂等树脂材料制成，并可在树脂材料内部填充氧化铝和碳化铝等填料，以提高热导率。为了提高热导率，这些填料的形状可采用角形，为了避免填料损坏设置在其表面的电子元件50的接触面的风险，填料可采用球形、角形或者角形与球形混合型。

电路布线层20可由设置在绝缘层30表面的铜箔蚀刻形成，也可以是膏状导电介质印刷形成，导电介质可以是石墨烯、锡膏、银胶等导电材料。电路布线层20的厚度与绝缘层30大体相当也较薄，如70um左右。电路布线层20的表面设置有多个元件安装位23，以安装多个电子元件50，电子元件50包括功率器件和驱动芯片，其中功率器件包括开关管如IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)或者MOS管(metal oxidesemiconductor，金属氧化物半导体)等，也包括续流二极管，其工作消耗的功率大发热量大，因此整个半导体电路工作过程中温度相对室温要高。电子元件50还包括无源器件如电阻、电容等。其中对发热量非常大的功率器件，还通过金属散热片将其固定安装在元件安装位23。电路布线层20和安装于电路布线层20上的多个电子元件50构成半导体电路的整个电路。

电路布线层20的表面的周边还设置有多个焊盘24，以固定引脚60，以此传输信号到半导体电路的内部电路。引脚60一般采用铜等金属制成，铜表面通过化学镀和电镀形成一层镍锡合金层，合金层的厚度一般为5μm，镀层可保护铜不被腐蚀氧化，并可提高可焊接性。

引脚60的材质可采用C194(-1/2H)板料(化学成分：Cu(≧97.0)、Fe：2.4、P：0.03、Zn：0.12)或KFC(-1/2H)板料(化学成分：Cu(≧99.6)、Fe：0.1(0.05～0.15)、P：0.03(0.025～0.04))，通过冲压或蚀刻工艺对0.5mm的C194或KFC板料进行加工，再对表面进行先镀镍厚度0.1-0.5um，再镀锡厚度2-5um；通过特定设备将引脚60多余的连筋切除并整形成所需形状。

进一步地，在电路布线层20的表面未设置元件安装位23和焊盘24的表面还设置有一层较薄的绿油层(图中未示出)，其起到防止电路布线层20的走线之间发生短路，还起到防止电路布线层20的表面氧化、污染，以此起到保护作用。

密封层10的本体可用来对电性连接有多个引脚60和电路基板80进行塑封，使得将连接各引脚60的电路层包裹在密封层10内，起到保护内部的线路，以及绝缘耐压的作用。密封层10在制备过程中，可通过塑封工艺，采用塑封模具将电性连接有多个引脚60的电路布线层20和多个电子元件50塑封在密封层10内。密封层10的材料可以是热固性高分子，如环氧树脂、酚醛树脂、硅胶、氨基、不饱和树脂；为了提高散热能力，密封层10可以为含有金属、陶瓷、氧化硅、石墨烯等粉末或纤维的复合材料。在一个示例中，密封层10采用的材料可以是以环氧树脂为基体树脂，以高性能酚醛树脂为固化剂，加入硅微粉等为填料，以及添加多种助剂混配而成的模塑料。

不同于现有技术中的密封层10呈板状的形状，本发明实施例的密封层10为90度弯折形状，以此分为相互垂直的第一密封层11和第二密封层12，且第一密封层11的表面面积小于第二密封层12的表面面积，多个引脚60的一端从第一密封层11的侧面露出。因为所有的引脚60都安装于第一密封层11的一侧，因此，第一密封层11的底面为半导体电路的安装面，也即半导体在安装时，第一密封层11水平安装于控制器的电路板的PCB表面，而第二密封层12垂直于PCB表面，由于第一密封层11的表面面积小于第一密封层11的表面面积，因此使得半导体电路安装占用的PCB表面面积减少一半以上，从而有效的减少了占用的电控板的空间，有利于控制器的小型化。具体地，第二密封层12可以设置为第一密封层11表面面的1/3以内，从而进一步的减少半导体电路的占用电控板的空间。为了加强将半导体电路固定于PCB板，如图1所示，在第一密封层11的两端还可设置安装孔13，从而方便固定件如螺丝或螺钉穿过安装孔13，将密封层10紧固在PCB板的表面。

在本发明的一些实施例中，电路基板80分为相互垂直的第一电路基板81和第二电路基板82，电路布线层20分为第一电路布线层21和第二电路布线层22，第一电路基板81和第一电路布线层21位于第一密封层11内，第二电路基板82和第二电路布线层22位于第二密封层12内。对应于密封层10分为第一密封层11和第二密封层12，电路基板80和电路布线层20也对应的分成两部分，虽然第一密封层11的表面面积较小，对应的第一电路基板81和第一电路布线层21的面积都较小，但仍可以设置一部分对应的电子元件50，即可以安装一部分电路，从而将半导体电路的电路分布于对应的两部分电路基板80中，以此充分利用电路基板80的有效空间。

进一步地，在本发明的一些实施例中，配置于第一电路布线层21的电子元件50发热比配置于第二电路布线层22的电子元件50小。具体地，配置于第二电路布线层22的电子元件50包括功率器件这些发热量大的电子元件50，而配置于第一电路布线层21的电子元件50包括驱动芯片这些发热量相对小很多的电子元件50。由于第一密封层11水平安装于控制器的电路板的PCB表面，而第二密封层12垂直于PCB表面，且对应的第二密封层12表面面积要大于第一密封层11的表面面积，因此第二密封层12更有利于散热，从而将发热量大的电子元件50如功率器件安装在第二密封层12内有利于这些电子元件50的散热，提升其工作稳定性。具体地，为了更好的散热，如图3所示，第二密封层12仅包覆第二电路基板82的安装面，也即包覆安装电子元件50的一侧，而第二电路基板82的散热面从第二密封层12露出，即第二密封层12采用半包覆方式，这样，使得散热面与周围的空气接触，加强通过周围空气的换热而提升其散热能力。而第一密封层11包覆第一电路基板81的上下两面，即第一密封层11采用全包覆方式。因为第一密封层11中的电子元件50发热相对低很多，采用全包覆方式的第一密封层11能更好的起到对发热量低的精密电子元件50如驱动芯片的保护作用。进一步地，如图3所示，还可在第二散热基板的散热面安装散热器70，散热器70的表面设置有散热鳍片71，从而增大散热面积，这样进一步加强对第二电路基板82的换热以加强对发热量大的功率器件的散热。

在本发明的一些实施例中，第二电路布线层22工作于高压的强电，第一电路布线层21工作于低压的弱电。安装在第二电路布线层22的电子元件50如功率器件工作于强电环境如300V直流，而安装在第一电路布线层21的电子元件50如驱动芯片工作于弱电环境如15V直流电，这样通过合理的设置第一电路布线层21和第二电路布线层22的走线，使得设置在上面的电子元件50分别工作在弱电和强电环境，以此实现强弱电的较好隔离，减少强电环境对弱电的电子元件50的干扰，从而提升其工作可靠性。

在本发明的一些实施例中，第一电路基板81和第二电路基板82一体成型。由一整块电路基板80通过整形弯曲，将其分成成直角的第一电路基板81和第二电路基板82。对应的第一电路布线层21和第二电路布线层22可在整块电路基板80整形前在电路基板80上设置完成，然后将电路基板80整形，以此将整个电路布线层20分成对应的第一电路布线层21和第二电路布线层22。

在本发明的另一些实施例中，第一电路基板81和第二电路基板82相互独立设置，且二者之间通过金属线连接。第一电路基板81和第二电路基板82制造时分别形成对应独立的两块，然后分别在这两块上面制作绝缘层30和电路布线层20。接着通过金属线如铝线或者铜线连接，以实现两个电路基板80上的电路连接。

在本发明的一些实施例中，如图3所示，半导体电路还包括多根键合线40，键合线40连接于多个电子元件50、电路布线层20、多个引脚60之间。如键合线40可以连接电子元件50和电子元件50，也可以连接电子元件50和电路布线层20，还可以是连接电子元件50和引脚60，以及电路布线层20和引脚60。电子元件50为上述实施例提到的功率器件如IGBT、续流二极管、以及驱动芯片、以及其它如电阻、电容等。键合线40通常为金线、铜线、金铜混合线、38um或者38um以下细铝线、100um或100um以上的粗铝线。

本发明还提出一种基于上述实施例提到的半导体电路的制造方法，该制造方法包括以下步骤：

步骤S100、提供电路基板80，并在电路基板80的表面制备绝缘层30；

步骤S200、在绝缘层30的表面与金属基材进行压合以形成基板半成品；

步骤S300、将基板半成品进行弯折整形以形成直角基板半成品，以此将电路基板80分成相互垂直的第一电路基板81和第二电路基板82，其中第一电路基板81的表面面积小于第二电路基板82的表面面积；

步骤S400、对金属基材的表面进行加工以形成电路布线层20；

步骤S500、制备引脚60，其中多个引脚60的一端通过连接筋61相互连接；

步骤S600、在电路布线层20配置电子元件50和引脚60；

步骤S700、将电子元件50、电路布线层20之间通过键合线40电连接；

步骤S800、对设置有电子元件50、引脚60的电路基板80通过封装模具进行注塑以形成密封层10，其中密封层10完全包覆第一电路基板81的两面，且密封层10只包覆第二电路基板82安装电子元件50的一面，第二电路基板82的另一面从密封层10露出，引脚60的另一端从密封体的一侧露出；

步骤S900、将引脚60之间的连接筋61切除，通过测试设备对待测半导体电路进行参数测试，并根据参数测试的结果，若测试合格，则将测试合格的待测半导体电路的各引脚60基于预设引脚60形状进行折弯成型，得到合格的半导体电路。

其中在步骤S100中，可根据需要的电路布局设计大小合适的电路基板80，如对于一般的半导体电路，电路基板80的大小可选取64mm×30mm。以电路基板80为铝基板为例，铝基板的形成是通过直接对1m×1m的铝材进行锣板处理的方式形成，锣刀使用高速钢作为材质，马达使用5000转/分钟的转速，锣刀与铝材平面呈直角下刀；也可以通过冲压的方式形成。并可在电路基板80的背面通过激光蚀刻、打磨的方式形成凹凸不平的纹理。接着在电路基板80的表面制备绝缘层30，绝缘层30用于放在电路布线层20和电路基板80连通导致短路。

在步骤S200至步骤S400中，在绝缘层30表面压合金属基材如铜箔以形成基板半成品，接着通过整形设备将基板半成品进行弯折整形，将基板半成品弯折成直角的两部分，以形成直角基板半成品，此时电路基板80被分成相互垂直的第一电路基板81和第二电路基板82，其中第一电路基板81的表面面积小于第二电路基板82的表面面积；然后对金属基材的表面进行加工，如通过蚀刻的方式铜箔进行加工，局部的取出铜箔，以形成电路布线层20，对应于第一电路基板81和第二电路基板82，电路布线层也分成第一电路布线层21和第二电路布线层22两部分。在电路布线层20上形成多个元件安装位23，并在电路布线层20位于第一电路基板81的部分形成焊盘24。

进一步地，还可在电路布线层20的表面设置一层较薄的绿油层(图中未示出)，绿油层涂覆电路布线层20表面除元件安装位23和焊盘24以外的位置，其起到防止电路布线层20的走线之间发送短路带来的损坏，还起到防止电路布线层20的表面氧化、污染，以此起到保护作用。

在步骤S500中，引脚60可由铜基材制备形成，如制成长度C为25mm，宽度K为1.5mm，厚度H为1mm的长条状，然后通过化学镀的方法在引脚60表面形成镍层：通过镍盐和次亚磷酸钠混合溶液，并添加了适当的络合剂，在已形成特定形状的铜材表面形成镍层，在金属镍具有很强的钝化能力，能迅速生成一层极薄的钝化膜，能抵抗大气、碱和某些酸的腐蚀。镀镍结晶极细小，镍层厚度一般为0.1μm；接着通过酸性硫酸盐工艺，在室温下将已形成形状和镍层的铜材浸在带有正锡离子的镀液中通电，在镍层表面形成镍锡合金层，镍层厚度一般控制在5μm，镍层的形成极大提高了保护性和可焊性。为了对各个引脚60之间的间距进行限位，通过特定的模具在引脚60的第二端会压制形成连筋，进而便于多个引脚60快速安装设置在电路基板80上，以此完成引脚60的制备。

在步骤S600中，首先通过锡膏印刷机，使用钢网，对电路基板80的电路布线的元件安装位23和焊盘24进行锡膏涂装，钢网可使用0.13mm的厚度，这些元件安装位23和焊盘24是需要进行锡膏焊接之处，如后续在元件安装位23焊接电子元件50等。或者银胶点胶机，用银浆在元件安装位23和焊盘24涂装出特定图形，通过银浆同样可以实现在这些位置焊接电子元件50。

然后进行电子元件50和引脚60的安装，电子元件50可直接放置在元件安装位23，引脚60的一端要安放在焊盘24上，另一端需要载具进行固定，载具通过合成石、不锈钢等材料制成，由于加强筋的连接作用，方便将引脚60固定在焊盘24的位置。然后，放于载具上的电路基板80通过回流焊，锡膏或银浆固化，电子元件50和引脚60分别被焊接固定于元件安装位23和焊盘24。

在步骤S700中，该步骤为连接键合线40走线的步骤。可将电子元件50中的驱动芯片走线的其中一个驱动键合焊盘24走线通过金线、铜线、金铜混合线、38um或38um以下的细铝线等键合线40直接连接到功率器件如IGBT的栅极键合区，将驱动芯片的其他驱动键合焊盘24走线通过金线、铜线、金铜混合线、38um或38um以下的细铝线等键合线40直接连接连接到电路布线层20的焊盘24。将IGBT的发射极键合区通过100um或100um以上的粗铝线直接连接到电路布线层20的焊盘24。

在步骤S800中，该步骤为实现密封层10的步骤。首先可无氧环境中对上述步骤过程中安装了电子元件50、引脚60的电路基板80进行烘烤，烘烤时间不应小于2小时，烘烤温度选择125℃。接着将烘烤结束的电路基板80搬送到封装模具中，其中封装模具包括上下设置上膜和下膜。通过与电路基板80固定连接的引脚60与位于下模的固定装置接触，以进行电路基板80的定位，使得电路基板80的散热面与下模的内表面贴合。其中在上模上设置至少两个顶针，顶针的自由端可抵接于电路布线层20，通过这两个顶针，使得电路基板80与下模的内表面贴合设置。然后对放置了电路基板80的封装模具进行合模，并由浇口注入密封树脂。进行密封的方法可采用使用热硬性树脂的传递模模制或使用热硬性树脂的注入模模制。而且，对应自浇口注入的密封树脂模腔内部的气体通过排气口排放到外部。最后进行脱模，在脱模后，密封树脂形成密封层10，其中密封层10形成相互垂直的第一密封层11和第二密封层12，第一密封层11密封第一电路基板81，第二密封层12密封第二电路基板82，且在第一密封层11的两端设置有由封装模具成型的安装孔13，引脚60走线的自由端从第一密封层11露出。

在步骤S900中，首先将连接多个引脚60的另一端的连接筋61切除，其中，连接筋61为引脚60制备过程中产生的残留物，连接筋61会导致引脚60与引脚60之间产生短路，因此在半导体电路制备过程中，需要将连接筋61切除。在一个示例中，可通过特定设备将连接多个引脚60的第二端的连接筋61切除，从而使得各引脚60的另一端互不相连，得到待测半导体电路，以便在下一步中对待测半导体电路进行参数测试。

其中，测试设备可用来对待测半导体电路进行参数测试，例如测试设备可向待测半导体电路发送测试信号，并接收待测半导体电路反馈回来的反馈信号；测试设备对反馈信号进行处理得到相应的反馈数据，并对反馈数据与预设阈值范围进行比对，在反馈数据满足预设阈值范围时，判定待测半导体电路测试合格，进而可对测试合格的待测半导体电路的各引脚60基于预设引脚60形状进行折弯成型，从而得到合格的半导体电路。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种半导体电路，其特征在于，包括：

电路基板，所述电路基板包括安装面和散热面；

绝缘层，设置于所述安装面；

电路布线层，所述电路布线层设置在绝缘层的表面，所述电路布线层设置有多个元件安装位；

多个电子元件，配置于所述电路布线层的元件安装位上；

多个引脚，所述多个引脚设置在所述电路基板的至少一侧；

密封层，所述密封层至少包裹设置所述电子元件的电路基板的一面，所述密封层分为相互垂直的第一密封层和第二密封层，所述第一密封层的表面面积小于所述第二密封层的表面面积，所述多个引脚的一端从所述第一密封层的侧面露出。

2.根据权利要求1所述的半导体电路，其特征在于，所述电路基板分为相互垂直的第一电路基板和第二电路基板，所述电路布线层分为第一电路布线层和第二电路布线层，所述第一电路基板和所述第一电路布线层位于所述第一密封层内，所述所述第二电路基板和所述第二电路布线层位于所述第二密封层内。

3.根据权利要求2所述的半导体电路，其特征在于，配置于所述第一电路布线层的电子元件发热比配置于所述第二电路布线层的电子元件小。

4.根据权利要求3所述的半导体电路，其特征在于，配置于所述第一电路布线层的电子元件包括功率器件，配置于所述第二电路布线层的电子元件包括驱动芯片。所述第一密封层包覆所述第一电路基板的上下两面，所述第二密封层包覆所述第二电路基板的安装面，所述第二电路基板的散热面从所述第二密封层露出。

5.根据权利要求3所述的半导体电路，其特征在于，所述第二电路布线层工作于高压的强电，所述第一电路布线层工作于低压的弱电。

6.根据权利要求3所述的半导体电路，其特征在于，所述第一电路基板散热面还安装有从所述第一密封层露出的散热器。

7.根据权利要求2所述的半导体电路，其特征在于，所述第一电路基板和第二电路基板一体成型。

8.根据权利要求2所述的半导体电路，其特征在于，所述第一电路基板和第二电路基板相互独立设置，且二者之间通过金属线连接。

9.根据权利要求1所述的半导体电路，其特征在于，所述第一密封层的两端设置有安装孔。

10.一种如权利要求1至9任意一项所述的半导体电路的制造方法，其特征在于，所述制造方法包括：

提供电路基板，并在所述电路基板的表面制备绝缘层；

在所述绝缘层的表面与金属基材进行压合以形成基板半成品；

将所述基板半成品进行弯折整形以形成直角基板半成品，以此将电路基板分成相互垂直的第一电路基板和第二电路基板，其中所述第一电路基板的表面面积小于所述第二电路基板的表面面积；

对所述金属基材的表面进行加工以形成电路布线层；

制备引脚，其中多个引脚的一端通过连接筋相互连接；

在所述电路布线层配置电子元件和引脚；

将所述电子元件、所述电路布线层之间通过键合线电连接；

对设置有所述电子元件、所述引脚的所述电路基板通过封装模具进行注塑以形成密封层，其中所述密封层完全包覆第一电路基板的两面，且密封层只包覆所述第二电路基板安装所述电子元件的一面，所述第二电路基板的另一面从所述密封层露出，所述引脚的另一端从所述密封体的一侧露出；

将所述引脚之间的所述连接筋切除以形成待测半导体电路，通过测试设备对所述待测半导体电路进行参数测试，并根据参数测试的结果，若测试合格，则将测试合格的所述待测半导体电路的各所述引脚基于预设引脚形状进行折弯成型，得到合格的半导体电路。

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