CN114449739A - 封装模组及其制备方法、电子设备 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 73
- 238000002360 preparation method Methods 0.000 title abstract description 10
- 230000017525 heat dissipation Effects 0.000 claims abstract description 159
- 239000000758 substrate Substances 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 claims description 77
- 229910052751 metal Inorganic materials 0.000 claims description 50
- 239000002184 metal Substances 0.000 claims description 50
- 238000004519 manufacturing process Methods 0.000 claims description 49
- 239000004020 conductor Substances 0.000 claims description 31
- 238000005538 encapsulation Methods 0.000 claims description 29
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 22
- 229910052802 copper Inorganic materials 0.000 claims description 22
- 239000010949 copper Substances 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 3
- 238000013461 design Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 354
- 230000008569 process Effects 0.000 description 19
- 229920005989 resin Polymers 0.000 description 17
- 239000011347 resin Substances 0.000 description 17
- 238000003466 welding Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 230000009286 beneficial effect Effects 0.000 description 12
- 238000009713 electroplating Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 239000003822 epoxy resin Substances 0.000 description 9
- 229920000647 polyepoxide Polymers 0.000 description 9
- 239000000843 powder Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000000945 filler Substances 0.000 description 6
- 238000011049 filling Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 239000005543 nano-size silicon particle Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000004721 Polyphenylene oxide Substances 0.000 description 4
- -1 Prepreg (PP) Polymers 0.000 description 4
- 238000005553 drilling Methods 0.000 description 4
- 229920000139 polyethylene terephthalate Polymers 0.000 description 4
- 239000005020 polyethylene terephthalate Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229920006380 polyphenylene oxide Polymers 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 231100000956 nontoxicity Toxicity 0.000 description 3
- 239000005022 packaging material Substances 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009795 derivation Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000011112 polyethylene naphthalate Substances 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000006087 Silane Coupling Agent Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 102200048773 rs2224391 Human genes 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910002027 silica gel Inorganic materials 0.000 description 1
- 239000000741 silica gel Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Abstract
本申请提供一种封装模组,包括电路基板、第一散热装置及第二散热装置,电路基板包括依次叠设的第一线路层、第一封装层及第二线路层,第一线路层上电性连接有第一电子元器件,第二线路层包括散热区及连接散热区的边缘区,第一电子元器件还电性连接散热区,边缘区上电性连接有引线端子,第一封装层封装第一电子元器件和第一线路层;第一散热装置位于第一线路层的表面上;第二散热装置位于散热区的表面上。本申请还提供了该封装模组的制备方法及应用该封装模组的电子设备。本申请的封装模组通过第一线路层和第二线路层的设计,使第一电子元器件能在正面和背面均安装散热装置,以实现双面散热,提升了散热效率。
Description
技术领域
本申请涉及一种双面散热的封装模组、该封装模组的制备方法以及应用该封装模组的电子设备。
背景技术
为了适配越来越高的功率需求,功率半导体器件尤其是电源类功率半导体器件,越来越朝着轻薄短小以及高功率密度的方向演进,因此,对功率半导体器件的散热要求越来越高。
如图1所示,为现有的功率半导体器件,其中芯片1’背面焊接在电路板2’上,电路板2’背离芯片1’的表面上连接散热器3,芯片1’正面设计引出管脚。
但是,由于芯片1’正面需要键合引线4’,很难设计散热方式,通常只能采用单面散热,散热能力有限,不能及时将内部热量排出,可能会导致功率半导体器件的温度过高,影响功率半导体器件的工作效率及寿命,严重时可能会导致内部元器件失效或烧毁。
发明内容
本申请第一方面提供了一种封装模组,所述封装模组包括电路基板、第一散热装置以及第二散热装置,所述电路基板包括依次叠设的第一线路层、第一封装层以及第二线路层,所述第一线路层上电性连接有第一电子元器件,所述第二线路层包括散热区以及连接所述散热区的边缘区,所述第一电子元器件还电性连接所述散热区,所述边缘区上电性连接有引线端子,所述第一封装层封装所述第一电子元器件和所述第一线路层;所述第一散热装置位于所述第一线路层背离所述第一电子元器件的表面上;所述第二散热装置位于所述散热区背离所述第一电子元器件的表面上。
本申请通过将第一电子元器件未设置引脚的非工作面(即背面)贴装在第一线路层上,并通过第一线路层实现在第一电子元器件的背面安装第一散热装置的目的;同时通过在第一电子元器件设有引脚的工作面(即正面)设置包含散热区和边缘区的第二线路层,方便第一电子元器件上管脚的侧面引出至第二线路层的边缘区以连接引线端子,在第二线路层的散热区上预留安装位,实现第一电子元器件正面设置第二散热装置的目的。本申请的封装模组在不影响第一电子元器件管脚引出的前提下,实现了双面散热,提高了封装模组的散热效率,进而提高了封装模组的工作效率和使用寿命,有利于使封装模组朝着高密度化以及轻薄短小化的方向发展。
结合第一方面,在一些实施例中,所述第一线路层和所述第一散热装置之间设有第一导热部件。
结合第一方面,在一些实施例中,所述散热区和所述第二散热装置之间设有第二导热部件。
通过设置第一导热部件和第二导热部件,能加快电路基板内热量的导出,提高散热效率。
结合第一方面,在一些实施例中,所述封装模组还包括第二封装层,所述第二封装层封装所述第一导热部件、所述电路基板和所述第二导热部件,所述第一导热部件背离所述电路基板的表面、以及所述第二导热部件背离所述电路基板的表面于所述第二封装层露出,所述引线端子伸出所述第二封装层。
通过增加第二封装层,能提高封装模组内各部分之间的连接稳定性,进而提高封装模组的可靠性。
结合第一方面,在一些实施例中,所述引线端子由所述第二封装层的侧壁伸出。
将引线端子由第二封装层的侧壁引出,可以为第二散热装置提供更大的安装面积,提高散热效率。
结合第一方面,在一些实施例中,所述第二线路层包括导线以及第一金属层,所述导线的两端分别与所述第一电子元器件和所述引线端子电性连接,所述第一金属层位于所述散热区并与所述第二散热装置连接。
通过在散热区增加大面积的第一金属层,增大了第二线路层与第二导热部件的接触面积,有利于提高封装模组的散热效果。
结合第一方面,在一些实施例中,所述第一线路层上还设有封装于所述第一封装层的第三导热部件,且所述第三导热部件分别与所述第一线路层和所述第二线路层连接。
通过在第一封装层内设置第三导热部件,可以有效将第一封装层内集聚的热量导出至第一线路层和第二线路层,进而提高封装模组内部热量的导出效率。
结合第一方面,在一些实施例中,所述第二线路层上还电性连接有第二电子元器件。
通过在第二线路层上设置第二电子元器件,能提高电路基板内部的空间利用率,进而提高封装模组的封装密度。
结合第一方面,在一些实施例中,所述第一导热部件包括叠设的第一绝缘导热层和第二金属层,所述第一绝缘导热层位于所述第一线路层和所述第二金属层之间。
通过第一绝缘导热层能实现与电路基板绝缘的目的,同时能够通过第二金属层的引入,提高散热效率。而且第一绝缘导热层可以实现与电路基板的压合连接,无需引入焊接工艺,简化了工艺制程。
结合第一方面,在一些实施例中,所述第二导热部件包括叠设的第二绝缘导热层和第三金属层,所述第二绝缘导热层位于所述第二线路层和所述第三金属层之间。
通过第二绝缘导热层能实现与电路基板绝缘的目的,同时能够通过第三金属层的引入,提高散热效率。而且第二绝缘导热层可以实现与电路基板的压合连接,无需引入焊接工艺,简化了工艺制程。
结合第一方面,在一些实施例中,所述第二导热部件包括第二绝缘导热层和位于所述第二绝缘导热层相对两表面的两层第三金属层,一层所述第三金属层与所述第二线路层之间通过连接层进行连接,所述连接层的材质为导热材料。
将两面具有第三金属层的第二导热部件通过导热连接层与电路基板连接,实现绝缘导热的目的同时可以根据电路基板内部热源的分布状况布局多个第二导热部件,还可以在第二线路层上引入其他电子元器件,提高了封装模组结构设计的灵活性。
本申请第二方面提供了一种封装模组的制备方法,所述制备方法包括步骤:
提供电路基板,所述电路基板包括依次叠的第一线路层、第一封装层以及第二线路层,述第一线路层上电性连接有第一电子元器件,所述第二线路层包括散热区以及连接所述散热区的边缘区,所述第一电子元器件还电性连接所述散热区,所述边缘区上电性连接有引线端子,所述第一封装层封装所述第一电子元器件和所述第一线路层;
于所述第一线路层背离所述第一电子元器件的表面设置第一散热装置;
于所述散热区背离所述第一电子元器件的表面上设置第二散热装置,从而获得所述封装模组。
本申请提供的封装模组的制备方法,通过设计第一线路层,便于在第一电子元器件的背面贴装第一散热装置;同时通过在第一电子元器件的正面设计包含散热区和边缘区的第二线路层,将第一电子元器件的管脚引出至第二线路层的边缘区,并预留出第二线路层的散热区作为第二散热装置的安装位,实现在第一电子元器件的正面贴装第二散热装置的目的,进而使封装模组在不影响贴装引线端子的情况下,实现了双面散热,有效提高了散热效果。本申请的封装模组的制备方法工艺简单,较易实现,成本低,便于量产,而且整个工艺过程中焊接次数少,成型效率高,封装模组的可靠性较高。
结合第二方面,在一些实施例中,所述第一线路层和所述第一散热装置之间设有第一导热部件,所述电路基板的制备方法包括步骤:
于所述第一导热部件的表面形成所述第一线路层;
于所述第一线路层的表面电性连接所述第一电子元器件;
于所述第一导热部件的表面形成所述第一封装层,以使所述第一封装层封装所述第一电子元器件和所述第一线路层;
于所述第一封装层背离所述第一导热部件的表面上形成所述第二线路层,并使所述第二线路层与所述第一电子元器件电性连接;以及
于所述第二线路层的所述边缘区上设置所述引线端子,以使所述引线端子与所述第二线路层电性连接,从而在所述第一导热部件的表面形成所述电路基板。
结合第二方面,在一些实施例中,在所述第一导热部件的表面形成所述电路基板之后,所述封装模组的制备方法还包括步骤:
在所述第二线路层的所述散热区上设置第二导热部件。
通过直接在第一导热部件的表面成型电路基板,并安装第二导热部件,可以一步到位成型出包含电路基板、第一导热部件和第二导热部件的结构,成型方法简单,易于实现,且便于量产,而且整个工艺过程中焊接次数少,成型效率高,封装模组的可靠性较高。
结合第二方面,在一些实施例中,所述第一线路层和所述第一散热装置之间设有第一导热部件,所述散热区与所述第二散热装置之间设有第二导热部件,得到所述电路基板之后,所述封装模组的制备方法还包括步骤:
依次层叠所述第一导热部件、所述电路基板和所述第二导热部件并压合。
通过先成型出电路基板,再将第一导热部件和第二导热部件通过压合的方式与电路基板压合形成一个整体,电路基板单独成型,再通过压合成型出具有第一导热部件和第二导热部件的电路基板,成型方法简单,进一步简化了成型工艺,降低了封装模组的成型难度,提高了电路基板的通用性,提高了成型效率,且能进一步减少焊接次数,提高封装模组的可靠性,同时提高了产品的良率。
结合第二方面,在一些实施例中,所述电路基板的制备方法包括步骤:
于载板的剥离层的表面形成第二铜层;
图形化所述第二铜层以形成所述第一线路层;
于所述第一线路层的表面电性连接所述第一电子元器件;
于所述剥离层的表面形成所述第一封装层,以使所述第一封装层封装所述第一电子元器件和所述第一线路层;
于所述第一封装层背离所述剥离层的表面上形成所述第二线路层,并使所述第二线路层与所述第一线路层电性连接;
于所述第二线路层上电性连接所述引线端子;以及
去除所述载板,得到所述电路基板。
通过以上电路基板的制备工艺,能将第一线路层内埋于第一封装层内,降低了电路基板的厚度,而且电路基板的制备工艺简单,成型效率较高,产品良率高,且成本较低,便于量产。
结合第二方面,在一些实施例中,形成所述第一封装层之前,所述电路基板的制备方法还包括步骤:
于所述第一线路层上设置第三导热部件,且所述第三导热部件与所述第一线路层连接。
结合第二方面,在一些实施例中,形成所述第二线路层之后,所述封装模组的制备方法还包括步骤:
于所述第二线路层上电性连接第二电子元器件。
结合第二方面,在一些实施例中,所述第二线路层采用重布线技术形成。
通过重布线技术成型的第二线路层,能将第一电子元器件表面高密度分布的管脚引出至第二线路层的边缘区,便于在边缘区连接引线端子,实现引线端子的侧向引出;同时留出散热区以安装第二散热装置,进而实现第一电子元器件双面散热的目的。另外,通过重布线技术形成的第二线路层的厚度较薄,相较于采用传统的线路成型方法成型第二线路层,有利于降低电路基板的总厚度,进而有利于封装模组的轻薄短小化。
结合第二方面,在一些实施例中,在设置所述第一散热装置和所述第二散热装置之前,所述封装模组的制备方法还包括步骤:
设置用于封装所述第一导热部件、所述电路基板和所述第二导热部件的第二封装层,所述第一导热部件背离所述电路基板的表面、以及所述第二导热部件背离所述电路基板的表面于所述第二封装层露出,且所述引线端子伸出所述第二封装层。
本申请第三方面提供了一种电子设备,所述电子设备包括壳体和位于所述壳体内的如上所述的封装模组。
附图说明
图1是现有技术的封装模组的结构示意图。
图2是本申请一个实施例的封装模组的结构示意图。
图3是图2中电路基板、第一导热部件和第二导热部件的结构示意图。
图4是本申请一个实施例的封装模组中第二线路层的俯视图。
图5是本申请一个实施例的封装模组中连接垫的结构示意图。
图6是本申请另一个实施例的封装模组的结构示意图。
图7是本申请又一实施例的封装模组的结构示意图。
图8A是本申请一实施例的封装模组的制备方法的流程图。
图8B是本申请一实施例的电路基板的制备方法的流程图。
图8C是本申请另一实施例的封装模组的制备方法的流程图。
图8D是本申请另一实施例的电路基板的制备方法的流程图。
图9A是本申请一实施例的封装模组的制备过程的示意图一。
图9B是本申请一实施例的封装模组的制备过程的示意图二。
图9C是本申请一实施例的封装模组的制备过程的示意图三。
图9D是本申请一实施例的封装模组的制备过程的示意图四。
图9E是本申请一实施例的封装模组的制备过程的示意图五。
图9F是本申请一实施例的封装模组的制备过程的示意图六。
图9G是本申请一实施例的封装模组的制备过程的示意图七。
图10是本申请另一实施例的封装模组的制备过程的示意图。
图11A是本申请另一实施例的电路基板的制备过程的示意图一。
图11B是本申请另一实施例的电路基板的制备过程的示意图二。
图11C是本申请另一实施例的电路基板的制备过程的示意图三。
图11D是本申请另一实施例的电路基板的制备过程的示意图四。
图12是本申请一实施例的电子设备的结构示意图。
具体实施方式
下面结合本申请实施例中的附图对本申请实施例进行描述。
通常的功率半导体器件大多为单面散热,在芯片的背面设置散热装置,芯片的正面需要设计引线,很难实现双面散热,散热效率低。
鉴于此,请参阅图2所示,为了提升功率半导体器件的散热效率,本申请提供了一种能够实现双面散热的封装模组100,该封装模组100可以是一种功率半导体器件,用于进行功率处理,包括变频、变压、变流、功率管理等。
如图2与图3所示,所述封装模组100包括电路基板2、第一散热装置10和第二散热装置20,其中所述电路基板2包括依次叠设的第一线路层21、第一封装层22以及第二线路层23,所述第一线路层21上电性连接有第一电子元器件24,所述第二线路层23包括散热区A以及连接所述散热区A的边缘区B,所述第一电子元器件24还电性连接所述散热区A,所述边缘区B上电性连接有引线端子25,所述第一封装层22封装所述第一电子元器件24和所述第一线路层21。所述第一散热装置10位于所述第一线路层21背离所述第一电子元器件24的表面上;所述第二散热装置20位于所述散热区A背离所述第一电子元器件24的表面上。
如图2与图3所示,所述电路基板2的第一线路层21内埋于第一封装层22内,有利于减小电路基板2的厚度。
所述第一电子元器件24可包括一颗或多颗有源器件,例如有源芯片,包括但不限于电源芯片、数字芯片、射频芯片等,本实施例中,所述第一电子元器件24可以包括绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)、碳化硅(SiC)、氮化镓(GaN)等功率芯片。可以理解的,所述第一电子元器件24还可包括一颗或多颗无源器件,无源器件包括但不限于电阻、电容、电感、滤波器、耦合器等。第一电子元器件24的背面(即非作用面)可通过贴装方法设置于第一线路层21上,具体可以通过倒装焊的方式贴装在第一线路层21的表面上。
所述第一封装层22的材质为绝缘导热封装材料,通常包括绝缘树脂和绝缘导热填料。该绝缘树脂可以选自ABF树脂、半固化片(Prepreg,PP)、环氧树脂(epoxy resin)、BT树脂、聚苯醚(Polyphenylene Oxide,PPO)、聚酰亚胺(polyimide,PI)、聚对苯二甲酸乙二醇酯(Polyethylene Terephthalate,PET)以及聚萘二甲酸乙二醇酯(PolyethyleneNaphthalate,PEN)等树脂中的一种。具体地,本实施例中,所述第一封装层22采用的绝缘树脂可以为ABF树脂,ABF树脂有利于细线路的制作,适用于封装高脚数高传输的芯片。该绝缘导热填料可以选自纳米氧化硅粉、纳米氮化硅粉、纳米碳化硅粉、纳米氮化硼粉、纳米氧化铝粉等颗粒。例如,该绝缘导热封装材料可以是由ABF树脂和导热绝缘填料经过均匀分散后得到。该绝缘导热ABF树脂形成的第一封装层22具有导热系数高、介电性能好、热膨胀系数低、强度高、硬度大、无毒无害等特性,适用于精密电子零部件的封装。
如图3所示,通过在第一封装层22上形成第一通孔221并在第一通孔221内形成导体26,以实现第二线路层23与第一电子元器件24电性连接,进而引出第一电子元器件24上的管脚。其中,所述第一通孔221采用激光打孔或机械打孔的方式成型。所述第一通孔221的形状不限,可以为圆形通孔,还可以为其他的形状,例如矩形、三角形、或其他的不规则的形状。采用常规打孔方式形成贯穿第一电子元器件24上方的第一封装层22的第一通孔221,打孔方式简单易于实现,且成本低廉。另外,第一封装层22的材料选择ABF封装材料,有利于激光成型尺寸更细小的第一通孔221,以适应高脚数高传输的第一电子元器件24的管脚引出。
所述导体26通过在所述第一通孔221内电镀铜形成,通过电镀的方式形成所述导体26,能够提高所述导体26与所述第一电子元器件24的连接稳定性,工艺简单,便于实现,且成本低廉;另外,通过电镀的方式可以根据实际第一电子元器件24的管脚位置布局所述导体26,而且所述导体26的结构形式可以根据需要设计,局限性小。其他实施例中,所述导体26还可以通过在所述第一通孔221内填充导电膏并固化形成,通过填充导电膏并固化的方式形成所述导体26,工艺简单,操作方便,且成本低。另外,通过打磨的方式将所述第一封装层22打磨掉一部分,从而使所述导体26背离所述第一电子元器件24的端部由第一封装层22背离第一绝缘导热层11的表面完全露出,便于后续线路引出形成所述第二线路层23。
如图3与图4所示,第二线路层23的散热区A大致位于第二线路层23的中部,边缘区B位于散热区A的外侧,其中所述第一通孔221和所述导体26分布在第一电子元器件24的正面,也就是位于散热区A内。所述第二线路层23为采用重布线技术(Redistribution Layer,RDL)形成的重布线层,通过RDL技术可以将分布密度较高的所述导体26的间距放大,并将对应散热区A的导体26引出到边缘区B,以便于在边缘区B焊接引线端子25,以及在散热区A设置第二散热装置20。具体地,所述第二线路层23包括导线231、连接垫232和第一金属层233。其中,连接垫232分布在边缘区B,导线231的一端与散热区A内的导体26电性连接,另一端由散热区A延伸至边缘区B,并在边缘区B与连接垫232电性连接。第一金属层233位于散热区A内,并与导线231不导通,通过增加大面积的第一金属层233,一方面为第二散热装置20的连接提供了平整的表面,另外大面积第一金属层233还可以提高散热效果。通过所述第二线路层23的重布线设计,将高密度垂直分布在散热区A的多个所述导体26通过导线231和均匀布局在边缘区B的多个连接垫232引出,以实现多个所述第一电子元器件24上管脚的引出,便于在边缘区B焊接引线端子25,实现引线端子25的侧向引出;同时使第二线路层23的散热区A的大面积第一金属层233露出,以利于连接第二散热装置20,进而实现在第一电子元器件24的正面设置第二散热装置20的目的。另外,通过RDL技术形成的所述第二线路层23的厚度较薄,相较于采用传统的线路成型方法成型所述第二线路层,有利于降低电路基板2的厚度,进而有利于封装模组100的轻薄短小化。
如图3与图4所示,多个所述连接垫232的排布可以根据实际第一电子元器件24的管脚数以及实际连接所述引线端子25的具体位置而设定,多个所述连接垫232可呈阵列排布均匀分布于边缘区B。所述连接垫232的形状和大小不限,可以为圆形,如图5所示,还可以为其他形状,例如矩形、三角形、具有一定长径比的长条形、或其他不规则的形状。本申请可以根据实际的所述第一电子元器件24的数量合理布局所述连接垫232的位置、大小和形状,从而缩小所述连接垫232的布局面积,缩小边缘区B的面积,进而提高散热区A的面积,以提高所述封装模组100的散热效率。
多个所述连接垫232可为规则的均匀排布,如图3所示,多个所述连接垫232可呈阵列排布。其他实施例中,多个所述连接垫232也可为不规则或不均匀的排布。如图4所示,多个所述连接垫232的形状可以为长径比不一的长条形,也可以为圆形。如此设计,能够便于区分引出的第一电子元器件24的管脚,防止不同的管脚与引线端子25连接错误。
如图2与图4所示,所述连接垫232通过异向导电胶实现与所述引线端子25的电性连接,通过贴异向导电胶的方式实现引线端子25与连接垫232的电性连接,连接稳定性高,当引线端子25发生弯折或晃动的情况下,封装模组100不会发生可靠性降低的问题;而且,贴异向导电胶便于操作,能减少焊接的次数,提高效率,降低成本;另外,异向导电胶的厚度均较薄,不会占用过大的空间。可以理解的,所述连接垫232还可以通过焊接的方式与引线端子25电性连接。
如图2与图3所示,所述第一线路层21上还设置有第三导热部件29,第三导热部件29封装于第一封装层22内,且第三导热部件29相对的两表面分别连接第一线路层21和第二线路层23。通过在第一封装层22内增加第三导热部件29,可以进一步将第一封装层22内聚集的热量通过第三导热部件29快速导出至第一线路层21和第二线路层23,并进一步导出封装模组100,提升第一封装层22内部的散热效率。本实施例中,对应第三导热部件29上方的第一封装层22设置有第二通孔222,第二通孔222内设置有导热体28,其中导热体28与第三导热部件29接触。本实施例中,所述第三导热部件29可以是金属块,可以在安装第一电子元器件24时,将第三导热部件29贴装在第一线路层21的表面,具体可以通过导热胶或焊接等方式将第三导热部件29固定在第一线路层21上。
可以理解的,如图6所示,在其他实施方式中,所述第二线路层23上还可以设置第二电子元器件27,所述第二电子元器件27可包括一颗或多颗有源器件,例如有源芯片,包括但不限于驱动芯片、电源芯片、数字芯片、射频芯片等。可以理解的,所述第二电子元器件27还可包括一颗或多颗无源器件,无源器件包括但不限于电阻、电容、电感、滤波器、耦合器等。本实施例中,所述第二电子元器件27可以是门级驱动芯片,通过第二线路层23与第一电子元器件24电性连接,以实现对第一电子元器件24的驱动的目的。
如图2与图3所示,所述第一线路层21与第一散热装置10之间设有第一导热部件1,可以提高电路基板2与第一散热装置10之间的导热效率。所述第一导热部件1包括第一绝缘导热层11、以及位于所述第一绝缘导热层11的第一表面111的第二金属层12,所述第一线路层21位于所述第一绝缘导热层11的第二表面112上,所述第二表面112与所述第一表面111相对设置,所述第一封装层22位于所述第二表面112上。
所述第一绝缘导热层11的材质可以是高导热绝缘树脂、或绝缘陶瓷,但不限于此。所述第二金属层12可以是金属层。本实施例中,所述第一导热部件1可以是陶瓷覆铜板(direct bonding copper,DBC)或活性金属钎焊覆铜板(active metal bonding,AMB)等,该类第一导热部件1不仅具有更高的热导率、铜层与陶瓷基层(例如氮化硅陶瓷)之间的结合强度高等特点,而且其热膨胀系数低(尤其AMB陶瓷覆铜板的热膨胀系数几乎与硅接近),可应用于高电压操作且没有局部放电现象。可以理解的,可以通过在原有的陶瓷覆铜板的金属层表面采用电镀的形式加厚金属层,从而形成所述第二金属层12,以实现较为理想的导热效果。
所述电路基板2直接成型于第一绝缘导热层11的第一表面111,第一线路层21与第一导热部件1为一体结构。本实施例中,第一绝缘导热层11的第一表面111和第二表面112分别覆有金属层,即通过双面覆铜板制备包含第一线路层21和第一导热部件1的一体结构。其中,第一绝缘导热层11的第一表面111的金属层作为第二金属层12,并在第一绝缘导热层11的第二表面112设置金属层,并图形化该金属层来制备第一线路层21,第一线路层21与第一导热部件1的接触紧密且结合力较强,导热效果较好,第一导热部件1能快速将第一线路层21的热量导出至第一散热装置10,有利于提升第一电子元器件24的背面散热效率。
如图2与图3所示,所述散热区A与所述第二散热装置20之间设有第二导热部件3,其中第二导热部件3可以提高散热区A与第二散热装置20之间的导热效率。所述第二导热部件3包括第二绝缘导热层31和位于第二绝缘导热层31相对两表面的第三金属层32,其中,所述第二绝缘导热层31的材质可以是高导热绝缘树脂或绝缘陶瓷,或其他能够同时起到绝缘和导热作用的材料。所述第三金属层32为铜层。本实施例中,所述第二导热部件3可以是DBC板,或AMB板等,DBC板,或AMB板具有较高的热导率,导热效率较高,而且热膨胀系数低(尤其AMB板的热膨胀系数几乎与硅接近),可应用于高电压操作且没有局部放电现象。所述第二导热部件3可以通过连接层4连接在散热区A上,具体地,该连接层4可以是通过导热树脂固化而成,也可以通过软钎焊或银烧结而形成。可以理解的,所述第二导热部件3的数量可以是一个也可以是多个,可以根据散热区A的第一金属层233和导线231的分布来设置第二导热部件3的数量。还可以理解的,如图5所示,在其他实施例中,可以根据第二线路层23上是否需要安装第二电子元器件27来设置第二导热部件3的数量和安装位置。将两面具有第三金属层32的第二导热部件3通过导热连接层4与电路基板2连接,实现绝缘导热的目的同时可以根据电路基板2内部热源的分布状况布局多个第二导热部件3,还可以在第二线路层23上引入其他电子元器件(例如第二电子元器件27),提高了封装模组100结构设计的灵活性。
如图2所示,所述封装模组100还包括第二封装层30,所述第二封装层30封装所述第一导热部件1、电路基板2和第二导热部件3,且所述第二导热部件3背离所述第二线路层23的表面、以及第一导热部件1背离所述第一线路层21的表面于所述第二封装层30露出,同时所述引线端子25伸出所述第二封装层30。通过增加第二封装层30,可以提高电路基板2、第一导热部件1和第二导热部件3之间的连接稳定性,进而提高封装模组100的可靠性。
所述第二封装层30材质为绝缘导热封装材料,通常包括绝缘树脂和绝缘导热填料。该绝缘树脂可以选自ABF树脂、半固化片(Prepreg,PP)、环氧树脂(epoxy resin)、BT树脂、聚苯醚(Polyphenylene Oxide,PPO)、聚酰亚胺(polyimide,PI)、聚对苯二甲酸乙二醇酯(Polyethylene Terephthalate,PET)以及聚萘二甲酸乙二醇酯(PolyethyleneNaphthalate,PEN)等树脂中的一种。具体地,本实施例中,所述第一封装层22采用的绝缘树脂可以为环氧树脂,该绝缘导热填料可以选自纳米氧化硅粉、纳米氮化硅粉、纳米碳化硅粉、纳米氮化硼粉、纳米氧化铝粉等颗粒。例如,该绝缘导热封装材料可以是由环氧树脂和导热绝缘填料经过均匀分散后得到。该环氧树脂为经纳米二氧化硅处理的改性环氧树脂。该导热绝缘材料为经硅烷偶联剂处理的改性碳化硅粉末。采用改性纳米环氧树脂填充导热绝缘材料得到的第二封装层30具有导热系数高、介电性能好、热膨胀系数低、强度高、硬度大、无毒无害等特性,适用于精密电子零部件的封装。可以理解的,具有导热系数高、介电性能好、热膨胀系数低、强度高、硬度大、无毒无害等特性的其他材料,也可以适用于本申请提供的封装模组100。
如图2所示,第一散热装置10和第二散热装置20可以是风冷散热器,或水冷散热器,但不限于此。第一散热装置10和第二散热装置20可以通过导热胶层(例如导热硅胶)或焊接层等分别与第一导热部件1和第二导热部件3连接。本实施例中,由于第二封装层30的存在,第二导热部件3背离第二线路层23的表面与第二封装层30的表面平齐,为导热胶层或焊接层提供一个平整的作用面,有利于提高第二散热装置20的连接稳定性,同时有利于提高散热效率。
本申请实施例提供的所述封装模组100中,通过在第一电子元器件24设有引脚的工作面(即正面)利用重布线技术形成第二线路层23,方便将第一电子元器件24的管脚引出至第二线路层23的边缘区B,便于焊接引线端子25,同时留出散热区A的空间以利于安装第二导热部件3,进而实现在第一电子元器件24的正面设置第二散热装置20的目的;通过将第一线路层21直接形成于带有第二金属层12的第一导热部件1上,将第一电子元器件24未设置引脚的非工作面(即背面)安装在第一线路层21上,并通过第一线路层21实现在第一电子元器件24的背面设置第一导热部件1,以实现与第一散热装置10相连接的目的。本申请的封装模组100在不影响第一电子元器件24管脚引出的前提下,实现了第一电子元器件24的双面散热,提高了封装模组100的散热效率,进而提高了封装模组100的工作效率和使用寿命,有利于使封装模组100朝着高密度化以及轻薄短小化的方向发展。本申请提供的封装模组100不仅适用于硅基大功率模块,同时也适用于第三代半导体芯片,能有效提高功率模块的散热效率,进而提升功率模块的工作效率和性能可靠性。
请参阅图7,本申请另一实施例的封装模组200,其与前述实施例中的封装模组100的结构区别在于:本实施例中的封装模组200中的第二导热部件3a包括与所述第二线路层23接触的第二绝缘导热层31a、以及设于所述第二绝缘导热层31a背离所述第二线路层23的表面的第三金属层32a,且第二导热部件3a的数量为一个,并布满第二线路层23的散热区A。
本实施例中,所述第二导热部件3a直接压合在第二线路层23的表面,无需通过导热胶或焊接等方式实现与第二线路层23的连接。所述第二导热部件3a可以是DBC板或AMB板等,可以通过电镀的方式加厚第三金属层32a,以达到最佳的散热效果。
与前述实施例相比,本实施例的封装模组200中的第二导热部件3a能够充分覆盖散热区A,没有空隙存在,提高了第二导热部件3a与第二线路层23的接触面积,有效提高散热效率,而且第二导热部件3a直接压合在第二线路层23的表面,无需中间连接层,简化了工艺,提升了第二导热部件3a与第二线路层23的结合强度,进而提升了封装模组200的稳定性,有利于减小封装模组200的厚度。
如图8A所示,本申请一实施例还提供上述封装模组100的制备方法,其包括如下步骤(理解如下步骤可以结合附图9A至图9G)。
S1,提供电路基板2,所述电路基板2包括依次叠设的第一线路层21、第一封装层22以及第二线路层23,所述第一线路层21上电性连接有第一电子元器件24,所述第二线路层23包括散热区A以及连接所述散热区A的边缘区B,所述第一电子元器件24还电性连接所述散热区A,所述边缘区B上电性连接有引线端子25,所述第一封装层22封装所述第一电子元器件24和所述第一线路层21。
S2,于所述第一线路层21背离所述第一电子元器件24的表面设置第一散热装置10。
S3,于所述散热区A背离所述第一电子元器件24的表面上设置第二散热装置20,从而获得所述封装模组100。
步骤S1请参阅图8B,结合参阅图9A至图9G,所述第一线路层21和所述第一散热装置10之间设有第一导热部件1,所述电路基板2的制备方法包括步骤:
S11:如图9A与图9B所示,于所述第一导热部件1的表面形成所述第一线路层21。
如图9A所示,提供一双面基板50,所述双面基板50包括第一导热部件1和第一铜层13,其中第一铜层13设于第一绝缘导热层11的第二表面112上。
如图9B所示,图形化所述第一铜层13以形成第一线路层21。
通过覆膜、曝光显影以及蚀刻的方式图形化所述第一铜层13,以形成第一线路层21。
S12,如图9C所示,在所述第一线路层21的表面电性连接第一电子元器件24。
通过倒装焊的方式将第一电子元器件24焊接在第一线路层21的相应位置。
在第一线路层21上安装第一电子元器件24的同时,还可以在第一线路层21上设置第三导热部件29,本实施例中,所述第三导热部件29可以是金属块,可以通过焊接的方式贴装在第一线路层21上。
S13,如图9D所示,于所述第一导热部件1的表面形成所述第一封装层22,以使所述第一封装层22封装所述第一电子元器件24和所述第一线路层21。
S14,如图9E所示,于所述第一封装层22背离所述第一导热部件1的表面上形成所述第二线路层23,并使所述第二线路层23与所述第一电子元器件24电性连接。
在第一电子元器件24上方的第一封装层22上形成第一通孔221,并在第一通孔221内形成导体26,通过所述导体26将第一电子元器件24上的管脚引出,实现第一电子元器件24和第二线路层23之间的电性连接。散热区A大致位于第二线路层23的中部,边缘区B位于散热区A的侧边,导体26对应散热区A设置,第二线路层23包括导线231、连接垫232和第一金属层233。其中,连接垫232分布在边缘区B,导线231的一端与散热区A内的导体26电性连接,另一端由散热区A延伸至边缘区B,并在边缘区B与连接垫232电性连接。第一金属层233位于散热区A内,并与导线231不导通。可以理解的是,可以在第一封装层22对应第三导热部件29的位置设置第二通孔222,并在第二通孔222内设置导热体28,使导热体28与第三导热部件29接触,以实现第一封装层22内部热量导出的目的。
所述第二线路层23为采用重布线技术形成的重布线层,首先在第一封装层22上形成第一通孔221和第二通孔222,再通过电镀的方式分别在第一通孔221和第二通孔222内形成导体26和导热体28,再在第一封装层22背离第一导热部件1的表面电镀形成铜层,最后通过覆膜、曝光显影及蚀刻的工艺形成第二线路层23。通过RDL技术可以将分布密度较高的所述导体26的间距放大,并将对应散热区A的导体26引出到边缘区B,以便于后续在边缘区B焊接引线端子25,以及在散热区A设置第二导热部件3。通过RDL技术形成的所述第二线路层23的厚度较薄,相较于采用传统的线路成型方法成型所述第二线路层,有利于降低电路基板2的总厚度。
本实施例中,第一通孔221和第二通孔222可以通过激光打孔或机械打孔的方式形成,导体26可以通过电镀铜的方式或填充导电膏并固化的方式形成,导热体28可以通过电镀铜的方式、填充导电膏并固化的方式、或填塞其他导热材料并固化的方式形成。
S15,如图9F所示,于所述第二线路层23的所述边缘区B上设置所述引线端子25,以使所述引线端子25与所述第二线路层23电性连接,从而在所述第一导热部件1的表面形成所述电路基板2。
所述引线端子25可以通过贴异向导电胶,或焊接的方式连接在连接垫232上。
在所述第一导热部件1的表面形成所述电路基板2之后,所述封装模组100的制备方法还包括步骤:
在所述第二线路层23的所述散热区A上设置第二导热部件3。
所述第二导热部件3可以通过连接层4与第二线路层23实现连接,其中连接层4可以是导热胶层(例如导热硅胶)或焊接层。本实施例中,所述第二导热部件3通过导热硅胶贴合在第二线路层23的表面,有利于简化工艺,减少焊接次数,提高成型效率,降低成本,同时有利于提高封装模组100的稳定性。
通过直接在第一导热部件1的表面成型电路基板2,并安装第二导热部件3,可以一步到位成型出包含电路基板2、第一导热部件1和第二导热部件3的整体,成型方法简单,易于实现,且便于量产,而且整个工艺过程中焊接次数少,成型效率高,封装模组100的可靠性较高。
如图9G所示,在设置所述第一散热装置10和所述第二散热装置20之前,所述封装模组100的制备方法还包括步骤:
设置用于封装所述第一导热部件1、所述电路基板2和所述第二导热部件3的第二封装层30,所述第一导热部件1背离所述电路基板2的表面、以及所述第二导热部件3背离所述电路基板2的表面于所述第二封装层30露出,且所述引线端子25伸出所述第二封装层30。
通过增加第二封装层30,可以提高封装模组100的稳定性。
步骤S2和步骤S3请结合参阅图2,第一散热装置10和第二散热装置20可以通过导热层或焊接层分别与第一导热部件1和第二导热部件3实现连接。
本申请提供的封装模组100的制备方法,通过直接在第一导热部件1的表面形成电路基板2,且电路基板2包括第一线路层21和第二线路层23,其中,第一线路层21便于在第一电子元器件24的背面贴装第一散热装置10;第二线路层23通过重布线技术成型而成,便于在第一电子元器件24的正面将第一电子元器件24的高密度管脚引出至第二线路层23的边缘区B,预留出第二线路层23的散热区A以贴装第二导热部件3,实现在第一电子元器件24的正面贴装第二散热装置20的目的,进而使封装模组100在不影响贴装引线端子25的情况下,实现了双面散热,有效提高了散热效果,而且通过重布线技术形成的第二线路层23的厚度较薄,相较于采用传统的线路成型方法成型第二线路层,有利于降低电路基板2的总厚度,进而有利于封装模组100的轻薄短小化。本申请的封装模组100的制备方法工艺简单,较易实现,成本低,便于量产,而且整个工艺过程中焊接次数少,成型效率高,提高了封装模组100的可靠性。
请参阅图8C,本申请另一实施例还提供了一种封装模组200的制备方法,本实施例的所述封装模组200的制备方法与前述实施例中封装模组100的制备方法的区别在于:所述第一线路层21和所述第一散热装置10之间设有第一导热部件1,所述散热区A与所述第二散热装置20之间设有第二导热部件3a,且电路基板2的制备方法以及电路基板2与第一导热部件1和第二导热部件3a的连接方式不同,本实施例中封装模组200的制备方法包括以下步骤:
S1a,结合参阅图10,依次层叠所述第一导热部件1、电路基板2和所述第二导热部件3a并压合。
可以理解的,在压合第一导热部件1和第二导热部件3a后,还可以根据实际需要,对第一导热部件1上的第二金属层12以及第二导热部件3a上的第三金属层32a进行电镀加厚。
S2a,结合参阅图7,于所述第一导热部件1背离所述电路基板2的表面设置第一散热装置10。
S3a,结合参阅图7,于所述第二导热部件3a背离所述电路基板2的表面设置第二散热装置20,从而获得所述封装模组200。
第一散热装置10和第二散热装置20的安装请参见前述实施例的方法。
步骤S1a,请参阅图8D,结合参阅图11A至图11D,所述电路基板2的具体形成方式包括步骤:
S11a,如图11A所示,于载板40的剥离层42的表面形成第二铜层43。
所述载板40包括基材层41以及位于所述基材层41至少一表面的所述剥离层42,于所述剥离层42背离所述基材层41的表面形成所述第二铜层43。
所述基材层41为形成所述电路基板2的承载板,所述基材层41的材质并不限制。所述剥离层42起暂时粘结所述基材层41与所述第二铜层43的作用,所述剥离层42为绝缘材料,所述剥离层42可以选择在后续处理过程中容易分离或去除的胶体。
步骤S12a:如图11B所示,图形化所述第二铜层43以形成第一线路层21。
具体地,通过在所述第二铜层43的表面覆膜,并依次经过曝光显影以及蚀刻的方式以形成所述第一线路层21。
步骤S13a:如图11C所示,于所述第一线路层21的表面电性连接第一电子元器件24。
其中第一电子元器件24的贴装方法请参见前述方法。
步骤S14a:如图11C所示,于所述剥离层42的表面形成第一封装层22,以使所述第一封装层22封装所述第一电子元器件24和所述第一线路层21。
步骤S15a:如图11C所示,于所述第一封装层22背离所述剥离层42的表面上形成第二线路层23,并使所述第二线路层23与所述第一线路层21电性连接。
其中第二线路层23的成型方法请参见前述方法。
步骤S16a:如图11D所示,于所述第二线路层232上电性连接引线端子25。
步骤S17a:如图11D所示,去除所述载板40,得到所述电路基板2。
可以理解的,还可以在第一线路层21上设置第三导热部件29,在第二线路层23上设置第二电子元器件27,具体方法请参见前述实施例。
在设置所述第一散热装置10和所述第二散热装置20之前,所述封装模组200的制备方法还包括步骤:
设置用于封装所述第一导热部件1、所述电路基板2和所述第二导热部件3a的第二封装层30,所述第一导热部件1背离所述电路基板2的表面、以及所述第二导热部件3a背离所述电路基板2的表面于所述第二封装层30露出,且所述引线端子25伸出所述第二封装层30。
首先制备出具有第一线路层21和第二线路层23的电路基板2,再通过压合的方式在第一线路层21和第二线路层23的表面压合第一导热部件1和第二导热部件3a,成型方法简单,进一步减少了焊接次数,提高了封装模组200的成型效率以及可靠性;另外,电路基板2单独成型,进一步简化了成型工艺,降低了封装模组100的成型难度,而且电路基板2的通用性较高,与第二导热部件3a和第一导热部件1的压合效率提升,进而提升了封装模组100的成型效率,同时提高了产品的良率。
如图12所示,本申请还提供了一种电子设备300,该电子设备300包含壳体301和位于所述壳体301内的如上所述的大功率封装模组100(或200),该电子设备300可以是车载电源,光伏逆变器,站点能源,及工业电机驱动等,本实施例中,该电子设备300是电动车充电桩。
需要说明的是,以上仅为本申请的具体实施方式,但本申请的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本申请揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本申请的保护范围之内;在不冲突的情况下,本申请的实施方式及实施方式中的特征可以相互组合。因此,本申请的保护范围应以权利要求的保护范围为准。
Claims (21)
1.一种封装模组,其特征在于,包括:
电路基板,包括依次叠设的第一线路层、第一封装层以及第二线路层,所述第一线路层上电性连接有第一电子元器件,所述第二线路层包括散热区以及连接所述散热区的边缘区,所述第一电子元器件还电性连接所述散热区,所述边缘区上电性连接有引线端子,所述第一封装层封装所述第一电子元器件和所述第一线路层;
第一散热装置,位于所述第一线路层背离所述第一电子元器件的表面上;以及
第二散热装置,位于所述散热区背离所述第一电子元器件的表面上。
2.根据权利要求1所述的封装模组,其特征在于,所述第一线路层和所述第一散热装置之间设有第一导热部件。
3.根据权利要求2所述的封装模组,其特征在于,所述散热区和所述第二散热装置之间设有第二导热部件。
4.根据权利要求3所述的封装模组,其特征在于,所述封装模组还包括第二封装层,所述第二封装层封装所述第一导热部件、所述电路基板和所述第二导热部件,所述第一导热部件背离所述电路基板的表面、以及所述第二导热部件背离所述电路基板的表面于所述第二封装层露出,所述引线端子伸出所述第二封装层。
5.根据权利要求4所述的封装模组,其特征在于,所述引线端子由所述第二封装层的侧壁伸出。
6.根据权利要求1所述的封装模组,其特征在于,所述第二线路层包括导线以及第一金属层,所述导线的两端分别与所述第一电子元器件和所述引线端子电性连接,所述第一金属层位于所述散热区并与所述第二散热装置连接。
7.根据权利要求1所述的封装模组,其特征在于,所述第一线路层上还设有封装于所述第一封装层的第三导热部件,且所述第三导热部件分别与所述第一线路层和所述第二线路层连接。
8.根据权利要求1所述的封装模组,其特征在于,所述第二线路层上还电性连接有第二电子元器件。
9.根据权利要求2所述的封装模组,其特征在于,所述第一导热部件包括叠设的第一绝缘导热层和第二金属层,所述第一绝缘导热层位于所述第一线路层和所述第二金属层之间。
10.根据权利要求3所述的封装模组,其特征在于,所述第二导热部件包括叠设的第二绝缘导热层和第三金属层,所述第二绝缘导热层位于所述第二线路层和所述第三金属层之间。
11.根据权利要求3所述的封装模组,其特征在于,所述第二导热部件包括第二绝缘导热层和位于所述第二绝缘导热层相对两表面的两层第三金属层,一层所述第三金属层与所述第二线路层之间通过连接层进行连接,所述连接层的材质为导热材料。
12.一种封装模组的制备方法,其特征在于,包括步骤:
提供电路基板,所述电路基板包括依次叠的第一线路层、第一封装层以及第二线路层,述第一线路层上电性连接有第一电子元器件,所述第二线路层包括散热区以及连接所述散热区的边缘区,所述第一电子元器件还电性连接所述散热区,所述边缘区上电性连接有引线端子,所述第一封装层封装所述第一电子元器件和所述第一线路层;
于所述第一线路层背离所述第一电子元器件的表面设置第一散热装置;
于所述散热区背离所述第一电子元器件的表面上设置第二散热装置,从而获得所述封装模组。
13.根据权利要求12所述的封装模组的制备方法,其特征在于,所述第一线路层和所述第一散热装置之间设有第一导热部件,所述电路基板的制备方法包括步骤:
于所述第一导热部件的表面形成所述第一线路层;
于所述第一线路层的表面电性连接所述第一电子元器件;
于所述第一导热部件的表面形成所述第一封装层,以使所述第一封装层封装所述第一电子元器件和所述第一线路层;
于所述第一封装层背离所述第一导热部件的表面上形成所述第二线路层,并使所述第二线路层与所述第一电子元器件电性连接;以及
于所述第二线路层的所述边缘区上设置所述引线端子,以使所述引线端子与所述第二线路层电性连接,从而在所述第一导热部件的表面形成所述电路基板。
14.根据权利要求13所述的封装模组的制备方法,其特征在于,在所述第一导热部件的表面形成所述电路基板之后,所述封装模组的制备方法还包括步骤:
在所述第二线路层的所述散热区上设置第二导热部件。
15.根据权利要求12所述的封装模组的制备方法,其特征在于,所述第一线路层和所述第一散热装置之间设有第一导热部件,所述散热区与所述第二散热装置之间设有第二导热部件,得到所述电路基板之后,所述封装模组的制备方法还包括步骤:
依次层叠所述第一导热部件、所述电路基板和所述第二导热部件并压合。
16.根据权利要求15所述的封装模组的制备方法,其特征在于,所述电路基板的制备方法包括步骤:
于载板的剥离层的表面形成第二铜层;
图形化所述第二铜层以形成所述第一线路层;
于所述第一线路层的表面电性连接所述第一电子元器件;
于所述剥离层的表面形成所述第一封装层,以使所述第一封装层封装所述第一电子元器件和所述第一线路层;
于所述第一封装层背离所述剥离层的表面上形成所述第二线路层,并使所述第二线路层与所述第一线路层电性连接;
于所述第二线路层上电性连接所述引线端子;以及
去除所述载板,得到所述电路基板。
17.根据权利要求13或16所述的封装模组的制备方法,其特征在于,形成所述第一封装层之前,所述电路基板的制备方法还包括步骤:
于所述第一线路层上设置第三导热部件,且所述第三导热部件与所述第一线路层连接。
18.根据权利要求13或16所述的封装模组的制备方法,其特征在于,形成所述第二线路层之后,所述封装模组的制备方法还包括步骤:
于所述第二线路层上电性连接第二电子元器件。
19.根据权利要求13或16所述的封装模组的制备方法,其特征在于,所述第二线路层采用重布线技术形成。
20.根据权利要求14或16所述的封装模组的制备方法,其特征在于,在设置所述第一散热装置和所述第二散热装置之前,所述封装模组的制备方法还包括步骤:
设置用于封装所述第一导热部件、所述电路基板和所述第二导热部件的第二封装层,所述第一导热部件背离所述电路基板的表面、以及所述第二导热部件背离所述电路基板的表面于所述第二封装层露出,且所述引线端子伸出所述第二封装层。
21.一种电子设备,其特征在于,包括壳体和位于所述壳体内的如权利要求1至11中任意一项所述的封装模组。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210102826.3A CN114449739A (zh) | 2022-01-27 | 2022-01-27 | 封装模组及其制备方法、电子设备 |
PCT/CN2022/117099 WO2023142487A1 (zh) | 2022-01-27 | 2022-09-05 | 封装模组及其制备方法、电子设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210102826.3A CN114449739A (zh) | 2022-01-27 | 2022-01-27 | 封装模组及其制备方法、电子设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114449739A true CN114449739A (zh) | 2022-05-06 |
Family
ID=81369002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210102826.3A Pending CN114449739A (zh) | 2022-01-27 | 2022-01-27 | 封装模组及其制备方法、电子设备 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN114449739A (zh) |
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PB01 | Publication | ||
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