CN113809175A - 半导体结构及半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构及半导体结构的形成方法，结构包括：衬底；位于衬底上的底层纳米线；位于底层纳米线上的第一纳米结构和第二纳米结构，所述第一纳米结构和第二纳米结构之间具有第一开口，所述第一开口的底部平面高于所述衬底表面；位于第一开口内的隔离结构；位于衬底上的栅极结构，所述栅极结构横跨所述隔离结构、第一纳米结构和第二纳米结构。所述半导体结构的性能得到提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
鳍式场效应晶体管晶体管架构是当今半导体行业的主力军。但是，随着器件的持续微缩，在沟道长度小到一定值时，鳍式场效应晶体管结构又无法提供足够的静电控制以及足够的驱动电流，因此，引入了纳米片(Nanosheet)结构，即环绕栅极技术(Gate-All-Around，简称GAA)，与鳍式场效应晶体管相比，纳米片的这种环绕栅极特性提供了出色的沟道控制能力。同时，沟道在三维中的极佳分布使得单位面积的有效驱动电流得以优化。
随着走向更小的轨道高度的旅程的继续，单元高度的进一步减小将要求标准单元内NMOS和PMOS器件之间的间距更小。但是，对于鳍式场效应晶体管和纳米片而言，工艺限制了这些NMOS和PMOS器件之间的间距。为了扩大这些器件的可微缩性，提出了一种创新的架构，称为叉型纳米片(Forksheet)器件。叉型纳米片可以被认为是纳米片的自然延伸。与纳米片相比，叉型纳米片的沟道由叉形栅极结构控制，这是通过在栅极图案化之前在NMOS和PMOS器件之间引入“介电墙”来实现的。该墙将NMOS栅沟槽与PMOS栅沟槽物理隔离，从而大幅减少了NMOS和PMOS的间距，使得叉型纳米片具有更佳的面积和性能的可微缩性。
然而，叉型纳米片的性能还有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以改善叉型纳米片的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的底层纳米线；位于底层纳米线上的第一纳米结构和第二纳米结构，所述第一纳米结构和第二纳米结构之间具有第一开口，所述第一开口的底部平面高于所述衬底表面；位于第一开口内的隔离结构；位于衬底上的栅极结构，所述栅极结构横跨所述隔离结构、第一纳米结构和第二纳米结构。
可选的，所述第一纳米结构包括：若干沿垂直于衬底表面方向上相互分立的第一纳米线，相邻第一纳米线之间具有第一凹槽；所述第二纳米结构包括：若干沿垂直于衬底表面方向上相互分立的第二纳米线，相邻第二纳米线之间具有第二凹槽；所述栅极结构还位于所述第一凹槽内和第二凹槽内。
可选的，还包括：位于底层纳米线和栅极结构之间的介电层，所述介电层还位于所述底层纳米线侧壁。
可选的，所述隔离结构的底部平面低于所述栅极结构底部平面。
可选的，所述隔离结构的底部平面低于所述底层纳米线顶部平面。
可选的，所述隔离结构的底部平面低于所述底层纳米线顶部平面的高度范围为0纳米～50纳米。
可选的，所述隔离结构的底部平面高于所述介电层底部平面。
可选的，所述隔离结构的材料与所述介电层材料的刻蚀选择比不同。
可选的，所述底层纳米线的厚度范围为0纳米～150纳米。
相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成初始底层纳米线以及位于初始底层纳米线上的初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构和初始第二纳米结构之间具有第一开口，所述第一开口的底部平面高于所述衬底表面；在所述第一开口内形成隔离结构；形成隔离结构之后，以所述初始第一纳米结构、初始第二纳米结构和隔离结构为掩膜刻蚀所述初始底层纳米线，直至暴露出衬底表面，形成底层纳米线。
可选的，刻蚀所述初始底层纳米线的工艺包括干法刻蚀工艺。
可选的，所述初始第一纳米结构包括：若干第一牺牲层和位于相邻第一牺牲层之间的第一纳米线；位于初始底层纳米线和第一牺牲层之间的第一底层牺牲层；所述初始第二纳米结构包括：若干第二牺牲层和位于相邻第二牺牲层之间的第二纳米线；位于初始底层纳米线和第二牺牲层之间的第二底层牺牲层。
可选的，所述初始底层纳米线、初始第一纳米结构和初始第二纳米结构的形成方法包括：在衬底上形成底层纳米线材料层；在底层纳米线材料层上形成堆叠材料结构，所述堆叠材料结构包括底层牺牲材料层，位于底层牺牲材料层上的若干牺牲材料层，以及位于相邻牺牲材料层之间的纳米线材料层；在堆叠材料结构上形成掩膜结构，所述掩膜结构暴露出部分所述堆叠材料结构表面；以所述掩膜结构为掩膜，去除部分所述堆叠材料结构和部分底层纳米线材料层，在堆叠材料结构内和底层纳米线材料层内形成第一开口，并形成所述初始第一纳米结构和初始第二纳米结构。
可选的，所述隔离结构的底部平面低于所述与第一底层牺牲层相邻的第一牺牲层底部平面；所述隔离结构的底部平面低于所述与第二底层牺牲层相邻的第二牺牲层底部平面。
可选的，所述隔离结构的底部平面低于所述初始底层纳米线顶部平面。
可选的，所述隔离结构的底部平面低于所述底层纳米线顶部平面的高度范围为0纳米～50纳米。
可选的，所述隔离结构的底部平面高于所述第一底层牺牲层底部平面；所述隔离结构的底部平面高于所述第二底层牺牲层底部平面。
可选的，形成所述掩膜结构的工艺包括自对准多重图形技术。
可选的，去除部分所述堆叠材料结构和部分底层纳米线材料层的工艺包括干法刻蚀工艺。
可选的，在形成底层纳米线之后，还包括：去除所述第一底层牺牲层和第二底层牺牲层，在底层纳米线和第一牺牲层之间形成第二开口，在底层纳米线和第二牺牲层之间形成第三开口，所述第二开口和第三开口暴露出部分所述隔离结构侧壁表面；在第二开口和第三开口内形成介电层，所述介电层还位于所述底层纳米线侧壁。
可选的，形成介电层之后，还包括：在介电层上形成伪栅极结构，所述伪栅极结构横跨所述隔离结构、初始第一纳米结构和初始第二纳米结构；形成伪栅极结构之后，在衬底上形成介质层，所述介质层位于所述伪栅极结构侧壁；去除所述伪栅极结构，在介质层内形成初始栅极开口；去除所述初始栅极开口暴露出的第一牺牲层和第二牺牲层，在介质层内形成栅极开口，并形成第一纳米结构和第二纳米结构；在栅极开口内形成栅极结构。
可选的，在第一开口内形成隔离结构的方法包括：在所述第一开口内、初始第一纳米结构和初始第二纳米结构表面形成隔离材料层；去除初始第一纳米结构和初始第二纳米结构表面的隔离材料层，在第一开口内形成隔离结构。
可选的，形成所述隔离材料层的工艺包括原子层沉积工艺。
可选的，去除初始第一纳米结构和初始第二纳米结构表面的隔离材料层的工艺包括湿法刻蚀工艺。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的半导体结构，所述隔离结构的底部平面高于所述衬底表面，从而所述隔离结构的高度减小，则位于第一纳米结构和第二纳米结构之间的隔离结构的体积减小，后续在继续形成栅极结构和位于栅极结构侧壁的介质层时，使得位于第一纳米结构两侧和第二纳米结构两侧的隔离结构与介质层之间因热膨胀系数不同引起的应力失调的情况得到改善，从而改善了所述第一纳米结构和第二纳米结构发生弯曲变形的情况，进而提升了半导体结构的性能。
本发明技术方案中的半导体结构的形成方法，通过在衬底上形成初始底层纳米线以及位于初始底层纳米线上的初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构和初始第二纳米结构之间具有第一开口，所述第一开口的底部平面高于所述衬底表面，然后在第一开口内形成隔离结构，所述隔离结构的底部平面高于所述衬底表面。所述方法形成的半导体结构，所述隔离结构的底部平面高于所述衬底表面，从而所述隔离结构的高度减小，则位于第一纳米结构和第二纳米结构之间的隔离结构的体积减小，后续在继续形成栅极结构和位于栅极结构侧壁的介质层时，使得位于第一纳米结构两侧和第二纳米结构两侧的隔离结构与介质层之间因热膨胀系数不同引起的应力失调的情况得到改善，从而改善了所述第一纳米结构和第二纳米结构发生弯曲变形的情况，进而提升了半导体结构的性能。
进一步，在堆叠材料结构上形成掩膜结构的工艺包括自对准多重图形技术，从而所述初始第一纳米结构、初始第二纳米结构和第一开口能够通过一道掩膜工艺形成，从而节省了生产成本，提高了生产效率。
附图说明
图1和图2是一实施例中半导体结构形成过程的剖面结构示意图；
图3至图8是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的叉型纳米片的性能还有待改善。现结合具体的实施例进行分析说明。
图1和图2是一实施例中半导体结构形成过程的剖面结构示意图。
请参考图1，包括：衬底100；位于衬底100上的隔离结构109；位于隔离结构109两侧的初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构包括第一底层纳米线101，位于第一底层纳米线101上的第一底层牺牲层105，位于第一底层牺牲层105上的若干第一牺牲层107和位于相邻第一牺牲层107之间的第一纳米线103，所述初始第二纳米结构包括第二底层纳米线102，位于第二底层纳米线102上的第二底层牺牲层106，位于第二底层牺牲层106上的若干第二牺牲层108和位于相邻第二牺牲层108之间的第二纳米线104。
请参考图2，去除所述第一底层牺牲层105和第二底层牺牲层106，在第一底层牺牲层105与第一底层纳米线101之间以及第二底层牺牲层106与第二底层纳米线102之间形成第一介电层110，在第一底层纳米线101侧壁和第二底层纳米线102侧壁形成第二介电层111，所述第一介电层110和第二介电层111同时形成。
所述半导体结构的形成过程中，所述第一介电层110用于使后续形成的栅极结构与衬底100电隔离。形成所述第一介电层110的过程中，先形成隔离结构109，再去除第一底层牺牲层105和第二底层牺牲层106形成第一介电层110，后续再在第一介电层110上形成横跨所述初始第一纳米结构、初始第二纳米结构和隔离结构109的栅极结构(未图示)，再在栅极结构侧壁形成介质层(未图示)，所述栅极结构只覆盖了部分所述隔离结构109表面，所述介质层还位于初始第一纳米结构部分侧壁表面和初始第二纳米结构部分侧壁表面。
然而，所述隔离结构109的材料与介质层的材料不同，从而所述隔离结构109的材料与介质层的材料的热膨胀系数不同，在经过退火处理后，位于初始第一纳米结构两侧的隔离结构109和介质层的体积变化不同，位于初始第二纳米结构两侧的隔离结构109和介质层的体积变化也不同，从而使得初始第一纳米结构两侧和初始第二纳米结构两侧的应力不均衡，进而使得所述初始第一纳米结构和初始第二纳米结构发生弯曲变形的情况，影响了所述半导体结构的性能。
在另一实施例中，所述隔离结构与第一介电层同时形成。形成所述第一介电层的方法包括：在衬底上形成堆叠材料结构，所述堆叠材料结构包括底层纳米线材料层、位于底层纳米线材料层上的底层牺牲材料层、位于底层牺牲材料层上的若干牺牲材料层以及位于牺牲材料层之间的纳米线材料层；在堆叠材料结构上形成第一掩膜层，采用自对准多重图案成形技术形成初始堆叠结构；然后在初始堆叠结构侧壁形成介质层；在介质层和初始堆叠结构上形成第二掩膜层，所述第二掩膜层暴露出部分所述初始堆叠结构表面；以所述第二掩膜层为掩膜刻蚀所述初始堆叠结构，在初始堆叠结构内形成第一开口，所述第一开口暴露出所述底层纳米线材料层，形成所述初始第一纳米结构和初始第二纳米结构；去除第一开口暴露出的第一底层牺牲层和第二底层牺牲层，在第一牺牲层和第一底层纳米线之间以及在第二牺牲层和第二底层纳米线之间形成第二开口；然后在第一开口内形成隔离结构，在第二开口内形成介电层。
所述半导体结构，虽然解决了初始第一纳米结构两侧和初始第二纳米结构两侧的应力不均衡的问题，然而，在所述半导体结构的形成过程中，在形成第一掩膜层之后，采用自对准多重图案成形技术形成初始堆叠结构，还在初始堆叠结构上形成第二掩膜层，以形成所述第一开口、初始第一纳米结构和初始第二纳米结构。所述方法需要采用两道掩膜图形，因此使得工艺流程较为复杂，也造成了生产成本的浪费。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过在衬底上形成初始底层纳米线以及位于初始底层纳米线上的初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构和初始第二纳米结构之间具有第一开口，所述第一开口的底部平面高于所述衬底表面，然后在第一开口内形成隔离结构，所述隔离结构的底部平面高于所述衬底表面。所述方法形成的半导体结构，所述隔离结构的底部平面高于所述衬底表面，从而所述隔离结构的高度减小，则位于第一纳米结构和第二纳米结构之间的隔离结构的体积减小，后续在继续形成栅极结构和位于栅极结构侧壁的介质层时，使得位于第一纳米结构两侧和第二纳米结构两侧的隔离结构与介质层之间因热膨胀系数不同引起的应力失调的情况得到改善，从而改善了所述第一纳米结构和第二纳米结构发生弯曲变形的情况，进而提升了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图8是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图3，提供衬底200。
在本实施例中，所述衬底200的材料为硅。
在其它实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
请参考图4，在衬底200上形成初始底层纳米线201以及位于初始底层纳米线201上的初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构和初始第二纳米结构之间具有第一开口208，所述第一开口208的底部平面高于所述衬底200表面。
所述初始第一纳米结构包括：若干第一牺牲层203和位于相邻第一牺牲层203之间的第一纳米线202；位于初始底层纳米线201和第一牺牲层203之间的第一底层牺牲层204。
所述初始第二纳米结构包括：若干第二牺牲层206和位于相邻第二牺牲层206之间的第二纳米线205；位于初始底层纳米线201和第二牺牲层206之间的第二底层牺牲层207。
所述初始底层纳米线201、初始第一纳米结构和初始第二纳米结构的形成方法包括：在衬底200上形成底层纳米线材料层(未图示)；在底层纳米线材料层上形成堆叠材料结构，所述堆叠材料结构包括底层牺牲材料层(未图示)，位于底层牺牲材料层上的若干牺牲材料层(未图示)，以及位于相邻牺牲材料层之间的纳米线材料层(未图示)；在堆叠材料结构上形成掩膜结构(未图示)，所述掩膜结构暴露出部分所述堆叠材料结构表面；以所述掩膜结构为掩膜，去除部分所述堆叠材料结构和部分底层纳米线材料层，在堆叠材料结构内和底层纳米线材料层内形成第一开口208，并形成所述初始第一纳米结构和初始第二纳米结构。
所述牺牲材料层的材料包括硅或第一硅锗；所述纳米线材料层的材料包括硅或第一硅锗；所述底层牺牲材料层的材料包括硅、第一硅锗或第二硅锗。
所述第一硅锗的材料和第二硅锗的材料为具有不同原子个数百分比含量的锗的材料。
所述牺牲材料层的材料、纳米线材料层的材料以及底层牺牲材料层的材料互不相同，从而后续在去除第一底层牺牲层204和第二底层牺牲层207时，所述去除工艺对第一纳米线202、第二纳米线205、第一牺牲层203以及第二牺牲层206的损伤较小；在去除第一牺牲层203和第二牺牲层206时，对所述第一纳米线202和第二纳米线205的损伤较小。
在本实施例中，所述牺牲材料层的材料包括第一硅锗；所述纳米线材料层的材料包括硅；所述底层牺牲材料层的材料包括第二硅锗。
在本实施例中，所述第一硅锗材料中锗的原子个数百分比含量为25％；所述第二硅锗材料中锗的原子个数百分比含量为75％，从而所述第二硅锗材料与所述第一硅锗材料具有较大的刻蚀选择比，后续在去除第一底层牺牲层204和第二底层牺牲层207时，所述去除工艺对第一纳米线202、第二纳米线205的损伤较小。
在本实施例中，所述初始底层纳米线201的材料与所述纳米线材料层的材料相同。
在本实施例中，形成所述掩膜结构的工艺包括自对准多重图形技术，从而所述初始第一纳米结构、初始第二纳米结构和第一开口208能够通过一道掩膜工艺形成，从而节省了生产成本，提高了生产效率。
在其它实施例中，形成所述掩膜结构的工艺能够为其它的形成图形的技术。
在本实施例中，去除部分所述堆叠材料结构和部分底层纳米线材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好且笔直的初始第一纳米结构、初始第二纳米结构和第一开口208，从而使得所形成的初始第一纳米结构、初始第二纳米结构和第一开口208尺寸精准度较好，有利于提升器件尺寸的均匀性。
在本实施例中，所述初始底层纳米线201的厚度范围为0纳米～150纳米。
所述厚度范围的初始底层纳米线201，后续在底层纳米线与第一牺牲层之间、底层纳米线与第二牺牲层之间以及底层纳米线侧壁形成介电层后，在介电层上形成栅极结构，所述初始底层纳米线201的厚度能够使得所述介电层具有足够的厚度使所述栅极结构与衬底200电隔离，避免所述栅极结构与衬底200距离太近产生较大寄生电容的情况，从而提升了半导体结构的性能。
所述第一开口208的底部平面低于所述与第一底层牺牲层204相邻的第一牺牲层203底部平面；所述第一开口208的底部平面低于所述与第二底层牺牲层207相邻的第二牺牲层206底部平面。从而能够保证后续在第一开口208内形成隔离结构时，所述隔离结构能够将第一纳米结构和第二纳米结构完全电隔离开来。
在本实施例中，所述第一开口208的底部平面低于所述初始底层纳米线201顶部平面。从而后续在去除所述第一底层牺牲层204和第二底层牺牲层207时，所述第一底层牺牲层204和第二底层牺牲层207能够去除干净。
在本实施例中，所述第一开口208距初始底层纳米线201顶部的高度范围为0纳米～50纳米。
所述高度范围使得后续在第一开口208内形成隔离结构后，所述隔离结构的底部平面能够高于衬底表面，同时所述隔离结构的底部平面能够略低于初始底层纳米线201表面，从而所述隔离结构能够在完全电隔离后续形成的第一纳米结构和第二纳米结构的情况下，具有较小的高度。
在其它实施例中，所述第一开口的底部平面高于所述第一底层牺牲层底部平面；所述第一开口的底部平面高于所述第二底层牺牲层底部平面。从而所述隔离结构能够在完全电隔离后续形成的第一纳米结构和第二纳米结构的情况下，具有较小的高度。
请参考图5，在所述第一开口208内形成隔离结构209，所述隔离结构209的底部平面高于所述衬底200表面。
在本实施例中，所述隔离结构209的底部平面低于所述初始底层纳米线201顶部平面。所述隔离结构209的底部平面高于衬底200表面，同时所述隔离结构209的底部平面略低于初始底层纳米线201表面，从而所述隔离结构209能够在完全电隔离后续形成的第一纳米结构和第二纳米结构的情况下，具有较小的高度，从而所述隔离结构209的高度减小，则位于第一纳米结构和第二纳米结构之间的隔离结构209的体积减小，后续在继续形成栅极结构和位于栅极结构侧壁的介质层时，使得位于第一纳米结构两侧和第二纳米结构两侧的隔离结构与介质层之间因热膨胀系数不同引起的应力失调的情况得到改善，从而改善了所述第一纳米结构和第二纳米结构发生弯曲变形的情况，进而提升了半导体结构的性能。
所述隔离结构209的底部平面低于所述底层纳米线201顶部平面的高度范围为0纳米～50纳米。
在第一开口208内形成隔离结构209的方法包括：在所述第一开口208内、初始第一纳米结构和初始第二纳米结构表面形成隔离材料层(未图示)；去除初始第一纳米结构和初始第二纳米结构表面的隔离材料层，在第一开口208内形成隔离结构209。
形成所述隔离材料层的工艺包括原子层沉积工艺或化学气相沉积工艺。
去除初始第一纳米结构和初始第二纳米结构表面的隔离材料层的工艺包括湿法刻蚀工艺或各向同性干法刻蚀工艺。
所述隔离结构209的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离结构209的材料包括氮化硅。
在其它实施例中，所述隔离结构的底部平面高于所述第一底层牺牲层底部平面；所述隔离结构的底部平面高于所述第二底层牺牲层底部平面。
请参考图6，形成隔离结构209之后，以所述初始第一纳米结构、初始第二纳米结构和隔离结构209为掩膜刻蚀所述初始底层纳米线201，直至暴露出衬底200表面，形成底层纳米线210。
在本实施例中，刻蚀所述初始底层纳米线201的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好且尺寸精准度较高的底层纳米线210。
请参考图7，在形成底层纳米线210之后，去除所述第一底层牺牲层204和第二底层牺牲层207，在底层纳米线210和第一牺牲层203之间形成第二开口(未图示)，在底层纳米线210和第二牺牲层206之间形成第三开口(未图示)，所述第二开口和第三开口暴露出部分所述隔离结构209侧壁表面。
去除所述第一底层牺牲层204和第二底层牺牲层207的工艺包括湿法刻蚀工艺、干法刻蚀工艺或反应循环刻蚀工艺(Certas)。
所述湿法刻蚀工艺、干法刻蚀工艺或反应循环刻蚀工艺对所述第一纳米线202、第二纳米线205、第一牺牲层203以及第二牺牲层206具有较大的刻蚀选择比，从而能够在去除干净所述第一底层牺牲层204和第二底层牺牲层207的同时，对所述第一纳米线202、第二纳米线205、第一牺牲层203以及第二牺牲层206的损伤较小。
在本实施例中，去除所述第一底层牺牲层204和第二底层牺牲层207的工艺包括干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括含氟气体、氧气、氩气和氦气的混合气体。
在其它实施例中，能够先去除第一底层牺牲层和第二底层牺牲层，再以所述初始第一纳米结构、初始第二纳米结构和隔离结构为掩膜刻蚀所述初始底层纳米线，形成所述底层纳米线。
请继续参考图7，在第二开口内和第三开口内形成介电层211，所述介电层211还位于所述底层纳米线210侧壁。
所述介电层211的形成方法包括：在第二开口内、第三开口内、衬底200上、初始第一纳米结构上、初始第二纳米结构上和隔离结构上形成介电材料层(未图示)，所述介电材料层填充满所述第二开口和第三开口；平坦化所述介电材料层，直至暴露出所述初始第一纳米结构顶部表面和初始第二纳米结构顶部表面，形成初始介电层(未图示)；回刻蚀所述初始介电层，直至暴露出第一牺牲层203侧壁表面和第二牺牲层206侧壁表面，形成所述介电层211。
所述介电层211的材料与所述隔离结构209材料的刻蚀选择比不同，从而在回刻蚀所述初始介电层时，所述刻蚀工艺对所述隔离结构209的损伤较小。
所述介电层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳化硅、氮碳化硅和氮碳氧化硅等介电材料中的一种或多种的组合。形成介电材料层的工艺包括化学气相沉积工艺、原子层沉积工艺或热处理工艺。
在本实施例中，所述介电层211的材料包括氧化硅；形成介电材料层的工艺包括原子层沉积工艺，所述原子层沉积工艺易于在第二开口内和第三开口内形成结构致密的介电层211。
请参考图8，形成介电层211之后，在介电层211上形成伪栅极结构(未图示)，所述伪栅极结构横跨所述隔离结构209、初始第一纳米结构和初始第二纳米结构；形成伪栅极结构之后，在衬底200上形成介质层(未图示)，所述介质层位于所述伪栅极结构侧壁；去除所述伪栅极结构，在介质层内形成初始栅极开口(未图示)；去除所述初始栅极开口暴露出的第一牺牲层203和第二牺牲层206，在介质层内形成栅极开口(未图示)，并形成第一纳米结构和第二纳米结构；在栅极开口内形成栅极结构213。
所述介质层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅等介电材料中的一种或多种的组合。在本实施例中，所述介质层的材料包括氧化硅。
所述栅极结构213包括：栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。在本实施例中，所述栅极结构213还包括功函数层(未图示)，所述功函数层位于所述栅介质层和栅极层之间。
所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括N型功函数材料或P型功函数材料，所述N型功函数材料包括钛铝，所述P型功函数材料包括氮化钛或氮化钽。
相应地，本发明实施例还提供一种半导体结构，请继续参考图8，包括：
衬底200；
位于衬底200上的底层纳米线210；
位于底层纳米线201上的第一纳米结构和第二纳米结构，所述第一纳米结构和第二纳米结构之间具有第一开口(未图示)，所述第一开口的底部平面高于所述衬底200表面；
位于第一开口内的隔离结构209；
位于衬底200上的栅极结构213，所述栅极结构213横跨所述隔离结构209、第一纳米结构和第二纳米结构。
在本实施例中，所述第一纳米结构包括：若干沿垂直于衬底200表面方向上相互分立的第一纳米线202，相邻第一纳米线202之间具有第一凹槽(未图示)；所述第二纳米结构包括：若干沿垂直于衬底200表面方向上相互分立的第二纳米线205，相邻第二纳米线205之间具有第二凹槽(未图示)；所述栅极结构213还位于所述第一凹槽内和第二凹槽内。
在本实施例中，还包括：位于底层纳米线210和栅极结构213之间的介电层211，所述介电层211还位于所述底层纳米线210侧壁。
在本实施例中，所述隔离结构209的底部平面低于所述栅极结构213底部平面。
在本实施例中，所述隔离结构209的底部平面低于所述底层纳米线210顶部平面。
在本实施例中，所述隔离结构209的底部平面低于所述底层纳米线210顶部平面的高度范围为0纳米～50纳米。
在其它实施例中，所述隔离结构的底部平面高于所述介电层底部平面。
在本实施例中，还包括：位于衬底200上的介质层(未图示)，所述介质层位于所述栅极结构213侧壁。
在本实施例中，所述隔离结构209的材料与所述介电层211材料的刻蚀选择比不同。
在本实施例中，所述隔离结构209的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅等介电材料中的一种或多种的组合。
在本实施例中，所述底层纳米线210的厚度范围为0纳米～150纳米。
所述半导体结构，所述隔离结构209的底部平面高于所述衬底200表面，从而所述隔离结构209的高度减小，则位于第一纳米结构和第二纳米结构之间的隔离结构209的体积减小，从而在继续形成栅极结构213和位于栅极结构213侧壁的介质层时，使得位于第一纳米结构两侧和第二纳米结构两侧的隔离结构209与介质层之间因热膨胀系数不同引起的应力失调的情况得到改善，从而改善了所述第一纳米结构和第二纳米结构发生弯曲变形的情况，进而提升了半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (24)
1.一种半导体结构，其特征在于，包括：
衬底；
位于衬底上的底层纳米线；
位于底层纳米线上的第一纳米结构和第二纳米结构，所述第一纳米结构和第二纳米结构之间具有第一开口，所述第一开口的底部平面高于所述衬底表面；
位于第一开口内的隔离结构；
位于衬底上的栅极结构，所述栅极结构横跨所述隔离结构、第一纳米结构和第二纳米结构。
2.如权利要求1所述的半导体结构，其特征在于，所述第一纳米结构包括：若干沿垂直于衬底表面方向上相互分立的第一纳米线，相邻第一纳米线之间具有第一凹槽；所述第二纳米结构包括：若干沿垂直于衬底表面方向上相互分立的第二纳米线，相邻第二纳米线之间具有第二凹槽；所述栅极结构还位于所述第一凹槽内和第二凹槽内。
3.如权利要求1所述的半导体结构，其特征在于，还包括：位于底层纳米线和栅极结构之间的介电层，所述介电层还位于所述底层纳米线侧壁。
4.如权利要求1所述的半导体结构，其特征在于，所述隔离结构的底部平面低于所述栅极结构底部平面。
5.如权利要求1所述的半导体结构，其特征在于，所述隔离结构的底部平面低于所述底层纳米线顶部平面。
6.如权利要求5所述的半导体结构，其特征在于，所述隔离结构的底部平面低于所述底层纳米线顶部平面的高度范围为0纳米～50纳米。
7.如权利要求3所述的半导体结构，其特征在于，所述隔离结构的底部平面高于所述介电层底部平面。
8.如权利要求3所述的半导体结构，其特征在于，所述隔离结构的材料与所述介电层材料的刻蚀选择比不同。
9.如权利要求1所述的半导体结构，其特征在于，所述底层纳米线的厚度范围为0纳米～150纳米。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在衬底上形成初始底层纳米线以及位于初始底层纳米线上的初始第一纳米结构和初始第二纳米结构，所述初始第一纳米结构和初始第二纳米结构之间具有第一开口，所述第一开口的底部平面高于所述衬底表面；
在所述第一开口内形成隔离结构；
形成隔离结构之后，以所述初始第一纳米结构、初始第二纳米结构和隔离结构为掩膜刻蚀所述初始底层纳米线，直至暴露出衬底表面，形成底层纳米线。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，刻蚀所述初始底层纳米线的工艺包括干法刻蚀工艺。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述初始第一纳米结构包括：若干第一牺牲层和位于相邻第一牺牲层之间的第一纳米线；位于初始底层纳米线和第一牺牲层之间的第一底层牺牲层；所述初始第二纳米结构包括：若干第二牺牲层和位于相邻第二牺牲层之间的第二纳米线；位于初始底层纳米线和第二牺牲层之间的第二底层牺牲层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始底层纳米线、初始第一纳米结构和初始第二纳米结构的形成方法包括：在衬底上形成底层纳米线材料层；在底层纳米线材料层上形成堆叠材料结构，所述堆叠材料结构包括底层牺牲材料层，位于底层牺牲材料层上的若干牺牲材料层，以及位于相邻牺牲材料层之间的纳米线材料层；在堆叠材料结构上形成掩膜结构，所述掩膜结构暴露出部分所述堆叠材料结构表面；以所述掩膜结构为掩膜，去除部分所述堆叠材料结构和部分底层纳米线材料层，在堆叠材料结构内和底层纳米线材料层内形成第一开口，并形成所述初始第一纳米结构和初始第二纳米结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述隔离结构的底部平面低于所述与第一底层牺牲层相邻的第一牺牲层底部平面；所述隔离结构的底部平面低于所述与第二底层牺牲层相邻的第二牺牲层底部平面。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述隔离结构的底部平面低于所述初始底层纳米线顶部平面。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述隔离结构的底部平面低于所述底层纳米线顶部平面的高度范围为0纳米～50纳米。
17.如权利要求14所述的半导体结构的形成方法，其特征在于，所述隔离结构的底部平面高于所述第一底层牺牲层底部平面；所述隔离结构的底部平面高于所述第二底层牺牲层底部平面。
18.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述掩膜结构的工艺包括自对准多重图形技术。
19.如权利要求13所述的半导体结构的形成方法，其特征在于，去除部分所述堆叠材料结构和部分底层纳米线材料层的工艺包括干法刻蚀工艺。
20.如权利要求12所述的半导体结构的形成方法，其特征在于，在形成底层纳米线之后，还包括：去除所述第一底层牺牲层和第二底层牺牲层，在底层纳米线和第一牺牲层之间形成第二开口，在底层纳米线和第二牺牲层之间形成第三开口，所述第二开口和第三开口暴露出部分所述隔离结构侧壁表面；在第二开口和第三开口内形成介电层，所述介电层还位于所述底层纳米线侧壁。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，形成介电层之后，还包括：在介电层上形成伪栅极结构，所述伪栅极结构横跨所述隔离结构、初始第一纳米结构和初始第二纳米结构；形成伪栅极结构之后，在衬底上形成介质层，所述介质层位于所述伪栅极结构侧壁；去除所述伪栅极结构，在介质层内形成初始栅极开口；去除所述初始栅极开口暴露出的第一牺牲层和第二牺牲层，在介质层内形成栅极开口，并形成第一纳米结构和第二纳米结构；在栅极开口内形成栅极结构。
22.如权利要求10所述的半导体结构的形成方法，其特征在于，在第一开口内形成隔离结构的方法包括：在所述第一开口内、初始第一纳米结构和初始第二纳米结构表面形成隔离材料层；去除初始第一纳米结构和初始第二纳米结构表面的隔离材料层，在第一开口内形成隔离结构。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，形成所述隔离材料层的工艺包括原子层沉积工艺。
24.如权利要求22所述的半导体结构的形成方法，其特征在于，去除初始第一纳米结构和初始第二纳米结构表面的隔离材料层的工艺包括湿法刻蚀工艺。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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