CN116053275A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供衬底，所述衬底上具有2个相互分立的鳍部，所述2个鳍部沿第一方向延伸且沿第二方向排列，所述鳍部包括在衬底上重叠的若干层牺牲层、以及相邻两层牺牲层之间的水平鳍，所述2个鳍部之间具有隔离开口；在所述隔离开口内形成初始介电墙；在衬底上形成横跨所述2个鳍部和初始介电墙的栅极；刻蚀所述2个鳍部，在栅极两侧的各鳍部内形成源漏开口；减薄相邻源漏开口之间暴露的初始介电墙，以形成介电墙；在形成所述介电墙之后，在所述源漏开口内形成源漏结构。从而，在确保半导体结构的可靠性的同时，提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
在现有的半导体领域中，环绕式栅极(gate-all-around，GAA)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状、平板状或片状等多个源极和漏极横向垂直于栅极分布后，实现金属-氧化物半导体场效应晶体管(MOSFET)的基本结构和功能。GAA器件在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等。同时，由于沟道被栅极四面包裹，因此沟道电流也比鳍式场效应晶体管(FinFET)的三面包裹更为顺畅。
随着半导体技术更深入的发展，要求标准单元内PMOS器件和NMOS器件之间的间距更小。但是，对于FinFET和GAA器件而言，工艺限制了PMOS器件和NMOS器件之间的间距。为了扩大器件的可微缩性，Forksheet器件被认为是GAA器件的自然延伸。与GAA器件相比，Forksheet器件的沟道由叉形栅极结构控制，通过在栅极图案化之前在PMOS器件和NMOS器件之间引入“介电墙”来实现，所述介电墙将PMOS器件的栅沟槽与NMOS器件的栅沟槽物理隔离，从而允许更紧密的PMOS器件和NMOS器件的间距，具有更佳的面积和性能的可微缩性。
然而，Forksheet器件的技术尚不完善、半导体器件的性能仍有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以在确保半导体结构的可靠性的同时，提高半导体结构的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于衬底上的介电墙，所述介电墙沿第一方向延伸；在第二方向上，分别位于介电墙两侧的侧壁面的若干水平鳍，所述水平鳍平行于衬底表面，若干水平鳍之间相互分立，并且，介电墙每侧的侧壁面上的若干水平鳍沿衬底表面的法线方向堆叠，所述第一方向与第二方向互相垂直；第二方向横跨所述介电墙和若干水平鳍的栅极结构，并且，所述栅极结构沿衬底表面的法线方向横跨若干水平鳍；位于若干水平鳍内的源漏结构，并且，所述源漏结构在第一方向上位于栅极结构的两侧，所述源漏结构在第二方向上位于介电墙的两侧；在所述第二方向上，相邻水平鳍之间的介电墙具有第一厚度，相邻源漏结构之间的介电墙具有第二厚度，并且，所述第二厚度小于所述第一厚度。
可选的，所述介电墙是单层结构。
可选的，所述介电墙包括：内层介电墙、以及位于内层介电墙表面的表层介电墙，所述内层介电墙具有第二厚度，所述内层介电墙的材料与表层介电墙的材料不同，并且，源漏结构之间的介电墙暴露出内层介电墙。
可选的，所述介电墙包括：底层介电墙、以及位于底层介电墙顶面的顶层介电墙，所述底层介电墙的顶面高于所述水平鳍表面，所述底层介电墙的材料与顶层介电墙的材料不同，源漏结构之间的底层介电墙具有所述第二厚度，并且，所述顶层介电墙的厚度大于所述第二厚度。
可选的，所述顶层介电墙和底层介电墙的高度比例是1:3～2:3。
可选的，还包括：位于所述衬底表面的隔离层，所述栅极结构位于所述隔离层上。
可选的，所述介电墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，所述第二厚度与第一厚度的比例为1/2～4/5。
可选的，还包括：位于栅极结构侧壁面的栅侧墙，并且，所述栅侧墙还位于栅极结构与源漏结构之间。
可选的，所述介电墙还延伸至所述衬底内，并且，衬底内的介电墙也具有所述第一厚度。
可选的，还包括：在第二方向上，分别位于介电墙两侧的侧壁面的底部沟道层，所述底部沟道层还位于衬底上，若干水平鳍位于所述底部沟道层的上方，并且，相邻的底部沟道层之间的介电墙也具有所述第一厚度。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有2个相互分立的鳍部，所述2个鳍部沿第一方向延伸且沿第二方向排列，所述第一方向与第二方向互相垂直，所述鳍部包括在衬底上重叠的若干层牺牲层、以及相邻两层牺牲层之间的水平鳍，所述2个鳍部之间具有隔离开口，所述隔离开口暴露出2个鳍部相邻的侧壁面，并且，所述隔离开口的底面低于任意牺牲层的底面；在所述隔离开口内形成初始介电墙，所述初始介电墙的顶面高于所述水平鳍的顶面；在衬底上形成横跨所述2个鳍部和初始介电墙的栅极；刻蚀所述2个鳍部，在栅极两侧的各鳍部内形成源漏开口，所述源漏开口的内壁面暴露出所述初始介电墙的侧壁；减薄相邻源漏开口之间暴露的初始介电墙，以形成介电墙，并且，在所述第二方向上，相邻水平鳍之间的介电墙具有第一厚度，相邻源漏开口之间的介电墙具有第二厚度，所述第二厚度小于所述第一厚度；在形成所述介电墙之后，在所述源漏开口内形成源漏结构。
可选的，所述初始介电墙的为单层结构。
可选的，所述减薄相邻源漏开口之间暴露的初始介电墙的方法包括：对所述源漏开口的内壁面所暴露的初始介电墙的侧壁进行刻蚀。
可选的，对所述源漏开口的内壁面所暴露的初始介电墙的侧壁进行刻蚀的方法包括：采用湿法刻蚀工艺对暴露的初始介电墙的侧壁进行刻蚀，使源漏开口之间的初始介电墙减薄至第三厚度，所述第三厚度大于所述第二厚度；在所述湿法刻蚀工艺后，采用各向异性的干法刻蚀工艺，在垂直于衬底表面的方向上，刻蚀暴露的初始介电墙的侧壁，以形成所述介电墙。
可选的，所述初始介电墙包括：内层介电墙、以及位于内层介电墙表面的表层介电墙，所述内层介电墙的材料与表层介电墙的材料不同，并且，所述内层介电墙具有所述第二厚度。
可选的，所述减薄相邻源漏开口之间暴露的初始介电墙的方法包括：对暴露的表层介电墙的侧壁进行刻蚀，直至暴露出所述内层介电墙的侧壁面。
可选的，所述初始介电墙包括：底层介电墙、以及位于底层介电墙顶面的顶层介电墙，所述底层介电墙的顶面高于所述水平鳍表面，并且，所述底层介电墙的材料与顶层介电墙的材料不同。
可选的，所述减薄相邻源漏开口之间暴露的初始介电墙的方法包括：对所述源漏开口的内壁面所暴露的底层介电墙和顶层介电墙的侧壁进行刻蚀，并且，在所述刻蚀过程中，对底层介电墙的材料的刻蚀速率大于对顶层介电墙的材料的刻蚀速率。
可选的，还包括：在形成所述初始介电墙之前，在所述鳍部表面形成介电膜。
可选的，还包括：在形成所述初始介电墙之后，且在形成所述栅极之前，在所述衬底表面形成隔离层。
可选的，还包括：在形成所述源漏结构之后，在所述衬底表面、源漏结构表面、介电墙表面、鳍部表面、以及栅极的侧壁面形成初始层间介质层，所述初始层间介质层暴露出所述栅极顶面；对暴露的栅极进行刻蚀，直至暴露出隔离层表面，在所述初始层间介质层内形成栅开口；刻蚀所述栅开口中暴露的若干层牺牲层，直至去除所述牺牲层，在相邻2层的水平鳍之间、以及水平鳍与衬底之间形成栅凹槽；在所述栅开口和栅凹槽内形成初始栅极结构，所述初始栅极结构顶面高于介电墙顶面；平坦化所述初始栅极结构和初始层间介质层，直至暴露出介电墙顶面，形成栅极结构和层间介质层，所述栅极结构顶面与所述介电墙顶面齐平。
可选的，所述鳍部还包括位于衬底上的底部沟道层，若干牺牲层和若干水平鳍位于所述底部沟道层上方，并且，所述隔离开口的底部暴露出衬底的表面，所述源漏开口暴露出所述底部沟道层表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构的形成方法中，由于在所述隔离开口内形成顶面高于水平鳍顶面的初始介电墙，并且，于在所述源漏开口内形成源漏结构之前，减薄相邻源漏开口之间暴露的初始介电墙以形成介电墙，因此，介电墙在第二方向上相邻的源漏开口之间的厚度(第二厚度)小于初始介电墙的厚度(第一厚度)。由此，一方面，所述栅极下方的介电墙较高且厚度(第一厚度)较大，从而，后续形成的栅极结构能更好地被介电墙中较高且厚度较大的部分所间隔。进而，不仅相邻栅极结构之间的绝缘性好，确保了半导体结构的可靠性，同时，相邻栅极结构之间的寄生电容也更小，使得半导体结构的性能得到提高。另一方面，相邻的源漏开口之间的介电墙的厚度(第二厚度)较小，使得为形成源漏结构而提供的空间被增大，从而，能够形成尺寸较大的源漏结构，以提高半导体结构的性能。综上，在确保半导体结构的可靠性的同时，提高了半导体结构的性能。
附图说明
图1至图4是一种半导体结构形成过程的结构示意图；
图5至图19是本发明一实施例半导体结构形成方法中各步骤对应的结构示意图；
图20至图32为本发明另一实施例的半导体结构形成方法中各步骤对应的结构示意图。
具体实施方式
如背景技术所述，现有技术中半导体器件的性能仍有待改善。现结合一种半导体的结构进行说明分析。
图1至图4是一种半导体结构形成过程的剖面示意图。
请参考图1，提供衬底100，衬底100上具有2个相互分立的鳍部110。
所述鳍部110包括：第一沟道层111；第一沟道层111上若干层重叠的牺牲层112；相邻牺牲层112之间的沟道层113。
相邻鳍部110之间具有开口120。
请参考图2和图3，图3是图2中沿方向M1-M2的剖面结构示意图，图2是图3中沿方向M3的俯视图，在所述开口120内形成介电墙121，所述介电墙121顶面与鳍部110顶面齐平。
请继续参考图2和图3，在形成介电墙121后，在衬底100表面形成隔离层130；在所述隔离层130上形成横跨2个鳍部110和介电墙121的伪栅140。
请参考图4，在形成伪栅140后，刻蚀2个鳍部110，在每个鳍部110内形成沿方向Y(如图2所示)上位于伪栅110两侧的源漏开口(未图示)，所示源漏开口暴露出介电墙121侧壁；在所述源漏开口内形成源漏结构(未图示)；在形成源漏结构之后，在衬底100上形成层间介质层(未图示)，所述层间介质层暴露出伪栅140；在形成层间介质层后，去除伪栅140、以及伪栅140下方的牺牲层112，形成栅开口(未图示)；在栅开口中形成金属栅150，金属栅150顶面与介电墙121顶面齐平。
上述方案中，需要通过形成高度H(如图4所示)、厚度W(如图4所示)均较大的介电墙121，增强沿方向Y上相邻的金属栅150之间的绝缘性，以确保半导体结构的可靠性。然而，较厚的介电墙121限制了源漏开口的尺寸，导致在源漏开口内生长的源漏结构尺寸较小，造成半导体结构的性能较差。
为解决上述技术问题，本发明的技术方案提供一种半导体结构及其形成方法，由于在栅极下方形成了更厚更高的介电墙，同时，在源漏开口之间形成了更薄的介电墙，因此，在确保半导体结构的可靠性的同时，提高了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图19是本发明一实施例半导体结构形成方法中各步骤对应的结构示意图。
请参考图5和图6，图5是图6的俯视结构示意图，图6是图5中沿方向T1-T2的剖面结构示意图，提供衬底200，所述衬底200上具有2个相互分立的鳍部210，所述2个鳍部210之间具有隔离开口201，所述隔离开口201暴露出2个鳍部210相邻的侧壁面。
所述衬底200的材料包括半导体材料。
具体的，衬底200的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
所述鳍部210包括：位于衬底200上且重叠的若干层牺牲层212、以及相邻两层牺牲层212之间的水平鳍213，所述隔离开口201的底面低于任意牺牲层212的底面。
具体的，所述隔离开口201暴露出的2个鳍部210相邻的侧壁面包括：若干层牺牲层212和水平鳍213的侧壁面。
在本实施例中，所述鳍部210还包括：位于衬底200上的底部沟道层211，并且，若干牺牲层212和若干水平鳍213位于所述底部沟道层211上方。
与此同时，所述隔离开口201暴露出的2个鳍部210相邻的侧壁面还包括：底部沟道层211的侧壁面。并且，所述隔离开口201的底部还暴露出衬底200的表面。
在其他实施例中，不具有底部沟道层，并且，隔离开口延伸至衬底内部。
在本实施例中，所述鳍部210和隔离开口201的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成复合层(未图示)，所述复合层包括若干层重叠的牺牲材料层(未图示)、以及相邻两层牺牲材料层之间的水平鳍材料层(未图示)；在所述复合层上形成图形化的鳍部掩膜层(未图示)；以所述鳍部掩膜层为掩膜刻蚀所述复合层和初始衬底，以形成所述2个鳍部210和所述2个鳍部210之间的隔离开口201。
在本实施例中，所述牺牲层212与水平鳍213的材料均不同。
在本实施例中，牺牲层212与底部沟道层211的材料均不同。
使所述牺牲层212与水平鳍213的材料不同、所述牺牲层212与底部沟道层211的材料不同的目的在于，后续去除牺牲层212的刻蚀工艺中，能够对所述牺牲层212和水平鳍213、所述牺牲层212和底部沟道层211均具有较大的刻蚀选择比，以减小所述刻蚀过程对于水平鳍213和底部沟道层211的刻蚀损伤。
在本实施例中，所述牺牲层212的材料为锗硅，所述水平鳍213的材料为硅，所述底部沟道层211的材料为硅。
在其他实施例中，底部沟道层的材料为锗或锗硅、水平鳍的材料为锗或锗硅，牺牲层的材料可以是ZnS，ZnSe，BeS或GaP等。
在本实施例中，鳍部210沿第一方向X延伸，并且，2个鳍部210沿第二方向Y排列，所述第一方向X和第二方向Y互相垂直。
在本实施例中，所述隔离开口201在第二方向Y上具有宽度L。需要理解的是，在第二方向Y上相邻的水平鳍213之间的间距等于宽度L。
在本实施例中，在后续形成初始介电墙之前，在所述鳍部210表面和衬底200表面形成介电膜202。
具体的，所述介电膜202的材料包括氧化硅。
在本实施例中，2个鳍部210分别用于形成NMOS器件和PMOS器件。
需要理解的是，为了便于说明，图5中未表示出所述介电膜202。
请参考图7和图8，图7是图8的俯视结构示意图，图8是图7中沿方向T1-T2的剖面结构示意图，在所述隔离开口201内形成初始介电墙220，所述初始介电墙220的顶面高于所述水平鳍213的顶面。
所述初始介电墙220在第二方向Y上具有第一厚度L1。需要理解的是，由于初始介电墙220在隔离开口201内形成，因此，第一厚度L1等于宽度L。
所述初始介电墙220用于形成介电墙。
所述初始介电墙220的顶面高于水平鳍213的目的在于，使后续形成的介电墙能够间隔开2个鳍部210中的水平鳍213、以及后续在2个鳍部210上形成的栅极结构。
在本实施例中，所述初始介电墙220顶面齐平于鳍部210顶面。
在本实施例中，所述初始介电墙的220为单层结构。
在本实施例中，所述初始介电墙220的形成方法包括：在衬底200表面和鳍部210表面形成介电墙材料层(未图示)，所述介电墙材料层填充满所述隔离开口201(如图6所示)；在隔离开口201上的介电墙材料层表面形成初始介电墙掩膜层(未图示)；以所述初始介电墙掩膜层为掩膜，刻蚀介电墙材料层，直至暴露出所述鳍部210表面和衬底200表面。
在本实施例中，初始介电墙220的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在又一实施例中，所述初始介电墙包括：底层介电墙、以及位于底层介电墙顶面的顶层介电墙，所述底层介电墙的顶面高于所述水平鳍表面，并且，所述底层介电墙的材料与顶层介电墙的材料不同。由于形成了材料不同的底层介电墙和顶层介电墙，因此，能够使后续减薄初始介电墙的刻蚀工艺中，对底层介电墙的材料和顶层介电墙的材料具有不同的速率。由此，通过使刻蚀工艺对顶层介电墙的材料具有较小的刻蚀速率，而对底层介电墙的材料具有较大的刻蚀速率，能够在为源漏结构提供更大的形成空间的同时，一方面，在垂直于衬底表面的方向上，有效减少暴露的介电墙的整体高度的降低，另一方面，减少后续形成的栅极下方的介电墙被刻蚀的风险。从而，进一步提高了半导体结构的性能和可靠性。优选的，所述顶层介电墙和底层介电墙的高度比例是1:3～2:3。
此外，在又一实施例中，形成所述初始介电墙的方法包括：在隔离开口内形成齐平于或者高于鳍部顶面的初始底层介电墙；回刻蚀初始底层介电墙，直至暴露最上层的牺牲层的部分侧壁面，形成所述底层介电墙；在形成底层介电墙后，在隔离开口内形成所述顶层介电墙。
在本实施例中，在形成初始介电墙220后，且在后续形成栅极之前，在所述衬底200表面形成隔离层230。
在本实施例中，所述隔离层230还位于所述底部沟道层211的侧壁面，并且，所述隔离层230的表面齐平于所述底部沟道层211顶面。
在其他实施例中，隔离层表面略低于底部沟道层顶面。
在本实施例中，所述隔离层230为介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。优选的，所述隔离层230的材料包括氧化硅。
需要理解的是，为了便于说明，图7中未表示出所述介电膜202。
请参考图9和图10，图9是图10的俯视结构示意图，图10是图9中沿方向T3-T4的剖面结构示意图，在衬底200上形成横跨所述2个鳍部210和初始介电墙220的栅极240。
需要说明的是，为了便于理解，图9中未表示出所述介电膜202。
在本实施例中，形成栅极240的方法包括：在所述隔离层230上、鳍部210上、初始介电墙220上形成栅极材料层(未图示)，所述栅极材料层的表面高于鳍部210和初始介电墙220顶面；在所述栅极材料层表面形成图形化的栅掩膜层；以所述栅掩膜层为掩膜，刻蚀所述栅极材料层，直至暴露出隔离层230表面、鳍部210表面、以及初始介电墙220表面，形成所述栅极240。
在本实施例中，所述栅极240的侧壁上还具有栅侧墙(未图示)。
在本实施例中，形成栅极240之后保留栅掩膜层。通过所述栅侧墙和保留的所述栅掩膜层，不仅能够作为后续形成源漏开口过程中的掩膜，以定义所述源漏开口的位置和形状，同时，也能够在后续的各刻蚀工艺中保护栅极240的形貌，以在后续去除栅极240后能够形成形貌较好的栅极结构。
在本实施例中，所述栅极240的材料包括多晶硅。
请参考图11和图12，图11是图12的俯视结构示意图，图12是图11中沿方向T1-T2的剖面结构示意图，刻蚀所述2个鳍部210(如图10所示)，在栅极240两侧的鳍部210内形成源漏开口251，所述源漏开口251的内壁面暴露出所述初始介电墙220的侧壁。
需要理解的是，为了便于说明，图11中未表示出所述介电膜202。
在本实施例中，所述源漏开口251还暴露出所述底部沟道层211的表面。
在其他实施例中，当不具有底部沟道层时，源漏开口还暴露出鳍部下方的衬底表面。
具体而言，在第一方向X上，在栅极240两侧的每个鳍部210内形成源漏开口251，并且，初始介电墙220在第二方向Y上贯穿每个鳍部210内的源漏开口251。
在本实施例中，形成所述源漏开口251的方法包括：以所述栅掩膜层和所述栅侧墙为掩膜，刻蚀暴露的2个鳍部210，直至暴露出底部沟道层211的顶面和所述初始介电墙220的侧壁面。
在其他实施例中，当不具有底部沟道层时，形成源漏开口的方法包括：以所述栅掩膜层和所述栅侧墙为掩膜，刻蚀暴露的2个鳍部，直至暴露出衬底表面。
在本实施例中，以所述栅掩膜层和所述栅侧墙为掩膜，刻蚀暴露的2个鳍部210的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
请参考图13，图13与图12的视图方向一致，相邻源漏开口251之间暴露的初始介电墙220，以形成介电墙221。在所述第二方向上，相邻水平鳍213之间的介电墙221具有第一厚度L1，相邻源漏开口251之间的介电墙具有第二厚度W1，所述第二厚度W1小于所述第一厚度L1。
由于在所述隔离开口201内形成顶面高于水平鳍213顶面的初始介电墙220，并且，于后续在所述源漏开口251内形成源漏结构之前，减薄相邻源漏开口251之间暴露的初始介电墙220以形成介电墙221，因此，介电墙221在第二方向Y上相邻的源漏开口251之间的厚度(第二厚度W1)小于初始介电墙220的厚度(第一厚度L1)。由此，一方面，所述栅极240(如图11所示)下方的介电墙221较高且厚度(第一厚度L1)较大，从而，后续形成的栅极结构能更好地被介电墙221中较高且厚度较大的部分所间隔。进而，不仅相邻栅极结构之间的绝缘性好，确保了半导体结构的可靠性，同时，相邻栅极结构之间的寄生电容也更小，使得半导体结构的性能得到提高。另一方面，相邻的源漏开口251之间的介电墙221的厚度(第二厚度W1)较小，使得后续为形成源漏结构而提供的空间被增大，从而，能够形成尺寸较大的源漏结构，以提高半导体结构的性能。综上，在确保半导体结构的可靠性的同时，提高了半导体结构的性能。
在本实施例中，减薄2个鳍部内相邻的源漏开口251之间的初始介电墙220的方法包括：对所述源漏开口251的内壁面所暴露的初始介电墙220的侧壁进行刻蚀。
需要理解的是，在本实施例中，在对所述源漏开口251的内壁面所暴露的初始介电墙220的侧壁进行刻蚀以形成介电墙221的过程中，在垂直于衬底200表面的方向上，暴露的介电墙221的高度由于刻蚀损耗，会相较于初始介电墙220有所降低。
在本实施例中，对所述源漏开口251的内壁面所暴露的初始介电墙220的侧壁进行刻蚀的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的至少一种。
优选的，对所述源漏开口251的内壁面所暴露的初始介电墙220的侧壁进行刻蚀的方法包括：采用湿法刻蚀工艺对暴露的初始介电墙220的侧壁进行刻蚀，使源漏开口251之间的初始介电墙220减薄至第三厚度(未图示)，所述第三厚度大于所述第二厚度W1；在所述湿法刻蚀工艺后，采用各向异性的干法刻蚀工艺，在垂直于衬底200表面的方向上，刻蚀暴露的初始介电墙220的侧壁，以形成所述介电墙221。
与干法刻蚀工艺相比，湿法刻蚀工艺对于不同的材料通常能够达到更大的刻蚀选择比。在本实施例中，通过先采用湿法刻蚀工艺刻蚀初始介电墙220，不仅能够更好地去除一定厚度的初始介电墙220，同时，在该刻蚀过程中，源漏开口251暴露出的底部沟道层211表面受到的损伤更小。在此基础上，由于在所述湿法刻蚀工艺后，采用各向异性的干法刻蚀工艺，在垂直于衬底200表面的方向上，刻蚀暴露的初始介电墙220的侧壁，因此，不仅能够使第三厚度的初始介电墙220减薄至第二厚度W1形成所述介电墙221，同时，垂直于衬底200表面的刻蚀方向减少了栅极240下方的初始介电墙220的部分被刻蚀的风险。从而，进一步提高了半导体结构的性能和可靠性。
具体的，所述干法刻蚀工艺包括等离子体刻蚀工艺。
在本实施例中，所述第二厚度W1与第一厚度L1的比例为1/2～4/5。即，第二厚度W1为第一厚度L1的50％～80％。
所述第二厚度W1过厚，则源漏开口251增加的尺寸较小，不利于后续形成尺寸更大的源漏结构。所述第二厚度W1过薄，一方面，形成具有过薄的第二厚度W1的介电墙221时，工艺窗口小，同时，后续形成的相邻的源漏结构之间过于接近，则容易具有漏电风险。因此，选择适合的第二厚度W1，即，第二厚度W1为第一厚度L1的50％～80％时，不仅工艺窗口更大，并且，能够在提升半导体结构的性能的同时，确保半导体结构的可靠性。
在本实施例中，所述介电墙221的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在又一实施例中，减薄源漏开口之间的初始介电墙的方法包括：对所述源漏开口的内壁面所暴露的底层介电墙和顶层介电墙的侧壁进行刻蚀，并且，在所述刻蚀过程中，对底层介电墙的材料的刻蚀速率大于对顶层介电墙的材料的刻蚀速率。
请参考图14，图14与图13的视图方向一致，在形成所述介电墙221之后，在所述源漏开口251内形成源漏结构250。
在本实施例中，形成所述源漏结构250的工艺包括外延生长工艺。
请参考图15和图16，图15是图16的俯视结构示意图，图16是图15中沿方向T3-T4的剖面结构示意图，在形成所述源漏结构250之后，在所述衬底200表面、源漏结构250表面(如图14所示)、介电墙221表面、鳍部210(如图10所示)表面、以及栅极240的侧壁面形成初始层间介质层260，所述初始层间介质层260暴露出所述栅极240顶面；对暴露的栅极240进行刻蚀，直至暴露出隔离层230表面，在所述初始层间介质层260内形成栅开口261；刻蚀所述栅开口261中暴露的若干层牺牲层212(如图10所示)，直至去除所述牺牲层212，在相邻2层的水平鳍213之间、以及水平鳍213与衬底200之间形成栅凹槽262。
在本实施例中，介电墙221每侧的侧壁面上的若干水平鳍213构成1个水平鳍结构215，介电墙221两侧的2个水平鳍结构215构成叉形鳍结构(Forksheet)。
需要说明的是，本实施例中由于鳍部210还包括底部沟道层211，因此，在水平鳍213与衬底200之间形成栅凹槽262是指：在最下方的水平鳍213与底部沟道层211之间形成栅凹槽262。
在其他实施例中，当不具有底部沟道层时，在水平鳍与衬底之间形成栅凹槽是指：在最下方的水平鳍与衬底之间形成暴露该水平鳍底面和衬底表面的栅凹槽。
在本实施例中，刻蚀栅极240的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，刻蚀牺牲层212的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，在形成所述栅开口261之前去除鳍部掩膜层。
请参考图17至图19，图17是图18和图19的俯视结构示意图，图18是图17中沿方向T1-T2的剖面结构示意图，图19是图17中沿方向T3-T4的剖面结构示意图，在所述栅开口261(如图16所示)和栅凹槽262(如图16所示)内形成初始栅极结构(未图示)，所述初始栅极结构顶面高于介电墙221顶面；平坦化所述初始栅极结构和初始层间介质层260(如图15所示)，直至暴露出介电墙221顶面，形成栅极结构270和层间介质层263，所述栅极结构270顶面与所述介电墙221顶面齐平。
具体的，所述栅极结构270包围所述水平鳍213。
所述栅极结构270包括：位于水平鳍213、底部沟道层211暴露的表面的栅介质层(图中未标识)、位于所述栅介质层表面的功函数层(图中未标识)、以及位于功函数层表面的栅电极层(图中未标识)。
需要说明的是，由于所述2个水平鳍结构215分别用于形成NMOS器件和PMOS器件，因此，所述介电墙221沿方向Y两侧的功函数层可以不同，以分别对NMOS器件和PMOS器件的功函数进行调整。
在本实施例中，在所述栅开口261和栅凹槽262内形成初始栅极结构的方法包括：在所述栅开口261内、栅凹槽262内以及初始层间介质层260表面形成栅极结构材料层(未图示)，所述栅极结构材料层表面高于初始层间介质层260表面；平坦化所述栅极结构材料层直至暴露出初始层间介质层260表面，形成初始栅极结构。
在本实施例中，平坦化栅极结构材料层的工艺包括化学机械研磨工艺。
在本实施例中，平坦化所述初始栅极结构和初始层间介质层260的工艺包括化学机械研磨工艺。
相应的，本发明一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图17至图19，包括：衬底200；位于衬底200上的介电墙221，所述介电墙221沿第一方向X延伸；在第二方向上Y，分别位于介电墙221两侧的侧壁面的若干水平鳍213，所述水平鳍213平行于衬底200表面，若干水平鳍213之间相互分立，并且，介电墙221每侧的侧壁面上的若干水平鳍213沿衬底200表面的法线方向堆叠，所述第一方向X与第二方向Y互相垂直；沿第二方向Y横跨所述介电墙221和若干水平鳍213的栅极结构270，并且，所述栅极结构270沿衬底200表面的法线方向横跨若干水平鳍213；位于若干水平鳍213内的源漏结构250，并且，所述源漏结构250在第一方向X上位于栅极结构270的两侧，所述源漏结构250在第二方向Y上位于介电墙221的两侧；在所述第二方向Y上，相邻水平鳍213之间的介电墙221具有第一厚度L1，相邻源漏结构250之间的介电墙221具有第二厚度W1，并且，所述第二厚度W1小于所述第一厚度L1。
需要理解的是，由于所述半导体结构用于形成集成电路，因此，所述半导体结构可以包括沿第二方向Y排列的多个所述介电墙221。
所述衬底200的材料包括半导体材料。
具体的，衬底200的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。在本实施例中，水平鳍213的材料为硅。
在本实施例中，水平鳍213的材料为硅。
在本实施例中，介电墙221每侧的侧壁面上的若干水平鳍213构成1个水平鳍结构215，介电墙221两侧的2个水平鳍结构215构成叉形鳍结构。
在本实施例中，所述半导体结构还包括：在第二方向Y上，分别位于介电墙221两侧的侧壁面的底部沟道层211，所述底部沟道层211还位于衬底200上，若干水平鳍213位于所述底部沟道层211的上方，并且，相邻的底部沟道层211之间的介电墙221也具有所述第一厚度L1。
在其他实施例中，不具有底部沟道层，并且，介电墙延伸至衬底内，且衬底内的介电墙具有第一厚度。
在本实施例中，底部沟道层211的材料为硅。
在其他实施例中，水平鳍的材料为锗或锗硅，且底部沟道层的材料为锗或锗硅。
在本实施例中，所述介电墙221为单层结构。
在本实施例中，所述介电墙221的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在本实施例中，所述第二厚度W1与第一厚度L1的比例为1/2～4/5。
在又一实施例中，所述介电墙包括：底层介电墙、以及位于底层介电墙顶面的顶层介电墙，所述底层介电墙的顶面高于所述水平鳍表面，所述底层介电墙的材料与顶层介电墙的材料不同，源漏结构之间的底层介电墙具有所述第二厚度，并且，所述顶层介电墙的厚度大于所述第二厚度。
优选的，所述顶层介电墙和底层介电墙的高度比例是1:3～2:3。
在本实施例中，所述栅极结构270在第一方向X两侧的侧壁上具有栅侧墙(未图示)。具体的，所述栅侧墙还位于栅极结构270与源漏结构250之间。
在本实施例中，栅极结构270包围每个水平鳍213、以及底部沟道层211暴露的表面。
在本实施例中，所述栅极结构270顶面齐平于介电墙221顶面。
在本实施例中，所述栅极结构270包括：位于水平鳍213、底部沟道层211暴露的表面的栅介质层(图中未标识)、位于所述栅介质层表面的功函数层(图中未标识)、以及位于功函数层表面的栅电极层(图中未标识)。
需要说明的是，由于所述2个水平鳍结构215分别用于形成NMOS器件和PMOS器件，因此，所述介电墙221沿第二方向Y两侧的功函数层可以不同，以分别对NMOS器件和PMOS器件的功函数进行调整。
在本实施例中，所述半导体结构还包括：位于所述衬底200表面的隔离层230，且所述栅极结构270位于所述隔离层230上。
在本实施例中，所述隔离层230表面低于或齐平于所述底部沟道层211的顶面。
在本实施例中，所述隔离层230为介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。优选的，所述隔离层230的材料包括氧化硅。
图20至图32为本发明另一实施例的半导体结构形成方法中各步骤对应的结构示意图，请在图5和图6的基础上，参考图20和图21，在所述隔离开口201内形成初始介电墙320，所述初始介电墙320的顶面高于所述水平鳍213的顶面。
所述初始介电墙320在第二方向Y上具有第一厚度L2。需要理解的是，由于初始介电墙320在隔离开口201内形成，因此，第一厚度L2等于宽度L。
所述初始介电墙320用于形成介电墙。
所述初始介电墙320的顶面高于水平鳍213的目的在于，使后续形成的介电墙能够间隔开2个鳍部210中的水平鳍213、以及后续在2个鳍部210上形成的栅极结构。
在本实施例中，所述初始介电墙320顶面齐平于鳍部210顶面。
在本实施例中，所述初始介电墙320包括：内层介电墙321、以及位于内层介电墙321表面的表层介电墙322，并且，所述内层介电墙321的材料与表层介电墙322的材料不同，且所述内层介电墙321具有第二厚度M1。
通过材料不同的内层介电墙321和表层介电墙322，能够在后续减薄初始介电墙320的刻蚀过程中，对表层介电墙322和内层介电墙321具有较高的刻蚀选择比。与此同时，由于所述内层介电墙321还具有第二厚度M1，由此，后续能够容易的控制刻蚀工艺，在后续形成的源漏开口间的初始介电墙320减薄至第二厚度M1。从而，减小了刻蚀工艺的工艺窗口，并且，减少了所述刻蚀过程中过刻蚀等风险。
在本实施例中，所述初始介电墙320的形成方法包括：在衬底200表面、鳍部210表面和隔离开口201内壁面形成介电墙材料层(未图示)，所述介电墙材料层填充满所述隔离开口201，所述内层介电墙材料层包括至少位于隔离开口201内壁面的内层材料层(未图示)，以及位于所述内层材料层表面的外层材料层(未图示)；在隔离开口201上的介电墙材料层表面形成初始介电墙掩膜层(未图示)；以所述初始介电墙掩膜层为掩膜，刻蚀介电墙材料层，直至暴露出所述鳍部210表面和衬底200表面。
在本实施例中，内层介电墙321的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在本实施例中，表层介电墙322的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在本实施例中，在形成初始介电墙320后，且在后续形成栅极之前，在所述衬底200表面形成隔离层230。
在本实施例中，所述隔离层230还位于所述底部沟道层211的侧壁面，并且，所述隔离层230的表面低于或齐平于所述底部沟道层211顶面。
在本实施例中，所述隔离层230为介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。优选的，所述隔离层230的材料包括氧化硅。
需要说明的是，为了便于理解，图20中未表示出所述介电膜202。
请参考图22和图23，图22是图23的俯视结构示意图，图23是图22中沿方向T3-T4的剖面结构示意图，在衬底200上形成横跨所述2个鳍部210和初始介电墙320的栅极340。
需要理解的是，为了便于说明，图22中未表示出所述介电膜202。
在本实施例中，形成栅极340的方法包括：在所述隔离层230上、鳍部210上、初始介电墙320上形成栅极材料层(未图示)，所述栅极材料层的表面高于鳍部210和初始介电墙320顶面；在所述栅极材料层表面形成图形化的栅掩膜层；以所述栅掩膜层为掩膜，刻蚀所述栅极材料层，直至暴露出隔离层230表面、鳍部210表面、以及初始介电墙320表面，形成所述栅极340。
在本实施例中，所述栅极340的侧壁上还具有栅侧墙(未图示)。
在本实施例中，形成栅极340之后保留栅掩膜层。通过所述栅侧墙和保留的所述栅掩膜层，不仅能够作为后续形成源漏开口过程中的掩膜，以定义所述源漏开口的位置和形状，同时，也能够在后续的各刻蚀工艺中保护栅极240的形貌，以在后续去除栅极340后能够形成形貌较好的栅极结构。
在本实施例中，所述栅极340的材料包括多晶硅。
请参考图24和图25，图24是图25的俯视结构示意图，图25是图24中沿方向T1-T2的剖面结构示意图，刻蚀所述2个鳍部210，在栅极340两侧的鳍部210内形成源漏开口351，所述源漏开口351的内壁面暴露出所述初始介电墙320的侧壁。
在本实施例中，所述源漏开口351还暴露出底部沟道层211的表面。
具体而言，在第一方向X上，在栅极340两侧的鳍部210内形成源漏开口351，并且，初始介电墙320在第二方向Y上贯穿每个鳍部210内的源漏开口351。
在本实施例中，形成所述源漏开口351的方法包括：以所述栅掩膜层和所述栅侧墙为掩膜，刻蚀暴露的2个鳍部210(如图23所示)，直至暴露出底部沟道层211的顶面和所述初始介电墙320的侧壁面。
在本实施例中，以所述栅掩膜层和所述栅侧墙为掩膜，刻蚀暴露的2个鳍部210的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
请参考图26，图26与图25的视图方向一致，减薄源漏开口351之间的暴露的初始介电墙320，以形成介电墙323。
所述介电墙323包括：内层介电墙321、以及位于内层介电墙321表面的表层介电墙322，所述内层介电墙的材料与表层介电墙的材料不同，并且，源漏结构351之间的介电墙323暴露出内层介电墙321表面。
在所述第二方向Y上，相邻水平鳍213之间的介电墙323具有第一厚度L2，相邻源漏开口351之间的介电墙323具有第二厚度M1，所述第二厚度M1小于所述第一厚度L2。
由于在所述隔离开口201内形成顶面高于水平鳍213顶面的初始介电墙320，并且，于后续在所述源漏开口351内形成源漏结构之前，减薄源漏开口351之间暴露的初始介电墙320以形成介电墙323，因此，介电墙323在第二方向Y上相邻的源漏开口351之间的厚度(第二厚度M1)小于初始介电墙320的厚度(第一厚度L2)。由此，一方面，所述栅极340下方的介电墙323较高且厚度(第一厚度L2)较大，从而，后续形成的栅极结构能更好地被介电墙323中较高且厚度较大的部分所间隔。进而，不仅相邻栅极结构之间的绝缘性好，确保了半导体结构的可靠性，同时，相邻栅极结构之间的寄生电容也更小，使得半导体结构的性能得到提高。另一方面，相邻的源漏开口351之间的介电墙321的厚度(第二厚度M1)较小，使得后续为形成源漏结构而提供的空间被增大，从而，能够形成尺寸较大的源漏结构，以提高半导体结构的性能。综上，在确保半导体结构的可靠性的同时，提高了半导体结构的性能。
此外，通过材料不同的内层介电墙321和表层介电墙322，能够在减薄初始介电墙320的刻蚀过程中，对表层介电墙322和内层介电墙321具有较高的刻蚀选择比，与此同时，由于所述内层介电墙321还具有第二厚度M1，由此，不仅能够容易的控制刻蚀工艺，将源漏开口351间的初始介电墙320减薄至第二厚度M1，形成介电墙323，同时，介电墙323的高度不易被降低。从而，减小了刻蚀工艺的工艺窗口，并且，减少了所述刻蚀过程中过刻蚀等风险。
在本实施例中，减薄源漏开口351之间的初始介电墙320的方法包括：对暴露的表层介电墙322的侧壁进行刻蚀，直至暴露出所述内层介电墙321的侧壁面。
对暴露的表层介电墙322的侧壁进行刻蚀的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
优选的，所述第二厚度M1与厚度L2的比例为1/2～4/5。即，第二厚度M1为第一厚度L2的50％～80％。
所述第二厚度M1过厚，则源漏开口351增加的尺寸较小，不利于后续形成尺寸更大的源漏结构。所述第二厚度M1过薄，后续形成的相邻的源漏结构之间过于接近，则容易具有漏电风险。因此，选择适合的第二厚度M1，即，第二厚度M1为第一厚度L2的50％～80％时，能够在提升半导体结构的性能的同时，确保半导体结构的可靠性。
请参考图27，图27与图26的视图方向一致，在形成所述介电墙323之后，在所述源漏开口351内形成源漏结构350。
在本实施例中，形成所述源漏结构350的工艺包括外延生长工艺。
请参考图28和图29，图28是图29的俯视结构示意图，图29是图28中沿方向T3-T4的剖面结构示意图，在形成所述源漏结构350之后，在所述衬底200表面、源漏结构350表面、介电墙323表面、鳍部210表面、以及栅极340的侧壁面形成初始层间介质层360，所述初始层间介质层360暴露出所述栅极340顶面；对暴露的栅极340进行刻蚀，直至暴露出隔离层230表面，在所述初始层间介质层360内形成栅开口361；刻蚀所述栅开口361中暴露的若干层牺牲层212，直至去除所述牺牲层212，在相邻2层的水平鳍213之间、以及水平鳍213与衬底200之间形成栅凹槽362。
在本实施例中，介电墙323每侧的侧壁面上的若干水平鳍213构成1个水平鳍结构215，介电墙323两侧的2个水平鳍结构215构成叉形鳍结构。
需要说明的是，本实施例中由于鳍部210还包括底部沟道层211，因此，在水平鳍213与衬底200之间形成栅凹槽362是指：在最下方的水平鳍213与底部沟道层211之间形成栅凹槽362。
在本实施例中，刻蚀栅极340的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，刻蚀牺牲层212的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，在形成所述栅开口361之前去除鳍部掩膜层。
请参考图30至图32，图30是图31和图32的俯视结构示意图，图31是图30中沿方向T1-T2的剖面结构示意图，图32是图30中沿方向T3-T4的剖面结构示意图，在所述栅开口361(如图29所示)和栅凹槽362(如图29所示)内形成初始栅极结构(未图示)，所述初始栅极结构顶面高于介电墙323顶面；平坦化所述初始栅极结构和初始层间介质层360，直至暴露出介电墙323顶面，形成栅极结构370和层间介质层363，所述栅极结构370顶面与所述介电墙323顶面齐平。
具体的，所述栅极结构370包围所述水平鳍213。
所述栅极结构370包括：位于水平鳍213和底部沟道层211暴露的表面的栅介质层(图中未标识)、位于所述栅介质层表面的功函数层(图中未标识)、以及位于功函数层表面的栅电极层(图中未标识)。
需要说明的是，由于所述2个水平鳍结构215分别用于形成NMOS器件和PMOS器件，因此，所述介电墙323沿方向Y两侧的功函数层可以不同，以分别对NMOS器件和PMOS器件的功函数进行调整。
在本实施例中，在所述栅开口361和栅凹槽362内形成初始栅极结构的方法包括：在所述栅开口361内、栅凹槽362内以及初始层间介质层360表面形成栅极结构材料层(未图示)，所述栅极结构材料层表面高于初始层间介质层360表面；平坦化所述栅极结构材料层直至暴露出初始层间介质层360表面，形成初始栅极结构。
在本实施例中，平坦化栅极结构材料层的工艺包括化学机械研磨工艺。
在本实施例中，平坦化所述初始栅极结构和初始层间介质层360的工艺包括化学机械研磨工艺。
相应的，本发明另一实施例还提供一种上述方法所形成的半导体结构，请继续参考图30至图32，包括：衬底200；位于衬底200上的介电墙323，所述介电墙323沿第一方向X延伸；在第二方向上Y，分别位于介电墙323两侧的侧壁面的若干水平鳍213，所述水平鳍213平行于衬底200表面，若干水平鳍213之间相互分立，并且，介电墙323每侧的侧壁面上的若干水平鳍213沿衬底200表面的法线方向堆叠，所述第一方向X与第二方向Y互相垂直；沿第二方向Y横跨所述介电墙323和若干水平鳍213的栅极结构370，并且，所述栅极结构370沿衬底200表面的法线方向横跨若干水平鳍213；位于若干水平鳍213内的源漏结构350，并且，所述源漏结构350在第一方向X上位于栅极结构370的两侧，所述源漏结构350在第二方向Y上位于介电墙323的两侧；在所述第二方向Y上，相邻水平鳍213之间的介电墙323具有第一厚度L2，相邻源漏结构350之间的介电墙221具有第二厚度M1，并且，所述第二厚度M1小于所述第一厚度L2。
需要理解的是，由于所述半导体结构用于形成集成电路，因此，所述半导体结构可以包括沿第二方向Y排列的多个所述介电墙323。
所述衬底200的材料包括半导体材料。
具体的，衬底200的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，水平鳍213的材料为硅。
在本实施例中，介电墙323每侧的侧壁面上的若干水平鳍213构成1个水平鳍结构215，介电墙323两侧的2个水平鳍结构215构成叉形鳍结构。
在本实施例中，所述半导体结构还包括：在第二方向Y上，分别位于介电墙323两侧的侧壁面的底部沟道层211，所述底部沟道层211还位于衬底200上，若干水平鳍213位于所述底部沟道层211的上方，并且，相邻的底部沟道层211之间的介电墙323也具有所述第一厚度L2。
在本实施例中，底部沟道层211的材料为硅。
在其他实施例中，底部沟道层的材料为锗或锗硅、水平鳍的材料为锗或锗硅。
在本实施例中，所述介电墙323包括：内层介电墙321、以及位于内层介电墙321表面的表层介电墙322，所述内层介电墙321的材料与表层介电墙322的材料不同，并且，源漏结构351之间的介电墙323暴露出内层介电墙321表面。
优选的，第二厚度M1与第一厚度L2的比例为1/2～4/5。
在本实施例中，内层介电墙321的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在本实施例中，表层介电墙322的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
在本实施例中，所述栅极结构370在第一方向X两侧的侧壁上具有栅侧墙(未图示)。具体的，所述栅侧墙还位于栅极结构370与源漏结构350之间。
在本实施例中，栅极结构370包围每个水平鳍213、以及底部沟道层211暴露的表面。
具体的，所述栅极结构370包围所述水平鳍213。
在本实施例中，所述栅极结构370包括：位于水平鳍213、底部沟道层211暴露的表面的栅介质层(图中未标识)、位于所述栅介质层表面的功函数层(图中未标识)、以及位于功函数层表面的栅电极层(图中未标识)。
需要说明的是，由于所述2个水平鳍结构215分别用于形成NMOS器件和PMOS器件，因此，所述介电墙323沿方向Y两侧的功函数层可以不同，以分别对NMOS器件和PMOS器件的功函数进行调整。
在本实施例中，所述半导体结构还包括：位于所述衬底200表面的隔离层230，且所述栅极结构370位于所述隔离层230上。
在本实施例中，所述隔离层230表面低于或齐平于所述底部沟道层211的顶面。
在本实施例中，所述隔离层230为介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。优选的，所述隔离层230的材料包括氧化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (23)

1.一种半导体结构，其特征在于，包括：
衬底；
位于衬底上的介电墙，所述介电墙沿第一方向延伸；
在第二方向上，分别位于介电墙两侧的侧壁面的若干水平鳍，所述水平鳍平行于衬底表面，若干水平鳍之间相互分立，并且，介电墙每侧的侧壁面上的若干水平鳍沿衬底表面的法线方向堆叠，所述第一方向与第二方向互相垂直；
沿第二方向横跨所述介电墙和若干水平鳍的栅极结构，并且，所述栅极结构沿衬底表面的法线方向横跨若干水平鳍；
位于若干水平鳍内的源漏结构，并且，所述源漏结构在第一方向上位于栅极结构的两侧，所述源漏结构在第二方向上位于介电墙的两侧；
在所述第二方向上，相邻水平鳍之间的介电墙具有第一厚度，相邻源漏结构之间的介电墙具有第二厚度，并且，所述第二厚度小于所述第一厚度。
2.如权利要求1所述的半导体结构，其特征在于，所述介电墙是单层结构。
3.如权利要求1所述的半导体结构，其特征在于，所述介电墙包括：内层介电墙、以及位于内层介电墙表面的表层介电墙，所述内层介电墙具有第二厚度，所述内层介电墙的材料与表层介电墙的材料不同，并且，源漏结构之间的介电墙暴露出内层介电墙。
4.如权利要求1所述的半导体结构，其特征在于，所述介电墙包括：底层介电墙、以及位于底层介电墙顶面的顶层介电墙，所述底层介电墙的顶面高于所述水平鳍表面，所述底层介电墙的材料与顶层介电墙的材料不同，源漏结构之间的底层介电墙具有所述第二厚度，并且，所述顶层介电墙的厚度大于所述第二厚度。
5.如权利要求4所述的半导体结构，其特征在于，所述顶层介电墙和底层介电墙的高度比例是1:3～2:3。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底表面的隔离层，所述栅极结构位于所述隔离层上。
7.如权利要求1所述的半导体结构，其特征在于，所述介电墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
8.如权利要求1所述的半导体结构，其特征在于，所述第二厚度与第一厚度的比例为1/2～4/5。
9.如权利要求1所述的半导体结构，其特征在于，还包括：位于栅极结构侧壁面的栅侧墙，并且，所述栅侧墙还位于栅极结构与源漏结构之间。
10.如权利要求1所述的半导体结构，其特征在于，所述介电墙还延伸至所述衬底内，并且，衬底内的介电墙也具有所述第一厚度。
11.如权利要求1所述的半导体结构，其特征在于，还包括：在第二方向上，分别位于介电墙两侧的侧壁面的底部沟道层，所述底部沟道层还位于衬底上，若干水平鳍位于所述底部沟道层的上方，并且，相邻的底部沟道层之间的介电墙也具有所述第一厚度。
12.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有2个相互分立的鳍部，所述2个鳍部沿第一方向延伸且沿第二方向排列，所述第一方向与第二方向互相垂直，所述鳍部包括在衬底上重叠的若干层牺牲层、以及相邻两层牺牲层之间的水平鳍，所述2个鳍部之间具有隔离开口，所述隔离开口暴露出2个鳍部相邻的侧壁面，并且，所述隔离开口的底面低于任意牺牲层的底面；
在所述隔离开口内形成初始介电墙，所述初始介电墙的顶面高于所述水平鳍的顶面；
在衬底上形成横跨所述2个鳍部和初始介电墙的栅极；
刻蚀所述2个鳍部，在栅极两侧的各鳍部内形成源漏开口，所述源漏开口的内壁面暴露出所述初始介电墙的侧壁；
减薄相邻源漏开口之间暴露的初始介电墙，以形成介电墙，并且，在所述第二方向上，相邻水平鳍之间的介电墙具有第一厚度，相邻源漏开口之间的介电墙具有第二厚度，所述第二厚度小于所述第一厚度；
在形成所述介电墙之后，在所述源漏开口内形成源漏结构。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始介电墙的为单层结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述减薄相邻源漏开口之间暴露的初始介电墙的方法包括：对所述源漏开口的内壁面所暴露的初始介电墙的侧壁进行刻蚀。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，对所述源漏开口的内壁面所暴露的初始介电墙的侧壁进行刻蚀的方法包括：采用湿法刻蚀工艺对暴露的初始介电墙的侧壁进行刻蚀，使源漏开口之间的初始介电墙减薄至第三厚度，所述第三厚度大于所述第二厚度；在所述湿法刻蚀工艺后，采用各向异性的干法刻蚀工艺，在垂直于衬底表面的方向上，刻蚀暴露的初始介电墙的侧壁，以形成所述介电墙。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始介电墙包括：内层介电墙、以及位于内层介电墙表面的表层介电墙，所述内层介电墙的材料与表层介电墙的材料不同，并且，所述内层介电墙具有所述第二厚度。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述减薄相邻源漏开口之间暴露的初始介电墙的方法包括：对暴露的表层介电墙的侧壁进行刻蚀，直至暴露出所述内层介电墙的侧壁面。
18.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始介电墙包括：底层介电墙、以及位于底层介电墙顶面的顶层介电墙，所述底层介电墙的顶面高于所述水平鳍表面，并且，所述底层介电墙的材料与顶层介电墙的材料不同。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述减薄相邻源漏开口之间暴露的初始介电墙的方法包括：对所述源漏开口的内壁面所暴露的底层介电墙和顶层介电墙的侧壁进行刻蚀，并且，在所述刻蚀过程中，对底层介电墙的材料的刻蚀速率大于对顶层介电墙的材料的刻蚀速率。
20.如权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在形成所述初始介电墙之前，在所述鳍部表面形成介电膜。
21.如权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在形成所述初始介电墙之后，且在形成所述栅极之前，在所述衬底表面形成隔离层。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，还包括：在形成所述源漏结构之后，在所述衬底表面、源漏结构表面、介电墙表面、鳍部表面、以及栅极的侧壁面形成初始层间介质层，所述初始层间介质层暴露出所述栅极顶面；对暴露的栅极进行刻蚀，直至暴露出隔离层表面，在所述初始层间介质层内形成栅开口；刻蚀所述栅开口中暴露的若干层牺牲层，直至去除所述牺牲层，在相邻2层的水平鳍之间、以及水平鳍与衬底之间形成栅凹槽；在所述栅开口和栅凹槽内形成初始栅极结构，所述初始栅极结构顶面高于介电墙顶面；平坦化所述初始栅极结构和初始层间介质层，直至暴露出介电墙顶面，形成栅极结构和层间介质层，所述栅极结构顶面与所述介电墙顶面齐平。
23.如权利要求12所述的半导体结构的形成方法，其特征在于，所述鳍部还包括位于衬底上的底部沟道层，若干牺牲层和若干水平鳍位于所述底部沟道层上方，并且，所述隔离开口的底部暴露出衬底的表面，所述源漏开口暴露出所述底部沟道层表面。
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