CN113721697B - 一种适用于集成电路的低温漂带隙基准电压源 - Google Patents

Abstract

本发明提出了一种适用于集成电路的低温漂带隙基准电压源，包括带隙基准电压产生电路，所述带隙基准电压产生电路包括用于产生带隙基准电压V_ref的带隙基准核心电路，所述带隙基准核心电路具有两支路电流I₁和I₂，且所述带隙基准电压V_ref产生于所述电流I₁的支路上，所述带隙基准核心电路包括由PMOS管M1和M2组成的一级电流镜，所述一级电流镜用于控制所述电流I₁和电流I₂相等；二级电流镜电路，其输入端连接所述电流I₂的输出端；差分电路，其具有两个输入端，其中一个输入端与所述二级电流镜电路的输出端连接，且另一个输入端接入所述带隙基准电压V_ref，并且输出一个优化后的输出电压V_OUT。本发明的电路结构简单且易于实现，适应现代集成电路的发展趋势。

Description

一种适用于集成电路的低温漂带隙基准电压源

技术领域

本发明属于集成电路设计领域，具体涉及一种适用于集成电路的低温漂带隙基准电压源。

背景技术

带隙基准电压源作为模拟集成电路、数模混合电路以及片上系统的重要组成部分，为电路提供近似零温度系数的输出电压。高性能带隙基准电压源能够提供一个不受PVT(工艺、电源电压和温度)变化影响的恒定基准电压，通过为有源器件提供恒定的偏置电压，稳定电路节点和大信号分析的直流工作点。对于传统的一阶带隙基准电压源而言，温度系数一般在20ppm/℃～100ppm/℃，而温漂的下降，往往是以电路复杂度提高为基础的，例如，在传统的带隙基准核心电路中需要用Brokaw型Bandgap中的放大器对支路电流进行放大，其结构较为复杂。由于集成电路的发展趋于小型化、集成化，所以电路需要具备结构简单、易于实现等特点。因此，设计一种结构简单的低温漂带隙基准电压源能够适应现代集成电路的发展趋势。

发明内容

为了解决带隙基准电压源的复杂度与温度系数的折衷问题，本申请提供一种适用于集成电路的低温漂带隙基准电压源。

本发明提出了一种适用于集成电路的低温漂带隙基准电压源，包括：

带隙基准电压产生电路，所述带隙基准电压产生电路包括用于产生带隙基准电压V_ref的带隙基准核心电路，所述带隙基准核心电路具有两支路电流I₁和I₂，且所述带隙基准电压V_ref产生于所述电流I₁的支路上，所述带隙基准核心电路包括由PMOS管M1和M2组成的一级电流镜，所述一级电流镜用于控制所述电流I₁和电流I₂相等；

二级电流镜电路，其输入端连接所述电流I₂的输出端；

差分电路，其具有两个输入端，所述差分电路的其中一个输入端与所述二级电流镜电路的输出端连接，且另一个输入端接入所述带隙基准电压V_ref，并且输出一个优化后的输出电压V_OUT；

其中，

所述二级电流镜电路包括PMOS管M12、NMOS管M13和电阻R14，所述电阻R14的一端接电源VDD，所述电阻R14的另一端连接所述PMOS管M12的漏极，所述PMOS管M12的栅极接入所述电流I₂，所述PMOS管M12的源极连接所述NMOS管M13的漏极，所述NMOS管M13的栅极连接自身的漏极以及所述差分电路的输入端，所述NMOS管M13的源极接地。

通过采用上述技术方案，一方面，带隙基准核心电路中的一级电流镜替代了传统的Brokaw型Bandgap中的放大器，直接在产生电流I₁的支路上产生带隙基准电压V_ref，减小了电路的复杂程度；另一方面，由于一级电流镜控制电流I₁和电流I₂相等，因此二级电流镜中的PMOS管M12、NMOS管M13相当于对电流I₁进行复制，从而向差分电路提供尾电流源电流，在传统电路中，差分电路中的尾电流源的尺寸与其所需要的尾电流源电流的大小成正比，而通过设计二级电流镜，只需要令NMOS管M11的尺寸与PMOS管M12的尺寸乘积与尾电流源电流的大小成正比即可，从而可以极大的缩小了器件的尺寸。综上，本发明的电路结构简单且易于实现，适应现代集成电路的发展趋势。

优选的，所述差分电路包括电源抑制比增强电路，所述电源抑制比增强电路包括PMOS管M6、M7、M8、M9、M10、M14和NMOS管M11、NPN管Q6、Q7以及电阻R10、R11、R13；

所述电阻R10、R11的一端均接电源VDD，所述电阻R10、R11的另一端分别连接所述PMOS管M6、M7的漏极，所述PMOS管M6的栅极和源极分别连接所述PMOS管M7的栅极和所述PMOS管M8的漏极，所述PMOS管M7的栅极和源极分别连接所述PMOS管M10的漏极和所述PMOS管M9的漏极，所述PMOS管M8的栅极和源极分别连接所述PMOS管M9的栅极和所述NPN管Q6的集电极，所述PMOS管M9的栅极和源极分别连接所述PMOS管M8的源极和所述NPN管Q7的集电极，所述PMOS管M10的栅极和源极分别连接所述PMOS管M8的源极和接地；

所述NPN管Q6的发射极连接所述NMOS管M11的漏极，所述NPN管Q7的基极接入所述带隙基准电压V_ref，所述NPN管Q7的发射极连接所述NMOS管M11的漏极，所述NMOS管M11的源极接地；

所述PMOS管M14的漏极接入电源VDD，所述PMOS管M14的栅极连接所述PMOS管M9的源极，所述PMOS管M14的源极与所述NPN管Q6的基极、所述电阻R13的一端连接且输出所述优化后的输出电压V_OUT，所述电阻R13的另一端接地。

通过采用上述技术方案，电源抑制比增强电路中的尾电流源NMOS管M11可以提高NPN管Q6、Q7发射极阻抗，大大提高共模抑制比，从而抑制输入共模电平的变化对左右两侧NPN管Q6、Q7的工作以及输出电平的影响。NPN管Q6、Q7差动工作可以有效减小由于电源波动和晶体管随温度变化引起的温漂，从而提供更高的电源抑制噪声，提高输出偏置电压的性能。

优选的，所述差分电路还包括RC电路，所述RC电路包括电容C1、C2和电阻R12；

所述电容C1、C2的一端共接所述PMOS管M14的栅极，所述电容C1、C2的另一端共接所述电阻R12的一端，所述电阻R12的另一端连接所述PMOS管M14的源极。

通过采用上述技术方案，电阻R12和电容C1、C2组成的RC电路既能进行输出极点的修调和补偿，同时也能进行噪声小信号以及杂波的滤除，进而优化输出特性。

优选的，所述带隙核心基准电路包括PMOS管M1、M2和NPN管Q1、Q2以及电阻R、R1、R2、R3；

所述电阻R1、R2的一端均接电源VDD，所述电阻R1、R2的另一端分别连接所述PMOS管M1、M2的漏极，所述电阻R1与PMOS管M1所在的支路形成所述电流I₁，所述电阻R2与PMOS管M2所在的支路形成所述电流I₂；

所述PMOS管M1、M2的栅极相连接所述PMOS管M2的源极，所述PMOS管M1的源极连接所述NPN管Q1的集电极，所述PMOS管M2的源极分别连接所述NPN管Q2的集电极和所述PMOS管M12的栅极，所述NPN管Q1、Q2的基极共接形成节点A并产生所述带隙基准电压V_ref，所述NPN管Q2的发射极连接所述电阻R3的一端，所述电阻R3的另一端与所述NPN管Q1的发射极、所述电阻R的一端共接形成节点B，所述电阻R的另一端接地。

通过采用上述技术方案，根据带隙基准核心电路的结构可以得到带隙基准电压V_ref的符号表达式为：

V_ref＝V_BE1+(I₁+I₂)R (1)

由于一级电流镜控制电流I₁和电流I₂相等，因此进一步可得：

式(1)、(2)中，V_BE1为NPN管Q1的发射结电压，R为干路上的电阻，R3为支路上的电阻，V_T(＝kT/q)为热电压，k为玻尔兹曼常数，T为温度，q为单位电荷，n为两个核心NPN管Q1、Q2的面积之比。V_BE对温度求偏导可以得到：

式(3)中，m≈-1.5，硅带隙能量Eg≈1.12eV，可见V_BE与温度成反比，即随着温度的上升，V_BE会随之下降，其次可以看出V_BE存在温度的高阶项，这正因此无法使得温度系数为零。通过调节电阻R和R3的阻值，可以抵消一阶负温度系数项V_BE1与正温度系数项V_T，实现输出零温度系数的带隙基准电压V_ref。

优选的，所述带隙基准电压产生电路还包括负反馈通路，所述负反馈通路包括PMOS管M3、M4和电阻R4、R5、R6；

所述电阻R4、R5的一端均接电源VDD，所述电阻R4的另一端连接所述PMOS管M4的漏极，所述电阻R5的另一端连接所述节点A和所述PMOS管M3的漏极并产生钳位后的带隙基准电压V_ref，所述PMOS管M4的栅极连接所述PMOS管M1的源极和所述NPN管Q1的集电极，所述PMOS管M3的栅极和所述PMOS管M4的源极相连接所述电阻R6的一端，所述电阻R6的另一端和所述PMOS管M3的源极共接地。

通过采用上述技术方案，负反馈电路中的PMOS管M3、M4和电阻R4、R5、R6代替了Brokaw型Bandgap中放大器的反馈作用，不仅可以减小电路的复杂程度，而且还可以钳位带隙基准电压V_ref，使钳位后的带隙基准电压V_ref不会因PVT(工艺、电源电压和温度)的变化而导致波动。

优选的，所述带隙基准电压产生电路还包括启动电路，所述启动电路包括PMOS管M5和NPN管Q3、Q4、Q5以及电阻R7、R8、R9；

所述PMOS管M5的漏极接电源VDD，所述PMOS管M5的栅极连接自身的源极和所述电阻R7的一端，所述电阻R7的另一端连接所述电阻R8的一端，所述电阻R8的另一端和所述电阻R9的一端连接形成节点2，所述电阻R9的另一端与所述NPN管Q3的集电极连接形成节点1，所述NPN管Q3的基极连接所述节点1，所述NPN管Q3的发射极接地；

所述NPN管Q5的集电极接电源VDD，所述NPN管Q5的基极连接所述节点2，所述NPN管Q5的发射极连接所述NPN管Q1、Q4的集电极，所述NPN管Q4的基极和发射极分别连接所述节点1和节点B。

通过采用上述技术方案，由于本发明中的带隙基准核心电路采用的是自偏置结构，因此通过启动电路可以使带隙基准核心电路在刚上电时不会陷入零静态工作点，从而可以摆脱简并偏置点，得以正常工作。

优选的，所述NPN管Q1和Q2的发射极面积比为1：8。

通过采用上述技术方案，Q1和Q2的面积比设置为1：8，相当于Q2管子的个数是Q1管子个数的8倍，绘制版图时可以以3行3列进行排列，从而提高器件匹配性。

与现有技术相比，本发明的有益成果在于：

(1)带隙基准核心电路中的一级电流镜替代了传统的Brokaw型Bandgap中的放大器，直接在产生电流I₁的支路上产生带隙基准电压V_ref，减小了电路的复杂程度；由于一级电流镜控制电流I₁和电流I₂，因此二级电流镜中的PMOS管M12、NMOS管M13相对于对电流I₁进行复制，从而向差分电路提供尾电流源电流，在传统电路中，差分电路中的尾电流源的尺寸与其所需要的尾电流源电流的大小成正比，而通过设计二级电流镜，只需要令NMOS管M11的尺寸与M12的尺寸乘积与尾电流源电流的大小成正比即可，从而可以极大的缩小了器件的尺寸。

(2)电源抑制比增强电路中的尾电流源NMOS管M11可以提高NPN管Q6、Q7发射极阻抗，大大提高共模抑制比，从而抑制输入共模电平的变化对左右两侧NPN管Q6、Q7的工作以及输出电平的影响。NPN管Q6、Q7差动工作可以有效减小由于电源波动和晶体管随温度变化引起的温漂，从而提供更高的电源抑制噪声，提高输出偏置电压的性能。

(3)电阻R12和电容C1、C2组成的RC电路既能进行输出极点的修调和补偿，同时也能进行噪声小信号以及杂波的滤除，进而优化输出特性。

附图说明

包括附图以提供对实施例的进一步理解并且附图被并入本说明书中并且构成本说明书的一部分。附图图示了实施例并且与描述一起用于解释本发明的原理。将容易认识到其它实施例和实施例的很多预期优点，因为通过引用以下详细描述，它们变得被更好地理解。附图的元件不一定是相互按照比例的。同样的附图标记指代对应的类似部件。

图1是根据本发明实施例的带隙基准电压源的整体示意图；

图2是根据本发明实施例的带隙基准电压源的电路结构示意图。

图中各编号的含义：M1至M13为MOS管，Q1至Q7为NPN管，R、R1至R14为电阻，C1、C2为电容，I₁至I₅为支路电流，V_ref为产生的带隙基准电压，V_OUT为优化后的带隙基准电压。

具体实施方式

在以下详细描述中，参考附图，该附图形成详细描述的一部分，并且通过其中可实践本发明的说明性具体实施例来示出。对此，参考描述的图的取向来使用方向术语，例如“顶”、“底”、“左”、“右”、“上”、“下”等。因为实施例的部件可被定位于若干不同取向中，为了图示的目的使用方向术语并且方向术语绝非限制。应当理解的是，可以利用其他实施例或可以做出逻辑改变，而不背离本发明的范围。因此以下详细描述不应当在限制的意义上被采用，并且本发明的范围由所附权利要求来限定。

本发明提出了一种适用于集成电路的低温漂带隙基准电压源，图1示出了根据本发明实施例的带隙基准电压源的整体示意图，如图1所示，低温漂带隙基准电压源包括带隙基准电压产生电路、二级电流镜电路以及差分电路，其中，带隙基准电压产生电路包括带隙基准核心电路、负反馈通路和启动电路。带隙基准核心电路产生提供带隙基准电压V_ref以及PTAT电流I₁，负反馈通路对产生的带隙基准电压V_ref进行钳位，启动电路模块使带隙基准核心电路脱离简并工作点，二级电流镜电路复制PTAT电流I₁，为差分电路中的尾电流源提供偏置，差分电路提高输出的电源抑制噪声以及滤除杂波和噪声小信号，减小输出电阻，从而输出一个优化后的输出电压V_OUT。

图2示出了根据本发明实施例的带隙基准电压源的电路结构示意图，如图2所示，带隙核心基准电路包括PMOS管M1、M2和NPN管Q1、Q2以及电阻R、R1、R2、R3。电阻R1、R2的一端均接电源VDD，电阻R1、R2的另一端分别连接PMOS管M1、M2的漏极，电阻R1与PMOS管M1所在的支路形成PTAT电流I₁，电阻R2与PMOS管M2所在的支路形成电流I₂，PMOS管M1、M2的栅极相连接PMOS管M2的源极，PMOS管M1的源极连接NPN管Q1的集电极，PMOS管M2的源极分别连接NPN管Q2的集电极和PMOS管M12的栅极，NPN管Q1、Q2的基极共接形成节点A并产生带隙基准电压V_ref，NPN管Q2的发射极连接电阻R3的一端，电阻R3的另一端与NPN管Q1的发射极、电阻R的一端共接形成节点B，电阻R的另一端接地。

根据上述带隙基准核心电流的结构可以得到带隙基准电压V_ref的符号表达式为：

V_ref＝V_BE1+(I₁+I₂)R (1)

而在带隙基准核心电流中，PMOS管M1、M2构成了一级电流镜，一级电流镜可以控制电流I₁和电流I₂相等，因此带隙基准电压V_ref的符号表达式可以进一步简化为：

式(1)、(2)中，V_BE1为NPN管Q1的发射结电压，R为干路上的电阻，R3为支路上的电阻，V_T(＝kT/q)为热电压，k为玻尔兹曼常数，T为温度，q为单位电荷，n为两个核心NPN管Q1、Q2的面积之比。V_BE对温度求偏导可以得到：

式(3)中，m≈-1.5，硅带隙能量Eg≈1.12eV，可见V_BE与温度成反比，即随着温度的上升，V_BE会随之下降，其次可以看出V_BE存在温度的高阶项，这正因此无法使得温度系数为零。通过调节电阻R和R3的阻值，可以抵消一阶负温度系数项V_BE1与正温度系数项V_T，从而实现输出零温度系数的带隙基准电压V_ref。

因此，一级电流镜具有两个功能：

一、替代了传统带隙基准核心电路的Brokaw型Bandgap中的放大器，直接在产生电流I₁的支路上产生带隙基准电压V_ref，减小了电路的复杂程度，适应了集成电路的发展趋势；

二、控制电流I₁和电流I₂相等，既可以使得带隙基准电压V_ref的表达式更为简练

便于调参，同时带隙基准核心电路两支路电流相等使得电路匹配性更好，结果更加准确。

本实施例中，NPN管Q1、Q2的发射极面积比设置为1：8，即n＝8，相当于NPN管Q2的个数是NPN管Q1个数的8倍，绘制版图时NPN管可以以3行3列排列成正方形，从而提高器件匹配性。

如图2所示，负反馈通路包括PMOS管M3、M4和电阻R4、R5、R6。电阻R4、R5的一端均接电源VDD，电阻R4的另一端连接PMOS管M4的漏极，电阻R5的另一端连接节点A和所述PMOS管M3的漏极并产生钳位后的带隙基准电压V_ref，PMOS管M4的栅极连接PMOS管M1的源极和NPN管Q1的集电极，PMOS管M3的栅极和PMOS管M4的源极相连接电阻R6的一端，电阻R6的另一端和PMOS管M3的源极共接地。

负反馈通路中的PMOS管M3、M4可以钳位带隙基准电压V_ref，使带隙基准电压V_ref不会因PVT(工艺、电源电压和温度)的变化而导致波动，从而输出一个稳定的钳位后的带隙基准电压V_ref。

因此，负反馈通路具有两个功能：

一、钳位带隙基准电压V_ref，使带隙基准电压V_ref不会受PVT变化而波动；

二、代替了传统Brokaw型Bandgap中放大器的反馈作用，减小了电路的复杂程度，适应了集成电路的发展趋势。

如图2所示，启动电路包括PMOS管M5和NPN管Q3、Q4、Q5以及电阻R7、R8、R9。PMOS管M5的漏极接电源VDD，PMOS管M5的栅极连接自身的源极和电阻R7的一端，电阻R7的另一端连接电阻R8的一端，电阻R8的另一端和电阻R9的一端连接形成节点2，电阻R9的另一端与NPN管Q3的集电极连接形成节点1，NPN管Q3的基极连接节点1，NPN管Q3的发射极接地；NPN管Q5的集电极接电源VDD，NPN管Q5的基极连接节点2，NPN管Q5的发射极连接NPN管Q1、Q4的集电极，NPN管Q4的基极和发射极分别连接节点1和节点B。

本实施例的带隙基准核心电路采用的是自偏置结构，在刚上电时，带隙基准核心电路的两支路始终保持高电位，而输出保持在零状态，并且一直保持在这种状态，大大增加了功耗。而启动电路可以使带隙基准核心电路在刚上电时不会陷入零静态工作点，从而可以摆脱简并偏置点，得以正常工作。

如图2所示，二级电流镜电路包括PMOS管M12、NMOS管M13和电阻R14。电阻R14的一端接电源VDD，电阻R14的另一端连接所述PMOS管M12的漏极，PMOS管M12的栅极接入电流I₂，PMOS管M12的源极连接NMOS管M13的漏极，NMOS管M13的栅极连接自身的漏极以及差分电路输入端的尾电流源，NMOS管M13的源极接地。

由于一级电流镜控制电流I₁和电流I₂相等，因此二级电流镜相当于对PTAT电流I₁进行复制，为后续差分电路中的尾电流源提供偏置。当复制PTAT电流I₁时，若无二级电流镜电路，则对于所需大小的尾电流源电流，会使得尾电流源的尺寸过大，从而使得版图面积过大。例如，当尾电流源需要100倍的PTAT电流I₁时，若无二级电流镜电路，则尾电流源的尺寸需要为PMOS管M1的100倍，才可复制100倍的PTAT电流I₁；而加上了此二级电流镜电路之后可以通过PMOS管M12进行缓冲，即PMOS管M12尺寸与NMOS管M11尺寸乘积为PMOS管M1的100倍即可，这样便极大程度的缩小了器件尺寸。因此，二级电流镜电路可以防止所需复制的PTAT电流I₁过大导致MOSFET宽长比过大的情况，可以有效减小器件尺寸和版图面积。

如图2所示，差分电路包括电源抑制比增强电路和RC电路。其中，电源抑制比增强电路包括PMOS管M6、M7、M8、M9、M10、M14和NMOS管M11、NPN管Q6、Q7以及电阻R10、R11、R13。

电阻R10、R11的一端均接电源VDD，电阻R10、R11的另一端分别连接PMOS管M6、M7的漏极，PMOS管M6的栅极和源极分别连接PMOS管M7的栅极和PMOS管M8的漏极，PMOS管M7的栅极和源极分别连接PMOS管M10的漏极和PMOS管M9的漏极，PMOS管M8的栅极和源极分别连接PMOS管M9的栅极和NPN管Q6的集电极，PMOS管M9的栅极和源极分别连接PMOS管M8的源极和NPN管Q7的集电极，PMOS管M10的栅极和源极分别连接PMOS管M8的源极和接地；NPN管Q6的发射极连接NMOS管M11的漏极，NPN管Q7的基极接入带隙基准电压V_ref，NPN管Q7的发射极连接NMOS管M11的漏极，NMOS管M11的源极接地；PMOS管M14的漏极接入电源VDD，PMOS管M14的栅极连接PMOS管M9的源极，PMOS管M14的源极与NPN管Q6的基极、电阻R13的一端连接且输出优化后的输出电压V_OUT，电阻R13的另一端接地。

NMOS管M11即为差分电路中的尾电流源，NMOS管M11可以提高NPN管Q6、Q7发射极阻抗，大大提高共模抑制比，从而抑制输入共模电平的变化对左右两侧NPN管Q6、Q7的工作以及输出电平的影响。NPN管Q6、Q7差动工作可以有效减小由于电源波动和晶体管随温度变化引起的温漂，从而提供更高的电源抑制噪声，提高输出偏置电压的性能。

RC电路包括电容C1、C2和电阻R12。电容C1、C2的一端共接PMOS管M14的栅极，电容C1、C2的另一端共接电阻R12的一端，电阻R12的另一端连接所述PMOS管M14的源极。

电阻R12和电容C1、C2既能进行输出极点的修调和补偿，同时也能进行噪声小信号以及杂波的滤除，进而优化输出特性。

同时，根据瞬时极性可以判断出整体差分电路还能起到电压负反馈的作用，可以减小输出电阻，使优化后的输出电压V_OUT更接近理想电压源。

本实施例的实施原理：

带隙基准核心电路通过一级电流镜实现两条支路电流I₁和I₂相等，设置NPN管Q1和Q2的发射极面积比为1：8，通过调节电阻R3和R的阻值抵消正负温度系数，实现输出零温度系数的带隙基准电压V_ref的作用。负反馈通路钳位带隙基准电压V_ref，使带隙基准电压V_ref不会因PVT的变化而导致波动。启动电路使得带隙基准电压源电路在电路刚上电时不会陷入零静态工作点，通过启动电路使电路摆脱简并偏置点，得以正常工作。二级电流镜电路复制产生的PTAT电流I₁，为尾电流源NMOS管M11提供偏置。二级电流镜电路可以防止所需复制的电流I₁过大导致MOSFET宽长比过大的情况，可以有效减小器件尺寸和版图面积。差分电路提供更高的电源抑制噪声，提高输出偏置电压的性能，同时整体差分电路还能起到电压负反馈的作用，可以减小输出电阻，使输出结果更接近理想电压源。

从简化电路结构和优化输出特性两个角度出发，不仅使得整体电路结构简单、易于实现，同时又能在大温度范围内输出一个较低温漂的带隙基准电压。本发明适应现代集成电路的发展趋势，适用于操作温度范围大且要求电路复杂度较低的电路系统，能够输出一个稳定的低温漂带隙基准电压源以供后续偏置使用。

显然，本领域技术人员在不偏离本发明的精神和范围的情况下可以作出对本发明的实施例的各种修改和改变。以该方式，如果这些修改和改变处于本发明的权利要求及其等同形式的范围内，则本发明还旨在涵盖这些修改和改变。词语“包括”不排除未在权利要求中列出的其它元件或步骤的存在。某些措施记载在相互不同的从属权利要求中的简单事实不表明这些措施的组合不能被用于获利。权利要求中的任何附图标记不应当被认为限制范围。

Claims (6)

1.一种低温漂带隙基准电压源，其特征在于，包括：

带隙基准电压产生电路，所述带隙基准电压产生电路包括用于产生带隙基准电压V_ref的带隙基准核心电路，所述带隙基准核心电路具有两支路电流I₁和I₂，且所述带隙基准电压V_ref产生于所述电流I₁的支路上，所述带隙基准核心电路包括由PMOS管M1和M2组成的一级电流镜，所述一级电流镜用于控制所述电流I₁和电流I₂相等；

二级电流镜电路，其输入端连接所述电流I₂的输出端；

差分电路，其具有两个输入端，所述差分电路的其中一个输入端与所述二级电流镜电路的输出端连接，且另一个输入端接入所述带隙基准电压V_ref，并且输出一个优化后的输出电压V_OUT；

其中，

所述二级电流镜电路包括PMOS管M12、NMOS管M13和电阻R14，所述电阻R14的一端接电源VDD，所述电阻R14的另一端连接所述PMOS管M12的漏极，所述PMOS管M12的栅极接入所述电流I₂，所述PMOS管M12的源极连接所述NMOS管M13的漏极，所述NMOS管M13的栅极连接自身的漏极以及所述差分电路的输入端，所述NMOS管M13的源极接地；

所述差分电路包括电源抑制比增强电路，所述电源抑制比增强电路包括PMOS管M6、M7、M8、M9、M10、M14和NMOS管M11、NPN管Q6、Q7以及电阻R10、R11、R13；

所述电阻R10、R11的一端均接电源VDD，所述电阻R10、R11的另一端分别连接所述PMOS管M6、M7的漏极，所述PMOS管M6的栅极和源极分别连接所述PMOS管M7的栅极和所述PMOS管M8的漏极，所述PMOS管M7的栅极和源极分别连接所述PMOS管M10的漏极和所述PMOS管M9的漏极，所述PMOS管M8的栅极和源极分别连接所述PMOS管M9的栅极和所述NPN管Q6的集电极，所述PMOS管M9的栅极和源极分别连接所述PMOS管M8的源极和所述NPN管Q7的集电极，所述PMOS管M10的栅极和源极分别连接所述PMOS管M8的源极和接地；

所述NPN管Q6的发射极连接所述NMOS管M11的漏极，所述NPN管Q7的基极接入所述带隙基准电压V_ref，所述NPN管Q7的发射极连接所述NMOS管M11的漏极，所述NMOS管M11的源极接地；

所述PMOS管M14的漏极接入电源VDD，所述PMOS管M14的栅极连接所述PMOS管M9的源极，所述PMOS管M14的源极与所述NPN管Q6的基极、所述电阻R13的一端连接且输出所述优化后的输出电压V_OUT，所述电阻R13的另一端接地。

2.根据权利要求1所述的一种低温漂带隙基准电压源，其特征在于：

所述差分电路还包括RC电路，所述RC电路包括电容C1、C2和电阻R12；

所述电容C1、C2的一端共接所述PMOS管M14的栅极，所述电容C1、C2的另一端共接所述电阻R12的一端，所述电阻R12的另一端连接所述PMOS管M14的源极。

3.根据权利要求1所述的一种低温漂带隙基准电压源，其特征在于：

所述带隙核心基准电路包括PMOS管M1、M2和NPN管Q1、Q2以及电阻R、R1、R2、R3；

所述电阻R1、R2的一端均接电源VDD，所述电阻R1、R2的另一端分别连接所述PMOS管M1、M2的漏极，所述电阻R1与PMOS管M1所在的支路形成所述电流I₁，所述电阻R2与PMOS管M2所在的支路形成所述电流I₂；

所述PMOS管M1、M2的栅极相连接所述PMOS管M2的源极，所述PMOS管M1的源极连接所述NPN管Q1的集电极，所述PMOS管M2的源极分别连接所述NPN管Q2的集电极和所述PMOS管M12的栅极，所述NPN管Q1、Q2的基极共接形成节点A并产生所述带隙基准电压V_ref，所述NPN管Q2的发射极连接所述电阻R3的一端，所述电阻R3的另一端与所述NPN管Q1的发射极、所述电阻R的一端共接形成节点B，所述电阻R的另一端接地。

4.根据权利要求3所述的一种低温漂带隙基准电压源，其特征在于：

所述带隙基准电压产生电路还包括负反馈通路，所述负反馈通路包括PMOS管M3、M4和电阻R4、R5、R6；

所述电阻R4、R5的一端均接电源VDD，所述电阻R4的另一端连接所述PMOS管M4的漏极，所述电阻R5的另一端连接所述节点A和所述PMOS管M3的漏极并产生钳位后的带隙基准电压V_ref，所述PMOS管M4的栅极连接所述PMOS管M1的源极和所述NPN管Q1的集电极，所述PMOS管M3的栅极和所述PMOS管M4的源极相连接所述电阻R6的一端，所述电阻R6的另一端和所述PMOS管M3的源极共接地。

5.根据权利要求3所述的一种低温漂带隙基准电压源，其特征在于：

所述带隙基准电压产生电路还包括启动电路，所述启动电路包括PMOS管M5和NPN管Q3、Q4、Q5以及电阻R7、R8、R9；

所述PMOS管M5的漏极接电源VDD，所述PMOS管M5的栅极连接自身的源极和所述电阻R7的一端，所述电阻R7的另一端连接所述电阻R8的一端，所述电阻R8的另一端和所述电阻R9的一端连接形成节点2，所述电阻R9的另一端与所述NPN管Q3的集电极连接形成节点1，所述NPN管Q3的基极连接所述节点1，所述NPN管Q3的发射极接地；

所述NPN管Q5的集电极接电源VDD，所述NPN管Q5的基极连接所述节点2，所述NPN管Q5的发射极连接所述NPN管Q1、Q4的集电极，所述NPN管Q4的基极和发射极分别连接所述节点1和节点B。

6.根据权利要求3所述的一种低温漂带隙基准电压源，其特征在于，所述NPN管Q1和Q2的发射极面积比为1：8。

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