TWI382292B - 帶隙電路 - Google Patents

Description

帶隙電路

本發明是有關於帶隙電路(bandgap circuit)，且特別是有關於電流模式(current mode)和電壓模式(voltage mode)的帶隙電路。

帶隙電路是用來產生穩定而且不受溫度影響的基準電壓。圖1是習知的一種電流模式帶隙電路的電路圖。其中金屬氧化半導體場效電晶體(metal oxide semiconductor field effect transistor，簡稱MOS電晶體)M1、M2和M3組成一個電流鏡(current mirror)，使電流I1、I2和I3彼此相等。運算放大器OPA的兩輸入端分別接收輸入電壓V_IN 和V_IP ，運算放大器的虛擬短路(virtual short circuit)效應使得V_IN 等於V_IP 。R1和R3有相同的電阻值，而且V_IN 等於V_IP ，因此流經R1和R3的電流相同，進而使得流經雙極電晶體(bipolar junction transistor,BJT)Q1和Q2的電流相同。如圖1所示，Q2的大小是Q1的X倍。在此情況下，Q1和Q2的射極(emitter)電壓差距為V_T LnX。其中V_T 為熱電壓(thermal voltage)，V_T =kT/q，k為波茲曼常數(Boltzmann's constant)，T為目前的絕對溫度(absolute temperature)，q為電子的電荷量1.6 x 10^-19 庫倫(coulomb)。Ln表示自然對數(natural logarithm)。也就是說，電阻R2兩端的電壓為V_T LnX。

綜合以上條件，可以得出電流I2的大小為(V_T LnX)/R2+V_EB1 /R3，其中V_EB1 是Q1的射極和基極(base)之間的電壓。由於I2等於I3，可以得出圖1電路提供的帶隙基準電壓VBG等於[(V_T LnX)/R2+V_EB1 /R3]*R4。熱電壓V_T 是正溫度係數，而V_EB1 是負溫度係數。只要適當設計X、R2和R3的數值，可以讓上述的正溫度係數和負溫度係數互相抵消，使電流I1、I2和I3不受溫度變化影響，進而使帶隙基準電壓VBG不受溫度變化影響。

運算放大器OPA可以採用如圖2所示的NMOS電晶體輸入架構，也可以採用如圖3所示的PMOS電晶體輸入架構。對於圖2的NMOS架構而言，輸入電壓V_IN 和V_IP 必須夠大，運算放大器OPA才能正常工作。也就是說，必須滿足下列條件。

V_EB1 >V_THN +V_DS15

其中V_THN 是NMOS電晶體M11的閥值電壓(threshold voltage)，V_DS15 是NMOS電晶體M15工作在飽和區(saturation region)時，汲極(drain)和源極(source)之間的電壓。問題在於，當閥值電壓V_THN 過高時，可能在系統工作的溫度範圍中，閥值電壓V_THN 始終大於輸入電壓V_EB1 ，使得運算放大器OPA不能工作。

另一方面，對於圖3的PMOS架構而言，電源電壓VCC必須夠高，運算放大器OPA才能正常工作。也就是說，必須滿足下列條件。

VCC>=V_EB1 +∣V_THP ∣+V_DS15

其中V_THP 是PMOS電晶體M11的閥值電壓。目前的半導體電路，因為製程越來越精細，電源電壓VCC隨之下降。當閥值電壓∣V_THP ∣過高時，可能在系統工作的溫度範圍中，V_EB1 +∣V_THP ∣始終大於電源電壓VCC，使得運算放大器OPA不能工作。

圖4是習知的另一種電流模式帶隙電路的電路圖。為了解決上述的運算放大器工作問題，圖4的帶隙電路增加了電阻R5和R6以提高運算放大器OPA的輸入電壓V_IN 和V_IP 。R5和R6的電阻值相同，配合NMOS輸入架構的運算放大器OPA，只要將輸入電壓V_IN 和V_IP 提升到大於V_THN +V_DS15 的程度，運算放大器OPA就能正常工作。不過由於製程的變數不能完全控制，電流鏡的PMOS電晶體M1和M2可能不會完全匹配，造成電流I1和I2稍有差距，電阻R5和R6也可能不會完全匹配。以上的匹配問題會造成OPA的兩個輸入電壓V_IN 和V_IP 的差距，對帶隙基準電壓VBG產生不利影響。

本發明提供一種帶隙電路，可以在高閥值電壓和低電源電壓的環境下正常工作，提供穩定的不受溫度變化影響的帶隙基準電壓，而且可以減少製程的不匹配所造成的不利影響。

本發明提出一種帶隙電路，包括電流源、電壓提升電路、電壓輸入電路、電壓均衡電路、以及電壓輸出電路。電流源，提供相等的第一電流、第二電流、以及第三電流。電壓提升電路以單一電流路徑提供一提升電壓。電壓輸入電路耦接於電壓提升電路與電流源，接收第一電流與第二電流，並且以上述提升電壓為基礎，分別提供第一輸入電壓與第二輸入電壓。電壓均衡電路耦接於電壓輸入電路，接收第一輸入電壓與第二輸入電壓，並使第一輸入電壓等於第二輸入電壓。電壓輸出電路耦接於電流源，根據第三電流提供帶隙基準電壓。

電壓提升電路可包括一電阻，此電阻耦接於電壓輸入電路與接地端之間。此電阻構成上述電流路徑，並提供上述的提升電壓。

在本發明的一實施例中，電壓輸入電路使第二電流具有零溫度係數，也就是不受溫度變化影響。在本發明的另一實施例中，電壓輸入電路使第二電流具有正溫度係數。

在第二電流具有正溫度係數的實施例中，電壓輸入電路包括兩個雙極電晶體和一個電阻。第一雙極電晶體的射極耦接於電流源，並接收第一電流；其基極耦接於電壓提升電路的單一電流路徑。電阻耦接於電流源，接收第二電流。第二雙極電晶體的射極耦接於電阻，其基極耦接於電壓提升電路的單一電流路徑。第一雙極電晶體與電流源的耦接點提供第一輸入電壓，電阻與電流源的耦接點提供第二輸入電壓。兩個雙極電晶體的集極(collector)可以皆耦接於電壓提升電路的單一電流路徑，也可以皆耦接於接地端。

電壓輸出電路可包括一電阻和電壓補償電路。電阻耦接於電流源並且接收第三電流。電阻與電流源的耦接點提供帶隙基準電壓。電壓補償電路耦接於電阻與接地端之間，提供具有負溫度係數的補償電壓，使帶隙基準電壓具有零溫度係數。電壓補償電路可包括一雙極電晶體，其射極耦接於上述電阻，其基極與集極皆耦接於接地端。

上述的帶隙電路使用單一電流路徑提升第一輸入電壓和第二輸入電壓，可以在高閥值電壓和低電源電壓的環境下正常工作，提供穩定的不受溫度變化影響的帶隙基準電壓。因為使用單一電流路徑，不會有習知技術的兩電阻不一致的問題，可以減少製程的不匹配所造成的不利影響。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖5是依照本發明一實施例的一種帶隙電路的示意圖。圖5的帶隙電路包括電流源510、電壓均衡電路520、電壓輸入電路530、電壓提升電路540、以及電壓輸出電路550。電流源510提供三個電流I1、I2和I3，並使這三個電流的電流大小維持固定的相互比例；譬如說，電流I1、I2及I3可以是彼此相等的，也就是使電流I1：I2：I3=1：1：1。電壓提升電路540以單一電流路徑提供提升電壓V_G 。電壓輸入電路530耦接於電壓提升電路540、電壓均衡電路520與電流源510。電壓輸入電路530接收電流I1和I2，並且以提升電壓V_G 為基礎，分別提供輸入電壓V_IN 與V_IP 。電壓均衡電路520耦接於電流源510和電壓輸入電路530，接收輸入電壓V_IN 與V_IP ，並控制電流源510，以使V_IN 實質上趨近(或等於)V_IP 。電壓輸出電路550耦接於電流源510，根據電流I3提供不受溫度變化影響的帶隙基準電壓VBG。

圖6至圖8繪示圖5的帶隙電路的三種電路設計，其中圖6和圖7是電流模式帶隙電路，圖8是電壓模式帶隙電路。在圖6的電路中，電流源510包括一個由PMOS電晶體M1、M2和M3組成的電流鏡。此電流鏡耦接於電壓輸入電路530與電壓輸出電路550，接收電源電壓VCC，並且提供相等的電流I1、I2和I3。電壓均衡電路520包括運算放大器OPA。運算放大器OPA的兩個輸入端耦接於電壓輸入電路530，分別接收輸入電壓V_IN 與V_IP 。運算放大器OPA的輸出端耦接於組成電流鏡的PMOS電晶體M1、M2和M3。電壓提升電路540包括電阻Rs。電阻Rs耦接於電壓輸入電路530與接地端GND之間，電阻Rs構成上述的單一電流路徑，並提供提升電壓V_G 。

除了提供輸入電壓V_IN 與V_IP 以外，圖6的電壓輸入電路530的另一個作用是使電流I2具有零溫度係數，也就是不受溫度變化影響。電流源510的電流鏡會使電流I1、I2和I3都不受溫度變化影響，進而使帶隙基準電壓VBG也不受溫度變化影響。

圖6的電壓輸入電路530包括電阻R1、R2、R3、以及雙極電晶體Q1和Q2。電阻R1的一端耦接於PMOS電晶體M1和運算放大器OPA，接收電流I1，另一端耦接於電阻Rs。雙極電晶體Q1的射極耦接於PMOS電晶體M1、運算放大器OPA和電阻R1，接收電流I1，其基極耦接於電阻Rs，其集極耦接於接地端GND。電阻R2耦接於PMOS電晶體M2和運算放大器OPA，接收電流I2。雙極電晶體Q2的射極耦接於電阻R2，其基極耦接於電阻Rs，其集極耦接於接地端GND。電阻R3的一端耦接於PMOS電晶體M2、運算放大器OPA和電阻R2，接收電流I2，另一端耦接於電阻Rs。電阻R1和R3具有相同的電阻值。電阻R1與雙極電晶體Q1的射極的耦接點提供輸入電壓V_IN ，電阻R2與R3的耦接點提供輸入電壓V_IP 。

圖6的電壓輸出電路550包括電阻R4，電阻R4耦接於PMOS電晶體M3與接地端GND之間，並且接收電流I3。電阻R4與PMOS電晶體M3的耦接點提供帶隙基準電壓VBG。由於電流I3具有零溫度係數，帶隙基準電壓VBG同樣具有零溫度係數。

圖6的帶隙電路和圖1的傳統帶隙電路的主要差別是增加了電阻Rs。電阻Rs提供電壓V_G ，進而提升了以V_G 為基礎的輸入電壓V_IN 和V_IP 。圖6的運算放大器OPA採用如圖2所示的NMOS電晶體輸入架構。只要適當設計Rs的電阻值，就可以使輸入電壓V_IN 和V_IP 高於V_THN ＋V_DS15 ，使運算放大器OPA在高閥值電壓和低電源電壓之下正常工作。由於圖6的帶隙電路只用一個電阻Rs來提升輸入電壓V_IN 和V_IP ，不會像圖4的帶隙電路一樣有兩個電阻R5和R6不匹配的問題，可以有效降低製程差異對於帶隙基準電壓VBG的不利影響。

圖7繪示圖5的帶隙電路的另一種設計方式，圖7和圖6的差別在於雙極電晶體Q1和Q2的集極皆耦接於電阻Rs，而不是耦接於接地端GND。這個改變不會影響圖7的帶隙電路的工作表現。

圖8繪示圖5的帶隙電路的又一種設計方式，圖8的電壓輸入電路530省略了電阻R1和R3，因此電流源510輸出的電流I1、I2和I3都會具有正溫度係數。為了抵消電流I3的正溫度係數，圖8的電壓輸出電路550包括電阻R4和電壓補償電路560。電阻R4耦接於PMOS電晶體M3，並接收電流I3。電阻R4與PMOS電晶體M3的耦接點提供帶隙基準電壓VBG。電壓補償電路560耦接於電阻R4與接地端GND之間，提供具有負溫度係數的補償電壓。補償電壓的負溫度係數和電流I3的正溫度係數互相抵消，使帶隙基準電壓VBG具有零溫度係數，不受溫度變化影響。電壓補償電路560包括雙極電晶體Q3，其射極耦接於電阻R4，其基極與集極皆耦接於接地端GND。上述的補償電壓就是Q3的射極和基極之間的電壓。

綜上所述，本發明使用單一電阻構成的單一電流路徑提升NMOS輸入架構的運算放大器的兩個輸入電壓，使帶隙電路可以在高閥值電壓和低電源電壓的環境下正常工作，提供穩定的不受溫度變化影響的帶隙基準電壓。因為使用單一電阻來提升運算放大器的輸入電壓，本發明不會有習知技術的兩電阻不一致的問題，可以減少製程的不匹配所造成的不利影響。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

510．．．電流源

520．．．電壓均衡電路

530．．．電壓輸入電路

540．．．電壓提升電路

550．．．電壓輸出電路

560．．．電壓補償電路

GND．．．接地端

I1、I2、I3．．．電流

M1、M2、M3、M11、M12、M13、M14、M15．．．金屬氧化半導體場效電晶體

NBIAS、PBIAS．．．電壓準位

OPA．．．運算放大器

Q1、Q2、Q3．．．雙極電晶體

R1、R2、R3、R4、R5、R6、Rs．．．電阻

VCC．．．電源電壓

VBG、VFB、V_G 、V_IN 、V_IP ．．．電壓準位

圖1是習知的一種電流模式帶隙電路的電路圖。

圖2和圖3是習知的兩種運算放大器的電路圖。

圖4是習知的另一種電流模式帶隙電路的電路圖。

圖5是依照本發明一實施例的一種帶隙電路的示意圖。

圖6、圖7和圖8是依照本發明一實施例的三種帶隙電路的電路圖。

510．．．電流源

520．．．電壓均衡電路

530．．．電壓輸入電路

540．．．電壓提升電路

550．．．電壓輸出電路

GND．．．接地端

I1、I2、I3．．．電流

VCC．．．電源電壓

VBG、V_G 、V_IN 、V_IP ．．．電壓準位

Claims (15)

1. 一種帶隙電路，包括：一電流源，提供一第一電流、一第二電流、以及一第三電流；一電壓提升電路，以單一電流路徑提供一提升電壓；一電壓輸入電路，耦接於該電壓提升電路與該電流源，接收該第一電流與該第二電流，並且以該提升電壓為基礎，分別提供一第一輸入電壓與一第二輸入電壓，其中該電壓輸入電路包括一第一雙極電晶體以及一第二雙極電晶體，該第一雙極電晶體的射極耦接該電流源並接收該第一電流，該第一雙極電晶體的基極耦接於該電壓提升電路的該電流路徑，該第二雙極電晶體的射極耦接該電流源並接收該第二電流，該第二雙極電晶體的基極耦接於該電壓提升電路的該電流路徑；一電壓均衡電路，耦接於該電壓輸入電路，接收該第一輸入電壓與該第二輸入電壓，並使該第一輸入電壓等於該第二輸入電壓；以及一電壓輸出電路，耦接於該電流源，根據該第三電流提供一帶隙基準電壓。
2. 如申請專利範圍第1項所述之帶隙電路，其中該電流源包括一電流鏡，該電流鏡耦接於電壓輸入電路與該電壓輸出電路，接收一電源電壓，提供該第一電流、該第二電流、以及該第三電流。
3. 如申請專利範圍第1項所述之帶隙電路，其中該電 壓提升電路包括一電阻，該電阻耦接於該電壓輸入電路與一接地端之間，該電阻構成該電流路徑並提供該提升電壓。
4. 如申請專利範圍第1項所述之帶隙電路，其中該電壓均衡電路包括一運算放大器，該運算放大器的兩輸入端耦接於該電壓輸入電路，分別接收該第一輸入電壓與該第二輸入電壓，該運算放大器的輸出端耦接於該電流源。
5. 如申請專利範圍第4項所述之帶隙電路，其中該運算放大器採用NMOS電晶體輸入架構。
6. 如申請專利範圍第1項所述之帶隙電路，其中該電壓輸入電路使該第二電流具有零溫度係數。
7. 如申請專利範圍第6項所述之帶隙電路，其中該電壓輸入電路包括：一第一電阻，耦接於該電流源與該電壓提升電路的該電流路徑之間，接收該第一電流；一第二電阻，耦接於該電流源，接收該第二電流；以及一第三電阻，其第一端耦接於該第二電阻與該電流源並接收該第二電流，其第二端耦接於該電壓提升電路的該電流路徑；其中該第一電阻與該第一雙極電晶體的射極的耦接點提供該第一輸入電壓，該第二電阻與該第三電阻的耦接點提供該第二輸入電壓。
8. 如申請專利範圍第7項所述之帶隙電路，其中該第一電阻和該第三電阻具有相同的電阻值。
9. 如申請專利範圍第7項所述之帶隙電路，其中該第一雙極電晶體與該第二雙極電晶體的集極皆耦接於該電壓提升電路的該電流路徑。
10. 如申請專利範圍第7項所述之帶隙電路，其中該第一雙極電晶體與該第二雙極電晶體的集極皆耦接於一接地端。
11. 如申請專利範圍第6項所述之帶隙電路，其中該電壓輸出電路包括一電阻，該電阻耦接於該電流源與一接地端之間，並且接收該第三電流，該電阻與該電流源的耦接點提供該帶隙基準電壓，該帶隙基準電壓具有零溫度係數。
12. 如申請專利範圍第1項所述之帶隙電路，其中該電壓輸入電路使該第二電流具有正溫度係數。
13. 如申請專利範圍第12項所述之帶隙電路，其中該電壓輸入電路包括：一電阻，耦接於該電流源，接收該第二電流；其中該第一雙極電晶體與該電流源的耦接點提供該第一輸入電壓，該電阻與該電流源的耦接點提供該第二輸入電壓。
14. 如申請專利範圍第12項所述之帶隙電路，其中該電壓輸出電路包括：一電阻，耦接於該電流源並且接收該第三電流，該電阻與該電流源的耦接點提供該帶隙基準電壓；以及一電壓補償電路，耦接於該電阻與一接地端之間，提 供具有負溫度係數的一補償電壓，使該帶隙基準電壓具有零溫度係數。
15. 如申請專利範圍第14項所述之帶隙電路，其中該電壓補償電路包括一雙極電晶體，其射極耦接於該電阻，其基極與集極皆耦接於該接地端。