CN113707097A - 栅驱动器和包括该栅驱动器的显示装置 - Google Patents

Abstract

本发明公开了栅驱动器和包括该栅驱动器的显示装置。一种栅驱动器包括被配置为输出栅信号的级，该级包括：输入部分，被配置为基于供应到第一输入端子和第二输入端子的信号来控制第一节点的电压和第二节点的电压；输出部分，被配置为基于第三节点的电压和第四节点的电压将第一电源的电压或第二电源的电压作为栅信号供应到输出端子；第一信号处理部分，被配置为基于第一节点的电压将第二电源的电压供应到第四节点，或者基于供应到第三输入端子的信号，通过第五节点将第二节点和第四节点电连接；以及第二信号处理部分，包括连接在第三节点和第六节点之间的第一晶体管以基于第一晶体管的操作来控制第三节点的电压。

Description

栅驱动器和包括该栅驱动器的显示装置

相关申请的交叉引用

本申请要求于2020年5月20日在韩国知识产权局提交的韩国专利申请第10-2020-0060530号的优先权和权益，该韩国专利申请的整个内容通过引用并入本文。

技术领域

本公开的一些实施例涉及一种包括栅驱动器的显示装置。

背景技术

显示装置包括：用于将数据信号供应到数据线的数据驱动器；用于将扫描信号供应到扫描线的扫描驱动器；用于将发射控制信号供应到发射控制线的发射驱动器；以及连接到数据线、扫描线和发射控制线的像素。

数据线与扫描线和发射控制线在不同的层上，并且被定位为与扫描线和发射控制线交叉。于是，在数据线与扫描线之间以及在数据线与发射控制线之间存在寄生电容分量。

在最近研究的显示装置中，根据图像分辨率的增加和驱动频率的增加，供应到数据线的数据信号迅速摆动，并且扫描信号和/或发射控制信号的电压电平可能会被寄生电容分量的耦合无意地改变。例如，扫描信号和/或发射控制信号的低电平被由于数据信号的变化而引起的耦合改变，这可能引起诸如串扰的亮度偏差。

另外，在驱动显示装置的初始状态下，扫描驱动器和发射驱动器的级内部的节点电压可能不稳定，并因此像素可能难以初始发射具有期望亮度的光。

发明内容

本公开的一些实施例可以提供一种栅驱动器和包括该栅驱动器的显示装置，该栅驱动器可以包括控制用于栅信号的低电平输出的第三节点的电压电平的第二信号处理器。

本公开的一些实施例可以提供一种栅驱动器和包括该栅驱动器的显示装置，该栅驱动器可以进一步包括用于在驱动显示装置的初始状态下稳定地控制像素的发光的初始化部分。

本公开的实施例不限于上述方面，并且可以在不脱离本公开的一些实施例的精神和范围的情况下进行各种扩展。

根据本公开的一些实施例，一种栅驱动器包括被配置为输出栅信号的级，该级包括：输入部分，被配置为基于供应到第一输入端子和第二输入端子的信号来控制第一节点的电压和第二节点的电压；输出部分，被配置为基于第三节点的电压和第四节点的电压将第一电源的电压或第二电源的电压作为栅信号供应到输出端子；第一信号处理部分，被配置为基于第一节点的电压将第二电源的电压供应到第四节点，或者基于供应到第三输入端子的信号，通过第五节点将第二节点和第四节点电连接；以及第二信号处理部分，包括连接在第三节点和第六节点之间的第一晶体管以基于第一晶体管的操作来控制第三节点的电压。

第二信号处理部分可以进一步包括：第二晶体管，连接在第一输入端子和第六节点之间并且包括连接到第二输入端子的栅电极；第三晶体管，连接在第三输入端子和第七节点之间并且包括连接到第六节点的栅电极；以及第一电容器，连接在第六节点和第七节点之间，其中第一晶体管的栅电极连接到第六节点。

第二信号处理部分可以进一步包括第十四晶体管，该第十四晶体管连接在第二晶体管和第六节点之间并且包括被配置为接收第一电源的电压的栅电极。

第二信号处理部分可以包括第十五晶体管，该第十五晶体管连接在第二电源和第七节点之间并且包括连接到第二节点的栅电极。

第二信号处理部分可以进一步包括：第二晶体管，连接在第一节点和第六节点之间；第三晶体管，连接在第三输入端子和第七节点之间并且包括连接到第六节点的栅电极；以及第一电容器，连接在第六节点和第七节点之间，其中第一晶体管的栅电极连接到第六节点。

第二信号处理部分可以进一步包括第十五晶体管，该第十五晶体管连接在第二电源和第七节点之间并且包括连接到第二节点的栅电极。

该级可以进一步包括稳定部分，该稳定部分电连接在输入部分和输出部分之间并且被配置为限制第一节点的电压下降量和第二节点的电压下降量。

稳定部分可以包括：第十二晶体管，连接在第一节点和第三节点之间并且包括用于接收第一电源的电压的栅电极；以及第十三晶体管，连接在第二节点和第五节点之间并且包括用于接收第一电源的电压的栅电极。

该级可以进一步包括初始化部分，该初始化部分被配置为在初始化时段期间将第二电源的电压供应到第一节点。

初始化部分可以包括串联连接在第二电源和第一节点之间的第十九晶体管和第二十晶体管，其中，第十九晶体管包括连接到第二节点的栅电极，并且其中，第二十晶体管包括连接到第三输入端子的栅电极。

初始化部分可以包括第十六晶体管，该第十六晶体管连接在第二电源和第一节点之间并且包括用于接收复位信号的栅电极。

栅驱动器可以被配置为在初始化时段期间将具有高电平的栅信号基本上同时输出到所有栅线。

输入部分可以包括：第四晶体管，连接在第一输入端子和第一节点之间并且包括连接到第二输入端子的栅电极；第五晶体管，连接在第二输入端子和第二节点之间并且包括连接到第一节点的栅电极；以及第六晶体管，连接在第一电源和第二节点之间并且包括连接到第二输入端子的栅电极。

输出部分可以包括：第七晶体管，连接在第一电源和输出端子之间并且包括连接到第三节点的栅电极；以及第八晶体管，连接在第二电源和输出端子之间并且包括连接到第四节点的栅电极。

输出部分可以进一步包括：第十七晶体管，连接在第一节点和第八节点之间并且包括连接到第一电源的栅电极；第十八晶体管，连接在第一电源和输出端子之间并且包括连接到第八节点的栅电极；以及第四电容器，连接在第八节点和输出端子之间。

输出部分可以根据输出端子的电压变化通过使用第四电容器的耦合来控制栅信号的电压下降量。

第一信号处理部分可以包括：第二电容器，包括连接到第五节点的第一端子；第九晶体管，连接在第二电容器的第二端子和第四节点之间并且包括连接到第三输入端子的栅电极；第十晶体管，连接在第二电容器的第二端子和第三输入端子之间并且包括连接到第五节点的栅电极；第十一晶体管，连接在第二电源和第四节点之间并且包括连接到第一节点的栅电极；以及第三电容器，连接在第二电源和第四节点之间。

第一输入端子可以接收前一级的输出信号或起始脉冲，其中，第二输入端子接收第一时钟信号，并且其中，第三输入端子接收从第一时钟信号移位的第二时钟信号。

根据本公开的一些实施例，一种显示装置包括：像素；扫描驱动器，包括扫描级以通过扫描线将扫描信号供应到像素；数据驱动器，被配置为通过数据线将数据信号供应到像素；以及发射驱动器，包括发射控制级以通过发射控制线将发射控制信号发射到像素，其中，扫描级和发射控制级中的至少一个包括：输入部分，被配置为基于供应到第一输入端子的前一扫描级的输出信号或起始脉冲以及供应到第二输入端子的第一时钟信号，来控制第一节点的电压和第二节点的电压；输出部分，被配置为基于第三节点的电压和第四节点的电压将第一电源的电压或第二电源的电压作为扫描信号或发射控制信号供应到输出端子；第一信号处理部分，被配置为基于第一节点的电压将第二电源的电压供应到第四节点，或者基于供应到第三输入端子的第二时钟信号，通过第五节点将第二节点和第四节点电连接；以及第二信号处理部分，包括二极管连接在第三节点和第六节点之间的第一晶体管以基于第一晶体管的操作来控制第三节点的电压。

第二信号处理部分可以进一步包括：第二晶体管，连接在第一输入端子和第六节点之间并且包括连接到第二输入端子的栅电极；第三晶体管，连接在第三输入端子和第七节点之间并且包括连接到第六节点的栅电极；以及第一电容器，连接在第六节点和第七节点之间，其中第一晶体管的栅电极连接到第六节点。

根据本公开的一些实施例的栅驱动器的级可以通过包括二极管连接型第一晶体管的第二信号处理器的电荷泵操作将第三节点的电压稳定地保持在2-低电平。在低电平栅信号中产生的耦合误差可以由供应到第七晶体管的栅电极的第三节点的2-低电平电压立即补偿。于是，从栅线输出的栅信号的低电平可以保持相对稳定。

因此，在包括栅驱动器的显示装置中，原本由数据线和栅线(例如，扫描线和/或发射控制线)之间的耦合引起的诸如串扰和闪烁的亮度偏差可以被改善。

另外，栅驱动器的级可以包括初始化部分，因此可以减少或防止其中在显示装置的初始化时段或驱动初始化期间像素无意地发光的闪光，并且可以稳定地执行显示装置的启动初始化。

然而，本公开不限于上述方面，并且在不脱离本公开的精神和范围的情况下，可以对本公开的实施例进行各种扩展。

附图说明

图1示出根据本公开的一些实施例的显示装置的框图。

图2示出了包括在图1的显示装置中的像素的示例的电路图。

图3示出了驱动图2的像素的示例的时序图。

图4示出了根据本公开的一些实施例的栅驱动器的框图。

图5A示出了从包括在图1的显示装置中的发射驱动器输出的发射控制信号的示例的时序图。

图5B示出了从包括在图1的显示装置中的扫描驱动器输出的扫描信号的示例的时序图。

图6示出了包括在图4的栅驱动器中的级的示例的电路图。

图7示出了图6的级的操作的示例的时序图。

图8示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图9示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图10示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图11示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图12示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图13A示出了包括在图4的栅驱动器中的级的示例的电路图。

图13B示出了图4的栅驱动器的操作的示例的时序图。

图14A和图14B示出了包括在图4的栅驱动器中的级的示例的电路图。

图15A至图15C示出了包括在图4的栅驱动器中的级的示例的电路图。

图16示出了图4的栅驱动器的示例的框图。

图17A至图17C示出了包括在图16的栅驱动器中的级的示例的电路图。

图18示出了图16的栅驱动器的操作的示例的时序图。

图19示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图20示出了图19的级的操作的示例的时序图。

图21示出了包括在图16的栅驱动器中的级的另一示例的电路图。

图22示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图23示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图24示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图25示出了包括在图4的栅驱动器中的级的另一示例的电路图。

图26示出了包括在图4的栅驱动器中的级的另一示例的电路图。

具体实施方式

通过参考实施例的详细描述和附图，可以更容易地理解本发明构思的特征和完成本发明构思的方法。在下文中，将参照附图更详细地描述实施例。然而，所描述的实施例可以以各种不同的形式来实施，并且不应被解释为仅限于本文中所图示的实施例。相反，提供这些实施例作为示例，使得本公开将是彻底和完整的，并将向本领域技术人员充分传达本发明构思的方面和特征。因此，可能不会描述对于本领域普通技术人员而言对于完全理解本发明构思的方面和特征不必要的过程、元件和技术。

除非另有说明，否则在整个附图和书面描述中，相同的附图标记、字符或其组合表示相同的元件，并因此，将不重复其描述。此外，可能不示出与实施例的描述无关的部分以使描述清楚。在附图中，为了清楚起见，可能夸大了元件、层和区的相对尺寸。另外，通常提供附图中对交叉影线和/或阴影的使用来阐明相邻元件之间的边界。因此，除非指定，否则交叉影线或阴影的存在或不存在都不会传达或指示对特定材料、材料性质、尺寸、比例、图示元件之间的共性和/或元件的任何其他特性、属性、性质等的任何偏好或要求。

本文中参考截面图示描述了各个实施例，截面图示是实施例和/或中间结构的示意性图示。因此，例如由于制造技术和/或公差导致的图示的形状的变化是可以预期的。此外，本文公开的特定结构或功能描述仅是图示性的，以用于描述根据本公开的构思的实施例的目的。因此，本文公开的实施例不应被解释为限于区的特定图示的形状，而应包括例如由于制造导致的形状偏差。

例如，图示为矩形的注入区通常在其边缘处具有圆形或弯曲的特征和/或注入物浓度的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区可以导致在掩埋区与通过其发生注入的表面之间的区中的一些注入。因此，附图中图示的区本质上是示意性的，并且它们的形状不旨在图示装置的区的实际形状，并且也不旨在进行限制。另外，如本领域技术人员将认识到的，在全部不脱离本公开的精神或范围的情况下，可以以各种不同的方式修改所描述的实施例。

在详细描述中，出于解释的目的，阐述了许多具体细节以提供对各个实施例的透彻理解。然而，显而易见的是，可以在没有这些具体细节或具有一个或多个等同布置的情况下实践各个实施例。在其他实例中，以框图形式示出了公知的结构和装置，以避免不必要地混淆各个实施例。

将理解，尽管术语“第一”、“第二”、“第三”等在本文中可用于描述各个元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应受到这些术语的限制。这些术语用于区分一个元件、部件、区、层或部分与另一元件、部件、区、层或部分。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分。

将理解，当元件、层、区或部件被称为“形成在”另一元件、层、区或部件“上”、“在”另一元件、层、区或部件“上”、“连接到”或“耦接到”另一元件、层、区或部件时，其可以直接形成在另一元件、层、区或部件上、直接在另一元件、层、区或部件上、直接连接到或耦接到另一元件、层、区或部件，或者间接形成在另一元件、层、区或部件上、间接在另一元件、层、区或部件上、间接连接到或耦接到另一元件、层、区或部件使得可以存在一个或多个中间元件、层、区或部件。然而，“直接连接/直接耦接”是指一个部件直接连接或耦接另一部件而没有中间部件。同时，可以类似地解释诸如“在……之间”、“直接在……之间”或“与……邻近”和“与……直接邻近”的描述部件之间的关系的其他表达。另外，还将理解，当元件或层被称为在两个元件或层“之间”时，其可以是两个元件或层之间的唯一元件或层，或者也可以存在一个或多个中间元件或层。

为了本公开的目的，诸如“……中的至少一个”的表达在元件的列表之后时修饰元件的整个列表并且不修饰列表的个别元件。例如，“X、Y和Z中的至少一个”、“X、Y或Z中的至少一个”和“选自由X、Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、诸如例如XYZ、XYY、YZ和ZZ的X、Y和Z中的两个或更多个的任意组合或者其任何变体。类似地，诸如“A和B中的至少一个”的表达可以包括A、B或者A和B。如本文中所使用的，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。例如，诸如“A和/或B”的表达可以包括A、B或者A和B。

本文中使用的术语仅出于描述特定实施例的目的，并且不旨在限制本公开。如本文中所使用的，除非上下文另外明确指示，否则单数形式“一”旨在也包括复数形式。将进一步理解，在本说明书中使用术语“包含”、“具有”、“包括”时，指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。如本文中所使用的，术语“和/或”包括一个或多个相关联列出项目的任何和所有组合。

如本文中所使用的，术语“基本上”、“大约”、“近似”和类似的术语被用作近似的术语而不是程度的术语，并且旨在说明本领域普通技术人员将认识到的测量值或计算值的固有偏差。如本文中所使用的，考虑到讨论中的测量以及与特定量的测量相关联的误差(即测量系统的限制)，“大约”或“近似”包括所述的值，并且意味着在由本领域普通技术人员确定的特定值的可接受偏差范围内。例如，“大约”可以表示在一个或多个标准偏差之内，或者在所述值的±30％、±20％、±10％、±5％之内。此外，当描述本公开的实施例时，“可以”的使用是指“本公开的一个或多个实施例”。

当可以不同地实现一个或多个实施例时，特定工艺顺序可以与所描述的顺序不同地执行。例如，两个连续地描述的工艺可以基本上同时执行或者以与所描述的顺序相反的顺序执行。

可以利用任何合适的硬件、固件(例如，专用集成电路)、软件或者软件、固件和硬件的组合来实现根据本文中描述的本公开的实施例的电子或电气装置和/或任何其他相关装置或部件。例如，这些装置的各个部件可以形成在一个集成电路(IC)芯片上或单独的IC芯片上。此外，这些装置的各个部件可以在柔性印刷电路膜、载带封装(TCP)、印刷电路板(PCB)上实现，或在一个基板上形成。

进一步，这些装置的各个部件可以是在一个或多个计算装置中的一个或多个处理器上运行的进程或线程，该进程或线程执行计算机程序指令并与其他系统部件进行交互以执行本文中所描述的各种功能。计算机程序指令被存储在存储器中，该存储器可以使用诸如例如随机存取存储器(RAM)的标准存储装置在计算装置中实现。计算机程序指令还可以被存储在诸如例如CD-ROM、闪存驱动器等的其他非暂时性计算机可读介质中。另外，本领域技术人员应该认识到，在不脱离本公开的实施例的精神和范围的情况下，可以将各个计算装置的功能组合或集成到单个计算装置中，或者可以将特定计算装置的功能分布在一个或多个其他计算装置上。

除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常所理解的含义相同的含义。还将理解的是，除非在本文中明确如此限定，否则术语，诸如在常用字典中限定的那些术语应被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，并且不应以理想化或过于正式的含义进行解释。

图1示出根据本公开的一些实施例的显示装置的框图。

参考图1，显示装置1000可以包括显示器100、第一扫描驱动器200(或第一栅驱动器)、第二扫描驱动器300(或第二栅驱动器)、发射驱动器400(或第三栅驱动器)、数据驱动器500和时序控制器600。

显示装置1000可以根据驱动条件以各种驱动频率(或图像刷新率和屏幕刷新率)显示图像。驱动频率是数据信号基本上被写入像素PX的驱动晶体管的频率。例如，驱动频率可以被称为屏幕刷新率，并且可以表示一秒钟播放显示屏的频率。显示装置1000可以响应于1Hz至120Hz的各种驱动频率来显示图像。

显示器100显示图像。显示器100可以包括连接到数据线D、扫描线S1和S2以及发射控制线E的像素PX。像素PX可以从第一驱动电源VDD、第二驱动电源VSS和初始化电源Vint接收外部供应的电压。

另外，像素PX可以连接到与像素电路结构相对应的第一扫描线S1、第二扫描线S2和发射控制线E中的一条或多条。

时序控制器600可以从诸如外部图形装置的图像源接收输入控制信号和输入图像信号。时序控制器600基于输入图像信号根据显示器100的操作条件生成图像数据RGB，并且将图像数据RGB提供到数据驱动器500。基于输入控制信号，时序控制器600可以生成用于控制第一扫描驱动器200的驱动时序的第一驱动控制信号SCS1、用于控制第二扫描驱动器300的驱动时序的第二驱动控制信号SCS2、用于控制发射驱动器400的驱动时序的第三驱动控制信号ECS以及用于控制数据驱动器500的驱动时序的第四驱动控制信号DCS，并且可以将它们分别提供到第一扫描驱动器200、第二扫描驱动器300、发射驱动器400和数据驱动器500。

第一扫描驱动器200可以从时序控制器600接收第一驱动控制信号SCS1。第一扫描驱动器200可以响应于第一驱动控制信号SCS1将扫描信号供应到第一扫描线S1。

第二扫描驱动器300可以从时序控制器600接收第二驱动控制信号SCS2。第二扫描驱动器300可以响应于第二驱动控制信号SCS2将扫描信号供应到第二扫描线S2。

发射驱动器400可以从时序控制器600接收第三驱动控制信号ECS。发射驱动器400可以响应于第三驱动控制信号ECS将发射控制信号供应到发射控制线E。

数据驱动器500可以从时序控制器600接收第四驱动控制信号DCS和图像数据RGB。数据驱动器500可以响应于第四驱动控制信号DCS将图像数据RGB转换为模拟数据信号(例如，数据电压)，并且可以将数据信号供应到数据线D。

图2示出了包括在图1的显示装置中的像素的示例的电路图。

在图2中，为了更好地理解和便于描述，示出了位于第i水平线(或第i像素行)并且连接到第j数据线Dj的像素PXij(i和j是自然数)。

参考图2，像素PXij可以包括发光元件LD、第一像素晶体管M1至第七像素晶体管M7和存储电容器Cst。

发光元件LD的第一电极(例如，或者阳极电极或者阴极电极)连接到第四像素节点PN4，并且第二电极(阴极电极或阳极电极)连接到第二驱动电源VSS。发光元件LD产生具有与从第一像素晶体管M1供应的电流的量相对应的亮度的光(例如，具有预定亮度的光)。

在一些实施例中，发光元件LD可以是包括有机发光层的有机发光二极管。在其他实施例中，发光元件LD可以是由无机材料制成的无机发光元件。在其他实施例中，发光元件LD可以是由无机材料和有机材料制成的发光元件。可替代地，发光元件LD可以具有多个无机发光元件并联和/或串联连接在第二驱动电源VSS和第四像素节点PN4之间的形式。

第一像素晶体管M1(或驱动晶体管)连接在第一像素节点PN1和第三像素节点PN3之间。第一像素晶体管M1的栅电极连接到第二像素节点PN2。第一像素晶体管M1可以响应于第二像素节点PN2的电压来控制从第一驱动电源VDD经由发光元件LD流到第二驱动电源VSS的电流的量。为此，第一驱动电源VDD可以被设置为比第二驱动电源VSS的电压高的电压。

第二像素晶体管M2连接在数据线Dj和第一像素节点PN1之间。第二像素晶体管M2的栅电极连接到第i第一扫描线S1i。当第一扫描信号被供应到第i第一扫描线S1i时第二像素晶体管M2导通，以将数据线Dj和第一像素节点PN1电连接。

第三像素晶体管M3连接在第三像素节点PN3和第二像素节点PN2之间。第三像素晶体管M3的栅电极连接到第i第二扫描线S2i。当第二扫描信号被供应到第i第二扫描线S2i时，第三像素晶体管M3导通。因此，当第三像素晶体管M3导通时，第一像素晶体管M1被二极管连接。

第四像素晶体管M4连接在第二像素节点PN2和第一初始化电源Vint1之间。第四像素晶体管M4的栅电极连接到第i-1第二扫描线S2i-1。当第二扫描信号被供应到第i-1第二扫描线S2i-1时，第四像素晶体管M4导通，以将第一初始化电源Vint1的电压供应到第二像素节点PN2。这里，第一初始化电源Vint1的电压可以被设置为比供应到数据线Dj的数据信号的电压低的电压。

于是，第一像素晶体管M1的栅电压通过导通的第四像素晶体管M4被初始化为第一初始化电源Vint1的电压，并且第一像素晶体管M1可以具有导通偏置状态(即，第一像素晶体管M1可以被初始化为导通偏置状态)。

第五像素晶体管M5连接在第一驱动电源VDD和第一像素节点PN1之间。第五像素晶体管M5的栅电极连接到第i发射控制线Ei。当发射控制信号被供应到第i发射控制线Ei时，第五像素晶体管M5截止，并且在其他情况下，第五像素晶体管M5导通。

第六像素晶体管M6连接在第三像素节点PN3和第四像素节点PN4/发光元件LD的第一电极之间。第六像素晶体管M6的栅电极连接到第i发射控制线Ei。当发射控制信号被供应到第i发射控制线Ei时，第六像素晶体管M6截止，并且在其他情况下，第六像素晶体管M6导通。

第七像素晶体管M7连接在第四像素节点PN4/发光元件LD的第一电极和第二初始化电源Vint2之间。第七像素晶体管M7的栅电极连接到第i第一扫描线S1i。当第一扫描信号被供应到第i第一扫描线S1i时，第七像素晶体管M7导通，以将第二初始化电源Vint2的电压供应到发光元件LD的第一电极。

然而，以上仅是示例，并且第七像素晶体管M7的栅电极可以连接到第i-1第一扫描线或第i+1第一扫描线。

同时，第一初始化电源Vint1和第二初始化电源Vint2可以产生不同的电压。即，可以不同地设置用于初始化第二像素节点PN2的电压和用于初始化第四像素节点PN4的电压。

存储电容器Cst连接在第一驱动电源VDD和第二像素节点PN2之间。存储电容器Cst可以存储施加到第二像素节点PN2的电压。

同时，第一像素晶体管M1、第二像素晶体管M2、第五像素晶体管M5、第六像素晶体管M6和第七像素晶体管M7可以形成为多晶硅半导体晶体管。例如，第一像素晶体管M1、第二像素晶体管M2、第五像素晶体管M5、第六像素晶体管M6和第七像素晶体管M7可以包括通过低温多晶硅(LTPS)工艺形成的多晶硅半导体层作为有源层(沟道)。另外，第一像素晶体管M1、第二像素晶体管M2、第五像素晶体管M5、第六像素晶体管M6和第七像素晶体管M7可以是P型晶体管。于是，导通第一像素晶体管M1、第二像素晶体管M2、第五像素晶体管M5、第六像素晶体管M6和第七像素晶体管M7的栅导通电压可以是低电平(或逻辑低电平)。

因为多晶硅半导体晶体管具有响应速度快的优点，所以可以应用于需要快速切换的开关元件。

第三像素晶体管M3和第四像素晶体管M4可以形成为氧化物半导体晶体管。例如，第三像素晶体管M3和第四像素晶体管M4可以是N型氧化物半导体晶体管，并且可以包括氧化物半导体层作为有源层。于是，导通第三像素晶体管M3和第四像素晶体管M4的栅导通电压可以是高电平(或逻辑高电平)。

氧化物半导体晶体管可以在低温下处理，并且具有比多晶硅半导体晶体管低的电荷迁移率。即，氧化物半导体晶体管具有优异的截止电流特性。于是，当第三像素晶体管M3和第四像素晶体管M4形成为氧化物半导体晶体管时，来自第二像素节点PN2和/或第三像素节点PN3的泄漏电流可以被减小或最小化，从而改善显示质量。

另外，第二扫描线S2i-1和S2i中的每一条可以共同连接到除第i水平线以外的两条或更多条水平线。于是，位于多条水平线上的像素PX的第一像素晶体管M1的栅电压的初始化操作和/或阈值电压补偿操作可以同时被执行。

图3示出了驱动图2的像素的示例的时序图。

参考图1至图3，像素PXij可以在非发射时段NEP中接收用于显示图像的信号，并且可以在发射时段EP中基于该信号来发光。

供应到连接到作为N型晶体管的第三像素晶体管M3和第四像素晶体管M4的第i第二扫描线S2i和第i-1第二扫描线S2i-1的第二扫描信号的栅导通电压为高电平。供应到连接到作为P型晶体管的第二晶体管M2和第七晶体管M7的第i第一扫描线S1i的第一扫描信号的栅导通电压为低电平。供应到连接到作为P型晶体管的第五像素晶体管M5和第六像素晶体管M6的第i发射控制线Ei的发射控制信号的栅导通电压为低电平。

首先，发射控制信号(高电平)被供应到第i发射控制线Ei。当发射控制信号被供应到第i发射控制线Ei时，第五像素晶体管M5和第六像素晶体管M6截止。当第五像素晶体管M5和第六像素晶体管M6截止时，像素PXij被设置为非发射状态。

此后，第二扫描信号被供应到第i-1第二扫描线S2i-1。当第二扫描信号被供应到第i-1第二扫描线S2i-1时，第四像素晶体管M4导通。当第四像素晶体管M4导通时，第一初始化电源Vint1的电压被供应到第二像素节点PN2。

此后，第一扫描信号和第二扫描信号分别被供应到第i第一扫描线S1i和第i第二扫描线S2i。当第二扫描信号被供应到第i第二扫描线S2i时，第三像素晶体管M3导通。当第三像素晶体管M3导通时，第一像素晶体管M1被二极管连接并且第一像素晶体管M1的阈值电压可以被补偿。

当第一扫描信号被供应到第i第一扫描线S1i时，第二像素晶体管M2导通。当第二像素晶体管M2导通时，来自数据线Dj的数据信号被供应到第一像素节点PN1。在这种情况下，因为第二像素节点PN2以低于数据信号的第一初始化电源Vint1的电压被初始化(例如，初始化为导通偏置状态)，所以第一像素晶体管M1导通。

当第一像素晶体管M1导通时，供应到第一像素节点PN1的数据信号经由被二极管连接的第一像素晶体管M1供应到第二像素节点PN2。然后，数据信号和与第一像素晶体管M1的阈值电压相对应的电压被施加到第二像素节点PN2。在这种情况下，存储电容器Cst存储第二像素节点PN2的电压。

另外，当第一扫描信号被供应到第i第一扫描线S1i时，第七像素晶体管M7导通。当第七像素晶体管M7导通时，第二初始化电源Vint2的电压被供应到第四像素节点PN4/发光元件LD的第一电极。于是，留在发光元件LD的寄生电容器中的残余电压可以被放电。

此后，到第i发射控制线Ei的发射控制信号的供应被停止。当到第i发射控制线Ei的发射控制信号的供应被停止时，第五像素晶体管M5和第六像素晶体管M6导通。在这种情况下，第一像素晶体管M1响应于第二像素节点PN2的电压而控制流到发光元件LD的驱动电流。然后，发光元件LD产生具有与电流的量相对应的亮度的光。

在图3中，尽管第二扫描信号的宽度大于第一扫描信号的宽度，但是扫描信号的宽度不限于此。

同时，在第j数据线Dj与第i第一扫描线S1i之间、在第j数据线Dj与第i第二扫描线S2i之间以及在第j数据线Dj与第i发射控制线Ei之间存在寄生电容分量。在这种情况下，供应到数据线的数据信号迅速摆动，并因此可能发生寄生电容分量的耦合。

例如，由于耦合，发射控制信号的低电平和第二扫描信号的低电平可能被改变为非预期的波形。

根据本公开的一些实施例的第二扫描驱动器300和/或发射驱动器400可以包括用于补偿输出信号的低电平耦合误差以稳定地(例如，尽可能稳定地)保持低电平的构造。

图4示出了根据本公开的一些实施例的栅驱动器的框图。

在图4中，为了便于描述，示出了四个级以及从它们输出的栅信号。

参考图1和图4，栅驱动器10可以包括多个级ST1至ST4。例如，级ST1至ST4可以连接到栅线G1至G4中的每一条，并且可以输出与时钟信号CLK1和CLK2相对应的栅信号。级ST1至ST4可以以基本上相同的电路来实现。

在一些实施例中，栅驱动器10可以构成参考图1描述的发射驱动器400和/或第二扫描驱动器300。例如，栅线G1至G4可以被理解为发射控制线(例如，图5A中的E1至E4)或第二扫描线(例如，图5B中的S2_1至S2_4)。

在一些实施例中，第一级ST1至第四级ST4可以分别连接到至少一条栅线G1至G4。例如，第一级ST1可以连接到第一栅线G1以将栅信号供应到第一栅线G1。然而，这仅是示例，并且栅线G1至G4与水平线之间的连接关系可以根据显示装置1000的像素结构和驱动方法来不同地设置。例如，连接到第一级ST1的第一栅线G1可以共同连接到多条水平线(或像素行)。

级ST1至ST4中的每一个可以提供有第一输入端子101、第二输入端子102、第三输入端子103和输出端子104。

第一输入端子101可以接收前一级的输出信号(例如，发射控制信号或第二扫描信号)或起始脉冲SSP(例如，发射控制起始脉冲或第二扫描起始脉冲)。例如，第一级ST1的第一输入端子101可以接收起始脉冲SSP，并且第二级ST2的第一输入端子101可以接收从第一级ST1输出的栅信号。

在一些实施例中，第k级(k是自然数)的第二输入端子102可以接收第一时钟信号CLK1，并且第k级的第三输入端子103可以接收第二时钟信号CLK2。相反，第k+1级的第二输入端子102可以接收第二时钟信号CLK2，并且第k+1级的第三输入端子103可以接收第一时钟信号CLK1。

第一时钟信号CLK1和第二时钟信号CLK2具有相同的周期，并且它们的相位彼此不重叠。例如，第二时钟信号CLK2可以被设置为从第一时钟信号CLK1移位大约半个周期的信号。

另外，级ST1至ST4被供应有第一电源VGL的电压和第二电源VGH的电压。第一电源VGL的电压和第二电源VGH的电压可以具有DC电压电平。第二电源VGH的电压可以被设置为大于第一电源VGL的电压。

第一电源VGL的电压可以被设置为栅截止电平，并且第二电源VGH的电压可以被设置为栅导通电平。例如，当像素PX由N沟道金属氧化物半导体(NMOS)晶体管构成时，第一电源VGL的电压(即，栅截止电平)与低电平相对应，并且第二电源VGH的电压(即，栅导通电平)可以与高电平相对应。然而，这仅是示例，并且第一电源VGL和第二电源VGH不限于此。例如，第一电源VGL的电压和第二电源VGH的电压可以根据晶体管的类型和显示装置的使用环境等来设置。

图5A示出了从包括在图1的显示装置中的发射驱动器输出的发射控制信号的示例的时序图。

参考图1、图4和图5A，栅驱动器10可以是发射驱动器400。第一级ST1至第四级ST4可以顺序地输出发射控制信号。

在一些实施例中，在一个帧时段内，发射控制起始脉冲SSP1可以与第一时钟信号CLK1和第二时钟信号CLK2的多个栅导通时段和多个栅截止时段重叠。第一级ST1可以基于发射控制起始脉冲SSP1以及第一时钟信号CLK1和第二时钟信号CLK2将发射控制信号输出到第一发射控制线E1。

第二级ST2可以将输出到第一发射控制线E1的发射控制信号被移位水平周期(例如，预定的水平周期)的发射控制信号输出到第二发射控制线E2。类似地，第三级ST3和第四级ST4可以分别基于第一时钟信号CLK1和第二时钟信号CLK2以间隔(例如，以预定的间隔)顺序地输出发射控制信号。

图5B示出了从包括在图1的显示装置中的扫描驱动器输出的扫描信号的示例的时序图。

参考图1、图4和图5B，栅驱动器10可以是第二扫描驱动器300。第一级ST1至第四级ST4可以分别顺序地输出第二扫描信号。

在一些实施例中，在一个帧时段内，第二扫描起始脉冲SSP2可以与第一时钟信号CLK1和第二时钟信号CLK2的多个栅导通时段和多个栅截止时段重叠(例如，第一时钟信号CLK1和第二时钟信号CLK2的与发射控制起始脉冲SSP1重叠的相同的多个栅导通时段和栅截止时段)。第一级ST1可以基于第二扫描起始脉冲SSP2以及第一时钟信号CLK1和第二时钟信号CLK2将第二扫描信号输出到第一第二扫描线S2_1。

第二级ST2可以将输出到第一第二扫描线S2_1的第二扫描信号被移位水平周期(例如，预定的水平周期)的第二扫描信号输出到第二第二扫描线S2_2。类似地，第三级ST3和第四级ST4可以分别基于第一时钟信号CLK1和第二时钟信号CLK2以间隔(例如，以预定的间隔)顺序地输出第二扫描信号。

图6示出了包括在图4的栅驱动器中的级的示例的电路图。

参考图4和图6，第i级STi(其中，i是自然数)可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14和稳定部分15。

如图6中所示，将主要描述第i级STi(例如，奇数级)，在第i级STi中，第一时钟信号CLK1被供应到第二输入端子102并且第二时钟信号CLK2被供应到第三输入端子103。然而，这仅是示例，并且在第i+1级(例如，偶数级)中，第二时钟信号CLK2可以被供应到第二输入端子102并且第一时钟信号CLK1可以被供应到第三输入端子103。

在一些实施例中，起始脉冲SSP可以被供应到第一级ST1的第一输入端子101，并且前一栅线的栅信号可以被供应到其余级的第一输入端子101。

在下文中，第i级STi将被称为级STi，并且将对其进行描述。

输入部分11可以响应于供应到第一输入端子101和第二输入端子102的信号来控制第一节点N1的电压和第二节点N2的电压。在一些实施例中，输入部分11可以包括第四晶体管T4、第五晶体管T5和第六晶体管T6。

第四晶体管T4可以连接在第一输入端子101和第一节点N1之间。第四晶体管T4可以包括连接到第二输入端子102的栅电极。当第一时钟信号CLK1具有栅导通电平(例如，低电平)时，第四晶体管T4可以导通以将第一输入端子101和第一节点N1电连接。

第五晶体管T5可以连接在第二输入端子102和第二节点N2之间。第五晶体管T5可以包括连接到第一节点N1的栅电极。第五晶体管T5可以基于第一节点N1的电压而导通或截止。

在一些实施例中，第五晶体管T5可以包括彼此串联连接的多个子晶体管。子晶体管中的每一个可以包括共同连接到第一节点N1的栅电极(例如，称为双栅结构)。因此，由于第五晶体管T5引起的电流泄漏可以被减少或最小化。然而，这仅是示例，并且除了第五晶体管T5之外，其他晶体管中的一个或多个可以具有双栅结构。

第六晶体管T6可以连接在第一电源VGL和第二节点N2之间。第六晶体管T6的栅电极可以连接到第二输入端子102。当具有栅导通电平的第一时钟信号CLK1被供应到第二输入端子102时，第六晶体管T6可以导通以将第一电源VGL的电压供应到第二节点N2。

输出部分12可以基于第三节点N3的电压和第四节点N4的电压将第一电源VGL的电压或第二电源VGH的电压供应到输出端子104。第一电源VGL的电压可以与供应到第i栅线Gi的栅信号的低电平相对应，并且第二电源VGH的电压可以与栅信号的高电平相对应。在显示装置(例如，图1中所示的显示装置1000)中，栅信号可以被确定为发射控制信号或扫描信号。

在一些实施例中，输出部分12可以包括第七晶体管T7和第八晶体管T8。

第七晶体管T7可以连接在第一电源VGL和输出端子104之间。第七晶体管T7的栅电极可以连接到第三节点N3。第七晶体管T7可以响应于第三节点N3的电压而导通或截止。当第七晶体管T7导通时，供应到输出端子104的栅信号可以具有低电平(例如，N型晶体管的栅截止电压)。

第八晶体管T8可以连接在第二电源VGH和输出端子104之间。第八晶体管T8的栅电极可以连接到第四节点N4。第八晶体管T8可以响应于第四节点N4的电压而导通或截止。这里，当第八晶体管T8导通时，供应到输出端子104的栅信号可以具有高电平(例如，N型晶体管的栅导通电压)。

第一信号处理部分13可以控制第四节点N4的电压。第一信号处理部分13可以基于第一节点N1的电压将第二电源VGH的电压供应到第四节点N4，或者可以基于供应到第三输入端子103的第二时钟信号CLK2，通过第五节点N5将第二节点N2和第四节点N4电连接。

例如，当第二节点N2的电压具有高电平时，第一信号处理部分13可以通过使第四节点N4的电压稳定地具有栅截止电平(或高电平)来允许第八晶体管T8完全截止。另外，第一信号处理部分13可以通过使用第二节点N2的低电平将第四节点N4的电压控制为栅导通电平(或低电平)。

在一些实施例中，第一信号处理部分13可以包括第九晶体管T9、第十晶体管T10、第十一晶体管T11、第二电容器C2和第三电容器C3。

第二电容器C2的第一端子可以连接到第五节点N5。第二电容器C2的第二端子可以连接到第九晶体管T9和第十晶体管T10之间的点。

第九晶体管T9可以连接在第二电容器C2的第二端子和第四节点N4之间。第九晶体管T9的栅电极可以连接到第三输入端子103。第九晶体管T9可以响应于供应到第三输入端子103的第二时钟信号CLK2的栅导通电平(例如，低电平)而导通。

第十晶体管T10可以连接在第二电容器C2的第二端子和第三输入端子103之间。第十晶体管T10的栅电极可以连接到第五节点N5。第十晶体管T10可以响应于第五节点N5的电压而导通或截止。

第十一晶体管T11可以连接在第二电源VGH和第四节点N4之间。第十一晶体管T11的栅电极可以连接到第一节点N1。第十一晶体管T11可以响应于第一节点N1的电压而导通或截止。

第三电容器C3可以连接在第二电源VGH和第四节点N4之间。第三电容器C3充有施加到第四节点N4的电压并且稳定地保持第四节点N4的电压。

例如，当第七晶体管T7通过第一节点N1的电压和/或第三节点N3的电压而导通时，第十一晶体管T11可以导通以将第二电源VGH供应到第四节点N4。

稳定部分15可以电连接在输入部分11和输出部分12之间。稳定部分15可以限制第一节点N1的电压下降量和第二节点N2的电压下降量。

在一些实施例中，当第三节点N3的电压下降量大时(例如，参见图7中的2L)，稳定部分15用作电阻器，从而可以在第一节点N1和第三节点N3之间对电压进行分压。因此，即使第三节点N3的电压变化大，也减少或防止第四晶体管T4的漏-源电压的突然增加，并因此连接到第一节点N1的第四晶体管T4可以被保护。

另外，当第五节点N5的电压由于第二电容器C2的耦合而显著下降时，稳定部分15可以用作电阻器。因此，连接到第二节点N2的第五晶体管T5和第六晶体管T6可以被保护。

在一些实施例中，稳定部分15可以包括第十二晶体管T12和第十三晶体管T13。

第十二晶体管T12可以连接在第一节点N1和第三节点N3之间。第十二晶体管T12的栅电极可以连接到第一电源VGL。因此，第十二晶体管T12可以具有导通状态。当第三节点N3的电压下降到低于第一电源VGL的电压的电压时，第十二晶体管T12分压，并因此，第一节点N1的电压可以保持相对稳定。例如，第一节点N1的电压不低于第一电源VGL的电压。因此，可能施加到第四晶体管T4的偏压应力可以被减轻。

第十三晶体管T13可以连接在第二节点N2和第五节点N5之间。第十三晶体管T13的栅电极可以连接到第一电源VGL。因此，第十三晶体管T13可以具有导通状态。当第五节点N5的电压通过第二电容器C2的耦合下降到低于第一电源VGL的电压的电压时，第十三晶体管T13可以用作电阻器以保持第二节点N2的电压相对稳定。例如，第二节点N2的电压不低于第一电源VGL的电压。因此，可能施加到第五晶体管T5和第六晶体管T6的偏压应力可以被减轻。因此，可以保护第五晶体管T5和第六晶体管T6免受第五节点N5处的电压变化的影响。

在一些实施例中，第二信号处理部分14可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第一电容器C1。

第一晶体管T1可以连接在第三节点N3和第六节点N6之间。第一晶体管T1的栅电极可以连接到第六节点N6。例如，第一晶体管T1可以具有以从第三节点N3到第六节点N6的方向连接的二极管形式。因此，没有电流从第六节点N6流到第三节点N3。于是，在第六节点N6的电压大于第三节点N3的电压的第一晶体管T1的反向二极管连接状态下，第三节点N3的电压可以保持相对恒定。

在一些实施例中，第二晶体管T2可以连接在第一输入端子101和第六节点N6之间。第二晶体管T2的栅电极可以连接到第二输入端子102。当具有栅导通电平的第一时钟信号CLK1被供应到第二输入端子102时，第二晶体管T2可以导通以将供应到第一输入端子101的信号提供到第六节点N6。

当高电平信号被供应到第一输入端子101时，因为第一晶体管T1用作反向二极管，所以第六节点N6的电压不影响第三节点N3。

第三晶体管T3可以连接在第三输入端子103和第七节点N7之间。第三晶体管T3可以包括连接到第六节点N6的栅电极。第三晶体管T3可以响应于第六节点N6的电压而导通或截止。当低电平信号被供应到第一输入端子101时，第三晶体管T3保持导通状态，并且第七节点N7的电压可以跟随第二时钟信号CLK2的电压电平的变化。

第一电容器C1可以连接在第六节点N6和第七节点N7之间。通过根据第七节点N7的电压变化耦合第一电容器C1，第六节点N6的电压电平可以在一范围内(在预定范围内)摆动。即，第六节点N6的电压可以跟随第二时钟信号CLK2的电压电平的变化。

二极管连接在第六节点N6和第三节点N3之间的第一晶体管T1可以作为电荷泵操作。例如，具有类似于AC电压的形式的第六节点N6的电压可以通过第一晶体管T1在第三节点N3处被转换为DC电压的形式。

因此，不管第六节点N6的电压变化，第三节点N3的电压可以通过第一晶体管T1的电荷泵操作而保持在恒定电平。

将参考图7详细描述级STi的具体操作和效果。

图7示出了图6的级的操作的示例的时序图。

参考图1、图6和图7，第一时钟信号CLK1和第二时钟信号CLK2以不同的时序被供应。例如，第二时钟信号CLK2被设置为从第一时钟信号CLK1移位半个周期(例如，一个水平周期)的信号。

起始脉冲SSP的高电平H(或高电压)可以与第二电源VGH的电压相对应，并且起始脉冲SSP的低电平L(或低电压)可以与第一电源VGL的电压相对应。例如，第一电源VGL的电压可以是大约-8V，并且第二电源VGH的电压可以是大约10V。然而，这仅是示例，并且起始脉冲SSP的电压电平不限于此。

同时，第三节点N3的低电平L可以类似于通过将第十二晶体管T12的阈值电压的绝对值与第一电源VGL的电压相加而获得的值。然而，因为与第一电源VGL的电压相比，第十二晶体管T12的阈值电压很小，所以假定第三节点N3的低电平L、第一电源VGL的电压、起始脉冲SSP的低电平L和栅信号的低电平L彼此基本上相同或相似，并且将对其进行描述。

此外，2-低电平2L可以是类似于2*VGL的电压电平。

在一些实施例中，起始脉冲SSP具有用于根据图5A的发射控制信号的输出的波形，或者具有用于根据图5B的扫描信号(例如，第二扫描信号)的输出的波形。即，在一帧时段期间，起始脉冲SSP和栅信号可以与前述时钟信号CLK1和CLK2的多个栅导通时段和栅截止时段重叠。

另外，供应到第j数据线(图2中的Dj)的数据信号DATAj可以每一个水平周期被改变。例如，数据信号DATAj可以以一个水平周期为单位交替地具有高灰度电压和低灰度电压。在图7中，将以数据信号DATAj的摆幅大的假设来进行描述，以描述数据线和栅线之间的耦合。

在下文中，将描述：当时钟信号CLK1和CLK2被供应时，第一电源VGL的电压(或低电平L的电压、栅导通电压)被分别供应到第二输入端子102和第三输入端子103；并且，当时钟信号CLK1和CLK2不被供应时，第二电源VGH的电压(或高电平H的电压、栅截止电压)被分别供应到第二输入端子102和第三输入端子103。

在第一时间点t1、第二时间点t2、第五时间点t5、第六时间点t6和第七时间点t7，起始脉冲SSP具有低电平L。在第三时间点t3和第四时间点t4，起始脉冲SSP具有高电平。另外，在第一时间点t1之前，第六节点N6的电压通过低电平L的起始脉冲SSP而具有低电平L，并且第三晶体管T3可以导通。

第二时钟信号CLK2可以在第一时间点t1被供应到第三输入端子103。第二时钟信号CLK2可以在第一时间点t1由导通状态的第三晶体管T3供应到第七节点N7。在这种情况下，第二晶体管T2处于截止状态，并且第六节点N6的电压可以通过第一电容器C1的耦合而下降到2-低电平2L。

另外，在第一时间点t1，第一晶体管T1正向连接，并且第三节点N3的电压可以保持类似于第六节点N6的电压的2-低电平2L。然而，通过第一晶体管T1，第三节点N3的电压和第六节点N6的电压可以具有与第一晶体管T1的阈值电压一样大的差。

因为第一节点N1在第一时间点t1具有低电平L，所以通过导通的第十一晶体管T11，第四节点N4的电压可以是高电平H。

在第二时间点t2，第二时钟信号CLK2的供应被停止(即，第二时钟信号CLK2被改变为高电平H)，并且第七节点N7的电压可以通过导通状态的第三晶体管T3被改变为高电平H。在这种情况下，第二晶体管T2处于截止状态，并且通过第一电容器C1的耦合，第六节点N6的电压可以增大到低电平L。

因为在第二时间点t2第六节点N6的电压高于第三节点N3的电压，所以第一晶体管T1可以用作反向二极管。因此，第三节点N3可以不受第六节点N6的电压变化的影响。

在这种情况下，输出部分12的第七晶体管T7执行下拉缓冲器的功能，并因此具有比其他晶体管大的尺寸。因此，相对较大的寄生电容可能在第七晶体管T7的栅电极和源电极之间被形成。由于该寄生电容，第三节点N3的电压可以保持2-低电平2L，直到第三时间点t3。

在第二时间点t2之后，起始脉冲SSP可以被改变为高电平H。

第一时钟信号CLK1可以在第三时间点t3被供应到第二输入端子102。第二晶体管T2、第四晶体管T4和第六晶体管T6可以响应于第一时钟信号CLK1而导通。

当第二晶体管T2导通时，起始脉冲SSP的高电平H可以被供应到第六节点N6。于是，第三晶体管T3可以截止。第三晶体管T3的截止状态和第六节点N6的高电平H可以保持到第五时间点t5。

当第四晶体管T4导通时，起始脉冲SSP的高电平H(或前一级的栅信号)可以被供应到第一节点N1。于是，第一节点N1的电压和第三节点N3的电压可以被改变为高电平H。因此，第七晶体管T7可以被高电平H的第三节点N3的电压截止。

当第六晶体管T6导通时，第一电源VGL的电压可以被供应到第二节点N2，并且可以通过第十三晶体管T13被供应到第五节点N5。通过在第三时间点t3的第五节点N5的低电平(例如，L)的电压，第十晶体管T10可以导通，并且第二时钟信号CLK2的高电平H可以被供应到第二电容器C2的第二端子。

在这种情况下，因为第九晶体管T9处于截止状态，所以不管第二电容器C2的第二端子的电压如何，第四节点N4的电压都可以保持为第二电源VGH的电压(即，高电平H)。

第二时钟信号CLK2可以在第四时间点t4被供应到第三输入端子103。第九晶体管T9可以响应于第二时钟信号CLK2而导通。因为第二电容器C2的第二端子的电压在第四时间点t4被第二时钟信号CLK2降低，所以第五节点N5的电压可以通过第二电容器C2的耦合而被降低到2-低电平2L。于是，第四节点N4的电压可以降低，并且第八晶体管T8可以通过第四节点N4的电压而导通。

当第八晶体管T8导通时，第二电源VGH的电压可以被供应到输出端子104。因此，栅信号可以以高电平H输出。

此后，在起始脉冲SSP以高电平H被供应的时段期间，级STi可以输出高电平栅信号。之后，在第五时间点t5之前，起始脉冲SSP可以被改变回低电平L。

第一时钟信号CLK1可以在第五时间点t5被供应。第二晶体管T2、第四晶体管T4和第六晶体管T6可以响应于第一时钟信号CLK1而导通。

当第二晶体管T2导通时，起始脉冲SSP的低电平L可以被供应到第六节点N6。于是，第三晶体管T3可以导通。第三晶体管T3的导通状态可以保持，直到下一帧的第三时间点t3再次返回。

当第四晶体管T4导通时，起始脉冲SSP的低电平L(或前一级的栅信号)可以被供应到第一节点N1。第三节点N3的电压可以通过导通状态的第十二晶体管T12被改变为低电平L。于是，第七晶体管T7可以通过第三节点N3的低电平L的电压而导通。

在这种情况下，因为类似于第一电源VGL的电压的电平的低电平L被供应到第七晶体管T7的栅电极，所以通过第七晶体管T7输出到输出端子104的栅信号可以具有中间电平M。中间电平M可以高于第一电源VGL的电压的电平。例如，中间电平M可以是大约VGL+2|Vth|的电压的电平。

同时，在第五时间点t5，第十一晶体管T11可以由第一节点N1的低电平L的电压导通。当第十一晶体管T11导通时，第二电源VGH的电压可以被供应到第四节点N4，并且第八晶体管T8可以截止。此后，第四节点N4的高电平H可以保持，直到下一帧的第四时间点t4再次返回。

此后，第二时钟信号CLK2可以在第六时间点t6被供应到第三输入端子103。第二时钟信号CLK2可以在第六时间点t6由导通状态的第三晶体管T3供应到第七节点N7。在这种情况下，第二晶体管T2处于截止状态，并且第六节点N6的电压可以通过第一电容器C1的耦合而下降到2-低电平2L。

另外，在第六时间点t6，第一晶体管T1正向连接，并且第三节点N3的电压可以下降到与第六节点N6的电压类似的2-低电平2L。然而，通过第一晶体管T1，第三节点N3的电压和第六节点N6的电压可以具有与第一晶体管T1的阈值电压一样大的差。

在这种情况下，因为2-低电平2L被供应到第七晶体管T7的栅电极，所以通过第七晶体管T7输出到输出端子104的栅信号可以具有低电平L。

在第七时间点t7第二时钟信号CLK2的供应被停止(即，第二时钟信号CLK2被改变为高电平H)，并且第七节点N7的电压可以通过导通状态的第三晶体管T3被改变为高电平H。在这种情况下，第二晶体管T2处于截止状态，并且通过第一电容器C1的耦合，第六节点N6的电压可以增大到低电平L。

因为在第七时间点t7第六节点N6的电压高于第三节点N3的电压，所以第一晶体管T1可以被反向二极管连接。因此，第三节点N3可以不受第六节点N6的电压变化的影响。由于第七晶体管T7的寄生电容，第三节点N3的电压可以保持在2-低电平2L，直到第八时间点t8。

此后，在第八时间点t8的第一晶体管T1至第三晶体管T3和第一电容器C1的操作可以与在第六时间点t6的那些操作相同。于是，第三节点N3的电压可以被由于2-低电平2L的第六节点N6的电压而正向二极管连接的第一晶体管T1保持在2-低电平2L。

然后，第六时间点t6和第八时间点t8之间的操作可以重复，直到第三时间点t3再次返回。即，第一晶体管T1可以在第三节点N3和第六节点N6之间执行诸如将AC电压(L<->2L)转换成DC电压(例如2L)的电荷泵的操作的操作。因此，从第六时间点t6起第三节点N3的电压可以保持在2-低电平2L。

同时，根据供应到数据线的数据信号DATAj的电压变化(电压升高和/或电压降低)，耦合误差CP可能通过由于第i栅线Gi和数据线之间的寄生电容的非预期的耦合而发生。例如，栅信号的低电平L可能受到耦合的极大影响。

根据本公开的一些实施例的栅驱动器(例如，图4的栅驱动器10)的级STi可以通过与包括第一晶体管T1的第二信号处理部分14的电荷泵的操作相同的操作，将第三节点N3的电压稳定地保持在2-低电平2L。于是，数据线和栅线之间的耦合误差CP可以立即由足够低的2-低电平2L的第三节点N3的电压补偿(在图7中由CPC表示)。因此，从第i栅线Gi输出的栅信号的低电平L可以保持相对稳定。

于是，诸如由于数据线和栅线之间的耦合而引起的串扰的亮度偏差可以被改善。

图8示出了包括在图4的栅驱动器中的级的另一示例的电路图。

在图8中，针对参考图6描述的组成元件使用相同的附图标记，并且这些组成元件的冗余描述将被省略。另外，除了第十四晶体管T14的配置之外，图8的级STi_A可以具有与图6的级STi基本上相同或相似的配置。

参考图7和图8，级STi_A可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14A和稳定部分15。

第二信号处理部分14A可以基于在第三节点N3和第六节点N6之间二极管连接的第一晶体管T1的操作(例如，电荷泵操作)来稳定地保持第三节点N3的2-低电平2L。

第二信号处理部分14A可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第一电容器C1。在一些实施例中，第二信号处理部分14A可以进一步包括第十四晶体管T14。

第十四晶体管T14可以连接在第二晶体管T2和第六节点N6之间。第十四晶体管T14的栅电极可以接收第一电源VGL的电压。因此，第十四晶体管T14可以具有导通状态。当第六节点N6的电压降低到低于第一电源VGL的电压的电压(例如2-低电平2L)时，第十四晶体管T14对电压进行分压，并且第二晶体管T2和第十四晶体管T14之间的节点的电压可以保持相对稳定。例如，第二晶体管T2的漏电压不低于第一电源VGL的电压。因此，原本可能施加到第二晶体管T2的偏压应力可以被减轻。

即，第十四晶体管T14可以执行与稳定部分15的第十二晶体管T12和第十三晶体管T13基本上相同的功能。因此，保护第二晶体管T2免受第六节点N6处的电压变化的影响，并且级STi_A可以更稳定地操作。

同时，因为根据级STi_A的操作的第三节点N3的电压变化和到第i栅线Gi的输出与图7的波形基本上相同，所以将省略其描述。

图9示出了包括在图4的栅驱动器中的级的另一示例的电路图。

在图9中，针对参考图6描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了第二晶体管T2a的配置之外，图9的级STi_B可以具有与图6的级STi基本上相同或相似的配置。

参考图7和图9，级STi_B可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14B和稳定部分15。

第二信号处理部分14B可以包括第一晶体管T1、第二晶体管T2a、第三晶体管T3和第一电容器C1。

在一些实施例中，第二晶体管T2a可以连接在第一节点N1和第六节点N6之间。第二晶体管T2a的栅电极可以接收第一电源VGL的电压。因此，第二晶体管T2a可以具有导通状态。

仅当第一时钟信号CLK1被供应并且第四晶体管T4导通时，第二晶体管T2a可以将被供应到第一输入端子101的起始脉冲SSP或前一栅线Gi-1的栅信号传输到第六节点N6。于是，第二晶体管T2a的偏压应力也可以减小，并且当与图8的级STi_A的晶体管的数量相比时，晶体管的数量可以减少。

图10示出了包括在图4的栅驱动器中的级的另一示例的电路图。

在图10中，针对参考图6描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了第十五晶体管T15的配置之外，图10的级STi_C可以具有与图6的级STi基本上相同或相似的配置。

参考图7和图10，级STi_C可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14C和稳定部分15。

在一些实施例中，第二信号处理部分14C可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容器C1和第十五晶体管T15。

第十五晶体管T15可以连接在第二电源VGH和第七节点N7之间。第十五晶体管T15的栅电极可以连接到第二节点N2。当第十五晶体管T15导通时，第二电源VGH的电压可以被供应到第七节点N7。

即，第十五晶体管T15可以在级STi_C的启动时和/或在高电平H的栅信号的输出时，稳定地将第二电源VGH的电压供应到第七节点N7。于是，第一电容器C1的耦合(或升压)操作可以被进一步改善。

图11示出了包括在图4的栅驱动器中的级的另一示例的电路图。

在图11中，针对参考图8和图10描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。

参考图7和图11，级STi_D可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14D和稳定部分15。

在一些实施例中，第二信号处理部分14D可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容器C1、第十四晶体管T14和第十五晶体管T15。

因为上面已经分别参考图8和图10描述了第十四晶体管T14和第十五晶体管T15，所以将省略冗余描述。

图12示出了包括在图4的栅驱动器中的级的另一示例的电路图。

在图12中，针对参考图9和图10描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。

参考图7和图12，级STi_E可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14E和稳定部分15。

在一些实施例中，第二信号处理部分14E可以包括第一晶体管T1、第二晶体管T2a、第三晶体管T3、第一电容器C1和第十五晶体管T15。

因为上面已经分别参考图9和图10描述了第二晶体管T2a和第十五晶体管T15，所以将省略冗余描述。

图13A示出了包括在图4的栅驱动器中的级的示例的电路图，并且图13B示出了图4的栅驱动器的操作的示例的时序图。

在图13A中，针对参考图6描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了第十九晶体管T19和第二十晶体管T20的配置之外，图13A的级ST1’和ST2’可以具有与图6的级STi基本上相同或相似的配置。

在下文中，在图13A至图18中，栅驱动器和级将被描述为输出发射控制信号的发射驱动器400的配置。然而，本公开的一些实施例不限于此，并且栅驱动器和级可以是扫描驱动器的配置。

参考图1、图2、图4、图13A和图13B，级ST1’和ST2’中的每一个可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14、稳定部分15和初始化部分16。

初始化部分16可以在初始化时段P1(例如，预设的初始化时段)期间将第二电源VGH的电压供应到第一节点N1。即，初始化时段P1可以是期间显示装置1000被初始驱动的时段，该时段是在像素PX被基本上驱动之前的时段。初始化时段P1之前的所有信号可以具有接地电平。在初始化时段P1期间，高电平的起始脉冲SSP可以被供应，并且低电平的第一时钟信号CLK1和第二时钟信号CLK2可以被供应。

即，在初始化时段P1中，第一时钟信号CLK1和第二时钟信号CLK2都可以具有低电平。例如，第一时钟信号CLK1和第二时钟信号CLK2都具有低电平的初始化时段P1的长度可以被设置为比如图7中所示的用于显示图像的驱动中的、期间第一时钟信号CLK1和/或第二时钟信号CLK2具有低电平的时段(例如，图7中的第一时间点t1和第二时间点t2之间的时段)的长度要长。

在初始化时段P1中，栅驱动器10中包括的所有级可以并发地、同时或基本上同时输出高电平发射控制信号。像素PX的第五像素晶体管M5和第六像素晶体管M6可以被高电平发射控制信号截止，因此像素PX可以不发光。即，像素PX可以被初始化为用于准备发光和图像显示的状态，并且然后，显示装置1000可以通过如参考图7所描述的驱动来显示图像。

初始化部分16可以包括第十九晶体管T19和第二十晶体管T20。第十九晶体管T19和第二十晶体管T20可以串联连接在第二电源VGH和第一节点N1之间。

在一些实施例中，第十九晶体管T19可以连接在第一节点N1与第二十晶体管T20的一个电极之间。第十九晶体管T19的栅电极可以连接到第二节点N2。

第二十晶体管T20可以连接在第二电源VGH和第十九晶体管T19的一个电极之间。第二十晶体管T20的栅电极可以连接到第三输入端子103。

在一些实施例中，如图13A和图13B中所示，第二晶体管T2、第四晶体管T4和第六晶体管T6可以在初始化时段P1中由第一时钟信号CLK1导通。

当第二晶体管T2导通时，第六节点N6的电压可以具有高电平。于是，第三晶体管T3截止，并且第二信号处理部分14不影响第三节点N3的电压。

当第四晶体管T4导通时，第一节点N1的电压和第三节点N3的电压可以具有高电平。于是，第五晶体管T5、第七晶体管T7和第十一晶体管T11可以截止。

当第六晶体管T6导通时，第一电源VGL的电压(即，低电平)可以被供应到第二节点N2和第五节点N5。因此，第十晶体管T10可以导通。

第二时钟信号CLK2的低电平可以由导通的第九晶体管T9和第十晶体管T10供应到第四节点N4，从而第八晶体管T8可以导通。因此，第二电源VGH的电压可以被供应到输出端子104。

另外，在初始化时段P1中，第十九晶体管T19和第二十晶体管T20都可以导通，并且第二电源VGH的电压可以被供应到第一节点N1。因此，在初始化时段P1中，包括第一级ST1’和第二级ST2’的所有级中的每一个的第七晶体管T7截止，并且高电平的发射控制信号可以被稳定地输出。

在一些实施例中，如图13B中所示，在初始化时段P1和保持时段P2期间，起始脉冲SSP(例如，发射控制起始脉冲)可以具有高电平。第一时钟信号CLK1和第二时钟信号CLK2可以在初始化时段P1期间具有低电平，并且可以在保持时段P2期间被周期性地供应(例如，被以预定周期供应)，使得重复高电平和低电平。

同时，保持时段P2可以被省略，并且在起始脉冲SSP转变为低电平之后，用于显示图像的图7中所示的驱动可以被执行。

另外，因为初始化时段P1之前的时段是显示装置1000或发射驱动器400被驱动之前的时段，所以在初始化时段P1之前的时段中，起始脉冲SSP、第一时钟信号CLK1、第二时钟信号CLK2和发射控制信号可以具有接地电平。

在初始化时段P1期间，因为第一时钟信号CLK1和第二时钟信号CLK2都具有低电平，所以第一级ST1’和第二级ST2’的第四节点N4可以具有低电平电压，并且第三节点N3可以具有高电平电压。于是，在初始化时段P1期间高电平发射控制信号可以被同时输出到发射控制线E1至E4。

在保持时段P2期间，因为起始脉冲SSP保持高电平，所以发射控制信号也可以保持高电平。

此后，当起始脉冲SSP转变为低电平时，与第一时钟信号CLK1或第二时钟信号CLK2同步地输出到发射控制线E1至E4的发射控制信号可以被顺序地改变为低电平。

在图13B中，发射控制信号被示出为一次从高电平下降到低电平(例如，被示出为急剧下降)，但是本公开不限于此。例如，发射控制信号可以以如图5A所示的阶梯形式减小。

同时，当图像被显示时，初始化部分16不影响级ST1’和ST2’的操作，并且如图7中所示的驱动可以被执行。例如，当级ST1’和ST2’被操作以显示图像时，低电平发射控制信号可以被输出，并且第十九晶体管T19可以由第二节点N2的高电平电压截止。因此，因为第十九晶体管T19阻止由于第二十晶体管T20的开关而引起的耦合的影响，所以级ST1’和ST2’可以稳定地操作。

如图13A中所示，第一级ST1’的输出端子104可以通过进位线CR(例如，预定的进位线)连接到第二级ST2’的输入端子101。供应到第一发射控制线E1/第一栅线G1的高电平发射控制信号/栅信号可以通过第二级ST2’的第一节点N1被供应到第三节点N3。类似地，供应到第二发射控制线E2/第二栅线G2的高电平发射控制信号/栅信号可以被供应到第三级。

由于因为进位线CR而发生的初始驱动RC延迟，因此高电平发射控制信号可能没有被完全地传输到最后一级。在这种情况下，第七晶体管T7和第八晶体管T8可能在级(例如，预定的级)中并发地、同时或基本上同时导通，并且发射控制信号的电压电平可能降低，从而可能发生诸如像素PX的闪光的异常发光现象。

另一方面，在本公开的一些实施例中，初始化部分16在初始化时段P1期间将第二电源VGH的电压直接传输到第一节点N1，从而高电平电压可以被立即供应到第一节点N1和第三节点N3。因此，在初始化时段P1期间，第七晶体管T7可以完全截止，并且由于像素PX的意外发光而引起的闪光可以被减少或防止。

图14A和图14B示出了包括在图4的栅驱动器中的级的示例的电路图。

在图14A和图14B中，针对参考图8、图9和图13A描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。

参考图14A和图14B，级ST1_A’和ST1_B’中的每一个可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14A或14B、稳定部分15和初始化部分16。

初始化部分16在初始化时段期间将第二电源VGH的电压直接传输到第一节点N1，从而高电平电压可以被立即供应到第一节点N1和第三节点N3。

在其他实施例中，初始化部分16可以以基本上相同的结构被包括在图10至图12的级STi_C、STi_D和STi_E中。

图15A至图15C示出了包括在图4的栅驱动器中的级的示例的电路图。

在图15A至图15C中，针对参考图6、图8、图9和图13A描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了第十九晶体管T19和第二十晶体管T20的布置之外，图15A至图15C的各个级ST1”、ST1_A”和ST1_B”可以分别具有与图13A、图14A和图14B的级ST1’、ST1_A’和ST1_B’基本上相同或相似的配置。

参考图15A至图15C，级ST1”、ST1_A”和ST1_B”中的每一个可以包括输入部分11、输出部分12、第一信号处理部分13、第二信号处理部分14、14A或14B、稳定部分15和初始化部分16A。

初始化部分16A可以包括串联连接在第二电源VGH和第一节点N1之间的第十九晶体管T19和第二十晶体管T20。

在一些实施例中，第十九晶体管T19可以连接在第二电源VGH和第二十晶体管T20的一个电极之间。第十九晶体管T19的栅电极可以连接到第二节点N2。

第二十晶体管T20可以连接在第一节点N1和第十九晶体管T19的一个电极之间。第二十晶体管T20的栅电极可以连接到第三输入端子103。

在本公开的一些实施例中，初始化部分16A在初始化时段期间将第二电源VGH的电压直接传输到第一节点N1，使得高电平电压可以被基本上立即供应到第一节点N1和第三节点N3。于是，由于像素PX的意外发光而引起的闪光可以被减少或防止。

图16示出了图4的栅驱动器的示例的框图。

在图16中，针对参考图4描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了接收复位信号RST的第四输入端子105的配置之外，图16的栅驱动器10A可以具有与图4的栅驱动器10基本上相同或相似的配置。

参考图16，栅驱动器10A可以包括多个级ST1至ST4。

级ST1至ST4中的每一个可以包括第一输入端子101、第二输入端子102、第三输入端子103、第四输入端子105和输出端子104。

第四输入端子105可以接收复位信号RST。在一些实施例中，复位信号RST是全局信号，并且复位信号RST可以被共同地施加到级ST1至ST4的第四输入端子105。

在复位信号RST被供应到栅驱动器10A的初始化时段期间，高电平栅信号可以被同时输出到栅线G1至G4。

图17A至图17C示出了包括在图16的栅驱动器中的级的示例的电路图，并且图18示出了图16的栅驱动器的操作的示例的时序图。

在图17A至图17C中，针对参考图6、图8和图12描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了第十六晶体管T16的配置之外，图17A、图17B和图17C的级STi_F、STi_F’、ST_F”可以分别具有与图6的级STi、图8的级STi_A和图12的级ST_E基本上相同或相似的配置。

参考图16、图17A、图17B、图17C和图18，级STi_F、STi_F’和STi_F”中的每一个可以包括输入部分11、输出部分12、第一信号处理部分13和第二信号处理部分14、14A或14E、稳定部分15和初始化部分16B。

在一些实施例中，初始化部分16B可以包括连接在第二电源VGH和第一节点N1之间的第十六晶体管T16。第十六晶体管T16的栅电极可以连接到第四输入端子105，并且可以接收复位信号RST。

在一些实施例中，复位信号RST可以在初始化时段P1期间被供应到栅驱动器10A。另外，在初始化时段P1期间，高电平起始脉冲SSP可以被供应，并且低电平的第一时钟信号CLK1和第二时钟信号CLK2可以被供应。

在一些实施例中，复位信号RST的低电平和起始脉冲SSP的高电平可以一直保持到保持时段P2。然而，这仅是示例，并且保持时段P2可以被省略。

同时，在初始化时段P1期间，第十六晶体管T16可以由复位信号RST导通，并且第二电源VGH的电压可以被供应到第一节点N1。因此，第一节点N1和第三节点N3的电压可以稳定地保持第二电源VGH的电压电平，并且第七晶体管T7可以完全截止。

第九晶体管T9可以由第二时钟信号CLK2导通。由于导通的第九晶体管T9和第十晶体管T10，第四节点N4的电压可以具有低电平。因此，第八晶体管T8可以导通，并且第二电源VGH的电压可以被输出到输出端子104。

于是，在初始化时段P1期间，高电平发射控制信号可以被并发地或基本上同时输出到发射控制线E1至E4。

同时，初始化部分16B可以被包括在图8至图12的级STi_A、STi_B、STi_C、STi_D和STi_E中的至少一个中。

例如，图17B示出初始化部分16B被应用于图8中的级STi_A的示例，并且图17C示出初始化部分16B被应用于图12中的级STi_E的示例。因为已经参考图17A详细描述了图17B和图17C的初始化部分16B的操作，所以将省略其冗余描述。

图19示出了包括在图4的栅驱动器中的级的另一示例的电路图。

在图19中，针对参考图6描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了输出部分12A的配置之外，图19的级STi_G可以具有与图6的级STi基本上相同或相似的配置。

参考图19，级STi_G可以包括输入部分11、输出部分12A、第一信号处理部分13、第二信号处理部分14和稳定部分15。

在一些实施例中，输出部分12A可以包括第七晶体管T7、第八晶体管T8、第十七晶体管T17、第十八晶体管T18和第四电容器C4。

第十七晶体管T17可以连接在第一节点N1和第八节点N8之间。第十七晶体管T17的栅电极可以连接到第一电源VGL。因此，第十七晶体管T17具有导通状态，并且可以将第一节点N1的电压传输到第八节点N8。

第十八晶体管T18可以连接在第一电源VGL和输出端子104之间。第十八晶体管T18的栅电极可以连接到第八节点N8。第十八晶体管T18可以响应于第八节点N8的电压而导通或截止。

第四电容器C4可以连接在第八节点N8和输出端子104之间。第四电容器C4可以根据输出端子104的电压变化来耦合，以改变第八节点N8的电压电平。例如，第八节点N8的电压可以通过第四电容器C4的耦合而迅速降低到2-低电平。于是，第十八晶体管T18完全导通，因此栅信号的下降速率可以增大，并且下降时间可以被减少或最小化。因此，栅信号输出的下降台阶可以被消除、减少或最小化(例如，称为1步或单步下降)。

图20示出了图19的级的操作的示例的时序图。

在图20中，针对参考图7描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了在第三时间点t3’和在第五时间点t5’的操作之外，图20的级的操作可以与图7的操作基本上相同或相似。

参考图19和图20，在起始脉冲SSP从高电平H转变为低电平L之后，在第一时钟信号CLK1被供应的第五时间点t5’，第八节点N8的电压可以降低到2-低电平2L，并且输出到第i栅线Gi的栅信号可以迅速降低到低电平L。

在下文中，将主要着眼于输出部分12A的操作来描述图20的时序图。

在第一时间点t1和第二时间点t2，第三节点N3和第八节点N8可以具有2-低电平2L的电压。

第一时钟信号CLK1可以在第三时间点t3’被供应到第二输入端子102。第二晶体管T2、第四晶体管T4和第六晶体管T6可以响应于第一时钟信号CLK1而导通。

当第四晶体管T4导通时，第一节点N1的电压和第三节点N3的电压可以被改变为高电平H。于是，高电平H的电压可以通过导通的第十七晶体管T17传输到第八节点N8。因此，第七晶体管T7可以基于第三节点N3的电压而截止，并且第十八晶体管T18可以基于第八节点N8的电压而截止。

此后，直到第五时间点t5’的操作可以与图7中描述的操作基本上相同。

第一时钟信号CLK1可以在第五时间点t5’被供应。第二晶体管T2、第四晶体管T4和第六晶体管T6可以响应于第一时钟信号CLK1而导通。

当第四晶体管T4导通时，起始脉冲SSP的低电平L(或前一级的栅信号)可以被供应到第一节点N1。第三节点N3的电压可以通过导通的第十二晶体管T12而被改变为低电平L，并且第八节点N8的电压可以通过导通的第十七晶体管T17而被改变为低电平L。

另外，第七晶体管T7和第十八晶体管T18可以导通，使得输出端子104的电压可以降低。于是，输出端子104的电压和第八节点N8的电压可以由第四电容器C4耦合。

因此，在第五时间点t5’，第八节点N8的电压迅速降低至2-低电平2L，并且第十八晶体管T18完全导通，从而栅信号的下降速率可以被增大。例如，如图20中所示，输出到第i栅线Gi的栅信号可以在第五时间点t5’从高电平H迅速跃变到低电平L。即，栅信号输出的下降台阶可以被消除。因此，高速驱动方法中的驱动可靠性和图像质量可以被改善。

在下文中，因为已经参考图7描述了在第六时间点t6至第八时间点t8的操作，所以将省略冗余描述。

图21示出了包括在图16的栅驱动器中的级的另一示例的电路图。

在图21中，针对参考图6、图17A和图19描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。另外，除了初始化部分16B的配置之外，图21的级STi_H可以具有与图19的级STi_G基本上相同或相似的配置。

参考图21，级STi_H可以包括输入部分11、输出部分12A、第一信号处理部分13、第二信号处理部分14、稳定部分15和初始化部分16B。

因为上面已经详细描述了输入部分11、输出部分12A、第一信号处理部分13、第二信号处理部分14、稳定部分15和初始化部分16B的配置和操作，所以将省略冗余描述。

同时，初始化部分16B可以被包括在将稍后描述的图22至图26的级STi_I、STi_J、STi_K、STi_L和STi_M中的至少一个中。另外，级STi_H的初始化部分16B可以由图13A的初始化部分16或图15A的初始化部分16A代替。

图22示出了包括在图4的栅驱动器中的级的另一示例的电路图，图23示出了包括在图4的栅驱动器中的级的另一示例的电路图，图24示出了包括在图4的栅驱动器中的级的另一示例的电路图，图25示出了包括在图4的栅驱动器中的级的另一示例的电路图，并且图26示出了包括在图4的栅驱动器中的级的另一示例的电路图。

在图21至图26中，针对参考图6、图8、图9、图10、图11、图12和图19描述的组成元件使用相同的附图标记，并且将省略这些组成元件的冗余描述。

参考图22至图26，级STi_I、STi_J、STi_K、STi_L和STi_M可以包括输入部分11、输出部分12A、第一信号处理部分13、第二信号处理部分14A、14B、14C、14D或14E和稳定部分15。

在一些实施例中，级STi_I、STi_J、STi_K、STi_L和STi_M可以包括参考图19描述的输出部分12A。因此，栅信号的下降台阶可以被消除、减少或最小化。

如图22中所示，级STi_I可以包括参考图8描述的第二信号处理部分14A。

如图23中所示，级STi_J可以包括参考图9描述的第二信号处理部分14B。

如图24中所示，级STi_K可以包括参考图10描述的第二信号处理部分14C。

如图25中所示，级STi_L可以包括参考图11描述的第二信号处理部分14D。

如图26中所示，级STi_M可以包括参考图12描述的第二信号处理部分14E。

如上所述，根据本公开的一些实施例的栅驱动器(例如，图4的栅驱动器10或图16的栅驱动器10A)的级可以通过诸如包括二极管连接的第一晶体管T1的第二信号处理部分14、14A、14B、14C、14D或14E的电荷泵的操作的操作，将第三节点N3的电压稳定地保持在2-低电平2L。在低电平栅信号中出现的耦合误差(参见图7和图20中的CP)可以由供应到第七晶体管T7的栅电极的2-低电平2L的第三节点N3的电压立即补偿(参见图7和图20的CPC)。因此，从第i栅线Gi输出的栅信号的低电平L可以保持相对稳定。

因此，在包括栅驱动器的显示装置(例如，图1中的显示装置1000)中，由于数据线和栅线(例如，扫描线和/或发射控制线)之间的耦合引起的、诸如串扰和闪烁的亮度偏差可以被改善。

另外，因为级包括初始化部分，所以可以减少或防止在显示装置的初始化时段或驱动初始化(例如，初始化时段)期间像素无意地发光的闪光，并且可以稳定地执行启动初始化。

尽管已经结合当前被认为是实用的实施例描述了本公开的实施例，但是应当理解，本发明不限于所公开的实施例，而是相反，本发明旨在覆盖包括在所附权利要求书的精神和范围内的各种修改和等同布置，其功能等同物将被包括在其中。

Claims (20)

1.一种栅驱动器，包括被配置为输出栅信号的级，所述级包括：

输入部分，被配置为基于供应到第一输入端子和第二输入端子的信号来控制第一节点的电压和第二节点的电压；

输出部分，被配置为基于第三节点的电压和第四节点的电压将第一电源的电压或第二电源的电压作为所述栅信号供应到输出端子；

第一信号处理部分，被配置为基于所述第一节点的所述电压将所述第二电源的所述电压供应到所述第四节点，或者基于供应到第三输入端子的信号，通过第五节点电将所述第二节点和所述第四节点电连接；以及

第二信号处理部分，包括连接在所述第三节点和第六节点之间的第一晶体管以基于所述第一晶体管的操作来控制所述第三节点的所述电压。

2.根据权利要求1所述的栅驱动器，其中，所述第二信号处理部分进一步包括：

第二晶体管，连接在所述第一输入端子和所述第六节点之间并且包括连接到所述第二输入端子的栅电极；

第三晶体管，连接在所述第三输入端子和第七节点之间并且包括连接到所述第六节点的栅电极；以及

第一电容器，连接在所述第六节点和所述第七节点之间，并且

其中，所述第一晶体管的栅电极连接到所述第六节点。

3.根据权利要求2所述的栅驱动器，其中，所述第二信号处理部分进一步包括第十四晶体管，所述第十四晶体管连接在所述第二晶体管和所述第六节点之间并且包括被配置为接收所述第一电源的所述电压的栅电极。

4.根据权利要求2或3所述的栅驱动器，其中，所述第二信号处理部分包括第十五晶体管，所述第十五晶体管连接在所述第二电源和所述第七节点之间并且包括连接到所述第二节点的栅电极。

5.根据权利要求1所述的栅驱动器，其中，所述第二信号处理部分进一步包括：

第二晶体管，连接在所述第一节点和所述第六节点之间；

第三晶体管，连接在所述第三输入端子和第七节点之间并且包括连接到所述第六节点的栅电极；以及

第一电容器，连接在所述第六节点和所述第七节点之间，并且

其中，所述第一晶体管的栅电极连接到所述第六节点。

6.根据权利要求5所述的栅驱动器，其中，所述第二信号处理部分进一步包括第十五晶体管，所述第十五晶体管连接在所述第二电源和所述第七节点之间并且包括连接到所述第二节点的栅电极。

7.根据权利要求1-3和5-6中任一项所述的栅驱动器，其中，所述级进一步包括稳定部分，所述稳定部分电连接在所述输入部分和所述输出部分之间并且被配置为限制所述第一节点的电压下降量和所述第二节点的电压下降量。

8.根据权利要求7所述的栅驱动器，其中，所述稳定部分包括：

第十二晶体管，连接在所述第一节点和所述第三节点之间并且包括用于接收所述第一电源的所述电压的栅电极；以及

第十三晶体管，连接在所述第二节点和所述第五节点之间并且包括用于接收所述第一电源的所述电压的栅电极。

9.根据权利要求1-3和5-6中任一项所述的栅驱动器，其中，所述级进一步包括初始化部分，所述初始化部分被配置为在初始化时段期间将所述第二电源的所述电压供应到所述第一节点。

10.根据权利要求9所述的栅驱动器，其中，所述初始化部分包括串联连接在所述第二电源和所述第一节点之间的第十九晶体管和第二十晶体管，

其中，所述第十九晶体管包括连接到所述第二节点的栅电极，并且

其中，所述第二十晶体管包括连接到所述第三输入端子的栅电极。

11.根据权利要求9所述的栅驱动器，其中，所述初始化部分包括第十六晶体管，所述第十六晶体管连接在所述第二电源和所述第一节点之间并且包括用于接收复位信号的栅电极。

12.根据权利要求9所述的栅驱动器，其中，所述栅驱动器被配置为在所述初始化时段期间将具有高电平的所述栅信号同时输出到所有栅线。

13.根据权利要求1所述的栅驱动器，其中，所述输入部分包括：

第四晶体管，连接在所述第一输入端子和所述第一节点之间并且包括连接到所述第二输入端子的栅电极；

第五晶体管，连接在所述第二输入端子和所述第二节点之间并且包括连接到所述第一节点的栅电极；以及

第六晶体管，连接在所述第一电源和所述第二节点之间并且包括连接到所述第二输入端子的栅电极。

14.根据权利要求1-3和5-6中任一项所述的栅驱动器，其中，所述输出部分包括：

第七晶体管，连接在所述第一电源和所述输出端子之间并且包括连接到所述第三节点的栅电极；以及

第八晶体管，连接在所述第二电源和所述输出端子之间并且包括连接到所述第四节点的栅电极。

15.根据权利要求14所述的栅驱动器，其中，所述输出部分进一步包括：

第十七晶体管，连接在所述第一节点和第八节点之间并且包括连接到所述第一电源的栅电极；

第十八晶体管，连接在所述第一电源和所述输出端子之间并且包括连接到所述第八节点的栅电极；以及

第四电容器，连接在所述第八节点和所述输出端子之间。

16.根据权利要求15所述的栅驱动器，其中，所述输出部分根据所述输出端子的电压变化通过使用所述第四电容器的耦合来控制所述栅信号的电压下降量。

17.根据权利要求1所述的栅驱动器，其中，所述第一信号处理部分包括：

第二电容器，包括连接到所述第五节点的第一端子；

第九晶体管，连接在所述第二电容器的第二端子和所述第四节点之间并且包括连接到所述第三输入端子的栅电极；

第十晶体管，连接在所述第二电容器的所述第二端子和所述第三输入端子之间并且包括连接到所述第五节点的栅电极；

第十一晶体管，连接在所述第二电源和所述第四节点之间并且包括连接到所述第一节点的栅电极；以及

第三电容器，连接在所述第二电源和所述第四节点之间。

18.根据权利要求1所述的栅驱动器，其中，所述第一输入端子接收前一级的输出信号或起始脉冲，

其中，所述第二输入端子接收第一时钟信号，并且

其中，所述第三输入端子接收从所述第一时钟信号移位的第二时钟信号。

19.一种显示装置，包括：

像素；

扫描驱动器，包括扫描级以通过扫描线将扫描信号供应到所述像素；

数据驱动器，被配置为通过数据线将数据信号供应到所述像素；以及

发射驱动器，包括发射控制级以通过发射控制线将发射控制信号供应到所述像素，

其中，所述扫描级和所述发射控制级中的至少一个包括：

输入部分，被配置为基于供应到第一输入端子的前一级的输出信号或起始脉冲以及供应到第二输入端子的第一时钟信号，来控制第一节点的电压和第二节点的电压；

输出部分，被配置为基于第三节点的电压和第四节点的电压将第一电源的电压或第二电源的电压作为所述扫描信号或所述发射控制信号供应到输出端子；

第一信号处理部分，被配置为基于所述第一节点的所述电压将所述第二电源的所述电压供应到所述第四节点，或者基于供应到第三输入端子的第二时钟信号，通过第五节点将所述第二节点和所述第四节点电连接；以及

第二信号处理部分，包括二极管连接在所述第三节点和第六节点之间的第一晶体管以基于所述第一晶体管的操作来控制所述第三节点的所述电压。

20.根据权利要求19所述的显示装置，其中，所述第二信号处理部分进一步包括：

第二晶体管，连接在所述第一输入端子和所述第六节点之间并且包括连接到所述第二输入端子的栅电极；

第三晶体管，连接在所述第三输入端子和第七节点之间并且包括连接到所述第六节点的栅电极；以及

第一电容器，连接在所述第六节点和所述第七节点之间，并且

其中，所述第一晶体管的栅电极连接到所述第六节点。

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