CN113675207A - 集成组件和形成集成组件的方法 - Google Patents

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Abstract

本发明涉及集成组件以及形成集成组件的方法。一些实施例包含一种集成组件，其具有含有半导体材料的第一结构，且具有接触所述第一结构的第二结构。所述第一结构具有沿着与所述第二结构的界面的组成物。所述组成物包含浓度在约1018原子/cm3到约1021原子/cm3范围内的添加剂。所述添加剂包含碳、氧、氮和硫中的一或多种。一些实施例包含形成集成组件的方法。

Description

集成组件和形成集成组件的方法
技术领域
本发明公开了集成组件(例如，存储器布置)以及形成集成组件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可将基本输入输出系统(Basic Input OutputSystem，BIOS)存储在快闪存储器芯片上。作为另一实例，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器变得越来越常见。作为又一实例，快闪存储器在无线电子装置中风行，因为其使制造商能够在新通信协议变得标准化时支援所述新通信协议，且提供远端地升级装置以用于增强特征的能力。
NAND可以是快闪存储器的基本架构，且可构造成包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般地描述集成布置内的存储器阵列的关系。图1展示现有技术装置1000的框图，所述现有技术装置包含：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用以向和从存储器单元1003传送信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定将存取存储器单元1003中的哪些。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到所述存储器单元中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020而与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，并利用控制线1020上的信号。装置1000可在第一供应线1030和第二供应线1032上分别接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017而对信号CSEL1到CSELn作出响应，以在第一数据线1006和第二数据线1013上选择可表示待从存储器单元1003读取或待编程到所述存储器单元中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号而选择性地启动CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间在存储器阵列1002与I/O电路1017之间提供通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z')上，每一电荷存储装置串可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二个叠层(tier)(例如，叠层0到叠层31)中的一个。相应串的电荷存储装置可共用共同沟道区域，例如形成在半导体材料(例如，多晶硅)的相应柱中的共同沟道区域，电荷存储装置串形成在相应柱周围。在第二方向(X-X')上，例如多个串的十六个第一群组中的每一第一群组可包括例如共用多个(例如，三十二个)存取线(即，“全域控制栅极(CG)线”，又称为字线WL)的八个串。存取线中的每一个可在叠层内耦合电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一叠层)的电荷存储装置可在逻辑上分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，例如多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应一个耦合的十六个串。存储器块的大小可包括1,024页且总共为约16MB(例如，16个WL x 32个叠层x 2个位＝1,024页/块，块大小＝1,024页x 16KB/页＝16MB)。串、叠层、存取线、数据线、第一群组、第二群组和/或页的数目可大于或小于图2中所展示的数目。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截面图，在关于图2所描述的串的十六个第一群组中的一个第一群组中包含十五个电荷存储装置串。存储器块300的多个串可分组成多个子集310、320、330(例如，图块列)，例如图块列I、图块列j和图块列K，其中每一子集(例如，图块列)包括存储器块300的“部分块”。全域漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。例如，全域SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一个而耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，图块列)。子SGD驱动器332、334、336中的每一个可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，图块列)的串的SGD。全域源极侧选择栅极(SGS)线360可耦合到多个串的SGS。例如，全域SGS线360可经由多个子SGS驱动器322、324、326中的对应一个而耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，图块列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，图块列)的串的SGS。全域存取线(例如，全域CG线)350可耦合对应于多个串中的每一个的相应叠层的电荷存储装置。每一全域CG线(例如，全域CG线350)可经由多个子串驱动器312、314和316中的对应一个而耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一个可独立于其它部分块和/或其它叠层的电荷存储装置而同时耦合或切断对应于相应部分块和/或叠层的电荷存储装置。对应于相应子集(例如，部分块)和相应叠层的电荷存储装置可包括电荷存储装置的“部分叠层”(例如，单一“图块”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374和376中的对应一个(例如，“图块源极”)，其中每一子源极耦合到相应电源。
替代地参考图4的示意图示来描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208以源极到漏极方式串联连接在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间。每一源极选择装置210位于串206与源极选择线214的相交点处，而每一漏极选择装置212位于串206与漏极选择线215的相交点处。选择装置210和212可以是任何合适的存取装置，且在图4中大体上用方框示出。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极接点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234和控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列为NAND串206内耦合到给定位线228的那些晶体管。电荷存储晶体管208的行为共同耦合到给定字线202的那些晶体管。
期望开发改进的NAND架构和改进的用于制造NAND架构的方法。
发明内容
在一个方面，本公开涉及一种集成组件，其包括：第一结构，其包括半导体材料；第二结构，其接触所述第一结构；以及所述第一结构具有沿着与所述第二结构的界面的组成物；所述组成物包含浓度在约1018原子/cm3到约1021原子/cm3范围内的添加剂；所述添加剂包括碳、氧、氮和硫中的一或多种。
在另一方面，本公开涉及一种形成集成组件的方法，其包括：在含金属材料上方形成包括半导体材料的源极结构；所述半导体材料的区域内的添加剂的浓度在约1018原子/cm3到约1021原子/cm3范围内；所述添加剂包括碳、氧、氮和硫中的一或多种；利用包括磷酸的蚀刻剂蚀刻到所述半导体材料的所述区域中；所述蚀刻形成延伸到所述区域的所述半导体材料中但未完全穿过所述半导体材料的开口；以及在所述源极结构上方形成第二结构且所述第二结构延伸到所述开口中。
在另一方面，本公开涉及一种形成集成组件的方法，其包括：在源极结构上方形成交替的第一和第二层级的堆叠；所述第一层级包括牺牲材料且所述第二层级包括第一绝缘材料；所述源极结构包括在含金属材料上方的半导体材料；形成延伸穿过所述堆叠且延伸到所述半导体材料的区域的沟槽；在所述半导体材料的所述区域内提供碳；移除所述第一层级的所述牺牲材料以留下空隙；在所述空隙内形成导电材料；以及在形成所述导电材料之后，在所述沟槽内形成隔板；所述隔板包括第二绝缘材料。
附图说明
图1展示存储器阵列具有存储器单元的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X'方向上的横截面图。
图4为现有技术NAND存储器阵列的示意图。
图5和5A为示出实例架构的集成组件的区域的视图。图5为自顶向下图解视图，且图5A为沿着图5的线A-A的图解横截面侧视图。
图5B为图5A的区域“B”的放大视图。
图6-8为实例结构的区域在实例方法的依序处理阶段处的图解横截面侧视图。
图9和9A为示出实例架构的集成组件的区域的视图，其中此类实例架构包括图8的实例结构。图9为自顶向下图解视图，且图9A为沿着图9的线A-A的图解横截面侧视图。
图10和10A为图9和9A的区域在图9和9A的实例处理阶段之后的实例处理阶段处的视图。图10为自顶向下图解视图，且图10A为沿着图10的线A-A的图解横截面侧视图。
图11和11A为图9和9A的区域在图10和10A的实例处理阶段之后的实例处理阶段处的视图。图11为自顶向下图解视图，且图11A为沿着图11的线A-A的图解横截面侧视图。
图12和12A为图9和9A的区域在图11和11A的实例处理阶段之后的实例处理阶段处的视图。图12为自顶向下图解视图，且图12A为沿着图12的线A-A的图解横截面侧视图。
图13和13A为图9和9A的区域在图12和12A的实例处理阶段之后的实例处理阶段处的视图。图13为自顶向下图解视图，且图13A为沿着图13的线A-A的图解横截面侧视图。
图14和14A为图9和9A的区域在图13和13A的实例处理阶段之后的实例处理阶段处的视图。图14为自顶向下图解视图，且图14A为沿着图14的线A-A的图解横截面侧视图。
图15和15A为图9和9A的区域在图14和14A的实例处理阶段之后的实例处理阶段处的视图。图15为自顶向下图解视图，且图15A为沿着图15的线A-A的图解横截面侧视图。
图16为实例结构的区域在可遵循图8的处理阶段的实例处理阶段处的图解横截面侧视图。
图17-19为集成组件的区域在实例实施例的依序处理阶段处的图解横截面侧视图。图17的集成组件包括图16的实例结构。
图20-23为集成组件的区域在实例实施例的依序处理阶段处的图解横截面侧视图。
图24为集成组件的区域在另一实例实施例的实例处理阶段处的图解横截面侧视图。
具体实施方式
一些实施例包含其中添加剂(确切地说，碳、硫、氮和氧中的一或多种)并入到半导体材料(例如，硅)中的方法。添加剂可在暴露于蚀刻剂(例如，包括热磷酸的蚀刻剂)后降低此类半导体材料的移除速率。这可减小过度蚀刻而蚀穿半导体材料的风险。一些实施例包含集成组件，其具有浓度在约1018原子/cm3到约1021原子/cm3范围内的并入到半导体材料中的碳、硫、氮和氧中的一或多种。参考图5-24描述实例实施例。
参考图5和5A示出实例集成组件(存储器装置)10的区域。组件包含细分成一对子块(标记为“子块1”和“子块2”)的块区。子块可布置成适合于三维NAND架构(NAND存储器装置)的构造，例如上文参考图1-4所描述的类型的架构。
分隔件(隔板)12将子块彼此隔开。分隔件12包括分隔件材料(隔板材料)14。分隔件材料14可以是绝缘材料，且可包括任何合适的组成物。在一些实施例中，分隔件材料14可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
图5A的横截面图展示组件10包含交替的导电层级18和绝缘层级20的堆叠16。层级18包括导电材料19，且层级20包括绝缘材料21。
导电材料19可包括任何合适的导电组成物，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。在一些实施例中，导电材料19可包含金属(例如，钨)和金属氮化物(例如，氮化钽、氮化钛等)。
在所说明的实施例中，介电障壁材料23沿着导电材料19的外围。介电障壁材料可包括任何合适的组成物；且在一些实施例中可包括氧化铝、氧化铪、氧化锆等中的一或多种。
绝缘材料21可包括任何合适的组成物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
层级18和20可具有任何合适的厚度；且彼此厚度可相同，或彼此厚度可不同。在一些实施例中，层级18和20的竖直厚度可在约10纳米(nm)到约400nm范围内。
堆叠16内可存在任何合适数目的导电层级18。导电层级18可被称为字线(布线、存取、存储器单元)层级。在一些应用中，字线层级可最后对应于NAND存储器构造(NAND组件、NAND存储器装置)的存储器单元层级。NAND存储器构造将包含存储器单元串(即，NAND串)，其中所述串中的存储器单元的数目由竖直堆叠的存储器单元层级的数目决定。NAND串可包括任何合适数目的存储器单元层级。例如，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
堆叠16和分隔件12支撑在导电结构22上方。此类导电结构包括在含金属材料26上方的含半导体材料(或半导体材料)24。在所说明的实施例中，含半导体材料24直接抵靠含金属材料26。
含半导体材料24可包括任何合适的组成物；且在一些实施例中可包括以下各者中的一或多种、基本上由以下各者中的一或多种组成或由以下各者中的一或多种组成：硅、锗、第III/V族半导体材料(例如，磷化镓)、半导体氧化物等；其中术语第III/V族半导体材料是指包括选自周期表的第III和第V族的元素的半导体材料(其中第III和第V族是旧命名，且现在被称作第13族和第15族)。在一些实施例中，含半导体材料24可包括导电掺杂硅、基本上由导电掺杂硅组成或由导电掺杂硅组成。
含金属材料26可包括任何合适的组成物，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)和/或含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)中的一或多种。在一些实施例中，含金属材料26可包括WSix、基本上由WSix组成或由WSix组成，其中x大于0。在一些实施例中，含金属材料26可包括钛、钨、钴、镍和钼中的一或多种。在一些实施例中，含金属材料26可包括金属硅化物、金属锗化物、金属碳化物、金属氮化物、金属氧化物和金属硼化物中的一或多种。
在一些实施例中，导电结构22可对应于源极结构(例如，包括图4的共用源极线216的结构)。根据传统命名法，图1-4的源极结构被称作“线”，但此类线可由宽阔区而非简单的线路包括。
沟道材料柱28延伸穿过堆叠16。沟道材料柱包括沟道材料30。沟道材料30可包括任何适合的组成物；且在一些实施例中可包括一或多种半导体材料(例如，可包括适当掺杂的硅、基本上由适当掺杂的硅组成或由适当掺杂的硅组成)。
在所说明的实施例中，沟道材料柱28构造为环圈，且绝缘材料31在此类环圈内。绝缘材料31可包括任何合适的组成物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。沟道材料柱的所示出的构造可被视为中空柱构造，其中绝缘材料31形成于柱28的“中空件”中。在其它实施例中，柱28可构造为实心配置而非所示出的中空构造。
沟道材料30与堆叠16相隔介入区域32。图5B展示图5A的扩展区域“B”，且展示介入区域32可包括栅极介电材料34、电荷捕获材料36和电荷阻挡材料38。
栅极介电材料(隧穿材料)34可包括任何合适的组成物；例如二氧化硅、氮化硅、氮氧化硅等中的一或多种。在一些实施例中，栅极介电材料34可被带隙工程改造以实现期望隧穿性质。
电荷捕获材料36可包括任何合适的组成物；且在一些实施例中可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。
电荷阻挡材料38可包括任何合适的组成物；且在一些实施例中可包括二氧化硅、氮氧化硅等中的一或多种、基本上由二氧化硅、氮氧化硅等中的一或多种组成或由二氧化硅、氮氧化硅等中的一或多种组成。
竖直堆叠的存储器单元40(在图5A中仅标记其中一些)沿着导电字线层级18。此类存储器单元可布置在图1-4中所描述的类型的竖直NAND串中。
沟道材料柱32的沟道材料30与导电结构22的含半导体材料24电耦合。源极选择装置(例如，源极侧选择栅极，SGS)可设置在堆叠16与源极结构22之间。此类源极选择装置未在图5A中展示。
沟道材料柱32可布置在任何合适的构造中的子块(子块1和子块2)内；且在一些实施例中可处于紧密封装的布置中，例如六边形封装的布置。
导电结构(源极结构)22由半导体基底42支撑。基底42可包括半导体材料；且可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底42可称作半导体衬底。术语“半导体衬底”是指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组件中的)半导体晶片和(单独或在包括其它材料的组件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底42可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、障壁材料、扩散材料、绝缘材料等中的一或多种。
导电结构22展示为与CMOS(互补金属氧化物半导体)电耦合。CMOS可相对于导电结构22位于任何合适的位置，且在一些实施例中，CMOS中的至少一些可在此类导电结构下方。CMOS可包括用于在与堆叠16相关联的存储器的操作期间驱动源极结构22的逻辑和/或其它适当的电路系统。尽管电路系统在图5A的实施例中明确标识为CMOS，但应理解，在其它实施例中，此类电路系统中的至少一些可用任何其它合适的电路系统替代。
在一些实施例中，半导体材料24可被视为构造成第一结构44，且隔板12可被视为构造成第二结构46。第二结构46接触第一结构44；且在所展示的实施例中延伸到第一结构44中但未完全穿过所述第一结构。第一结构44和第二结构46沿着界面47彼此接合。
第一结构44的半导体材料24可以是导电掺杂的。例如，半导体材料可包括其中n型掺杂剂浓度到至少约1020原子/cm3的n型硅。n型掺杂剂可包含磷和砷中的一或两种。替代地，半导体材料可包括其中P型掺杂剂浓度到至少约1020原子/cm3的p型硅。p型掺杂剂可包含硼。
第一结构44具有接近界面47的组成物48，其中用点刻概略地示出此类组成物。组成物48可包含浓度设置在约1018原子/cm3到约1021原子/cm3范围内的添加剂。添加剂可包含碳、氧、氮和硫中的一或多种。组成物48可因此包含半导体材料24、导电性增强掺杂剂(例如，硼、磷、砷等中的一或多种)和添加剂。
在所说明的实施例中，组成物48仅在含半导体材料的结构44的接近界面47的区域内，而并不在结构44的远离此类界面的区域内。
在图5A所说明的实施例中，含半导体材料的结构44为源极结构22的部分，且直接抵靠源极结构的含金属材料36。第二结构46(即，隔板12)延伸到含半导体材料的结构44中，但并未完全延伸穿过此类结构而接触含金属结构36。在一些实施例中，可提供组成物48以减缓蚀穿半导体材料24的速度(如下文相对于制造实例组件的实例方法所描述)，使得不暴露含金属材料36。这可排除与常规制造工艺相关联的半导体材料24的难以解决的电化学腐蚀。
尽管展示隔板12延伸到含半导体材料的结构44中，但应理解，在其它实施例中，隔板12可延伸到含半导体材料的结构44的上部表面而不穿透到含半导体材料的结构中。
图5和5A的所说明的实施例展示仅包括绝缘材料14的隔板12。在其它实施例中(下文参考图24描述)，除绝缘材料之外，隔板12还可包含导电材料。
可利用任何合适的工艺制造图5-5B的组件10。参考图6-23描述实例工艺。
参考图6，源极结构22形成于基底42上方。源极结构22的半导体材料24可导电地掺杂有n型掺杂剂或p型掺杂剂，且构造为含半导体材料的结构44。
源极结构22可或可不在图6的处理阶段处与CMOS耦合(其中在图5A中展示到CMOS的实例耦合)。
参考图7，掩蔽材料50形成于含半导体材料的结构44上方，其中将此类掩蔽材料图案化以暴露结构44的区域52。添加剂提供于此类暴露区域内以在含半导体材料的结构44的半导体材料24内形成组成物48。添加剂可包括碳、氧、氮和硫中的一或多种；且浓度可设置在约1018原子/cm3到约1021原子/cm3范围内。在一些实施例中，添加剂可包括碳、基本上由碳组成或由碳组成。
参考图8，移除掩蔽材料50。组成物48在含半导体材料的结构44的区域52内，而并不在含半导体材料的结构44的其它区域54内。
参考图9和9A，堆叠16形成于源极结构22上方。堆叠16具有交替的第一层级18和第二层级20。第一层级18包括牺牲材料56，且第二层级20包括绝缘材料21。
堆叠16、源极22和基底42一起由集成组件10包括。
参考图10和10A，沟道材料柱28形成为延伸穿过堆叠16。沟道材料柱28的沟道材料30与源极结构22电耦合。邻近沟道材料30设置介入区域32，其中此类介入区域包括上文参考图5B所描述的电荷阻挡材料、电荷捕获材料和隧穿材料。
参考图11和11A，沟槽(狭缝)58形成为延伸穿过堆叠16且延伸到含半导体材料的结构44的上部表面45。沟槽58延伸到包括组成物48的区域52。沟槽58将子块1和子块2彼此细分。沟槽58可被视为形成为延伸到含半导体材料的结构44的上部表面45的开口的实例。在其它实施例中，可形成其它类型的开口。
沟槽58展示为止于含半导体材料的结构44的上部表面45，如在相对于含半导体材料的结构44的组成物48，用以形成沟槽58的蚀刻剂对于堆叠16的材料具有选择性的情况下将发生的。在其它实施例中，用以穿透堆叠16的蚀刻剂相对于组成物48的选择性可比所说明的低，且沟槽可延伸到含半导体材料的结构44中。在一些实施例中(下文参考图16-19论述)，可在表面45上提供蚀刻止挡件以有助于使沟槽58止于期望位置处。
参考图12和12A，利用一或多种合适的蚀刻剂，沟槽58延伸到组成物48中。沟槽58延伸到结构44的半导体材料24中，但未完全延伸穿过此类半导体材料；且因此不暴露含金属材料26。在一些实施例中，图12和12A的处理阶段可省略，使得在下文参考图13和13A所描述的后续磷酸蚀刻发生之前，沟槽58保持在含半导体材料的结构44的上部表面45处。如下文参考图13和13A更详细地描述，此类磷酸蚀刻可或可不使沟槽58部分地延伸到组成物48中。应理解，提供图12和12A的处理阶段以有助于读者理解狭缝58可在图13和13A的磷酸蚀刻发生之前延伸到组成物48中，且可或可不对应于实际处理阶段。例如，在一些实施例中，图11和11A的处理阶段可能不使狭缝58利落地止于含半导体材料24的上部表面上，且因此可将图12和12A的处理阶段理解为仅说明用以形成图11和11A的狭缝58的相同蚀刻的较晚的时间间隔。
参考图13和13A，移除牺牲材料56(图11A)以沿着层级18形成空隙60。在一些实施例中，牺牲材料56可包括氮化硅、基本上由氮化硅组成或由氮化硅组成，且可通过热磷酸蚀刻移除。此类蚀刻可利用任何合适的条件。例如，蚀刻可在约100℃到约200℃范围内的温度下进行、持续进行约一小时到约四小时的时间、利用包括约0.1％到约100％的浓磷酸(H3PO4)的溶液。蚀刻可在任何合适的压力下进行，包含例如大气压。
组成物48对热磷酸蚀刻具有抗性。具体来说，添加剂(即，碳、氮、氧和硫中的一或多种)修改半导体材料24的特性，使得此类半导体材料变得比在不存在添加剂的情况下对热磷酸蚀刻更具抗性。取决于蚀刻的条件、沟槽的尺寸、组成物48内的添加剂的组成和浓度等，沟槽58可或可不在热磷酸蚀刻期间进一步冲压到组成物48中。无论如何，组成物48内的添加剂可防止沟槽58完全延伸穿过含半导体材料的结构44，且可由此阻止含金属材料26暴露于沟槽58内。在常规工艺中，含金属材料26可暴露，且如此可导致半导体材料24的非所期望的电化学腐蚀。组成物48内的添加剂可通过在移除牺牲材料56(图11A)期间阻止含半导体结构44的过度蚀刻而阻止非所期望的电化学腐蚀，且可进阻止含金属材料26的有问题的暴露。
参考图14和14A，介电障壁材料23形成于空隙60内(图13A)以为空隙加衬，且随后在加衬空隙内形成导电材料19。
参考图15和15A，隔板材料14形成于沟槽58内(图14和14A)以形成将子块1与子块2隔开的隔板12。图15和15A的组件10与上文关于图5和5A所描述的组件相同。图5和5A的CMOS连接未展示于图15和15A，但此类连接可在任何合适的处理阶段形成。
在一些实施例中，绝缘隔板材料14可被称为第二绝缘材料以将其与堆叠16的第一绝缘材料21区分开。
在一些实施例中，蚀刻止挡件可用以有助于避免沟槽58(图11和11A)过度穿透到含半导体材料的结构44中。例如，图16展示可遵循图8的处理阶段，且展示设置于组成物48上方，且确切地说是设置于含半导体材料的结构44的区域52上方的蚀刻止挡件62。
蚀刻止挡件62包括蚀刻止挡材料64。此类材料可包括任何合适的组成物或组成物组合。例如，蚀刻止挡材料64可包含氧化铝、钨等。
参考图17，组件10展示为处于类似于图11A的处理阶段的处理阶段，不同之处在于沟槽58止于蚀刻止挡件62的上部表面处。
参考图18，沟槽58延伸穿过蚀刻止挡件62到含半导体材料的结构44的上部表面45。
参考图19，移除牺牲材料56(图18)且沿着层级18替换为介电障壁材料23和导电材料19。沟槽58部分地延伸到含半导体材料的结构44中，但未完全延伸穿过此类结构。在类似于上文参考图13和13A所描述的蚀刻的热磷酸蚀刻期间，沟槽可延伸到组成物48中。替代地，沟槽可保持在含半导体材料的结构44的上部表面45处，而非穿透到组成物48中。在后续处理(未图示)中，隔板材料14(图5A)可形成于图19的沟槽58内。
上文所描述的实施例在形成沟槽58之前在半导体材料24内形成组成物48。在其它实施例中，此类组成物可在形成沟槽58之后形成于半导体材料内。参考图20-23描述此类其它实施例的实例。
参考图20，构造10展示为处于类似于图17的处理阶段的处理阶段，但添加剂未设置于含半导体材料的结构44的半导体材料24内，且因此组成物48(图17)尚未存在于含半导体材料的结构44的区域52内。
参考图21，沟槽58延伸穿过蚀刻止挡材料64到含半导体材料的结构44的上部表面45。在其它实施例中，可省略蚀刻止挡件62，且图21的处理阶段可类似于上文参考图11A所描述的处理阶段(但不具有区域52内的组成物48)。尽管沟槽58展示为止于结构44的上部表面45处，但在其它实施例中，沟槽58可部分地延伸到结构44的半导体材料24中。
参考图22，添加剂(即，碳、硫、氧和氮中的一或多种)穿过狭缝58注入到半导体材料24中。因此，组成物48形成于区域52内。此类组成物可包含含有碳、硫、氧和氮中的一或多种的添加剂；其中此类添加剂的浓度在约1018原子/cm3到约1021原子/cm3范围内。除添加剂之外，组成物48还可包含导电性增强掺杂剂(例如，磷、砷、硼等)。
参考图23，移除牺牲材料56且替换为介电障壁材料23和导电材料19以形成类似于图19的构造的构造。沟槽58展示为延伸到区域52内的组成物48中，如在用以移除牺牲材料56的热磷酸蚀刻还移除一些组成物48的情况下可能发生的(在其它实施例中，组成物48可对沟槽58不延伸到组成物48中的热磷酸蚀刻具有足够抗性)。图23的沟槽58部分地延伸到半导体材料24中，但未完全延伸穿过此类半导体材料。在一些实施例中，沟槽58可被视为在图22的处理阶段形成为包括第一部分68，以及在图23的处理阶段形成为包括第二部分70。第一部分68形成于在区域52内提供添加剂(例如，碳)之前，且第二部分70形成于在区域52内形成添加剂之后。在后续工艺中，隔板材料14可形成于沟槽58内以形成类似于上文参考图5和5A所描述的隔板的隔板12。
在一些实施例中，绝缘隔板12(图5和5A)可改为对应于除绝缘组成物之外还包括导电组成物的隔板。例如，图24展示类似于图5A的组件的组件10，但其中除绝缘材料14之外，隔板12还包含导电材料72。所示出的隔板具有层压构造，且确切地说包括导电材料72作为横向地处于包括绝缘材料14的一对绝缘层之间的导电层。在所说明的实施例中，导电材料72直接接触源极结构22的半导体材料24。在一些实施例中，导电材料72可用于耦合源极结构与逻辑电路系统(例如，CMOS)。导电材料72可包括任何合适的导电组成物，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。
上文所论述的组件和结构可在集成电路内加以利用(其中术语“集成电路”指由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、灯光设备、运输工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组成物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用以描述具有绝缘电特性的材料。所述术语在本公开中视为同义。在一些情况下使用术语“介电”和在其它情况下使用术语“绝缘”(或“电绝缘”)可在此公开内提供语言变化以简化所附权利要求书内的前提基础，而非用以指示任何显著的化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义。在一些情况下使用一个术语和在其它情况下使用其它术语可在此公开内提供语言变化以简化所附权利要求书内的前提基础。
图式中的各种实施例的特定定向仅出于说明的目的，且所述实施例可在一些应用中相对于所示定向旋转。本文所提供的说明书和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，而不管结构是处于图式的特定定向还是相对于此类定向旋转。
除非另外规定，否则随附图示的横截面图仅展示横截面平面内的特征而不展示横截面平面后的材料，以便简化图式。
当结构被称作“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，所述结构可直接处于所述另一结构上或还可能存在介入结构。相比之下，当结构被称作“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在介入结构。术语“正下方”、“正上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对齐。
结构(例如，层、材料等)可被称作“竖直延伸”，以指示结构通常从下层基底(例如，衬底)朝上延伸。竖直延伸的结构大体上可相对于基底的上部表面垂直延伸，或不可相对于基底的上部表面垂直延伸。
一些实施例包含一种集成组件，其具有含有半导体材料的第一结构，且具有接触所述第一结构的第二结构。第一结构具有沿着与第二结构的界面的组成物。组成物包含浓度在约1018原子/cm3到约1021原子/cm3范围内的添加剂。添加剂包含碳、氧、氮和硫中的一或多种。
一些实施例包含一种形成集成组件的方法。源极结构形成为包括含金属材料上方的半导体材料。半导体材料的区域内的添加剂的浓度在约1018原子/cm3到约1021原子/cm3范围内。添加剂包括碳、氧、氮和硫中的一或多种。利用包括磷酸的蚀刻剂蚀刻半导体材料的区域。蚀刻形成延伸到所述区域的半导体材料中但未完全穿过所述半导体材料的开口。第二结构形成于源极结构上方且延伸到所述开口中。
一些实施例包含一种形成集成组件的方法。交替的第一和第二层级的堆叠形成于源极结构上方。第一层级包括牺牲材料，且第二层级包括第一绝缘材料。源极结构包括在含金属材料上方的半导体材料。形成延伸穿过堆叠且延伸到半导体材料的区域的沟槽。碳提供于半导体材料的区域内。移除第一层级的牺牲材料以留下空隙。导电材料形成于空隙内。在形成导电材料之后，隔板形成于沟槽内。隔板包括第二绝缘材料。
根据规定，已关于结构和方法特征以大体上具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的全部范围，且应根据等效物原则恰当地进行解释。

Claims (35)

1.一种集成组件，其包括：
第一结构，其包括半导体材料；
第二结构，其接触所述第一结构；以及
所述第一结构具有沿着与所述第二结构的界面的组成物；所述组成物包含浓度在约1018原子/cm3到约1021原子/cm3范围内的添加剂；所述添加剂包括碳、氧、氮和硫中的一或多种。
2.根据权利要求1所述的集成组件，其中所述添加剂接近所述界面且不在所述半导体材料的远离所述界面的区域内。
3.根据权利要求1所述的集成组件，其中所述添加剂包含所述碳。
4.根据权利要求1所述的集成组件，其中所述添加剂包含所述氮。
5.根据权利要求1所述的集成组件，其中所述添加剂包含所述氧。
6.根据权利要求1所述的集成组件，其中所述添加剂包含所述硫。
7.根据权利要求1所述的集成组件，其中所述半导体材料包括其中掺杂剂浓度到至少约1020原子/cm3的n型硅；所述掺杂剂包含磷和砷中的一或两种。
8.根据权利要求1所述的集成组件，其中所述半导体材料包括其中掺杂剂浓度到至少约1020原子/cm3的p型硅；所述掺杂剂包含硼。
9.根据权利要求1所述的集成组件，其中所述第一结构为存储器布置的源极结构的部分。
10.根据权利要求1所述的集成组件，其中所述源极结构包含在所述第一结构下方且直接抵靠所述第一结构的含金属结构。
11.根据权利要求10所述的集成组件，其中所述第二结构延伸到所述第一结构中，但未完全延伸穿过所述第一结构。
12.根据权利要求11所述的集成组件，其中所述第二结构为隔板，且将所述存储器布置的第一块区与所述存储器布置的第二块区隔开。
13.根据权利要求12所述的集成组件，其中所述第一块区和所述第二块区包含存储器单元；其中所述个别存储器单元包含邻近沟道材料的电荷捕获材料；且其中所述沟道材料与所述源极结构电耦合。
14.根据权利要求12所述的集成组件，其中所述隔板仅包括绝缘材料。
15.根据权利要求12所述的集成组件，其中所述隔板包含导电材料。
16.一种形成集成组件的方法，其包括：
在含金属材料上方形成包括半导体材料的源极结构；所述半导体材料的区域内的添加剂的浓度在约1018原子/cm3到约1021原子/cm3范围内；所述添加剂包括碳、氧、氮和硫中的一或多种；
利用包括磷酸的蚀刻剂蚀刻到所述半导体材料的所述区域中；所述蚀刻形成延伸到所述区域的所述半导体材料中但未完全穿过所述半导体材料的开口；以及
在所述源极结构上方形成第二结构且所述第二结构延伸到所述开口中。
17.根据权利要求16所述的方法，其中所述添加剂包含所述碳。
18.根据权利要求16所述的方法，其中所述添加剂包含所述氮。
19.根据权利要求16所述的方法，其中所述添加剂包含所述氧。
20.根据权利要求16所述的方法，其中所述添加剂包含所述硫。
21.根据权利要求16所述的方法，其中所述第二结构包括绝缘材料。
22.根据权利要求16所述的方法，其中所述开口构造成沟槽，且其中所述第二结构构造成沿着所述沟槽延伸的隔板；所述隔板包括层压物，所述层压物包含横向处于一对绝缘材料层之间的导电材料层；所述导电层直接接触所述源极结构的所述半导体材料。
23.根据权利要求16所述的方法，其中所述半导体材料包括其中n型掺杂剂浓度到至少约1020原子/cm3的n型硅。
24.根据权利要求16所述的方法，其中所述半导体材料包括其中P型掺杂剂浓度到至少约1020原子/cm3的p型硅。
25.一种形成集成组件的方法，其包括：
在源极结构上方形成交替的第一和第二层级的堆叠；所述第一层级包括牺牲材料且所述第二层级包括第一绝缘材料；所述源极结构包括在含金属材料上方的半导体材料；
形成延伸穿过所述堆叠且延伸到所述半导体材料的区域的沟槽；
在所述半导体材料的所述区域内提供碳；
移除所述第一层级的所述牺牲材料以留下空隙；
在所述空隙内形成导电材料；以及
在形成所述导电材料之后，在所述沟槽内形成隔板；所述隔板包括第二绝缘材料。
26.根据权利要求25所述的方法，其中将所述碳浓度设置在约1018原子/cm3到约1021原子/cm3范围内。
27.根据权利要求25所述的方法，其中在形成所述沟槽之前，将所述碳提供于所述区域内。
28.根据权利要求25所述的方法，形成所述沟槽包括形成所述沟槽的第一区域以延伸穿过所述堆叠，且接着形成所述沟槽的第二区域以延伸到所述半导体材料的所述区域中；且其中在形成所述沟槽的所述第一区域之后且在形成所述沟槽的所述第二区域之前，将所述碳提供于所述半导体材料的所述区域内。
29.根据权利要求28所述的方法，其包括在形成所述堆叠之前在所述半导体材料的所述区域上方形成蚀刻止挡件；其中所述沟槽的所述第一区域止于所述蚀刻止挡件；且其中在形成用以延伸到所述半导体材料的所述区域中但未完全穿过所述区域的所述沟槽的所述第二区域之前，所述沟槽延伸穿过所述蚀刻止挡件。
30.根据权利要求29所述的方法，其中所述蚀刻止挡件包括金属。
31.根据权利要求29所述的方法，其中所述蚀刻止挡件包括钨。
32.根据权利要求25所述的方法，其中所述隔板基本上由所述第二绝缘材料组成。
33.根据权利要求25所述的方法，其中除所述第二绝缘材料之外，所述隔板还包括导电材料。
34.根据权利要求25所述的方法，其中所述隔板将存储器布置的第一块区与所述存储器布置的第二块区隔开。
35.根据权利要求34所述的方法，其中所述第一块区和所述第二块区包含存储器单元，其中所述个别存储器单元包含邻近沟道材料的电荷捕获材料；且其中所述沟道材料与所述源极结构电耦合。
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