CN112103295A - 具有沿沟槽的底部的含金属衬垫的集成组合件及形成集成组合件的方法 - Google Patents

具有沿沟槽的底部的含金属衬垫的集成组合件及形成集成组合件的方法 Download PDF

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J·D·谢泼德森
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Abstract

本申请涉及具有沿沟槽的底部的含金属衬垫的集成组合件及形成集成组合件的方法。一些实施例包括形成集成组合件的方法。传导结构被形成以在含金属材料上方包含含半导体材料。开口被形成以延伸到所述传导结构中。沿所述开口的底部形成传导材料。在形成所述传导材料之前或之后，在所述传导结构上方形成交替的第一和第二材料的层叠。形成绝缘材料和/或沟道材料以延伸穿过所述层叠以接触所述传导材料。一些实施例包含集成组合件。

Description

具有沿沟槽的底部的含金属衬垫的集成组合件及形成集成组 合件的方法
技术领域
具有沿沟槽的底部的含金属衬垫的集成组合件(例如，三维NAND)及形成集成组合件的方法。
背景技术
存储器为电子系统提供数据存储。闪速存储器是一种类型的存储器，并且在现代计算机和设备中具有多种用途。例如，现代个人计算机可以具有存储在闪速存储器芯片上的BIOS。作为另一示例，正变得越来越普遍的是计算机和其它装置利用固态驱动器中的闪速存储器来置换常规硬盘驱动器。作为又一示例，闪速存储器在无线电子装置中流行，因为它使得制造商能够在新通信协议变得标准化时支持新通信协议，并且提供远程升级装置以获得增强特征的能力。
NAND可以是闪速存储器的基本架构，并且可以被配置成包括垂直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1示出包含存储器阵列1002的现有技术装置1000的框图，存储器阵列1002具有沿着存取线1004(例如，用以传导信号WL0到WLm的字线)和第一数据线1006(例如，用以传导信号BL0到BLn的位线)以行和列布置的多个存储器单元1003。存取线1004和第一数据线1006可以被用来向和从存储器单元1003传送信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定要访问存储器单元1003中的哪些存储单元。感应放大器电路1015进行操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN能够表示从存储器单元1003读取或将被写入存储器单元1003的信息的值。其它装置能够通过I/O线1005、地址线1009或控制线1020与装置1000进行通信。存储器控制单元1018被用来控制要在存储器单元1003上执行的存储器操作，并利用控制线1020上的信号。装置1000能够分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040能够经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上的信号，这些信号能够表示要从存储器单元1003读取的或要编程到存储器单元1003中的信息的值。列解码器1008能够基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040能够选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以为NAND存储器阵列，并且图2示出可以被利用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括电荷存储装置的多个串。在第一方向(Z-Z')上，电荷存储装置的每个串可以包括例如32个彼此堆叠的电荷存储装置，每个电荷存储装置对应于例如32层(例如，层0-层31)之一。相应串的电荷存储装置可以共享共同沟道区，诸如在半导体材料(例如，多晶硅)的相应柱中形成的一个共同沟道区，电荷存储装置的串围绕所述柱形成。在第二方向(X-X')上，所述多个串的例如十六个第一群组的每个第一群组可以包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也称为字线，WL)的八个串。每个存取线可以耦合在某一层内的电荷存储装置。每个电荷存储装置包括能存储两位信息的单元时，通过相同存取线耦合(并且因此对应于相同层)的电荷存储装置可以在逻辑上被编组为例如两个页面，诸如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y')上，多个串的例如八个第二群组的每个第二群组可以包括由八个数据线中的对应一个耦合的十六个串。存储器块的大小可以包括1024个页面和总共大约16MB(例如，16个位线×32层×2位＝1024个页面/块，块大小＝1024个页面×16KB/页面＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页面的数量可以大于或小于图2中所示的那些数量。
图3示出在X-X'方向上图2的3D NAND存储器装置200的存储器块300的截面图，包含在关于图2所描述的串的十六个第一群组之一中的电荷存储装置的十五个串。存储器块300的多个串可以被编组为多个子集310、320、330(例如，瓦片列(tile column))，诸如瓦片列I、瓦片列j和瓦片列K，其中每个子集(例如，瓦片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可以被耦合到所述多个串的SGD。例如，全局SGD线340可以经由多个(例如，三个)子SGD驱动器332、334、336中的对应一个耦合到多个(例如，三个)子SGD线342、344、346，每个子SGD线对应于相应子集(例如，瓦片列)。子SGD驱动器332、334、336中的每一个可以同时耦合或切断对应部分块(例如，瓦片列)的串的SGD，而与其它部分块的串的那些SGD无关。全局源极侧选择栅极(SGS)线360可以被耦合到所述多个串的SGS。例如，全局SGS线360可以经由多个子SGS驱动器322、324、326中的对应一个耦合到多个子SGS线362、364、366，每个子SGS线对应于相应子集(例如，瓦片列)。子SGS驱动器322、324、326中的每一个可以同时耦合或切断对应部分块(例如，瓦片列)的串的SGS，而与其它部分块的串的那些SDS无关。全局存取线(例如，全局CG线)350可以耦合对应于所述多个串中的每一个的相应层的电荷存储装置。每个全局CG线(例如，全局CG线350)可以经由多个子串驱动器312、314和316中对应的一个被耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一个可以同时耦合或切断对应于相应部分块和/或层的电荷存储装置，而与其它部分块和/或其它层的电荷存储装置无关。对应于相应子集(例如，部分块)和相应层的电荷存储装置可以包括电荷存储装置的“部分层”(例如，单个“瓦片”)。对应于相应子集(例如，部分块)的串可以被耦合到子源极372、374和376(例如，“瓦片源极”)中对应的一个，每个子源极耦合到相应电源。
参照图4的示意图备选地描述NAND存储器装置200。
存储器阵列200包含字线2021到202N和位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每个NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可以使用浮动栅极材料(例如，多晶硅)来存储电荷，或可以使用电荷俘获材料(诸如，例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202和串206的交叉处。电荷存储晶体管208表示用于数据的存储的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGS)212之间以串联源极到漏极连接。每个源极选择装置210位于串206与源极选择线214的交叉处，而每个漏极选择装置212位于串206与漏极选择线215的交叉处。选择装置210和212可以是任何合适的接入装置，并且在图4中一般地通过框来图示。
每个源极选择装置210的源极被连接到共用源极线216。每个源极选择装置210的漏极被连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择器装置2101的漏极被连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210被连接到源极选择线214。
每个漏极选择装置212的漏极在漏极接触处被连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极被连接到位线2281。每个漏极选择装置212的源极被连接到对应NAND串206的最后电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极被连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208使它们的控制栅极236耦合到字线202。一列的电荷存储晶体管208是耦合到给定位线228的NAND串206内的那些晶体管。一行的电荷存储晶体管208是通常耦合到给定字线202的那些晶体管。
需要开发改进的NAND结构和用于制造NAND结构的改进方法。
发明内容
在一方面，本申请涉及一种形成集成组合件的方法，包括：在含金属材料上方形成包括含半导体材料的传导结构；形成开口以延伸到所述传导结构中；开口的周边包括含半导体材料的区；并且形成传导材料以覆盖含半导体材料的所述区。
在另一方面，本申请涉及一种形成集成组合件的方法，包括：在传导结构上方形成交替的第一和第二材料的层叠；传导结构包括在含金属材料上方的含半导体材料；形成开口以延伸穿过层叠，穿过含半导体材料并且进入含金属材料；开口的底部包括含半导体材料和含金属材料的区；沿开口的底部形成第三材料，以覆盖含半导体材料和含金属材料的区；去除层叠的第二材料以形成空隙；在空隙内形成传导材料；以及在开口内形成绝缘材料。
在另一方面，本申请涉及一种形成集成组合件的方法，包括：在传导结构上方形成交替的第一和第二材料的层叠；传导结构包括在含金属材料上方的含半导体材料；形成沟槽以延伸穿过层叠；沟槽的至少一些区穿过含半导体材料并且进入含金属材料；通过第三材料对沟槽的底部区加衬；第三材料是与含金属材料不同的组合物，并且包括钴、钼、镍、钌、钽、钛和钨中的一种或多种；去除层叠的第二材料以形成空隙；在空隙内形成传导材料，传导材料形成NAND组合件的传导层面；以及在沟槽内形成绝缘隔板；绝缘隔板将NAND组合件划分为子块。
在另一方面，本申请涉及一种集成组合件，包括：传导结构，其包括在第一含金属材料上方的含半导体材料；延伸到传导结构中的开口；开口的底部区加衬有第二含金属材料，第二含金属材料相对于所述第一含金属材料具有不同的组合物；第二含金属材料直接接触含半导体材料；在传导结构上方交替的传导层面和绝缘层面的层叠；以及在开口内并且延伸穿过层叠的垂直结构；垂直结构直接接触第二含金属材料，并且通过第二含金属材料与含半导体材料隔开。
在另一方面，本申请涉及一种集成组合件，包括：传导结构，其包括在第一含金属材料上方的含半导体材料；延伸到传导结构中的沟槽；沟槽的底部区加衬有第二含金属材料，第二含金属材料相对于第一含金属材料具有不同的组合物；第二含金属材料直接接触第一含金属材料和含半导体材料二者；在传导结构上方交替的传导层面和绝缘层面的层叠；以及在沟槽内并且延伸穿过层叠的隔板；隔板直接接触第二含金属材料，并且通过第二含金属材料与含半导体材料和第一含金属材料隔开。
附图说明
图1示出具有带存储器单元的存储器阵列的现有技术存储器装置的框图。
图2示出3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。
图3示出在X-X'方向上图2的现有技术的3D NAND存储器装置的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5-5B是图示了示例架构的集成组合件的区的视图。图5是沿着图5A和5B的线C-C的示意性自上而下横截面图。图5A和5B是分别沿图5的线A-A和B-B的示意性横截面侧视图。图5A的横截面视图也是沿着图5B的线A-A，并且图5B的横截面视图也是沿着图5A的线B-B。
图6-6B是在用于形成示例架构的示例方法的示例过程阶段的集成组合件的区的视图。图6是沿图6A和图6B的线C-C的示意性自上而下横截面图。图6A和6B是分别沿图6的线A-A和B-B的示意性横截面侧视图。图6A的横截面视图也是沿着图6B的线A-A，并且图6B的横截面视图也是沿着图6A的线B-B。
图7-7B是在图6的过程阶段后的示例过程阶段的图6的集成组合件的区的视图。图7是沿图7A和图7B的线C-C的示意性自上而下横截面图。图7A和7B是分别沿图7的线A-A和B-B的示意性横截面侧视图。图7A的横截面视图也是沿着图7B的线A-A，并且图7B的横截面视图也是沿着图7A的线B-B。
图8-8B是在图7-7B的过程阶段后的示例过程阶段的图6-6B的集成组合件的区的视图。图8是沿图8A和图8B的线C-C的示意性自上而下横截面图。图8A和8B是分别沿图8的线A-A和B-B的示意性横截面侧视图。图8A的横截面视图也是沿着图8B的线A-A，并且图8B的横截面视图也是沿着图8A的线B-B。
图9-9B是在图8-8B的过程阶段后的示例过程阶段的图6-6B的集成组件的区的视图。图9是沿图9A和图9B的线C-C的示意性自上而下横截面图。图9A和9B是分别沿图9的线A-A和B-B的示意性横截面侧视图。图9A的横截面视图也是沿着图9B的线A-A，并且图9B的横截面视图也是沿着图9A的线B-B。
图10-10B是在图7-7B的过程阶段后的示例过程阶段的图6-6B的集成组件的区的视图。图10是沿图10A和图10B的线C-C的示意性自上而下横截面图。图10A和10B是分别沿图10的线A-A和B-B的示意性横截面侧视图。图10A的横截面视图也是沿着图10B的线A-A，并且图10B的横截面视图也是沿着图10A的线B-B。
图11-11B是在图10-10B的过程阶段后的示例过程阶段的图6-6B的集成组合件的区的视图。图11是沿图11A和图11B的线C-C的示意性自上而下横截面图。图11A和11B是分别沿图11的线A-A和B-B的示意性横截面侧视图。图11A的横截面视图也是沿着图11B的线A-A，并且图11B的横截面视图也是沿着图11A的线B-B。
图12-12B是在图11-11B的过程阶段后的示例过程阶段的图6-6B的集成组合件的区的视图。图12是沿图12A和图12B的线C-C的示意性自上而下横截面图。图12A和12B是分别沿图12的线A-A和B-B的示意性横截面侧视图。图12A的横截面视图也是沿着图12B的线A-A，并且图12B的横截面视图也是沿着图12A的线B-B。
图13-13B是在图12-12B的过程阶段后的示例过程阶段的图6-6B的集成组合件的区的视图。图13是沿图13A和图13B的线C-C的示意性自上而下横截面图。图13A和13B是分别沿图13的线A-A和B-B的示意性横截面侧视图。图13A的横截面视图也是沿着图13B的线A-A，并且图13B的横截面视图也是沿着图13A的线B-B。
图14-18是在示例方法的顺序过程阶段的集成组合件的示意性横截面侧视图。
图19是在可以在图17的过程阶段后的示例过程阶段示出的图14的集成组合件的示意性横截面侧视图。
图19A是图19的集成组合件的区的示意性顶视图。
具体实施方式
一些实施例包含认识到在垂直堆叠存储器(例如，三维NAND)的制造期间可能遇到的问题是支撑半导体材料的非预期蚀刻。此类问题可导致垂直堆叠结构的问题性坍塌，并且可最终导致装置失效。一些实施例包含认识到所述问题可由于在半导体材料的区下暴露含金属的传导材料，之后在后续处理期间半导体材料的电去除(腐蚀)而产生的。一些实施例还包含认识到所述问题可以通过沿开口(例如，沟槽)的底部提供衬垫来减轻所述问题性电腐蚀而被减轻。一些实施例包含认识到，在NAND沟道材料与NAND源极结构之间形成传导衬垫以改进沿从NAND源极结构到NAND沟道材料的连接的导电性可以是有利的。参照图5-19描述示例实施例。
参照图5-5B，图示了示例集成组合件10的区。所述组合件包含在一对子块(标记为“子块1”和“子块2”)之中被细分的块区。可以以适合用于三维NAND架构(诸如，例如上面在图1-4中所描述的类型的架构)的配置来布置子块。
隔板(partition)(面板)12围绕子块延伸，并且将子块彼此分开。隔板12包括隔板材料14。隔板材料14可以是绝缘材料，并且可以包括任何适合的(一或多个)组合物。在一些实施例中，隔板材料14可以包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
图5A和5B的横截面图示出组合件10包含交替的传导层面18和绝缘层面20的层叠(stack)16。层面18包括传导材料19，并且层面20包括绝缘材料21。
传导材料19可以包括任何适合的(一或多个)导电组合物，诸如，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或传导掺杂的半导体材料(例如，传导掺杂硅、传导掺杂锗等)的一项或多项。在一些实施例中，传导材料19可以包括金属(例如，钨)和金属氮化物(例如，氮化钽、氮化钛等)。
绝缘材料21可以包括任何适合的(一或多个)组合物；并且在一些实施例中可以包含二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
层面18和20可以具有任何适合的厚度；并且可以是彼此相同的厚度或相对于彼此不同的厚度。在一些实施例中，层面18和20可以具有在从大约10纳米(nm)到大约400nm的范围内的垂直厚度。
在一些实施例中，下方传导层面可以表示源极选择装置(例如，源极侧选择栅极SGS)；并且上方传导层面可以表示字线层面(控制栅极层面)。源极选择层面可以或可以不包括与字线层面相同的(一或多个)传导材料。
虽然为简化附图，在图5A和5B中只示出了八个传导层面18，但实际上在层叠16中可以存在大大多于八个传导层面(或者在层叠中少于八个传导层面)。在一些应用中，字线层面可最终对应于NAND配置(NAND组合件)的存储器单元层面。NAND配置将包含存储器单元的串(即，NAND串)，串中的存储器单元的数量由垂直堆叠的字线层面的数量确定。NAND串可以包括任何适合数量的存储器单元层面。例如，NAND串可以具有8个存储器单元层面、16个存储器单元层面、32个存储器单元层面、64个存储器单元层面、512个存储器单元层面、1024个存储器单元层面等。此外，源极选择装置可以包含多于一个传导层面。
层叠16和隔板12被支撑在传导结构22上方。此类传导结构包括在含金属材料26上方的含半导体材料24。在所图示的实施例中，含半导体材料24直接靠着含金属材料26。
含半导体材料24可以包括任何适合的(一或多个)组合物；并且在一些实施例中可以包括硅、锗、III/V半导体材料(例如磷化镓)、半导体氧化物等中的一种或多种，基本上由其组成，或由其组成；术语III/V半导体材料指的是包括选自周期表第III族和第V族(第III族和第V族是旧命名，并且现在称为第13族和第15族)的元素的半导体材料。在一些实施例中，含半导体材料24可以包括传导掺杂硅(诸如，例如n型掺杂多晶硅)，基本上由传导掺杂硅组成，或由传导掺杂硅组成。
含金属材料26可以包括任何适合的(一或多个)组合物，诸如，例如各种金属(例如钛、钨、钴、镍、铂、钌等)和/或含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等)中的一种或多种。在一些实施例中，含金属材料26可以包括WSix，基本上由WSix组成，或由WSix组成，其中x大于0。
在一些实施例中，传导结构22可以对应于源极结构(例如，包括图4的所谓的公共源极线216的结构)。图1-4的源极结构根据传统命名法被称为“线”，但此类线可以由宽区(expanse)而不是简单的布线组成；如图5A和5B中作为结构22所示的宽区。
可以沿传导字线层面在层叠16内提供垂直堆叠的存储器单元(在图5-5B中未示出)。可以在图1-4中所描述的类型的垂直NAND串中布置此类存储器单元。NAND串可以包括延伸穿过层叠16的沟道材料柱，其中沟道材料与传导结构22的含半导体材料24电耦合。沟道材料柱可以以任何适合的配置被布置在子块内；并且在一些实施例中可以是在紧密堆积布置(诸如，例如六边形堆积布置)中。
传导结构22可以由半导体衬底(未示出)支撑。术语“半导体衬底”意指包含半导电材料的任何构造，包含但不限于诸如半导电晶片的块体半导电材料(单独或以包含其它材料的组合件形式)和半导电材料层(单独或以包含其它材料的组合件形式)。术语“衬底”指的是任何支撑结构，包含但不限于上面所描述的半导体衬底。
传导结构22被示为与CMOS(互补金属氧化物半导体)电耦合。CMOS可以是在相对于传导结构22的任何适合的位置，并且在一些实施例中可以是在此类传导结构之下。CMOS可以包括用于在与层叠16关联的存储器的操作期间驱动源极结构22的逻辑和/或其它适当的电路。虽然在图5A和5B的实施例中将电路具体标识为CMOS，但应理解的是，在其它实施例中，可以用任何其它适合的电路来置换此类电路。
图5-5B示出了其中在传导结构22上方支撑层叠16的期望布置。然而，在实践中，有时发现实际的布置具有翘曲的或损坏的层叠。具体地，被利用以形成传导层面18的处理可能不合需要地去除传导结构22的大量的含半导体材料24，导致在层叠16与传导材料26之间空隙的形成。空隙可以造成层叠16的一些区的部分和/或全部坍塌；其可以有害地改变装置性能，并且其可以甚至导致装置失效。本文中所描述的本发明的一个方面是认识到有害的空隙可以由含半导体材料24的电腐蚀产生，如参照图6-9所解释的。
参照图6-6B，示出了在层叠16的传导字线的制造期间的工艺阶段的组合件10的区(其中传导字线最终是在上面参照图5所描述的传导层面18内)。上面在描述图5中时注意到，上方传导层面18可以对应于字线，而下方(一或多个)层面可以对应于一或多个选择装置层面。本文中所描述的处理与栅极置换工艺相同地形成所有层18。在其它实施例中，选择装置层面可以不进行栅极置换处理。
图6-6B的组合件10包含交替的第一和第二层面30和20的层叠29。第二层面20与上面参照图5-5B所描述的绝缘层面20相同，并且包括绝缘材料21。第一层面30包括牺牲材料31。此类牺牲材料可以包括任何适合的(一或多个)组合物；并且在一些实施例中可以包含氮化硅，基本上由氮化硅组成，或由氮化硅组成。交替层面20和30的材料21和31可以指的是层叠29的交替的第一和第二材料。
层叠29被支撑在传导结构22上方。在所图示的实施例中，传导结构22在图6-6B的处理阶段与CMOS耦合。在其它实施例中，可以在后续过程阶段提供到CMOS的耦合。
参照图7-7B，通过层叠29形成到传导结构22的沟槽(狭缝，开口)32。狭缝32在交叉区(T区)34处彼此结合。交叉区比狭缝的其它部分更宽，并且相应地被利用以形成狭缝的蚀刻可以在交叉区34处在半导体包含材料24中形成空腔36。空腔36至少之一可以延伸穿过含半导体材料24以暴露传导结构22的含金属材料26。如图7A和7B中所示，除交叉区之外，还可以在其它位置形成另外的空腔36。所图示的空腔36中的每一个可以被认为是通过含半导体材料24并且进入含金属材料26的沟槽32的区。在一些实施例中，空腔36可以被认为是沟槽(或开口、狭缝等)32的底部区(或底部)；其中此类底部区被图示为具有含半导体材料24的暴露表面(或暴露区)33和含金属材料26的暴露表面(或暴露区)35。
参照图8-8B，去除牺牲材料31(图7-7B)以沿层面30形成空隙38。此去除可利用通过热磷酸的蚀刻。含半导体材料24(例如，传导掺杂硅)将一般地对被利用以去除牺牲材料31的蚀刻具有耐性。然而，空腔36内传导材料26的暴露使得电反应能够发生(由于暴露的材料24和26的不同氧化电位)，这不合需要地去除一些传导材料24。传导材料24的去除导致在绝缘层面20的最底部下的空隙(或空腔)39根切区的形成。
电反应被描述为针对含半导体材料24的区的不合需要去除的可能机制，以帮助读者理解本文中所描述的本发明。除本文中所描述的电反应之外，或作为本文中所描述的电反应的备选，含半导体材料24的区的去除的根本实际机制可以牵涉到其它反应。所附权利要求不限于本文中所描述的任何特定反应机理，除非此类反应机制在权利要求中有明确叙述(如果有)。
参照图9-9B，在空隙30内(图8-8B)形成传导材料19以形成上面参照图5-5B所描述的层叠16。这样可以通过任何适合的处理来完成。在一些实施例中，在空隙30内传导材料19的形成将包括传导材料19的沉积，之后是进行适当的蚀刻以从狭缝32内去除多余的传导材料19。在后续处理中，可以在狭缝32内形成绝缘材料14，以由此形成上面参照图5-5B所描述的隔板12。不幸的是，空隙39削弱了在层叠16的区下的支撑，这能够有问题地导致层叠16的区的翘曲、坍塌等。
一些实施例包含可以防止参照图6-9所描述的问题的处理。参照图10-13描述示例方法。
参照图10-10B，在可以在图7-7B的处理阶段之后的处理阶段示出了构造10。图10-10B的构造包含具有交替的第一和第二材料21和31的层叠29。
沿沟槽(开口、狭缝等)32的底部形成传导第三材料40，以覆盖含半导体材料24和含金属材料26的表面33和35。因此，第三材料40变成沿沟槽32的底部的单个传导组合物，其覆盖传导结构22的多个传导组合物24和26。在一些实施例中，传导第三材料40可以被认为覆盖传导结构22的传导区24和26。在一些实施例中，含半导体材料24和含金属材料26的区(表面)可以被认为是被转换为传导第三材料40。在一些实施例中，传导第三材料40可以被认为变成传导结构22的一部分。
第三材料40可以包括任何适合的传导组合物；并且在一些实施例中可以包括钴、钼、镍、钌、钽、钛和钨中的一种或多种，基本上由其组成，或由其组成。第三材料40可以利用一种或多种金属卤化物前体来形成。例如，在一些实施例中，传导材料40可以包括钨、基本上由钨组成，或由钨组成，并且可以利用包括卤化钨(例如，氟化钨WF6)的前体来形成。前体可以在任何适合的反应条件下被利用；并且在一些实施方案中可以在至少约300℃的温度下和在约大气压的压力下被利用。
材料40可以是纯金属，或者可以包括一种或多种非金属成分。在一些实施例中，材料40可以包括硼、碳、氮、氧和硅中的一种或多种。因此，材料40内的一种或多种金属可以作为金属硼化物、金属碳化物、金属氮化物、金属硅化物和/或金属氧化物存在。可以通过在材料40的形成期间与金属卤化物前体组合，结合氮化(渗氮)物质(例如，NH3)来形成金属氮化物。可以通过在材料40的形成期间与金属卤化物前体组合，结合氧化物质(例如，O2和/或O3)来形成金属氧化物。可以通过在材料40的形成期间与金属卤化物前体组合，结合含碳物质(例如卤化碳)来形成金属碳化物。可以通过在材料40的形成期间与金属卤化物前体组合，结合含硼物质(例如，B2H6)来形成金属硼化物。可以通过在材料40的形成期间与金属卤化物前体组合，结合含硅物质(例如，硅烷)来形成金属硅化物。
材料40可以形成跨传导结构22的传导材料24和26的暴露表面的衬垫。备选的是，或另外，材料40的至少一些可以插入材料24和26之一或二者中(例如，材料40的至少一些可以由材料24和26之一或二者内的晶格替代产生)。在衬垫形成的情况下或者在插入的情况下，结构22(包括材料24和26的结构)的暴露表面可以被认为是从材料24和26转换为材料40。在一些实施例中，材料24和26之一或二者的表面可以被转换为材料40。
材料40可以被形成为任何适合的厚度；并且在一些实施例中可以被形成在约1nm至约700nm的范围内的厚度。
参照图11-11B，通过与上面参照图8-8B所描述的处理类似的处理，去除第二材料31(图10-10B)以形成空隙38。在一些实施例中，材料31可以包括氮化硅，并且可通过利用热磷酸的蚀刻被去除。由于单一传导材料40加衬在沟槽32的底部，因此，避免了上面参照图8-8B所描述的电反应。因此，避免了含硅材料24的有问题的腐蚀。
参照图12-12B，在空隙30(图11-11B)内形成传导材料19以形成上面参照图5-5B所描述的层叠16。虽然空隙30(图11-11B)被示为仅填充有传导材料，但要理解的是，空隙中形成的材料的至少一些可以为绝缘材料(例如，如在NAND存储器单元内用作介电势垒材料的高k介电材料)。
传导材料19可以形成NAND组合件的NAND字线层面(例如，上面参照图1-4所描述的NAND组合件的一个或多个的NAND字线层面)。
参照图13-13B，在沟槽32内形成绝缘隔板材料14以形成隔板(面板)12。在一些实施例中，传导材料19形成NAND组合件的字线层面，并且隔板12将NAND组合件划分成子块。
在一些实施例中，图13-13B的组合件10可以被认为包括具有含半导体材料24和含金属材料26的传导结构22；其中含金属材料26被称为第一含金属材料。沟槽32可以被认为延伸到传导结构22中(如图13A和13B中所示)，其中沟槽的底部区加衬有第二含金属材料40。第二含金属材料40在组成上不同于第一含金属材料26。并且直接接触传导结构22的传导材料24和26。交替的传导层面18和绝缘层面20的层叠16是在传导结构22上方。隔板12是在沟槽32内并且延伸穿过层叠16。隔板12直接接触含金属材料40，并且通过含金属材料40与材料24和26隔开。
参照图14-19描述另外的示例实施例。
参照图14，集成组合件10a包含上面所描述的传导结构22。传导结构22可以是NAND源极结构，并且被示为与CMOS电路电耦合。传导结构22包含在含金属材料26上方的含半导体材料24。
图案化掩模50在传导结构22的含半导体材料24上方。掩模50包括掩蔽材料52。掩蔽材料52可以包含任何适合的组合物；并且在一些实施例中可以单独地或者与光刻图案化的光致抗蚀剂和/或其它适合的掩蔽材料组合地包括二氧化硅。
图案化掩模50限定用于开口32的区。
参照图15，开口32延伸到传导结构22中。开口32可以仅延伸到含半导体材料24中(如图15中所示)，或者可以延伸到材料24和26两者中(如图7B中所示)。开口32具有周边51，其包含含半导体材料24的区(在图15的实施例中)并且可能还包含含金属材料26的区(在图7B的实施例中)。
参照图16，传导材料40被形成以沿开口32的周边51(在图15中标出)覆盖含半导体材料24的暴露区。掩模50保护含半导体材料24的上表面，防止暴露于形成传导材料40的条件。
参照图17，掩模50被去除。
参照图18，在传导结构22上方形成层叠16。面板12的绝缘材料14在开口32(图17)内形成，以形成与上面参照图13B所描述的构造类似的构造。然而，在图14-18的实施例中，在传导结构上方形成层叠之前在传导结构22内形成开口，而在前面描述的实施例中(参照图10-13)，在传导结构22上方形成层叠29后形成开口中。
被利用以形成图18的配置的开口32可以是相对于图14-18的横截面图延伸进出页面的沟槽，使得结构12被配置为相对于图18的横截面图延伸进出页面的面板。每个面板12可以将面板一侧上的一个NAND子块与面板的相对侧上的另一NAND子块分开，类似于上面参照图5-13所描述的配置。
图18的传导材料40可以被认为是第二含金属材料，其不同于第一含金属材料26，并且其直接接触含半导体材料24。面板12可以被认为是在延伸穿过层叠16的开口32内形成。面板12部分地延伸到传导材料22中，其中此类开口的底部区与传导材料40对齐。
在一些实施例中，面板12可以被认为是垂直结构54的示例，其在开口32内，并且直接接触传导材料40。结构54的底部区通过传导材料40与含半导体材料24隔开。传导材料40可以被认为是沿面板12的底部区形成传导轨。
在一些实施例中，图14-17的开口32可以适合用于形成NAND组合件的沟道材料柱；或者换句话说，可以适合用于形成NAND组合件的NAND沟道结构(区)。在此类实施例中，在从上方观察时，开口可以是圆形、椭圆形等。例如，图19和19A示出在与图18的处理阶段类似的处理阶段，但在其中在开口32内形成沟道材料柱56的配置中的构造10a的区。柱56包括沟道材料58。沟道材料58可以是适当掺杂的半导体材料(或含半导体材料)，并且在一些实施例中可以包括硅。沟道材料58通过区60与层叠16的材料19和21隔开。此类区可以包含电介质阻挡材料、电荷阻挡材料、电荷存储材料和栅极电介质材料(即，隧穿材料)中的一种或多种。沟道材料结构可以被认为是垂直结构54的另外示例，所述垂直结构54在开口32内形成，并且直接接触传导材料40。
图示的沟道材料结构56是中空沟道配置，其中沟道材料58横向围绕绝缘材料62。绝缘材料62可以包括任何适合的(一或多个)组合物；并且在一些实施例中可以包括二氧化硅。在其它实施例(未示出)中，沟道材料结构56可以是实心柱。
在所示实施例中，沟道材料58直接接触传导材料40。传导材料40可以在沟道材料58与传导结构22之间提供均匀的高导电性连接。例如，在一些实施例中，材料40可以包括钨，基本上由钨组成，或由钨组成。传导材料40可以提供沟道材料58与传导结构22之间连接的改进的导电性(即，降低的电阻)。这样可以使得能够利用另外的材料而不是源极结构22的材料24和26，或除源极材料24和26外还利用另外的材料(即，可以扩展用于源极结构22的适合材料的窗口)，并且还可以进一步使得能够为源极结构22的材料利用比通过到源极材料的较低电导性连接所适合的更宽范围的厚度。例如，源极电阻可能是常规源极配置有关的问题，这导致对更厚的源极材料的要求和/或源极材料的有限选择。传导结构40可以改进导电性，并且因此可以使得能够利用更薄的源极材料，和/或使得能够利用源极材料的更宽选择。此外，出于与上面参照图5-13所描述的那些原因类似的原因，材料40可以提供耐腐蚀性(具体地说如果开口32延伸到传导结构22的材料24和26两者中)。
上面讨论的组合件和结构可以在集成电路(术语“集成电路”是指由半导体衬底支撑的电子电路)内被利用；并且可以被结合到电子系统中。此类电子系统可以在例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中被使用，并且可以包含多层、多芯片模块。电子系统可以是范围广泛的系统中的任一个，诸如，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文中所描述的各种材料、物质、组合物等可以通过现在已知或仍待开发的任何适合的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可以被利用以描述具有绝缘电属性的材料。这些术语在本公开中被认为是同义的。在一些实例中利用术语“电介质”和在其它实例中利用术语“绝缘的”(或“电绝缘的”)可以是要在本公开内提供语言变化以简化随后的权利要求内的前置基础，并且不是被利用以指示任何显著的化学或电差异。
术语“电连接”和“电耦合”均可以在本公开中被利用。这些术语被认为是同义的。在一些实例中利用一个术语和在其它实例中利用另一个术语可以是要在本发明内提供语言变化以简化随后权利要求中的前置基础。
附图中各种实施例的具体定向仅用于说明目的，并且在一些应用中，实施例可以相对于所示定向被旋转。本文中提供的描述和随后的权利要求涉及在各种特征之间具有所描述的关系的任何结构，而不论结构是在附图的特定定向中，还是相对于此类定向被旋转。
为简化附图，除非另有指示，否则，附图的横截面图仅示出横截面的平面内的特征，并且没有示出横截面的平面后的材料。
某个结构在上文中被称为在另一结构“上”，“相邻”或“靠着”另一结构时，它能够是直接在所述另一结构上，或中间结构也可以存在。相反，结构被称为“直接在另一结构上”，“直接相邻”或“直接靠着”另一结构时，不存在中间结构。术语“直接在…下”、“直接在…上方”等并不表示直接物理接触(除非另外明确说明)，而是表示竖直对准。
结构(例如，层、材料等)可被称为“垂直延伸”以指示所述结构一般地从底层基底(例如，衬底)向上延伸。垂直延伸结构可以相对于基底的上表面实质上垂直地延伸，或不垂直地延伸。
一些实施例包含形成集成组合件的方法。传导结构被形成以包括在含金属材料上方的含半导体材料。开口被形成以延伸到所述传导结构中。开口的周边包括含半导体材料的区。传导材料被形成以覆盖含半导体材料的所述区。
一些实施例包含一种形成集成组合件的方法。交替的第一和第二材料的层叠在传导结构上方形成。传导结构包含在含金属材料上方的含半导体材料。开口被形成以延伸穿过层叠，穿过含半导体材料并且进入含金属材料中。开口的底部包含含半导体材料和含金属材料的区。第三材料沿开口的底部形成，以覆盖含半导体材料和含金属材料的区。层叠的第二材料被去除以形成空隙。在空隙内形成传导材料。在开口内形成绝缘材料。
一些实施例包含一种形成集成组合件的方法。交替的第一和第二材料的层叠在传导结构上方形成。传导结构包括在含金属材料上方的含半导体材料。沟槽被形成以延伸穿过层叠。沟槽的至少一些区穿过含半导体材料并且进入含金属材料中。沟槽的底部区加衬有第三材料。第三材料是与含金属材料不同的组合物，并且包括钴、钼、镍、钌、钽、钛和钨中的一种或多种。层叠的第二材料被去除以形成空隙。在空隙内形成传导材料。传导材料形成NAND组合件的传导层面。在沟槽内形成绝缘隔板。绝缘隔板将NAND组合件划分为子块。
一些实施例包含具有传导结构的集成组合件。传导结构包括在第一含金属材料上方的含半导体材料。开口延伸到传导结构中。开口的底部区加衬有第二含金属材料，第二含金属材料相对于第一含金属材料具有不同的组合物。第二含金属材料直接接触含半导体材料。交替的传导层面和绝缘层面的层叠是在传导结构上方。垂直结构是在开口内并且延伸穿过层叠。垂直结构直接接触第二含金属材料，并且通过第二含金属材料与含半导体材料隔开。
一些实施例包含具有传导结构的集成组合件，所述传导结构包含在第一含金属材料上方的含半导体材料。沟槽延伸到传导结构中。沟槽的底部区加衬有第二含金属材料，第二含金属材料相对于第一含金属材料具有不同的组合物。第二含金属材料直接接触第一含金属材料和含半导体材料二者。交替的传导层面和绝缘层面的层叠是在传导结构上方。隔板是在沟槽内并且延伸穿过层叠。隔板直接接触第二含金属材料，并且通过第二含金属材料与含半导体材料和第一含金属材料二者隔开。
依照法规，本文中所公开的主题已通过或多或少特定于结构和方法特征的语言来描述。然而，要理解的是，权利要求不限于所示出和描述的特定特征，因为如本文所公开的装置包括示例实施例。权利要求因而要被赋予如字面上措辞的全部范围，并且要根据等效物的原则来适当地解释。

Claims (42)

1.一种形成集成组合件的方法，其包括：
在含金属材料上方形成包括含半导体材料的传导结构；
形成开口以延伸到所述传导结构；所述开口的周边包括所述含半导体材料的区；并且
形成传导材料以覆盖所述含半导体材料的所述区。
2.根据权利要求1所述的方法，其中所述形成所述传导材料包括将所述含半导体材料的表面转换为所述传导材料。
3.根据权利要求1所述的方法，其中所述传导材料跨所述含半导体材料的所述区和跨所述含金属材料的区延伸，并且其中所述形成所述传导材料包括将所述含半导体材料和所述含金属材料的表面转换为所述传导材料。
4.根据权利要求1所述的方法，其中所述传导材料包括钴、钼、镍、钌、钽、钛和钨中的一种或多种。
5.根据权利要求4所述的方法，其中所述传导材料进一步包括硼、碳、氮、氧和硅中的一种或多种。
6.根据权利要求1所述的方法，进一步包括在所述传导结构上方形成交替的第一和第二材料的层叠；并且其中在所述开口内形成所述传导材料之后形成所述层叠。
7.根据权利要求6所述的方法，进一步包括形成NAND沟道材料以延伸穿过所述层叠和接触所述传导材料。
8.根据权利要求6所述的方法，进一步包括形成绝缘面板以延伸穿过所述层叠并且接触所述传导材料，并且在所述绝缘面板的一侧上形成第一NAND子块，并且在与所述一侧呈相对关系的所述绝缘面板的另一侧上形成第二NAND子块。
9.根据权利要求1所述的方法，进一步包括在形成所述开口之前，在所述传导结构上方形成交替的第一和第二材料的层叠；并且其中所述开口被形成以延伸穿过层叠。
10.根据权利要求1所述的方法，所述开口的所述周边除了所述含半导体材料的所述区之外还包括所述含金属材料的区。
11.一种形成集成组合件的方法，其包括：
在传导结构上方形成交替的第一和第二材料的层叠；所述传导结构包括在含金属材料上方的含半导体材料；
形成开口以延伸穿过所述层叠、穿过所述含半导体材料并且进入所述含金属材料；所述开口的底部包括所述含半导体材料和所述含金属材料的区；
沿所述开口的所述底部形成第三材料，以覆盖所述含半导体材料和所述含金属材料的所述区；
去除所述层叠的所述第二材料以形成空隙；
在所述空隙内形成传导材料；以及
在所述开口内形成绝缘材料。
12.根据权利要求11所述的方法，其中所述形成所述第三材料包括将所述含半导体材料和所述含金属材料之一或二者的表面转换为所述第三材料。
13.根据权利要求11所述的方法，其中所述形成所述第三材料包括将所述含半导体材料和所述含金属材料二者的表面转换为所述第三材料。
14.根据权利要求11所述的方法，其中所述第三材料包括钴、钼、镍、钌、钽、钛和钨中的一种或多种。
15.根据权利要求14所述的方法，其中所述第三材料进一步包括硼、碳、氮、氧和硅中的一种或多种。
16.根据权利要求11所述的方法，其中所述第一材料包括氧化硅，并且其中所述第二材料包括氮化硅。
17.根据权利要求11所述的方法，其中所述含半导体材料基本上由掺杂硅组成。
18.根据权利要求17所述的方法，其中所述含金属材料包括WSix，其中x大于0。
19.根据权利要求18所述的方法，其中所述第二材料包括氮化硅，并且其中所述第二材料的所述去除使用磷酸。
20.根据权利要求19所述的方法，其中所述第三材料基本上由钨组成。
21.根据权利要求20所述的方法，其中所述第三材料利用包括卤化钨的前体来形成。
22.根据权利要21所述的方法，其中所述卤化钨为WF6。
23.一种形成集成组合件的方法，其包括：
在传导结构上方形成交替的第一和第二材料的层叠；所述传导结构包括在含金属材料上方的含半导体材料；
形成沟槽以延伸穿过所述层叠；所述沟槽的至少一些区穿过所述含半导体材料并且进入所述含金属材料；
通过第三材料对所述沟槽的底部区加衬；所述第三材料是与所述含金属材料不同的组合物，并且包括钴、钼、镍、钌、钽、钛和钨中的一种或多种；
去除所述层叠的所述第二材料以形成空隙；
在所述空隙内形成传导材料，所述传导材料形成NAND组合件的传导层面；以及
在所述沟槽内形成绝缘隔板；所述绝缘隔板将所述NAND组合件划分为子块。
24.根据权利要求23所述的方法，其中所述第三材料利用包括金属卤化物的前体来形成。
25.根据权利要求24所述的方法，其中所述金属卤化物是金属氟化物。
26.根据权利要求23所述的方法，其中所述第三材料包括硼、碳、氮、氧和硅中的一种或多种。
27.根据权利要求23所述的方法，其中所述第一材料包括氧化硅，并且其中所述第二材料包括氮化硅。
28.根据权利要求27所述的方法，其中所述去除所述第二材料使用磷酸。
29.根据权利要求23所述的方法，其中所述含半导体材料基本上由掺杂硅组成；并且其中所述含金属材料包括WSix，其中x大于0。
30.一种集成组合件，其包括：
传导结构，其包括在第一含金属材料上方的含半导体材料；
延伸到所述传导结构中的开口；所述开口的底部区加衬有第二含金属材料，所述第二含金属材料相对于所述第一含金属材料具有不同的组合物；所述第二含金属材料直接接触所述含半导体材料；
在所述传导结构上方交替的传导层面和绝缘层面的层叠；以及
在所述开口内并且延伸穿过所述层叠的垂直结构；所述垂直结构直接接触所述第二含金属材料，并且通过所述第二含金属材料与所述含半导体材料隔开。
31.根据权利要求30所述的集成组合件，其中所述第二含金属材料除了直接接触所述含半导体材料之外还直接接触所述第一含金属材料。
32.根据权利要求30所述的集成组合件，其中所述垂直结构是NAND沟道结构。
33.根据权利要求30所述的集成组合件，其中所述垂直结构是将NAND子块彼此隔开的绝缘面板。
34.根据权利要求30所述的集成组合件，其中所述第一含金属材料包括WSix，其中x大于0；并且其中所述第二含金属材料由钴、钼、镍、钌、钽、钛和钨中的一种或多种组成。
35.一种集成组合件，其包括：
传导结构，其包括在第一含金属材料上方的含半导体材料；
延伸到所述传导结构中的沟槽；所述沟槽的底部区加衬有第二含金属材料，所述第二含金属材料相对于所述第一含金属材料具有不同的组合物；所述第二含金属材料直接接触所述第一含金属材料和所述含半导体材料二者；
在所述传导结构上方交替的传导层面和绝缘层面的层叠；以及
在所述沟槽内并且延伸穿过所述层叠的隔板；所述隔板直接接触所述第二含金属材料，并且通过所述第二含金属材料与所述含半导体材料和所述第一含金属材料隔开。
36.根据权利要求35所述的集成组合件，其中所述第一含金属材料包括WSix，其中x大于0；并且其中所述第二含金属材料由钴、钼、镍、钌、钽、钛和钨中的一种或多种组成。
37.根据权利要求36所述的集成组合件，其中所述含半导体材料包括传导掺杂硅。
38.根据权利要求35所述的集成组合件，其中所述层叠的所述传导层面是NAND组合件的控制栅极层面。
39.根据权利要求38所述的集成组合件，其中所述隔板将所述NAND组合件划分为子块。
40.根据权利要求35所述的集成组合件，其中所述层叠的所述绝缘层面包括二氧化硅。
41.根据权利要求35所述的集成组合件，其中所述第二含金属材料具有在从大约1nm到大约700nm的范围中的厚度。
42.根据权利要求35所述的集成组合件，其中所述隔板包括二氧化硅。
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