CN113646898A - 用于宽带隙超结功率器件的结终端的系统和方法 - Google Patents

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斯蒂芬·戴利·阿瑟
维克多·马里奥·托雷斯
迈克尔·J·哈提格
列扎·甘迪
戴维·阿兰·利林菲尔德
亚历山大·维克托罗维奇·博洛特尼科夫
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Abstract

公开的超结(SJ)器件包括形成SJ器件的第一SJ层的第一外延(epi)层，并且包括设置在第一SJ层上并形成SJ器件的器件层的第二epi层。第一epi层和第二epi层的有源区域包括：包括第一导电类型的特定掺杂浓度的第一组SJ柱、和包括第二导电类型的该特定掺杂浓度的第二组SJ柱。第一epi层和第二epi层的终端区域具有第一导电类型的小于该特定掺杂浓度的最小epi掺杂浓度，并且第二epi层的终端区域包括第二导电类型的多个浮空区，该多个浮空区形成SJ器件的结终端。

Description

用于宽带隙超结功率器件的结终端的系统和方法
相关申请的交叉引用
本申请要求于2018年12月21日提交的名称为“SYSTEMS AND METHODS FORJUNCTION TERMINATION IN SEMICONDUCTOR DEVICES(用于半导体器件中的结终端的系统和方法)”的美国专利临时申请号62/783,683的优先权，该美国专利临时申请出于所有目的通过援引以其全文并入本文。
背景技术
本文公开的主题涉及宽带隙功率器件(例如，碳化硅(SiC)功率器件)，更具体地涉及用于宽带隙超结(SJ)功率器件的终端设计。
对于半导体功率器件，终端(比如结终端)可以用于通常防止在反向偏压操作期间电场聚集在器件的有源区域边缘附近。如本文所使用的，术语“结终端”意在包括采用浮空或电附接到主阻断结的p/n结作为对器件的有源区域周围的电场进行整形和控制的手段的终端结构。然而，虽然终端提高了器件可靠性和操作性，但也存在与使用终端相关联的成本。例如，终端通常占据半导体功率器件的一定量的管芯区域(本文称为终端区域)。与器件的其他部分(例如，栅极总线区、栅极焊盘区等)一起，终端区域对本文所称的器件的开销区域产生影响。因此，虽然器件的有源区域包括用于功率转换的器件单元(例如，金属氧化物半导体场效应晶体管(MOSFET)单元)，但开销区域包括支持这些器件单元的操作的特征。
因此，可能期望使器件的有源区域与开销区域的比率最大化以提高性能。宽的终端产生大的终端区域和大的开销区域，并且这限制了器件的有源区域可用的管芯区域的量。因此，通过减少开销区域，可以增加有源区域与开销区域的比率，这可以提高器件的效率和/或操作。
发明内容
在实施例中，一种超结(SJ)器件包括形成SJ器件的第一SJ层的第一外延(epi)层、并且包括设置在第一SJ层上并形成SJ器件的器件层的第二epi层。第一epi层和第二epi层的有源区域包括：包括第一导电类型的特定掺杂浓度的第一组SJ柱、和包括第二导电类型的该特定掺杂浓度的第二组SJ柱。第一epi层和第二epi层的终端区域具有第一导电类型的小于该特定掺杂浓度的最小epi掺杂浓度，并且第二epi层的终端区域包括第二导电类型的多个浮空区，该多个浮空区形成SJ器件的结终端。
在另一个实施例中，一种制造超结(SJ)器件的方法包括通过以下步骤形成第一SJ层：在基底层上形成第一外延(epi)层，其中，第一epi层具有第一导电类型的最小epi掺杂浓度；将第一组SJ柱注入第一epi层的有源区域以产生第一导电类型的特定掺杂浓度，其中，该特定掺杂浓度大于最小epi掺杂浓度；以及对第一epi层的有源区域进行注入以产生包括第二导电类型的该特定掺杂浓度的第二组SJ柱。该方法还包括通过以下步骤形成器件层：在第一SJ层上形成第二epi层，其中，第二epi层具有第一导电类型的最小epi掺杂浓度；将第一组器件层柱注入第二epi层的有源区域以产生第一导电类型的小于该特定掺杂浓度的第二掺杂浓度；将第二组器件层柱注入第二epi层的有源区域以产生第二导电类型的该特定掺杂浓度；以及通过将具有第二导电类型的多个浮空区注入第二epi层的终端区域来在器件层中形成结终端。
在另一个实施例中，一种碳化硅(SiC)超结(SJ)器件包括形成在SiC-SJ器件的第一外延(epi)层中的第一超结(SJ)层，其中，第一epi层的终端区域具有第一导电类型的最小epi掺杂浓度，其中，最小epi掺杂浓度小于或等于1.5×1015cm-3。SiC-SJ器件还包括形成在SiC-SJ器件的第二epi层中的器件层，其中，第二epi层设置在第一SJ层上，并且其中，器件层的终端区域具有第一导电类型的最小epi掺杂浓度、和第二导电类型的多个浮空区，该多个浮空区形成SiC-SJ器件的结终端。
附图说明
当参照附图阅读以下详细说明时，本发明的这些和其他特征、方面和优点将得到更好的理解，贯穿附图，相同的附图标记表示相同的零件，在附图中：
图1是示意图，展示了根据本技术的一些方面的多层碳化硅超结(SiC-SJ)器件的实施例的一部分的横截面视图，该器件具有包括结终端的终端区域，该结终端具有浮空掺杂区；
图2是根据本技术的一些方面的图1的SiC-SJ器件的俯视图；
图3是曲线图，绘制了根据本技术的一些方面的根据图1的SiC-SJ器件的示例性实施例的结终端扩展(JTE)宽度而改变的可获得的击穿电压；
图4是示意图，展示了根据本技术的一些方面的包括具有第一宽度的终端区域的图1的SiC-SJ器件的实施例，包括展现在反向偏压状态下存在的碰撞电离率的等率线(equal rate line)；
图5是示意图，展示了根据本技术的一些方面的包括具有第二宽度的终端区域的图1的SiC-SJ器件的另一实施例，包括展现在反向偏压状态下存在的碰撞电离率的等率线；
图6是曲线图，展示了根据本技术的一些方面的根据图1的SiC-SJ器件的示例性实施例的终端区域的单位为每立方厘米(cm-3)的epi掺杂浓度而改变的击穿电压；
图7是示意图，展示了根据本技术的一些方面的包括具有第一epi掺杂浓度的终端区域的图1的SiC-SJ器件的实施例的横截面视图，包括展现在反向偏压状态下存在的碰撞电离率的等率线；
图8是示意图，展示了根据本技术的一些方面的包括具有第二epi掺杂浓度的终端区域的图1的SiC-SJ器件的另一实施例的横截面视图，包括展现在反向偏压状态下存在的碰撞电离率的等率线；
图9是根据本技术的一些方面的用于制造具有一个或多个结终端的宽带隙SJ器件的实施例的过程的流程图；
图10是根据本技术的一些方面的在图1的SiC-SJ器件的制造期间形成的中间结构的实施例的横截面视图，其中，中间结构具有形成在衬底层上的第一外延(epi)层；
图11是根据本技术的一些方面的在形成数个SJ层和器件层之后图10的中间结构的实施例的横截面视图；
图12是根据本技术的一些方面的在结终端扩展(JTE)已经被注入到器件层的终端区域中之后的图11的中间结构的实施例的横截面视图；
图13是根据本技术的一些方面的具有包括JTE的终端区域的SiC-SJ器件的实施例的一部分的横截面视图；
图14是根据本技术的一些方面的图13的SiC-SJ器件的实施例的放大视图；
图15是曲线图，展示了根据本技术的一些方面的根据沿着图14的线A和线B的距离而改变的绝对净掺杂浓度；
图16是曲线图，展示了根据本技术的一些方面的根据最靠近终端区域的第一导电类型的SJ柱的掺杂修正的深度而改变的击穿电压；
图17A和图17B分别展示了根据本技术的一些方面的图13的SiC-SJ器件在器件的终端区域和有源区域中击穿的实施例在反向偏压状态下的碰撞发生率；以及
图18是曲线图，展示了根据本技术的一些方面的根据在修正的SJ柱的掺杂修正中的掺杂浓度而改变的击穿电压。
具体实施方式
下面将描述一个或多个具体实施例。为了提供这些实施例的简洁描述，在说明书中并不描述实际实施方式的所有特征。应理解的是，在任何此类实际的实施方式的开发过程中，如在工程或设计项目中，必须进行大量的针对实施方式的决策才能实现开发者的指定目标，例如符合与系统相关的和与商业相关的限制条件，这些限制条件可能随着实施方式而改变。此外，应理解，这样的开发努力可能是复杂且耗时的，但是对于从本公开内容受益的普通技术人员而言仍然将会是常规的设计、生产和制造任务。
除非另外定义，否则本文所使用的技术术语和科学术语具有与本公开内容所属领域的普通技术人员通常所理解的相同意义。本文所使用的术语“第一”、“第二”等不表示任何顺序、数量或重要性，而是用于将一个要素与另一个要素区分开来。而且当介绍本公开内容的各个实施例的要素时，冠词“一”、“一个”和“该”意在表示存在一个或多个要素。术语“包括”、“包含”和“具有”旨在是开放性的并且表示除了所列出要素以外还可能存在另外的要素。另外，应当理解，对本公开内容的“一个实施例”或“实施例”的引用并不旨在被解释为排除了也包括所引述特征的附加实施例的存在。如果公开了某些范围，则针对相同组分或属性的所有范围的端点是包括性的并且可独立组合。与数量相关的修饰语“约”包括所陈述的值，并具有上下文规定的含义(例如，包括与特定数量的测量值相关联的过程变化或误差的程度)。修饰语“基本上”在与描述性术语结合使用时旨在表达描述性术语主要地、大体上或大多数情况下适用(例如，适用于大于90％、大于95％或大于99％的情况)，并且可以用于说明可能由本领域技术人员理解的工艺变化和技术限制产生的有限例外情形。
如本文所使用的，术语“层”是指以连续或不连续方式设置在下层表面的至少一部分上的材料。此外，术语“层”并不一定意味着所设置的材料具有均匀厚度，而是所设置的材料可以具有均匀的或可变的厚度。此外，除非上下文另有明确规定，否则本文所用的术语“层”是指单层或多个层。如本文所使用的，术语“相邻”是指两个层或特征连续地设置并且彼此直接接触。在本公开内容中，当层/器件被描述为“在”另一层或衬底“上”时，应当理解，层/器件可以彼此直接接触或者在层之间和在器件之间具有一个(或多个)层或特征。此外，术语“在……上”描述了层/器件相对于彼此的相对位置并且不一定意味着“在……的顶部”，因为上方或下方的相对位置取决于器件相对于观察者的取向。此外，使用“顶部”、“底部”、“上方”、“下方”、“上”、“埋入”以及这些术语的变体是为了方便起见，并且除非另有说明否则不要求部件的任何特定取向。考虑到这一点，如本文所使用的，术语“下”、“埋入”、“中间”或“底部”是指相对更靠近衬底层的特征(例如，外延层、终端区域)，而术语“顶部”或“上”是指离衬底层相对最远的特定特征(例如，外延层、终端区域)。
本实施例涉及用于制造宽带隙超结(SJ)功率器件(比如碳化硅超结(SiC-SJ)功率器件)的设计和方法。所公开的设计和方法可用于制造SJ器件，比如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)、二极管、以及可以用于中等电压(例如，2kV-10kV)和高电压(例如，大于或等于10kV)功率转换相关应用的其他SJ器件。如下所讨论的，所公开的SJ器件设计包括使用重复外延生长和掺杂剂注入步骤实现的多层终端区域。如本文所使用的，术语“多层”以及对特定层数(例如“两层”、“三层”、“四层”)的提及是指外延层(在本文中称为epi层)的数量。
更具体地，本实施例涉及用于制造用于宽带隙SJ器件(例如，SiC-SJ器件)的功率器件终端(比如结终端)的设计和方法。如上所述，结终端是采用浮空或电附接到主阻断结的p/n结作为对器件有源区域周围的电场进行整形和控制的手段的终端结构。总体上，所公开的终端设计满足多个设计参数以提供用于宽带隙SJ器件的有效边缘终端。例如，所公开的终端设计提供了接近或等于(例如，90％或更多)器件应有(entitlement)的击穿电压，同时减小终端宽度。所公开的终端设计对于工艺变化(例如，注入区中的掺杂剂浓度、外延层中的掺杂剂浓度、掺杂活化百分比等)也相对稳健。相对于典型的结终端设计，所公开的终端设计消耗较小部分的管芯区域，并且制造成本相对较低。例如，某些公开的SJ器件实施例可以使用常见的半导体制造设备(比如现有Si/SiC器件制造所使用的大容量离子注入系统)制造，以提供额外的成本优势。
正如下面详细讨论的，所公开的SJ终端设计包括以特定方式布置的一个或多个n型和/或p型掺杂区，以形成结终端(比如结终端扩展(JTE))，以允许在反向偏压状态下逐渐减小SJ功率器件的有源区域(例如，导电区)之外的电场大小。在各种实施例中，这些掺杂区可以实施为彼此不连接的块、连续的柱、条、段、网格、点或任何其他合适的形状。在某些实施例中，这些掺杂区可以被描述为“浮空的”，意味着它们不与器件端子电接触或在外部施加的偏压下；然而，在其他实施例中，这些区的至少一部分可以与器件端子电接触。所公开的SJ器件的终端区域中这些注入区的位置和尺寸被设计为取得高阻断电压，以防止由电场聚集效应引起的器件过早击穿，并允许这些器件尤其是在经受长期高温/高电压操作时进行可靠操作。此外，通过使用高能离子注入来控制SJ器件的有源区域内外延(epi)层的掺杂，并且例如通过控制器件的终端区域中的epi掺杂，所公开的终端设计比传统的结终端设计占据明显更少的管芯区域，这明显增加了有源区域与开销区域的比率，而没有在击穿电压方面的性能损失。
可以理解，对于本实施例，SJ器件的epi层可以以例如没有任何有意的epi掺杂(例如，没有有意引入的任何掺杂剂)的最低可控掺杂水平形成，或者在允许在指定的低浓度范围内控制掺杂类型(n或p)的最小掺杂水平下形成。然而，应认识到，由于在外延生长过程期间使用的器械和/或工具中可能存在杂质(比如氮)，因此epi层仍可能包括少量的(例如，第一导电类型(n型)的)epi掺杂，在本文中被称为“最小epi掺杂浓度”。因此，虽然epi层可以在没有有意掺杂浓度的情况下形成，但是epi层的实际epi掺杂浓度一般可以是8.0×1013cm-3或更高，这取决于用于外延生长的设备。例如，在以下讨论的某些实施例中，第一导电类型(例如，n型)的最小epi掺杂浓度可以小于3.0×1015cm-3、小于2×1015cm-3、小于1×1015cm-3或在8×1013cm-3和2×1015cm-3之间。例如，当第一导电类型为n型时，可以使用氮、磷、砷、锑等作为掺杂剂。可替代地，当第一导电类型为p型时，可以使用硼、铝等作为掺杂剂。
如下所讨论的，在形成具有这种最小epi掺杂浓度的每个epi层后，使用高能(HE)注入操作将第一导电类型和第二导电类型的掺杂剂注入器件的有源区域的一些部分，以形成SJ层的SJ柱。附加地，顶部或器件epi层也可以被注入一次或多次以形成器件结构(例如，阱区、源极区等)，并且在某些实施例中，可以使用标准能量注入工艺来执行这些注入操作。例如，在具有最小epi掺杂浓度(例如，小于或等于3×1015cm-3)的epi层中使用HE注入操作形成SJ柱之后，epi层的有源区域的SJ柱中的一部分具有第一掺杂剂类型的特定掺杂浓度(例如，大于或等于5×1015cm-3)，而其余SJ柱可以具有第二掺杂剂类型的特定掺杂浓度(例如，大于或等于5×1015cm-3)。附加地，如下所讨论的，在某些实施例中，某些SJ柱可以包括具有相对减小的掺杂浓度的改性部分，其中减小的掺杂浓度和改性部分的深度也影响SJ器件的击穿特性。
考虑到上述情况，图1展示了根据本方案的实施例的SiC-SJ器件4的实施例的横截面视图，该器件具有有源区域6和中间区域8、以及具有结终端(比如结终端扩展(JTE)12)的终端区域10。可以理解，为了更清楚地展示SiC-SJ器件4的某些组成部分，某些公知的设计要素(例如，顶部金属化、钝化等)可以被省略。还可以理解的是，虽然本文在SiC-SJ器件的背景下描述了器件4，但根据本公开内容，在其他实施例中，可以使用其他宽带隙材料(例如，锗(Ge)、氮化铝(AlN)、氮化镓(GaN)、氮化硼、砷化镓(GaAs)、金刚石(C)等)。
SiC-SJ器件4的所示实施例包括数个外延(epi)层14。这些epi层包括形成SiC-SJ器件4的器件层16的epi层14Z、以及分别形成SiC-SJ器件4的超结(SJ)层18A、18B和18C的epi层14A、14B和14C。虽然所示实施例包括四个epi层14，但在其他实施例中，SiC-SJ器件4可以包括任何合适数量的epi层14(例如，2个、3个、4个、5个、6个或更多个)以产生具有特定期望电压额定值的SiC-SJ器件4。可以使用外延过度生长的重复循环来制造epi层14。如图所示，第一epi层14A直接形成并设置在衬底层20上，并且第二epi层14B直接形成并设置在第一epi层14A上。进一步，第三epi层14C直接形成并设置在第二epi层14B上，并且第四epi层14Z(例如，器件epi层)直接形成并设置在第三epi层14C上。在其他实施例中，SiC-SJ器件4可以包括附加epi层14(例如，14D、14E、14F等)，这些附加epi层包括介于第一epi层14A与器件epi层14Z之间和/或设置在第一epi层14A下方的任何合适数量的SJ层18。
对于图1所示的实施例，在有源区域6中，器件层16的顶部表面42包括具有第二导电类型的阱区40(例如p阱区40)，该阱区与具有第一导电类型的源极区44(例如，n型源极区44)相邻设置。介电层46(也称为栅极绝缘层或栅极介电层)与器件层16相邻设置，并且栅极电极48与介电层46相邻设置。进一步，SJ层18设置在衬底层20(例如，半导体衬底层、宽带隙衬底层)上，并且漏极触点50设置在SiC-SJ器件4的底部52上、与衬底层20相邻。如图1的实施例中另外展示的，源极触点54与器件层16的顶部表面42相邻设置、并且设置在器件层14Z的源极区44和阱区40二者的一部分上。
在所展示的SiC-SJ器件4的导通状态操作期间，适当的栅极电压(例如，等于或高于SiC-SJ器件4的阈值电压(VTH))在沟道区56中产生反型层形式，以及由于载流子的积累使得结型场效应晶体管(JFET)区58中的导电路径增强，从而允许电流从漏极触点50(例如，漏极电极、漏极端子)流向有源区域6的部分内和/或在中间区域8中的源极触点54(例如，源极电极、源极端子)。沟道区56一般可以定义为阱区40的上部部分，其设置在栅极电极48和介电层46下方。
为了减小导通状态电阻(Rds(on))和由此产生的导通状态导电损耗，SiC-SJ器件4包括SJ区60，该SJ区可以具有形成在SiC-SJ器件4的有源区域6和/或中间区域8中的任何合适数量的SJ层18。每个SJ层18包括相对于第二组注入的SJ柱62B相反掺杂的第一组注入的SJ柱62A。换言之，第一组SJ柱62A具有第一导电类型(例如，n型SJ柱62)，而第二组SJ柱62B具有第二导电类型(例如，p型SJ柱62)。在一些实施例中，第一组SJ柱62A可以掺杂氮、磷或其他合适的n型掺杂剂，而第二组SJ柱62B掺杂硼、铝或其他合适的p型掺杂剂，反之亦然。
进一步，SJ区60的第一组SJ柱62A和第二组SJ柱62B中的掺杂剂浓度大致相同(例如，±3％、±2％、±1％)。例如，在一些实施例中，第一组SJ柱62A中的每一个和第二组SJ柱62B中的每一个可以具有大于5×1015cm-3和/或小于1×1017cm-3的掺杂剂浓度。在一些实施例中，第一组SJ柱62A和第二组SJ柱62B各自通常被设计成基本上耗尽并且在反向偏压下从电离的掺杂剂提供类似量(例如，基本上等量)的有效电荷(例如，每平方厘米(cm-2)，归一化到器件有源区域6)。因此，由于在名义阻断状态下p型半导体部分和n型半导体部分都基本上(例如，完全)耗尽，所示的超结结构允许SiC-SJ器件4实现高击穿电压和低导通状态电阻。
在某些实施例中，第一epi层14A、第二epi层14B、第三epi层14C和器件epi层14Z的相应厚度65A、65B、65C和65Z可以相同或不同。例如，在某些实施例中，epi层14的厚度65(例如，65A、65B、65C和65Z)可以在2微米(μm)和15μm之间(例如，10μm或12μm)。附加地，所示的SiC-SJ器件4的SJ区60中的SJ柱62具有(例如，沿Y轴延伸)的特定深度。应当理解，在一些实施例中，在第一组SJ柱62A和第二组SJ柱62B之间，SJ柱62的深度可以相同。在一些实施例中，例如，每个SJ柱62可以延伸穿过epi层14A的整个厚度65A并且可以接触(例如，电联接到)衬底层20。可替代地，每个SJ柱62可以不延伸穿过第一epi层14A的整个厚度65A，从而在SJ柱62与衬底层20之间留出间隙(例如，epi掺杂区)。此外，在一些实施例中，第一组SJ柱62A中的每一个可以接触(例如，电联接到)具有相似导电类型的第一组器件层柱64A(例如，n型器件层柱)中的至少一个，并且第二组SJ柱62B中的每一个可以接触(例如，电联接到)具有相似导电类型的第二组器件层柱64B(例如，p型器件层柱)中的至少一个，如下文更详细描述的。可以理解，因为第一组器件层柱64A和第二组器件层柱64B由于器件层中的其他结构而未被电荷平衡，因此这些器件层柱从技术上说本身不是SJ结构。然而，为了方便起见，对于某些实施例，器件层柱64A和64B在本文中可以分别描述为SJ柱62A和62B的一部分。
进一步，SJ柱62的深度在SJ区60的不同SJ层18中可以不同。例如，如图1所示，第一SJ层18A中的第一组SJ柱62A和第二组SJ柱62B中的每一个具有深度67，而第二SJ层18B中的第一组SJ柱62A和第二组SJ柱62B中的每一个具有深度69。第二SJ层18B中的第一组SJ柱62A和第二组SJ柱62B延伸穿过epi层14B的整个厚度65B。通过延伸穿过epi层14B的厚度65B，可以从SJ区60中的每个SJ层18形成连续的竖直SJ柱62。连续的竖直SJ柱62然后可以提供低导电损耗和高阻断电压。应当理解，对于所示实施例，第一组SJ柱62A的总深度等于第一SJ层18A、第二SJ层18B和第三SJ层18C中的第一组SJ柱62A的相应深度(例如，67、69和71)的总和。类似地，第二组SJ柱62B的总深度等于第一SJ层18A、第二SJ层18B和第三SJ层18C中的第二组SJ柱62B的相应深度(例如，67、69和71)的总和。
关于尺寸，每个SJ柱62可以具有特定的宽度73。在某些实施例中，SJ柱62的尺寸(例如，宽度73)可以沿Y轴变化。此外，第一组SJ柱62A的尺寸可以相对于第二组SJ柱62B的尺寸而变化。进一步，SJ柱62可以具有(例如，由在注入期间使用的掩模组限定的)不同横截面形状。然而，第一SJ层18A中的第一组SJ柱62A的尺寸总体上匹配其他SJ层18(例如，SJ层18B)中对应的第一组SJ柱62A的尺寸。类似地，第一SJ层18A中的第二组SJ柱62B的尺寸可以匹配其他SJ层18(例如，SJ层18B)中对应的第二组SJ柱62B的尺寸，使得每个SJ层18的对应的第一组SJ柱62A和对应的第二组SJ柱62B彼此对齐。
进一步，应当理解，对于不同的实施例，epi层14的掺杂、SJ柱62的掺杂、epi层14的厚度65、SJ柱62的深度(例如，67、69、71)、以及SJ柱62的宽度73可以变化，以实现SiC-SJ器件4的期望的电气性能(例如，期望的击穿电压)。例如，在一些实施例中，可以选择某些器件参数(例如，epi层14的厚度65和掺杂)以提供SiC-SJ器件4的在大约1千伏(kV)和10kV之间、在1kV和5kV之间或任何其他合适范围的击穿电压。进一步，在一些实施例中，SJ柱62的掺杂剂浓度可以在大约5×1015cm-3和大约1×1017cm-3之间。此外，在一些实施例中，例如，SiC-SJ器件4可以包括更少或额外的SJ层18(例如，两个SJ层18、三个SJ层18、四个SJ层18等)以获得期望的电压额定值。
对于具有低掺杂剂扩散系数的某些半导体材料，制造延伸穿过一个或多个epi层14的厚度65的连续竖直超结柱可能有难度。例如，对于其中epi层14由SiC(与硅(Si)相比具有更低的掺杂剂扩散系数)制造而成的实施例而言，制造这种SJ柱62可能有难度。例如，为了形成至少在一些情况下如存在于完全SJ器件中那样延伸穿过一个或多个epi层14的整个厚度65的SJ柱62(和器件柱64)，可以执行许多(例如，10+)薄外延生长/浅离子注入步骤。此外，低能量注入(例如，小于0.5兆电子伏特(MeV)的注入加速能量)和高能量注入(例如，大于0.5MeV的注入加速能量)的组合可以用于注入SJ柱62。例如，可以使用大于0.1MeV和/或小于50MeV的注入加速能量。例如，在一些实施例中，可以采用在0.1MeV和30MeV之间的注入加速能量。因此，最常用的SiC掺杂剂(例如，硼、氮、磷、铝)的突入范围(例如，穿透深度)大约在2微米(μm)和15μm之间，这至少适合于穿过厚度在2μm和15μm之间的epi层14注入SJ柱62。进一步，在一些实施例中，在SJ柱62和器件柱64的注入期间可以采用合适的高能掩模材料(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅和高Z金属)，如下文更详细描述的。
附加地，对于图1所示的实施例，器件层16包括注入在有源区域6和中间区域8中的第一组器件层柱64A和第二组器件层柱64B。第一组器件层柱64A具有与第一组SJ柱62A相同的导电性，而第二组器件层柱64B具有与第二组SJ柱62B相同的导电性。因此，第一组器件层柱64A相对于第二组器件层柱64B被相反地掺杂。换言之，第一组器件层柱64A具有第一导电类型(例如，n型器件层柱64)，而第二组器件层柱64B具有第二导电类型(例如，p型器件层柱64)。此外，如图所示，第一组器件层柱64A与第三epi层14C(例如，SJ层18C)中的第一组SJ柱62A接触并与之电联接。进一步，第二组器件层柱64B与第三epi层14C(例如，SJ层18C)中的第二组SJ柱62B接触并与之电联接，阱区40具有与第二组器件层柱64B相同的导电类型，和/或中间区域8中的阱区66具有与第二组器件层柱64B相同的导电类型。因此，在一些实施例中，如上文参考一组SJ柱62所描述的，第一组器件层柱64A和/或第二组器件层柱64B可以根据任何合适的手段注入，比如使用高能注入、低能注入或其组合。
在一些实施例中，器件层16的第一组器件层柱64A和第二组器件层柱64B中的掺杂剂浓度大致相同(例如，±3％、±2％、±1％)。例如，在一些实施例中，第一组SJ柱62A和第二组SJ柱62B各自通常被设计成基本上耗尽并且在反向偏压下从电离的掺杂剂提供类似量(例如，基本上等量)的有效电荷(例如，每平方厘米(cm-2)，归一化到器件有源区域6)。进一步，在一些实施例中，器件层16的第一组器件层柱64A和第二组器件层柱64B中的掺杂剂浓度与第一组SJ柱62A和第二组SJ柱62B中的掺杂剂浓度大致相同(例如，±3％、±2％、±1％)。在这种实施例中，第一组器件层柱64A和第二组器件层柱64B可以分别被包括在第一组SJ柱62A和第二组SJ柱62B内，并且SJ层18Z或部分SJ层可以形成在器件层16内。
在其他实施例中，第一组器件层柱64A中的掺杂剂浓度与器件层16的第二组器件层柱64B中的掺杂剂浓度不同。例如，第二组器件层柱64B中的掺杂剂浓度可以与第二组SJ柱62B中的掺杂剂浓度大致相同(例如，±3％、±2％、±1％)，而第一组器件层柱64A中的至少一个中的掺杂剂浓度可以低于第二组器件层柱64B中的掺杂剂浓度和/或第一组SJ柱62A中的掺杂剂浓度，如下文关于图13至图18所讨论的。在这种实施例中，在SiC-SJ器件4的特定导通状态电阻可以大于在第一组器件层柱64A和第二组器件层柱64B中具有基本上相等的掺杂剂浓度的SiC-SJ器件4的导通状态电阻时，在终端区域10和中间区域8和/或有源区域6的交界处的过早雪崩击穿可以减少。因此，如下所讨论的，与其他器件设计相比，SiC-SJ器件4的最大击穿电压可以增加。
如上所述，设置在SiC-SJ器件4的终端区域10中的终端区24可以具有对应于最小epi掺杂浓度的第一导电类型的掺杂浓度。进一步，如下文更详细讨论的，在有源区域6和/或中间区域8内，第一组SJ柱62A和第二组SJ柱62B的掺杂浓度明显大于(例如，2倍、3倍、5倍、10倍或更多倍于)终端区24的最小epi掺杂浓度。例如，在一些实施例中，第一组SJ柱62A中的第一导电类型的掺杂浓度和第二组SJ柱中的第二导电类型的掺杂浓度可以大于或等于5×1015每立方厘米(cm-3)和/或小于1×1017cm-3，比如1.0×1016cm-3。此外，在某个器件区域(例如，终端区域10、中间区域8和/或有源区域6)内，在epi层的一些部分(例如，相应地是终端区24、第一组SJ柱62A和/或第二组SJ柱62B)中的第一导电类型的掺杂浓度可以相同或不同。
对于图1所示的实施例，终端区域10包括在器件层16的终端区24Z中的结终端(即JTE 12)。在一些实施例中，JTE 12包括具有第二导电类型(例如，p型)的掺杂剂的数个注入区，这些注入区从中间区域8延伸过宽度11、并且用于至少在SiC-SJ器件4的终端区域10中对电场进行重构。在某些实施例中，这些注入区包括浮空区68，这些浮空区在图1的SiC-SJ器件4中以彼此不连接的、注入掺杂剂块的形式实施。当浮空区68如所公开地布置时，它们在高电压阻断操作期间逐渐减小SiC-SJ器件4的有源区域6外部的电场的强度。附加地，SiC-SJ器件4还可以包括设置在终端区域10中的器件层16上的数个钝化层70，这些钝化层可以由有助于减小器件层16上方的电场的一种或多种介电材料形成。
如上所述，所示的SiC-SJ器件4的浮空区68是相对于它们所在的epi层14Z(例如，终端区24Z)的最小epi掺杂具有相反导电类型的区。当图1中所示的SiC-SJ器件4的实施例在反向偏压下处于截止状态时，浮空区68耗尽以提供电离的掺杂剂(固定不动的电荷)，这些掺杂剂在相对于X轴和Z轴适当地确定尺寸、形状和位置时允许电场在SiC-SJ器件4的周界内(例如，在终端区域10内)重构。更具体地，当浮空区68在反向偏压下耗尽时，它们防止电场峰值并提供幅值随着距SiC-SJ器件4的有源区域6的距离增加而逐渐减小的电场分布。在反向偏压下，SiC-SJ器件4的终端区域10中的特定电场分布取决于例如掺杂剂的分布(例如，掺杂剂浓度、浮空区68的尺寸和位置)。
对于图1所示的SiC-SJ器件4的实施例，浮空区68具有特定深度72。在其他实施例中，浮空区68可以延伸穿过器件外延层14Z的整个厚度(例如，厚度65Z)。附加地，对于图1所示的实施例，浮空区68的宽度74和终端区域10中的浮空区68之间的间距76随着距SiC-SJ器件4的有源区域6的距离增加而变化(例如，减小或增加)，以提供终端区域10中有效片掺杂浓度(effective sheet doping concentration)的逐渐降低。可以理解，在其他实施例中，浮空区68的宽度74随着距有源区域6的距离增加而明显减小，而浮空区68之间的间距76保持基本上恒定。在又一些其他实施例中，浮空区68之间的间距76随着距有源区域6的距离增加而明显增加，而浮空区68的宽度74保持基本上恒定。进一步，在某些实施例中，SiC-SJ器件4可以包括在至少一个埋入的epi层14(例如，SJ层18)中的至少一个附加JTE 12。即，例如，虽然所示实施例包括单个JTE 12，但可以理解，在一些实施例中，SiC-SJ器件4可以在每个epi层14中包括相应的JTE 12(例如，12B、12C、12D等等)。可替代地，SiC-SJ器件4可以对于一组epi层14中的每一个epi层包括JTE 12，使得JTE 12与每隔一个epi层14、每隔两个epi层14相邻，以此类推。因此，在一些实施例中，每个epi层14的浮空区68可以具有不同的深度72、宽度74和间距76。对于这种实施例，可以使用一个或多个掩蔽/光刻步骤来制造每个epi层14的JTE 12。
此外，在一些实施例中，所公开的浮空区68可以具有一个或多个特性(例如，掺杂、宽度、深度、间距等)，如2018年6月8日提交的名称为“EDGE TERMINATION DESIGNS FORSILICON CARBIDE SUPER-JUNCTION POWER DEVICES(用于碳化硅超结功率器件的边缘终端设计)”的同时待审的美国专利申请号16/060,549中针对浮空区所描述的，该美国专利申请的公开内容出于所有目的通过援引以其全文并入本文。例如，在一些实施例中，每个浮空区68的宽度74可以在0.8微米(μm)和大约5μm之间，而浮空区68之间的间距76一般可以小于其内设置有浮空区68的相应epi层14的厚度(例如，器件epi层14Z的厚度65Z)。进一步，每个浮空区68的深度72可以是大约1μm。此外，JTE 12的整体电荷(例如，剂量)可以在6×1012cm-2和3×1013cm-2之间。例如，在一些实施例中，JTE 12的整体电荷可以是1.6×1013cm-2。
本文描述的JTE 12提供了结终端的说明性示例，并且更具体地，本文描述的JTE12描绘了分级区JTE的说明性示例。然而，在一些实施例中，具有第二导电类型(例如，p型)的注入区(比如浮空区68)可以附加地或可替代地实施为具有对应于另一终端和/或结终端结构的一个或多个特性。例如，注入区可以实现为单区JTE(其可以包括与中间阱区66接触的单个注入区)、和/或实现为多区JTE(其可以包括两个或更多个相互连接的注入区)。在一些实施例中，这两个或更多个相互连接的注入区可以具有相同或不同的特性，并且这两个或更多个相互连接的注入区中的至少一个可以接触中间阱区66。附加地，在一些实施例中，可以实施注入区以形成多浮空区JTE。在这种实施例中，第一注入区可以接触中间阱区66，而具有不同间距和/或宽度的一组附加注入区(比如浮空区68)可以与第一注入区分离地并且彼此分离地注入。此外，在一些实施例中，可以实施注入区(例如，浮空区68)以形成浮空场环(FFR)终端。在这种实施例中，浮空区68可以彼此不连接地并且与中间阱区66不连接地注入。附加地或可替代地，可以实施注入区以形成空间调制JTE，其可以包括与中间阱区接触并且与被注入以形成FFR的一组附加注入区不连接的第一注入区。因此，可以理解，本文描述的技术可以应用于任何合适的结终端(比如单区JTE、多区JTE、分级JTE、多浮空区JTE、FFR、空间调制JTE等)，并且本文描述的实施例旨在是说明性的而非限制性的。
图2展示了根据本方案的实施例的SiC-SJ器件4的俯视图(垂直于图1的视图)。更具体地，图2展示了具有终端区域10的SiC-SJ器件4的实施例的俯视图，该终端区域包括被实施为不连接的掺杂块的浮空区68。特别地，图2展示了JTE 12和显露SJ层18C的剖面100的俯视图。换言之，JTE 12和SJ层18C在同一俯视图中示出。然而，可以理解，与JTE 12相比，SJ层18C可以设置在不同的深度(例如，沿Y轴)，如剖面所指示的。
对于图2所示的实施例，每个浮空区68具有沿Z轴的特定长度78以及附加间距80。在一些实施例中，每个浮空区68的长度78可以在0.8μm和大约5μm之间，而浮空区68之间的附加间距80一般可以小于其内设置有浮空区68的相应epi层14的厚度65(例如，器件epi层14Z的厚度65Z)。虽然浮空区68被展示为彼此不连接的块，但浮空区68可以被实现为彼此不连接的块、连续的柱、条、段、网格、点或任何其他合适的形状。因此，长度78和浮空区68之间的附加间距80可以在某些实施例之间变化。此外，如上所述，浮空区68可以实现为具有用于形成替代性终端和/或结终端结构的特性(例如，长度78、附加间隔80等)。因此，本文公开的实施例旨在是说明性的而非限制性的。
在一些实施例中，对SiC-SJ器件4的电场进行重构可以包括形成JTE 12，使得雪崩击穿(碰撞电离的结果)在名义额定电压下发生在终端区域10之外(例如，在有源区域6和/或中间区域8内)。即，例如，在某些实施例中，雪崩击穿可以孤立地发生在有源区域6和/或中间区域8，这可以使SiC-SJ器件4的击穿电压最大化，从而实现接近或等于器件应有的击穿电压。简要地回看图1，可以理解，在常规SiC器件(例如，在终端区24中具有5.0×1015cm-3或更高的epi掺杂浓度的SiC器件)中，为了使雪崩击穿仅限于有源区域6和/或中间区域8内，JTE 12的宽度11可以大于或等于器件的一维(1-D)耗尽宽度的五倍(5x)，其中1-D耗尽宽度可以近似等于有源区域6的epi厚度(例如，epi层14的厚度65的总和)。即，例如，在常规器件中，JTE 12的宽度11与器件的1-D耗尽宽度的比率可以是5:1。然而，如图3所示的曲线图120所示，为了在具有一个或多个SJ层18并具有epi掺杂浓度最小的终端区24的SiC-SJ器件4中达到峰值(例如，最大)击穿电压，JTE 12的宽度11与SiC-SJ器件4的1-D耗尽宽度的比率可以明显减小。例如，如下文更详细描述的，曲线图120示出了，对于具有宽度11大于或等于SiC-SJ器件4的1-D耗尽宽度的2.75x(例如，在2.75x和5x之间，在2.75x和4x之间，在2.75x和3x之间)的JTE 12的SiC-SJ器件设计，雪崩击穿可以仅限于有源区域6和/或中间区域8内。因此，通过使用所公开的JTE设计，目前认识到，对于SiC-SJ器件4，SiC-SJ器件4的有源区域6与开销区域(例如，包括终端区域10)的比率可以增加。因此，可用于有源区域6的管芯区域可以增加。可以注意到，如下文所讨论的，在某些实施例中，可能期望在SiC-SJ器件4的终端区域10中的JTE 12处发生击穿。对于这种实施例，所公开的结终端设计还可以在终端宽度11减小的情况下使击穿电压能够接近或等于器件应有的击穿电压。
更具体地，曲线图120描绘了根据JTE 12的宽度11(例如，终端区域10的宽度)而改变的SiC-SJ器件4可实现的击穿电压的示例。对于图3中的SiC-SJ器件4的所示示例，1-D耗尽宽度为40μm。因此，JTE 12的宽度11(例如，终端区域10的宽度)与SiC-SJ器件4的1-D耗尽宽度的比率可以通过将宽度11除以40μm来确定。然而，可以理解，本文描述的JTE 12的宽度11(例如，终端区域10的宽度)与SiC-SJ器件4的1-D耗尽宽度的比率可以扩展到具有任何合适的1-D耗尽宽度的SiC-SJ器件设计。因此，本文描述的实施例旨在是说明性的而非限制性的。
在线122的左侧(例如，对于JTE 12的宽度11与器件的1-D耗尽宽度的比率低于约2.75)，雪崩击穿发生在JTE 12(例如，终端区域10)处和/或发生在JTE 12与中间阱区66的交界处。为了帮助说明，图4中示出了具有宽度11为100μm的JTE 12(例如，JTE 12的宽度11与器件的1-D耗尽宽度的比率约为2.5)的SiC-SJ器件4的实施例的一部分的横截面视图。附加地，图4包括指示在反向偏压状态下SiC-SJ器件4的不同区中存在的碰撞发生率(例如，碰撞电离率)的等率线140。可以注意到，当等率线140彼此靠近时，碰撞产生率被表示为较高(例如，较大)，而当等率线140之间存在较大间距时，碰撞发生率被表示为较低。因此，因为雪崩击穿发生在JTE 12(例如，终端区域10)处，所以碰撞发生率在JTE 12和终端区域10处最高、并且从这些区向外降低。
简单地回看图3，在线122的右侧(例如，对于JTE 12的宽度11与器件的1-D耗尽宽度的比率大于或等于约2.75)，雪崩击穿期望地发生在有源区域6和/或中间区域8处，而不是发生在SiC-SJ器件4的终端区域10中。为了帮助说明，图5中示出了具有宽度11为160μm的JTE 12(例如，JTE 12的宽度11与器件的1-D耗尽宽度的比率约为4)的SiC-SJ器件4的实施例的一部分的横截面视图。为了比较，图4所示实施例中包括的所有其他器件参数(例如，最小epi掺杂、厚度65等)在图5所示实施例中保持不变。附加地，图5包括指示在反向偏压状态下SiC-SJ器件4的不同区中存在的碰撞发生率(例如，碰撞电离率)的等率线160。可以注意到，当等率线160彼此靠近时，碰撞产生率被表示为较高(例如，较大)，而当率线140之间存在较大间距时，碰撞发生率被表示为较低。因此，因为雪崩击穿发生在有源区域6和/或中间区域8处，所以碰撞发生率在中间区域8中的SJ区60和阱区66处最高、并且从这些区向外降低。因此，对于所示实施例，终端区域10内的碰撞发生率被最小化并且可以随着距中间区域8和/或有源区域6的距离增加而逐渐降低。因此，JTE 12的宽度11与器件的1-D耗尽宽度的比率大于或等于约2.75的SiC-SJ器件4的实施例可以实现SiC-SJ器件4的最大击穿电压。
如上所述，终端区24(例如，24A、24Z)一般具有最小epi掺杂浓度，该最小epi掺杂浓度明显低于器件的第一组SJ柱62A和/或第二组SJ柱62B中的第一导电类型的掺杂浓度。在一些实施例中，连同JTE 12的宽度，终端区24的最小epi掺杂浓度可能影响SiC-SJ器件4的最大击穿电压和/或SiC-SJ器件4内雪崩击穿的位置。为了展现这种关系，图6中所示的曲线图180展示了根据终端区24中epi掺杂浓度(cm-3)而改变的SiC-SJ器件4的击穿电压的示例。
曲线图180上的曲线182绘制了根据终端区24中epi掺杂浓度而改变的图1的SiC-SJ器件4的实施例的击穿电压。更具体地，曲线182展示了具有单个器件JTE 12的SiC-SJ器件4的击穿电压与终端区24的epi掺杂浓度之间的关系的示例。曲线图180附加地包括第一条线184，该线指示了准许器件接收4.5千伏(kV)器件额定值的阈值击穿电压。进一步，曲线图180包括表示一击穿电压电平的第二条线186，低于该击穿电压电平，SiC-SJ器件4的雪崩击穿发生在终端区域10外(例如，雪崩击穿发生在有源区域6和/或中间区域8内)。
因此，如曲线图180所示，为了设计具有特定器件额定值(例如，4.5kV)的SiC-SJ器件4并使雪崩击穿限于有源区域6和/或中间区域8内(例如，以增加器件的最大击穿电压)，终端区24可以用小于或等于1.5×1015cm-3(例如，8.0×1013cm-3、1.0×1015cm-3)的epi掺杂浓度来实现，该epi掺杂浓度在本文中被称为此示例性SiC-SJ器件4的最小epi掺杂浓度188。例如，对于小于或等于1.5×1015cm-3的epi掺杂浓度，SiC-SJ器件4的雪崩击穿发生在有源区域6和/或中间区域8中(例如，在SJ区60处)。另一方面，对于大于1.5×1015cm-3的epi掺杂浓度，雪崩击穿发生在终端区域10(例如，器件JTE 12)处和/或发生在器件JTE 12与中间阱区66的交界处。结果，对于大于1.5×1015cm-3的epi掺杂浓度(例如，对于本实施例来说是最小epi掺杂浓度188)，随着终端区24的epi掺杂浓度增加，SiC-SJ器件4的最大击穿电压降低。此外，在一些情况下，SiC-SJ器件4的最大击穿电压可以降低到低于用于对SiC-SJ器件4的电压额定值进行分类的阈值击穿电压(例如，第一条线184)。进一步，虽然本文所述的最小epi掺杂浓度188与具有单个JTE 12的SiC-SJ器件4的实施例相关联，但是目前认识到，终端区24的最小epi掺杂浓度188的范围可以具有更大的容差以针对具有更多数量的JTE12的器件设计增加epi掺杂浓度。因此，本文描述的实施例旨在是说明性的而非限制性的。
为了帮助说明终端区24的epi掺杂浓度对SiC-SJ器件4的最大击穿电压和/或SiC-SJ器件4内雪崩击穿的位置的影响，图7和图8各自展示了具有相应不同epi掺杂浓度的终端区24的SiC-SJ器件4的相应实施例的一部分的横截面视图。对于图7所示的SiC-SJ器件4的实施例的部分，终端区24的epi掺杂浓度为8.0×1013cm-3。附加地，图7包括等率线200，该等率线指示在反向偏压状态下SiC-SJ器件4的不同区中存在的碰撞发生率(例如，碰撞电离率)。可以注意到，当等率线200彼此靠近时，碰撞产生率被表示为较高(例如，较大)，而当等率线200之间存在较大间距时，碰撞发生率被表示为较低。因此，因为雪崩击穿发生在有源区域6和/或中间区域8(例如，SJ区60)处，所以碰撞发生率在有源区域6和/或中间区域8处最高、并且从这些区向外降低。此外，对于雪崩击穿发生在有源区域6和/或中间区域8处的实施例，作为代表的SiC-SJ器件4的最大击穿电压约为6300kV。
为了比较，在图8所示的SiC-SJ器件4的实施例的部分中，终端区24的epi掺杂浓度为1.4×1015cm-3，而图7所示实施例中包括的所有其他器件参数(例如，宽度11、厚度65等)保持不变。附加地，图8包括等率线220，该等率线指示在反向偏压状态下SiC-SJ器件4的不同区中存在的碰撞发生率(例如，碰撞电离率)。可以注意到，当率线220彼此靠近时，碰撞产生率被表示为较高(例如，较大)，而当率线220之间存在较大间距时，碰撞发生率被表示为较低。由于所示实施例的雪崩击穿主要发生在有源区域6和/或中间区域8(例如SJ区60)处，所以JTE 12处的碰撞发生率高于图7所示的JTE 12处的碰撞发生率。结果，图8所示的SiC-SJ器件4的部分的实施例的最大击穿电压低于图7所示的SiC-SJ器件4的部分的实施例的最大击穿电压。即，图8所示的SiC-SJ器件4的部分的实施例的最大击穿电压约为5600kV。因此，可以理解，SiC-SJ器件4的最大击穿电压随着终端区24的epi掺杂浓度增加而降低。
图9是根据本文描述的实施例的用于制造具有一个或多个结终端(比如一个或多个JTE 12)的SiC-SJ器件4的实施例的过程240的流程图。尽管以代表特定实施例的特定顺序来描述过程240的以下内容，但应注意，过程240可以以任何合适的顺序执行。进一步，某些步骤可以重复或完全跳过，并且在其他实施例中，过程240中可以包括附加步骤。参考图1所示的SiC-SJ器件4的实施例并参考图10至图12来描述过程240的以下内容。
所示过程开始于在基底层上形成(过程框242)具有第一导电类型的最小epi掺杂浓度的epi层，如图10所示。在一些实施例中，基底层可以包括半导体衬底层20。如上所述，衬底层20可以由硅、碳化硅(SiC)、氮化镓、金刚石、氮化铝、氮化硼、或任何其他合适的宽带隙衬底制成。可替代地，epi层可以形成在另一个epi层14和/或SJ层18上，如下文更详细描述的。
为了在基底层上形成第一epi层14A，可以使用化学气相沉积(CVD)来生长epi层14A。然而，在一些实施例中，可以使用任何合适的技术将epi层14A生长到基底层上。epi层14A可以由一种或多种宽带隙半导体材料(比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼)形成。进一步，如上所讨论的，epi层14A可以具有第一导电类型(例如，n型)和相对于SiC-SJ器件4的其他区(例如，SJ柱62、JTE 12等)低的掺杂剂浓度。更具体地，在一些实施例中，第一epi层14A可以在没有任何有意的epi掺杂的情况下形成，使得第一epi层14A以小于或等于1.5×1015cm-3(比如在8.0×1013cm-3和1.0×1015cm-3之间)的最小epi掺杂浓度形成。
回到图9，在基底层上形成第一epi层14A之后，所示过程继续以将第一导电类型的柱注入(过程框244)到第一epi层14A中。更具体地，为了形成SJ层18A，可以将具有第一导电类型的第一组SJ柱62A注入到第一epi层14A内的有源区域6和中间区域8中。此外，如图11所示，第一导电类型(例如，n型)的注入区可以延伸穿过第一epi层14A的厚度65A。因此，在一些实施例中，可以使用合适的高能离子注入技术来注入第一导电类型的区。因此，一个或多个区中的每一个可以注入到epi层14A内大于1μm的深度(例如，注入到2μm至15μm的深度)。此外，可以使用大于500keV和/或小于50MeV的注入能量来注入该一个或多个区中的每一个。因此，高能注入掩模(例如，绝缘体上硅(SOI)，多晶硅，厚氧化硅，比如铂、钼、金等高Z金属)可以与高能离子注入结合使用。此外，可以使用任何合适的手段形成掩模。即，例如，掩模可以直接沉积、生长、和/或涂覆到epi层14A的部分上。此外，一旦掩模材料已经沉积在epi层14A的表面上，可以通过将掩模材料图案化(例如，光刻图案化)来形成掩模以暴露或露出epi层14A的一部分。然后可以选择性地通过epi层14A的暴露部分注入该组SJ柱62A。
附加地，为了形成SJ层18A，将第二导电类型(例如，p型)的第二组SJ柱62B注入(过程框246)到有源区域6和/或中间区域8中。在一些实施例中，SJ层18A可以使用自对准方法和一组掩模形成，如2018年9月28日提交的名称为“SUPER-JUNCTION SEMICONDUCTORDEVICE FABRICATION(超结半导体器件制造)”的同时待审的美国临时专利申请号62/738,961中所述，该美国临时专利申请的公开内容出于所有目的通过援引以其全文并入本文。例如，在使用如上所述的覆盖epi层的第二部分的第一掩模将第一组SJ柱62A注入epi层14A的第一部分中之后，可以在epi层14A的第一部分上形成相对于第一掩模自对准的第二掩模。在一些实施例中，第二掩模可以形成为具有相对于第一掩模不同的物理和/或化学特性。例如，第二掩模可以由不同的材料形成，可以经历不同的化学和/或物理改变，和/或可以形成为相对于第一掩模具有不同的光学特性和/或波长吸收特性。因此，然后可以通过使第二掩模保持完整的合适工艺(例如，溶解、剥离、和/或降解)去除第一掩模。通过去除第一掩模，epi层14A的第二部分被暴露，而epi层14A的第一部分保持被第二掩模掩蔽。因此，第二组SJ柱62B可以选择性地注入到epi层14A的第二部分中，然后可以去除第二掩模。更具体地，在一些实施例中，第二组SJ柱62B可以注入到与第一组SJ柱62A相邻的位置并且与第一组SJ柱交错地设置。对于第一掩模和第二掩模自对准的实施例，可以减少或避免第一组SJ柱62A和第二组SJ柱62B之间的未对准(例如，重叠和/或间隙)，这种未对准可能破坏电场的均匀性并减小SiC-SJ器件4的最大阻断电压。
进一步，该组SJ柱62可以使用任何合适的手段(例如，高能注入、低能注入)来注入，如下所讨论的。例如，在一些实施例中，该组SJ柱62可以用标准低能注入技术进行注入。例如，该组SJ柱62可以被注入到小于或等于1μm的深度。因此，可以使用小于500keV的注入能量来注入每个SJ柱62。然而，在一些实施例中，可以使用合适的高能离子注入技术来注入该组SJ柱62。因此，可以使用大于500keV和/或小于50MeV的注入能量来注入每个SJ柱62。此外，上述掩模可以是与高能离子注入结合使用的高能注入掩模(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、高Z金属)。
为了在SiC-SJ器件4中形成合适数量的SJ层18，过程240的一部分(例如，过程框242、过程框244、和/或过程框246)可以重复一次或多次。因此，在形成SJ层18A之后，过程240可以继续以判断(决策框248)是否将附加SJ层18B添加到SiC-SJ器件4。例如，在具有一个或多个附加SJ层18的实施例中，可以在先前注入的SJ层18A上形成第二epi层14B(过程框242)并且可以形成第二SJ层18B(例如，过程框244、过程框246)。例如，对于图11所示的SiC-SJ器件中间产物280的实施例，过程240的部分(例如过程框242、过程框244、和/或过程框246)也可以重复以形成第三SJ层18C。
在完成一个或多个SJ层18的制造之后，图9所示的过程240继续以形成(过程框250)具有第一导电类型的最小epi掺杂浓度的器件epi层14Z。如参考SJ层18的一个或多个epi层14的形成所讨论的(过程框242)，可以使用CVD来生长器件epi层14Z。可替代地，可以使用任何合适的技术在一个或多个下方SJ层18上形成器件epi层14Z。器件epi层14Z也可以由一种或多种宽带隙半导体材料(比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼)形成。更具体地，对于具有单个结终端(例如，单个JTE 12)的SiC-SJ器件4，器件epi层14Z可以以小于或等于1.5×1015cm-3(比如在8.0×1013cm-3和1.0×1015cm-3之间)的最小epi掺杂浓度形成。
图9所示的过程240然后继续以在器件epi层14Z内的有源区域6和/或中间区域8内形成(过程框254)某些器件特征以限定器件层16。即，例如，第一组器件层柱64A和第二组器件层柱64B可以注入器件epi层14Z内的有源区域6和/或中间区域8中。更具体地，在一些实施例中，可以使用高能离子注入技术来注入第一组器件层柱64A和第二组器件层柱64B中的每一个，使得第一组器件层柱64A接触并电联接到第一组SJ柱62A，并且使得第二组器件层柱64B接触并电联接到第二组SJ柱62B，如图11所示。进一步，在一些实施例中，第一组器件层柱64A和第二组器件层柱64B可以使用自对准方法和掩模组来注入，如上文参考该组SJ柱62所描述的。此外，如下所述，第一组器件层柱64A中的至少一个的掺杂浓度可以小于第二组器件层柱64B的掺杂浓度。进一步，阱区40、源极区44、中间阱区66等可以形成(例如，注入)在器件epi层14Z内的有源区域6和/或中间区域8中以限定器件层16，如图12所示。因此，虽然本文将过程框252描述为单个步骤，但可以理解，形成器件特征(例如，第一组器件层柱64A、第二组器件层柱64B、阱区40、中间阱区66、源极区44等)可以包括多个步骤，比如每个相应特征对应单独注入步骤和/或每个特征对应多个注入步骤。
进一步，图9所示的过程240涉及将具有第二导电类型的浮空区注入(过程框254)到器件epi层14Z的终端区24Z中，以在器件层16中限定结终端(比如JTE 12)，如图12所示。可以根据任何合适的手段(例如，高能注入、低能注入)来注入浮空区68。因此，在一些实施例中，浮空区68可以选择性通过终端区24Z的由形成在终端区24Z上的掩模暴露的部分注入，然后可以去除掩模。进一步，在某些实施例中，浮空区68可以被注入到小于或等于1μm的深度。因此，小于500keV的注入能量可以用于注入每个浮空区68。然而，在一些实施例中，可以根据合适的高能离子注入技术来注入浮空区68。因此，对于这种实施例，每个浮空区68可以被注入到器件epi层14Z内大于大约2μm和/或小于大约15μm的深度。此外，一般可以使用大于500keV和/或小于50MeV的注入能量来注入每个浮空区68。随后，根据本公开内容，可以执行其他处理步骤以形成SiC-SJ器件4的其他特征(例如，栅极电极48、介电层46、源极触点54、漏极触点50等)，以形成功能性功率转换器件。
在某些实施例中，可以使用不同的注入操作在器件epi层14Z中注入第二导电类型的特征，比如阱区40和浮空区68。可替代地，在一些实施例中，浮空区68可以与器件epi层14Z的其他特征(例如，阱区40、中间阱区66)同时注入。例如，在用于注入具有第二导电类型的这些特征的同一离子注入步骤期间，JTE 12的浮空区68可以以相同的掺杂剂类型(例如，p型或n型掺杂剂)和/或使用相同的材料(例如Al、B、N、P等)注入，这可以减少制造时间和成本。
如上所述，在某些实施例中，相对于其他SJ柱62A，可以修改最靠近终端区域10的第一导电类型(例如，n型)的SJ柱62A的掺杂，以进一步调整器件的BV(击穿电压)以及控制器件的在达到BV时经受击穿的部分(例如，有源区域6或终端区域10)。为了说明这一点，图13是根据本技术的一些方面的具有包括JTE 12的终端区域10的SiC-SJ器件300的实施例的一部分的横截面视图。对于SiC-SJ器件300的所示实施例，第一导电类型是n型，其对应于SJ柱62A、终端区域10中的最小epi掺杂epi层14和SiC衬底20的导电类型。附加地，对于所示实施例，第二导电类型是p型，其对应于SJ柱62B、中间阱区66和JTE 12的导电类型。
所示的SiC-SJ器件300被建模以确定最靠近终端区域10的第一导电类型的最后SJ柱64A(下文称为改性的SJ柱302)的掺杂变化如何影响器件300的击穿特性。考虑到这一点，图14是图13的SiC-SJ器件300的实施例的放大视图。如图所示，改性的SJ柱302包括改性部分304，该改性部分相对于柱302的其余部分以及相对于器件300(未示出)的有源区域6中的其他n型SJ柱62A具有较低的n型掺杂浓度。SJ柱302的改性部分304可以被描述为具有延伸到中间阱区66下方的一个或多个epi层14的深度306。例如，在所示实施例中，改性部分304的深度306约为12μm。如下所讨论的，通过控制改性的SJ柱302的改性部分304内的深度306和掺杂浓度两者，可以控制器件300的击穿性质。可以理解，虽然图13和图14仅展示了器件300的一个部分的中间区域8和终端区域10，但是器件300的其他部分中最靠近终端区域10的n型SJ柱64A也可以是改性的SJ柱302，如本文讨论的。
对于下面讨论的模型，SiC-SJ器件300的实施例具有1×1015cm-3的最小epi掺杂浓度和40μm的组合或总epi层厚度。中间阱区66具有1μm的深度和3×1017cm-3的掺杂浓度。JTE12具有3×1013cm-2的p型掺杂剂量和160μm的宽度(例如，略大于1-D耗尽宽度的四倍)。器件300的p型SJ柱62B具有5μm的宽度73和1.7×1016cm-3的掺杂浓度。n型SJ柱62A具有5μm的宽度73，并且除了改性的SJ柱302的改性部分304之外，也具有1.7×1016cm-3的掺杂浓度。附加地，可以注意到，对于这些示例，器件层柱64A和64B一般分别被描述为SJ柱62A和62B的一部分。
图15是曲线图310，展示了对于图14中所示的SiC-SJ器件300的实施例根据沿线A和线B距离(μm)而改变的绝对净掺杂浓度。更具体地，曲线312对应于线A，而曲线314对应于线B。如图所示，当沿线B移动时，改性的SJ柱302的未改性部分内和p型SJ柱64B内的净掺杂浓度大致相同，直到在终端区域10中达到明显较低的最小epi掺杂浓度。当沿线A移动时，改性的SJ柱302的改性部分304内的净掺杂浓度明显小于(例如，小约40％)p型SJ柱64B的净掺杂浓度，直到在终端区域10中再次达到明显较低的最小epi浓度。
图16是曲线图320，展示了对于SiC-SJ器件的实施例根据改性的SJ柱302的改性部分304的深度306而改变的击穿电压。除了上面讨论的模型参数之外，对于曲线图320中表示的实施例，改性部分304的掺杂浓度是1.02×1016cm-3。曲线图320包括代表SiC-SJ器件300的应有BV的线322，对于这些示例，该应有BV是6092V。曲线图320还包括对应于表1的数据的曲线324，该曲线表示了改性的SJ柱302的具有不同深度306的改性部分304的Si-SJ器件300的实施例的击穿电压。
Figure BDA0003215325610000241
Figure BDA0003215325610000251
表1.对应于图16的曲线324的数据。
如曲线图320所示，对于SiC-SJ器件300的模型化实施例，当改性的SJ柱302的改性部分304具有约11μm或更大的深度306时，击穿电压接近器件的应有击穿电压。在某些实施例中，此深度306可以对应于改性的SJ柱302的总深度的约30％或更多(例如，大约1/3)。因此，SiC-SJ器件300的实施例可以基于上述模型化参数制造，并且改性部分304的深度306可以为大约7.1μm，这产生约5483V的击穿电压或器件应有击穿电压的约90％。也如曲线图320所示，对于模型化的SiC-SJ器件300，当改性的SJ柱302的改性部分304具有小于约12μm的深度306时，则击穿发生在器件300的有源区域6和中间区域8中的n型SJ柱62A的顶部，并且当改性部分304具有大于约12μm的深度306时，则击穿发生在器件300的终端区域10中的JTE12处。
目前还认识到，在某些实施例中，改性的SJ柱302的改性部分304的深度306对应于器件epi层14Z的厚度可能是有利的。例如，简要地回看图13，在器件epi层14Z具有约14μm的厚度65Z并且中间阱区66占据器件epi层14Z的大约顶部1μm的实施例中，改性的SJ柱302的改性部分304的深度306将约为13μm。换言之，在某些实施例中，改性部分304可以被限制在器件epi层14Z的中间区域8中最靠近器件的终端区域10的那个器件层柱64B。对于这种实施例，改性的SJ柱302的改性部分304被完全包含在器件epi层14Z内，并且仅器件epi层14Z中的改性的SJ柱302的该部分的掺杂相对于改性的SJ柱302的其余部分或有源区域6的其他n型SJ柱62A减少，这简化了器件300的制造。在某些实施例中，器件epi层14Z的厚度65Z可以在2μm和15μm之间，比如在2μm和10μm之间或在10μm和15μm之间。
可以理解，通常，期望的是击穿均匀地发生在相对大的器件面积/体积上。因此，基于图16中呈现的数据，目前认识到，器件设计者可以使用改性的SJ柱302的改性部分304的深度306作为控制器件300内发生击穿的位置的一种方法。图17A和图17B是展示图16中表示的SiC-SJ器件300的实施例的碰撞发生率的曲线图。更具体地，图17A是曲线图330，展示了改性的SJ柱302的改性部分304的深度306为13.5μm的SiC-SJ器件300的实施例的碰撞发生率，并且因此，在终端区域10中JTE 12处发生击穿。相比之下，图17B是曲线图340，展示了改性的SJ柱302的改性部分304的深度306为12μm的SiC-SJ器件300的碰撞发生率，并且因此，在器件的有源区域6和中间区域8中n型SJ柱62A的顶部发生击穿。
除了改性部分304的深度306之外，目前还认识到，改性的SJ柱302的改性部分304的掺杂也影响SiC-SJ器件300的击穿特性。图18是曲线图350，展示了根据改性的SJ柱302的改性部分304中的掺杂浓度而改变的击穿电压。除了改性部分304的深度306保持在13.5μm的恒定值之外，曲线图350的数据基于上述模型参数建模。曲线图350还包括对应于表2的数据的曲线352，该曲线表示了改性的SJ柱302的改性部分304中的掺杂浓度不同的SiC-SJ器件300的实施例的击穿电压。
Figure BDA0003215325610000261
表2.对应于图18的曲线352的数据。
如图18的曲线图350所示，对于改性的SJ柱302的改性部分304中的掺杂浓度大于约1.05×1016cm-3的SiC-SJ器件300的实施例，击穿发生在器件的有源区域6和中间区域8中的n型SJ柱34A的顶部。相比之下，对于改性的SJ柱302的改性部分304中的掺杂浓度小于或等于约1.05×1016cm-3的实施例，击穿发生在器件的终端区域10中的JTE 12处。附加地，改性的SJ柱302的改性部分304中的掺杂浓度小于或等于约1.05×1016cm-3的实施例展现了等于器件300的应有的击穿电压。因此，在一个示例中，SiC-SJ器件300的实施例可以被制造为当改性的SJ柱302的改性部分304中的掺杂浓度约为1.26×1016cm-3时具有SiC-SJ器件300的大约90％的应有击穿电压。
本方案的技术效果包括SJ器件的有效终端。附加地，所公开的终端设计相对于常见的结终端设计消耗相对较小部分的管芯区域并且制造成本相对较低。例如，所公开的结终端设计可以设计成具有一定宽度，使得终端宽度与一维(1-D)耗尽宽度的比率最小化(例如，小于5，比如在2.75和5之间、在2.75和4之间、在2.75和3之间)，这使得器件的可供有源区域使用的管芯面积增加，同时还提供接近或等于器件应有击穿电压的击穿电压。附加地，靠近终端区域的某些SJ柱(例如，器件柱)可以包括相对于器件的其他SJ柱具有降低的掺杂浓度的上部部分，这可以增加器件300的击穿电压。此外，可以改变这些SJ柱的此改性部分的深度和掺杂浓度，以调整SJ器件的击穿电压以及击穿发生的位置。
所编写的本说明书使用了示例来公开本发明并且还使本领域的任何技术人员都能够实践本发明，包括制造和使用任何装置或系统以及执行任何结合的方法。本发明的可取得专利的范围由权利要求限定，并且可以包括本领域普通技术人员想到的其他示例。如果这样的其他示例具有与权利要求的字面语言没有不同的结构元件，或者如果它们包括与权利要求的字面语言没有实质性差异的等效结构元件，则它们旨在落入权利要求的范围内。
本文呈现和要求保护的技术被引用并应用于具有实际性质的物质物体和具体实例，这些物质物体和具体实例显然改进了本技术领域，因此不是抽象的、无形的或纯理论的。进一步，如果附在本说明书末尾的任何权利要求包含被指定为“用于执行[功能]的装置……”或“用于执行[功能]的步骤……”的一个或多个要素，则意指这样的要素将根据35U.S.C.112(f)进行解释。然而，对于任何包含以任何其他方式指定的要素的权利要求，都不应根据35 U.S.C.112(f)解释这样的要素。

Claims (15)

1.一种超结(SJ)器件(4)，包括：
第一外延(epi)层(14A，14B，14C)，所述第一外延层形成所述SJ器件的第一SJ层；和
第二epi层(14Z)，所述第二epi层设置在所述第一SJ层上并且形成所述SJ器件的器件层，其中，所述第一epi层和所述第二epi层的有源区域(6)包括第一组SJ柱(62A，64A)和第二组SJ柱(62B、64B)，所述第一组SJ柱包括第一导电类型的特定掺杂浓度，所述第二组SJ柱包括第二导电类型的所述特定掺杂浓度，并且其中，所述第一epi层和所述第二epi层的终端区域(10)包括所述第一导电类型的小于所述特定掺杂浓度的最小epi掺杂浓度，并且其中，所述第二epi层的终端区域包括所述第二导电类型的多个浮空区，所述多个浮空区形成所述SJ器件的结终端(12)。
2.如权利要求1所述的SJ器件，其中，所述SJ器件(4)是碳化硅(SiC)SJ器件，并且所述最小epi掺杂浓度小于或等于1.5×1015cm-3。
3.如权利要求1所述的SJ器件，其中，所述结终端(12)包括浮空场环(FFR)、单区结终端扩展(JTE)、多区JTE、分级区JTE、多浮空区JTE、空间调制JTE或其组合。
4.如权利要求1所述的SJ器件，其中，所述最小epi掺杂浓度比所述特定掺杂浓度至少小50％。
5.如权利要求1所述的SJ器件，其中，所述第一epi层(14A，14B，14C)的厚度在2微米(μm)和15μm之间。
6.如权利要求1所述的SJ器件，其中，所述第一epi层(14A)设置在其下方的宽带隙衬底层(20)上。
7.如权利要求1所述的SJ器件，其中，所述第一epi层(14B，14C)设置在第三epi层(14A)上，所述第三epi层形成所述SJ器件的第二SJ层，其中，所述第三epi层的有源区域(10)包括所述第一组SJ柱(62A)和所述第二组SJ柱(62B)，所述第一组SJ柱包括所述第一导电类型的所述特定掺杂浓度，所述第二组SJ柱包括所述第二导电类型的所述特定掺杂浓度，并且其中，所述第三epi层的终端区域(10)包括所述第一导电类型的所述最小epi掺杂浓度。
8.如权利要求1所述的SJ器件，其中，所述第二epi层(14Z)的中间区域(8)包括所述第一导电类型的改性的SJ柱(302)，其中，所述改性的SJ柱包括具有小于所述特定掺杂浓度的掺杂浓度的改性部分(306)。
9.一种制造超结(SJ)器件(4)的方法，包括：
通过以下步骤形成第一SJ层(18A，18B，18C)：
在基底层上形成第一外延(epi)层(14A，14B，14C)，其中，所述第一epi层包括第一导电类型的最小epi掺杂浓度；
将第一组SJ柱(62A)注入所述第一epi层的有源区域(6)以产生所述第一导电类型的特定掺杂浓度，其中，所述特定掺杂浓度大于所述最小epi掺杂浓度；以及
对所述第一epi层的有源区域(6)进行注入以产生包括第二导电类型的所述特定掺杂浓度的第二组SJ柱(62B)；以及
通过以下步骤形成器件层(16)：
在所述第一SJ层上形成第二epi层(14Z)，其中，所述第二epi层包括所述第一导电类型的所述最小epi掺杂浓度；
将第一组器件层柱(64A)注入所述第二epi层的有源区域(6)以产生所述第一导电类型的小于所述特定掺杂浓度的第二掺杂浓度；
将第二组器件层柱(64B)注入所述第二epi层的有源区域以产生所述第二导电类型的所述特定掺杂浓度；以及
通过将具有所述第二导电类型的多个浮空区(68)注入所述第二epi层的终端区域(10)来在所述器件层中形成结终端(12)。
10.如权利要求9所述的方法，其中，所述SJ器件是碳化硅(SiC)SJ器件，并且所述最小epi掺杂浓度小于或等于1.5×1015cm-3。
11.如权利要求9所述的方法，其中，将所述第一组SJ柱(62A)注入所述第一epi层(14A，14B，14C)的有源区域(6)以及将所述第二组SJ柱(62B)注入所述第一epi层的有源区域(6)包括：
在所述第一epi层的有源区域(10)的第一部分和第二部分上形成第一掩模，并且然后使所述第一掩模图案化以选择性地暴露所述第一epi层的有源区域的第二部分；
选择性地将所述第一组SJ柱(62A)注入到所述第一epi层的有源区域的暴露的第二部分中；
在所述第一epi层的有源区域的第二部分上形成第二掩模以暴露所述第一epi层的有源区域的第一部分而不暴露所述第一epi层的有源区域的第二部分；
选择性地将所述第二组SJ柱(62B)注入到所述第一epi层的有源区域的暴露的第一部分中；以及
去除所述第二掩模以产生所述第一SJ层(18A，18B，18C)。
12.如权利要求11所述的方法，其中，所述第一掩模、所述第二掩模或其组合包括高能注入掩模，所述高能注入掩模包括绝缘体上硅(SOI)、多晶硅、厚氧化硅、金属层、抗蚀剂层或其组合。
13.如权利要求9所述的方法，其中，将所述第一组SJ柱(62A)注入所述第一epi层(14A，14B，14C)的有源区域(6)或将所述第一组器件层柱(64A)注入所述第二epi层(14Z)的有源区域(10)包括以大于或等于500千电子伏特(keV)且小于或等于50兆电子伏特(MeV)的注入能量进行注入。
14.如权利要求9所述的方法，其中，所述结终端(12)包括结终端扩展(JTE)，其中，所述JTE包括比所述第一epi层和所述第二epi层的组合厚度小五倍的宽度。
15.如权利要求9所述的方法，其中，形成所述器件层(16)包括：
在所述第二epi层(14Z)的有源区域(6)中注入具有所述第二导电类型的阱区(40)，使得所述阱区从至少一个所述第二组器件层柱(62B)延伸到所述器件层的表面；以及
在所述第二epi层的有源区域中与所述阱区相邻地注入具有所述第一导电类型的源极区(44)，使得所述源极区延伸到所述器件层的表面。
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