CN113491013A - 用于集成二极管场效应晶体管半导体器件的系统和方法 - Google Patents

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Abstract

一种碳化硅(SiC)半导体器件可以包括限定在具有第一导电类型的第一外延(epi)层中的CB层。该CB层可以包括具有第二导电类型的多个CB区。该SiC半导体器件可以进一步包括设置在该CB层上、具有该第一导电类型的器件epi层。该器件epi层可以包括具有该第二导电类型的多个区。另外，该SiC半导体器件可以包括设置在该器件epi层上的欧姆触点和设置在该器件epi层上的整流触点。该器件的场效应晶体管(FET)可以包括欧姆触点，并且该器件的二极管可以包括整流触点，其中，该二极管和该FET集成在该器件中。

Description

用于集成二极管场效应晶体管半导体器件的系统和方法
相关申请的交叉引用
本申请要求于2018年12月28日提交的名称为“SYSTEMS AND METHODS FORINTEGRATED DIODE FIELD-EFFECT TRANSISTOR SEMICONDUCTOR DEVICES[用于集成二极管场效应晶体管半导体器件的系统和方法]”的临时专利申请号62/786,001的优先权和权益，该临时专利申请通过引用以其全文并入本文。
背景技术
本文公开的主题涉及半导体器件，并且更具体地涉及具有集成二极管的场效应晶体管(FET)半导体功率器件。
对于FET半导体功率模块而言，将FET器件与诸如肖特基势垒二极管等二极管共同封装可以提供某些优点。例如，将FET器件与二极管封装在一起可以利于相比传统功率模块设计具有减小的正向电压降和/或更软(例如，更低)的反向恢复的FET操作。对于FET半导体功率模块而言，将二极管(诸如肖特基势垒二极管)与FET器件集成也可以提供某些优点。在这样的设计中，FET器件和二极管使用共同的传导路径。结果，与省去二极管和/或包括分立二极管的功率模块设计相比，可以提高FET器件和/或功率模块的沟道密度。
发明内容
在一个实施例中，一种碳化硅(SiC)半导体器件包括限定在具有第一导电类型的第一外延(epi)层中的CB层。该CB层包括具有第二导电类型的多个CB区。该SiC半导体器件进一步包括设置在该CB层上的器件epi层。该器件epi层具有该第一导电类型并且包括具有该第二导电类型的多个区。此外，该SiC半导体器件包括设置在该器件epi层上的欧姆触点和设置在该器件epi层上的整流触点。该SiC半导体器件的场效应晶体管(FET)包括欧姆触点，该SiC半导体器件的二极管包括整流触点。该二极管和该FET集成在该SiC半导体器件中。
在另一个实施例中，一种制造碳化硅(SiC)半导体器件的方法包括：在底层上形成具有第一导电类型的第一外延(epi)层。该底层由宽带隙材料形成。该方法进一步包括将具有第二导电类型的第一多个CB区注入到该第一epi层中以产生CB层，以及在该CB层上形成具有第一导电类型的器件epi层。该器件epi层包括具有该第二导电类型的多个区。此外，该方法包括在该器件epi层上形成欧姆触点。该SiC半导体器件的场效应晶体管(FET)包括欧姆触点。该方法还包括在该器件epi层上形成整流触点。该SiC半导体器件的二极管包括整流触点，并且该二极管和该FET集成在该SiC半导体器件中。
在另一个实施例中，一种碳化硅(SiC)半导体器件包括限定在具有第一导电类型的第一外延(epi)层中的CB层。该CB层包括具有第二导电类型的多个CB区。该SiC半导体器件还包括设置在该CB层上、具有该第一导电类型的器件epi层。该器件epi层包括具有该第二导电类型的多个结势垒肖特基(JBS)区。此外，该SiC半导体器件包括设置在该器件epi层上的欧姆触点。该SiC半导体器件的场效应晶体管(FET)包括欧姆触点。此外，该SiC半导体器件包括设置在该器件epi层上的整流触点。该整流触点设置在该多个JBS区中的某个JBS区上。此外，该SiC半导体器件的二极管包括整流触点。该二极管和该FET集成在该SiC半导体器件中。
附图说明
当参考附图阅读以下详细描述时，本发明的这些和其他特征、方面以及优点将得到更好的理解，贯穿附图，相同的附图标记表示相同的部分，在附图中：
图1是根据实施例的超结(SJ)半导体器件的截面视图，该超结半导体器件包括与场效应晶体管(FET)集成的二极管以及具有一组SJ柱的SJ区；
图2是根据实施例的结势垒肖特基(JBS)二极管的截面视图；
图3是根据实施例的包括与FET集成的二极管以及电流扩散层的附加SJ半导体器件的截面视图；
图4是根据实施例的电荷平衡(CB)半导体器件的立体图，该电荷平衡半导体器件包括与FET集成的二极管以及具有多个注入CB区的CB区；
图5是示意图，展示了根据实施例的图4的CB半导体器件的漂移区，包括展现CB半导体器件的FET操作期间的传导路径的等电流线；
图6是示意图，展示了根据实施例的图4的CB半导体器件的漂移区，包括展现CB半导体器件的二极管操作期间的传导路径的等电流线；
图7是曲线图，展示了根据实施例的一组二极管器件的电流-电压(I-V)特性的示例；
图8是曲线图，展示了根据实施例的一组FET器件的I-V特性的示例；以及
图9是根据实施例用于制造CB集成二极管场效应晶体管(CBID-FET)器件的工艺的流程图；
具体实施方式
下文将描述一个或多个具体实施例。为了提供这些实施例的简要描述，本说明书中未描述实际实施方式的所有特征。应当认识到，在任何这样的实际实施方式的开发过程中，如在任何工程或设计项目中，必须要做出众多专门针对实施方式的决策才能实现开发者的特定目标，诸如符合可能随实施方式而变化的与系统相关和与商业相关的约束条件。此外，应理解，这样的开发努力可能是复杂且耗时的，但是对于从本公开内容受益的普通技术人员而言仍然将会是常规的设计、生产和制造行为。
当介绍本公开内容的各个实施例的要素时，冠词“一”、“一个”、“该”和“所述”意在表示存在一个或多个要素。术语“包括”、“包含”和“具有”旨在是开放性的并且意指可能存在除列出要素之外的附加要素。此外，以下论述中的任何数值示例都旨在是非限制性的，并且因此另外的数值、范围和百分比都在所公开实施例的范围内。
如本文所使用的，术语“层”是指以连续或不连续方式设置在底层表面的至少一部分上的材料。此外，术语“层”不一定意味着所设置材料具有均匀厚度，并且所设置材料可以具有均匀或可变的厚度。此外，除非上下文另有明确规定，否则如本文所使用的术语“层”是指单个层或多个层。此外，除非另有明确规定，否则如本文所使用的，术语“设置在……上”是指彼此直接接触的方式设置或通过在其间具有中间层而间接设置的层。因此，如本文所使用的术语“直接设置在……上”意味着两个层彼此直接接触而其间没有中间层。如本文所使用的术语“相邻”意味着两个层和/或两个特征(例如，注入区)被连续设置并且彼此直接接触。
在本公开内容中，当层/区被描述为在另一层或衬底“上”时，要理解的是，层/区可以彼此直接接触或者在层和区之间具有一个(或多个)层或特征。此外，术语“在……上”描述层/区彼此的相对位置，并且不一定意味着“在……顶部”，因为在上方或下方的相对位置取决于器件相对于观察者的取向。此外，使用“顶部”、“底部”、“上方”、“下方”、“上部”和这些术语的变型是为了方便，并且除非另有说明，否则不要求部件的任何特定取向。有鉴于此，如本文所使用的，术语“直接在……上方”和“直接在……下方”描述彼此直接接触而其间没有中间层的层/区的相对位置。此外，如本文所使用的，术语“下部”、“中间”或“底部”是指相对更接近衬底层的特征(例如，外延层)，而术语“顶部”或“上部”是指距衬底层相对较远的特定特征(例如，外延层)。
当前实施例涉及用于制造集成二极管场效应晶体管(ID-FET)半导体器件设计(诸如超结(SJ)ID-FET器件和/或电荷平衡(CB)ID-FET器件)的设计和方法。所公开的设计和方法在制造具有集成二极管(诸如肖特基二极管、结势垒肖特基(JBS)二极管、合并PiN肖特基(MPS)二极管等)的FET(诸如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、金属半导体场效应晶体管(MESFET)等)时是有用的。更具体地，所公开的设计和方法在制造分别具有集成的CB二极管和/或SJ二极管的CB FET和/或SJ FET时是有用的。因此，所公开的设计和方法对于与诸如3.3kV至6.5kV的中等电压(例如，3kV至10kV)和/或高电压(例如，大于10kV)电力转换相关的应用以及与中等电压和/或高电压电力转换相关的应用也是有用的。尽管以下论述涉及碳化硅(SiC)器件，但所公开的设计和方法可以用于任何合适的半导体材料，例如诸如硅(Si)、氮化镓、金刚石、氮化铝、氮化硼。
如下文更详细讨论的，诸如肖特基二极管等二极管可以与SJ FET或CB FET并联集成，和/或FET可以与SJ二极管和/或CB二极管并联集成。如本文所述，“并联”集成二极管和FET是指电气并联地集成二极管和FET，使得在FET操作和二极管操作期间使用相同的漂移区(例如，传导路径)。此外，SJ半导体器件包括与器件漂移区的其余部分相比具有相反导电类型的SJ柱(例如，p型柱)。因此，在一些实施例中，SJ半导体器件可以包括电流扩散层，诸如设置在漂移区内的、设置在SJ区上方的附加的epi层或注入层，以增强FET和二极管的传导。
另外或替代性地，可以在CB半导体器件内集成二极管和FET以产生集成有CB的二极管场效应晶体管(CBID-FET)器件。在这样的实施例中，与分立FET和分立二极管消耗的总面积相比，利用CBID-FET器件实施的功率模块所消耗的面积可以减少。此外，CBID-FET器件可以受益于具有低传导损耗和软恢复特性的反向传导。例如，CBID-FET器件的集成二极管可以抑制FET固有的内部PN结体二极管的操作。
有鉴于前述内容，图1展示了集成二极管(ID)场效应晶体管(FET)半导体器件10A的实施例的截面视图，诸如超结(SJ)集成二极管(ID)场效应晶体管(FET)器件12A。在一些实施例中，SJID-FET器件12A包括漂移区14，漂移区包括设置在SJ区18上的器件层16。可以认识到，为了更清晰地展示SJID-FET器件12的某些部件以及下文讨论的其他器件，可以省略某些公知的设计要素(例如，顶部金属化、钝化、边缘终端等)。
图1中所示的ID-FET半导体器件10的漂移区14包括具有第一导电类型的多个外延层20(例如，n型epi层20)，该多个外延层形成ID-FET半导体器件10的器件层16和SJ区18。此外，在某些实施例中，epi层20各自具有一定的掺杂剂浓度，这些掺杂剂浓度可以相同或不同。例如，epi层20中的一者或两者可以具有约小于每立方厘米(cm-3)5×1015和/或约大于或等于1×1014cm-3的epi掺杂剂浓度。此外，尽管所图示的实施例包括四个epi层20(例如，20A、20B、20C和20Z)，但ID-FET半导体器件10可以包括任何合适数量的epi层20(例如，3、4、5、6或更多个)，epi层包括一个或多个SJ层22，以产生具有特定期望额定电压的SJID-FET器件12。在一些实施例中，epi层20可以由一种或多种半导体材料形成，诸如硅或宽带隙材料(例如，碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼)。可以使用外延过度生长的重复循环来制造epi层20。如图所示，第一epi层20A直接设置在具有第一导电类型的衬底层24上，第二epi层20B直接设置在第一epi层20A上，第三epi层20C直接设置在第二epi层20B上，并且器件epi层20Z直接设置在第三epi层20C上。在其他实施例中，ID-FET半导体器件10可以包括介于第一epi层20A与器件epi层20Z之间的附加的epi层20(例如，20D、20E等等)，其中，每个下部或掩埋epi层也是SJ层22。
ID-FET半导体器件10的场效应晶体管(FET)区域25可以包括具有第二导电类型的阱区28(例如，p型阱区28)，这些阱区与源极区30相邻地设置，该源极区在器件层16顶表面26处且与具有第一导电类型(例如，n型源极区30)。在展示的实施例中，介电层32(也称为栅极绝缘层或栅极介电层)设置成与器件层16相邻，并且栅极电极34设置成与介电层32相邻。此外，SJ区18设置在衬底层24(例如，半导体衬底层、宽带隙衬底层)上，并且漏极触点36设置在ID-FET半导体器件10的底部38上且与衬底层24相邻。此外，源极触点40设置成与器件层16的顶表面26相邻，并且设置在器件层16的源极区30和阱区28两者的一部分上。为了清晰起见，ID-FET半导体器件10的源极区30(例如，n型源极区30)设置在源极触点40下方的部分在本文中可以更具体地称为ID-FET半导体器件10的源极接触区41。类似地，ID-FET半导体器件10的阱区28(例如，p型阱区28)的一部分在本文中可以更具体地称为ID-FET半导体器件10的体区44(例如，p+体区44)。此外，体区44设置在源极触点40下方且与之相邻(例如，被其覆盖，直接与其电连接)的部分在本文中可以更具体地称为ID-FET半导体器件10的体接触区46(例如，p+体接触区46)。
在ID-FET半导体器件10的FET区域25的导通状态操作期间，适当的栅极电压(例如，等于或高于ID-FET半导体器件10的阈值电压(VTH))导致在沟道区47中形成反型层，并且由于载流子累积而导致结型场效应晶体管(JFET)区49中的传导路径增强。如此，电流从漏极触点36(例如，漏极电极、漏极端子)流到源极触点40(例如，源极电极、源极端子)。可以指出的是，通常可以将沟道区47定义为阱区28的设置在栅极电极34和介电层32下方的上部部分。
为了减小导通状态电阻(Rds(on))和所产生的导通状态传导损耗，图1中所示的ID-FET半导体器件10A的实施例包括SJ区18，该SJ区可以包括任何合适数量的SJ层22。每个SJ层22包括相对于第二组SJ柱48B相反地掺杂的第一组SJ柱48A。换言之，第一组SJ柱48A具有第一导电类型(例如，n型SJ柱48)，而第二组SJ柱48B具有第二导电类型(例如，p型SJ柱48)。在一些实施例中，第一组SJ柱48A可以掺杂有氮、磷或另一种合适的n型掺杂剂，而第二组SJ柱48B掺杂有硼、铝或另一种合适的p型掺杂剂，或反之亦然。
此外，SJ区18中的第一组SJ柱48A和第二组SJ柱48B中的掺杂剂浓度大致相同(例如，±3％、±2％、±1％)。例如，在一些实施例中，第一组SJ柱48A中的每一个和第二组SJ柱48B中的每一个可以具有大于5×1015cm-3和/或小于1×1017cm-3的掺杂剂浓度。在一些实施例中，第一组SJ柱48A和第二组SJ柱48B各自通常被设计成基本上耗尽并且通常在反向偏压下从电离的掺杂剂提供相似量(例如，基本上相等量)的有效电荷(例如，每cm2，归一化到器件有源区域)。因此，所展示的超结结构允许ID-FET半导体器件10实现高的阻断电压和/或击穿电压，因为p型半导体部分和n型半导体部分在标称阻断条件下都基本上耗尽。可以认识到，在其他实施例中，根据本公开内容，器件层16可以包括其他注入特征(例如，其他器件结构/类型特有的特征)。
对于具有低掺杂剂扩散系数的某些半导体材料而言，制造延伸穿过一个或多个epi层20厚度的连续且竖直的SJ柱48可能有难度。例如，对于epi层20由SiC(与硅(Si)相比，SiC具有更低的掺杂剂扩散系数)制造而成的实施例而言，制造这样的SJ柱48可能有难度。例如，为了形成至少在一些情况下延伸穿过一个或多个epi层20的整个厚度的SJ柱48，如完整SJ器件中呈现的那样，可以执行多次(例如，超过10次)薄外延生长/浅离子注入步骤。此外，可以使用低能量注入(例如，注入加速能量小于0.5兆电子伏(MeV))和高能量注入(例如，注入加速能量大于0.5MeV)的组合来对SJ柱48进行注入。例如，可以使用大于0.1MeV和/或小于50MeV的注入加速能量。例如，在一些实施例中，可以采用介于0.1MeV至30MeV之间的注入加速能量。因此，最常用的SiC掺杂剂(例如，硼、氮、磷、铝)的投射范围(例如，渗透深度)大致在5微米(μm)至15μm之间，这至少适合于通过厚度介于10μm至12μm之间的epi层20对SJ柱48进行注入。此外，在一些实施例中，如下文更详细描述的，可以在对SJ柱48的注入期间采用合适的高能量掩蔽材料(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、高Z金属(诸如铂、钼、金))。
此外，在一些实施例中，ID-FET半导体器件10包括设置在器件epi层20Z上方并与之相邻的肖特基触点54(例如，整流触点和/或肖特基势垒)。肖特基触点54在器件epi层20Z与肖特基触点54的交界处与器件epi层20Z形成肖特基势垒，如下文更详细描述的。此外，漏极触点36还可以充当二极管的阴极端子。因此，如图所示，ID-FET半导体器件10包括与FET一起集成在ID-FET半导体器件10中的二极管(例如，肖特基势垒二极管)。更具体地，在上述ID-FET半导体器件10的FET区域25的导通状态操作期间(例如，在栅极电压等于或高于ID-FET半导体器件10的阈值电压(VTH)时)，ID-FET半导体器件10可以展现出FET的操作特性。这样一来，电流在SJ区18的具有第一导电类型的部分(例如，第一组SJ柱48A)内从漏极触点36流到源极触点40。此外，在某些操作条件(例如，二极管操作条件)下，ID-FET半导体器件10可以展现出二极管的操作特性。例如，当向ID-FET半导体器件10供应反向偏压时，电流可以从肖特基触点54流到漏极触点36。此外，在其他操作条件下，诸如当向栅极电极34施加大于阈值电压(VTH)的电压并且向漏极触点36施加导通电压时，ID-FET半导体器件10的FET区域25和二极管区域55都可以导通。然而，在这样的情况下，与常规FET传导相比，电流可以沿相反方向流过ID-FET半导体器件10的FET区域25。
尽管本文中将ID-FET半导体器件10中集成的二极管描述为肖特基二极管(例如，肖特基势垒二极管)，但ID-FET半导体器件10可以另外或替代性地集成有其他二极管，诸如结型势垒肖特基(JBS)二极管和/或合并PiN肖特基(MPS)二极管，以及可能对与中等电压(例如，3kV至10kV)和高电压(例如，大于10kV)电力转换相关的应用有用的其他二极管。即，本文描述的实施例旨在是说明性的而非限制性的。
为了帮助说明，图2中示出了JBS二极管56的实施例。如图所示，JBS二极管56包括肖特基触点54，该肖特基触点形成在注入epi层20(例如，器件epi层20Z)中的一组JBS区58上并且电耦接到该组JBS区。在一些实施例中，该注入的一组JBS区58相对于epi层20是相反掺杂的。换言之，对于具有n型epi层20的ID-FET半导体器件10而言，JBS区58是p型的，而对于具有p型epi层20的ID-FET半导体器件10而言，JBS区58是n型的。因此，注入的JBS区58可以阻挡电流流动，这可以实现与仅具有肖特基触点54(例如，肖特基势垒二极管)的ID-FET半导体器件10相比具有更低泄漏电流的ID-FET半导体器件10。
转回到图1，在一些碳化硅(SiC)FET设计中，希望增加沟道密度以利于低导通电阻。因此，这些设计可以包括小的(例如，5微米(μm)到10μm)FET单元(例如，宽度)，这可以涵盖阱区28和JFET区域49的宽度。然而，在一些实施例中，FET单元宽度可以大致等于第一组SJ柱48A的宽度62A和第二组SJ柱48B的宽度62B之和，并且将第一组SJ柱48A和/或第二组SJ柱48B制造成具有小于5μm的宽度62(例如，分别为62A和62B)可能有难度。
此外，在所展示的ID-FET半导体器件10A中，如上所述，FET区域25和二极管区域55是集成的。因此，ID-FET半导体器件10的FET区域25和二极管区域55在其相应操作期间共享电流流动路径。例如，第一箭头64展示了在FET操作期间ID-FET半导体器件的FET区域25的电流流动路径，而第二箭头66展示了在二极管操作期间ID-FET半导体器件的二极管区域55的电流流动路径。
在一些实施例中，为了改善ID-FET半导体器件10的布局效率(例如，面积利用率等)和/或性能，ID-FET半导体器件10B的第二实施例可以包括电流扩散层80，如图3所示。在一些实施例中，电流扩散层80可以形成为介于器件epi层20Z与底层的epi层20C之间的epi层20D。此外，可以将具有第二导电类型(例如，p型连接区)的一组连接区84(例如，总线区和/或“插接结构”)间歇地注入到电流扩散层80中，以将第二组SJ柱48B的至少子集和/或一部分电耦接到具有相同导电类型的器件特征，诸如阱区28。利用电流扩散层80，SJID-FET器件12B的FET区域25和二极管区域55可以共享传导路径(例如，电流流动路径)，因为电流可以经过电流扩散层80流入先前被第二组SJ柱48B的一个或多个SJ柱阻断的第一组SJ柱48A的一个或多个SJ柱中，如图1所示。因此，ID-FET半导体器件10B可以受益于增加的沟道密度。然而，在一些实施例中，ID-FET半导体器件10B的制造可能是复杂的和/或消耗资源(例如，在时间、材料等方面)的，因为形成电流扩散层80可能涉及一个或多个额外的epi生长步骤和/或注入连接区84可能使用除注入SJ柱48所涉及的步骤之外的一个或多个注入步骤。
现在转向图4，展示了ID-FET半导体器件10C的第三实施例，即CB集成的二极管场效应晶体管(CBID-FET)器件100。尽管CBID-FET器件100的所示实施例展现了与金属氧化物半导体场效应晶体管(MOSFET)集成的二极管，但应当理解，二极管可以与任何合适的FET器件集成，诸如结型场效应晶体管(JFET)、金属半导体场效应晶体管(MESFET)和/或对于与中等电压(例如，3kV至10kV)(诸如3.3kV至6.5kV)和/或高电压(例如，大于10kV)电力转换相关的应用有用的FET。
所展示的CBID-FET器件100包括上文参考图1展示和讨论的几个器件特征(例如，epi层20、栅极电极34、源极触点40、漏极触点36、肖特基触点54、阱区28、源极区30等)。此外，所展示的CBID-FET器件100的漂移区14包括分别注入到epi层20A、20B和20C中的CB层102(例如，102A、102B、102C)，每个CB层各自包括多个注入CB区104。此外，CBID-FET器件100包括电耦接到CB区104的至少一部分的电荷平衡(CB)总线105。在CB层102内，CB区104相对于epi层20的其余部分108是相反掺杂的。换言之，对于具有n型CB层102(例如，n型SiC外延层20)的CBID-FET器件100而言，CB区104是p型的，而对于具有p型epi层20的CBID-FET器件100而言，CB区104是n型的。此外，在某些实施例中，CB层102A的一组CB区104A中的掺杂剂浓度可以与CB层102B的一组CB区104B中的掺杂剂浓度相同或不同，和/或可以与CB层102C的一组CB区104C中的掺杂剂浓度相同或不同。此外，epi层20A、20B和20C的CB区104和其余部分108各自通常被设计成基本上耗尽并且通常在反向偏压下从电离的掺杂剂提供相似量(例如，基本上相等量)的有效电荷(例如，每cm2，归一化到器件有源区域)。所展示的电荷平衡结构允许CBID-FET器件100实现高的击穿电压和低的导通状态电阻，因为p型半导体部分和n型半导体部分在标称阻断条件下都基本上耗尽。
在一些实施例中，所公开的CB区104和CB层102可以具有一个或多个属性(例如，掺杂、宽度、深度、间距等)，如在2015年6月26日提交的标题为“ACTIVE AREA DESIGNS FORSILICON CARBIDE SUPER-JUNCTION POWER DEVICES[碳化硅超结功率器件的有源区域设计]”的美国专利号9,735,237中针对浮空电荷平衡区所描述的，该美国专利的公开内容出于所有目的通过引用以其全文并入本文。例如，在一些实施例中，epi层20A和20Z的每一个的厚度106A和106Z介于5μm至20μm之间，诸如介于10μm至12μm之间。此外，CB区104的厚度118在0.5μm到1.0μm的范围内。对于这样的实施例而言，CB区104的掺杂剂浓度可以介于每立方厘米(cm-3)2×1016至1×1018cm-3之间。更具体地，在一些实施例中，因为可以将CB区104注入为具有可变的掺杂剂浓度分布，所以可以将CB区104描述为具有大致每平方厘米(cm-2)2×1013(例如，+/-20％和/或+/-50％)的整体电荷(例如，剂量)。可以部分地基于CB区104被注入的深度和/或用于注入CB区104的注入加速能量来确定和/或调节整体电荷。在这样的实施例中，epi层20可以被掺杂到大于或等于5×1015cm-3的掺杂浓度，这样可以产生具有特定导通电阻(例如，小于7毫欧每平方厘米(mOhm/cm2))和特定击穿电压(例如，大于3kV，大于4.5kV)的器件。在一些实施例中，一组CB区104的掺杂浓度除以CB区104的厚度118可以大于或等于5×1012cm-2并且小于或等于大约1×1014cm-2。因此，在这样的实施例中，一组CB区104可以具有介于5×1016cm-3至2×1018cm-3之间的掺杂浓度。此外，在一些实施例中，例如，CBID-FET器件100可以包括更少或附加的CB层102(例如，一个CB层102、两个CB层102、四个CB层102等)以实现期望的额定电压。此外，通过制造具有CB层102的ID-FET半导体器件10C，与独立(例如，分立)二极管器件和独立FET器件的实施方式相比，可以减小ID-FET半导体器件10C消耗的面积并提供相似性能(例如，传导损耗、阻断电压)。
为了帮助展示ID-FET半导体器件10C中的FET区域25和二极管区域55的集成，图5展示了单元节距大于或等于5μm且小于或等于10μm的ID-FET半导体器件10C的示例实施例的截面视图。可以认识到，图5中所展示的截面视图的宽度138表示ID-FET半导体器件10C的单元节距的一半。此外，图5包括电流线140，电流线指示当ID-FET半导体器件10C在FET传导期间工作时电流的传导路径。可以指出的是，电流被表示为当电流线140彼此接近时更高(例如，更大)，而当电流线140之间间距更大时更低。
图6也展示了单元节距大于或等于5μm且小于或等于10μm的ID-FET半导体器件10C的截面视图。如上所述，可以认识到，图6中所展示的截面视图的宽度138表示ID-FET半导体器件10C的单元节距的一半。此外，图6包括电流线160，电流线指示当ID-FET半导体器件10C的二极管导通时电流的传导路径。可以指出的是，电流被表示为当电流线160彼此接近时更高(例如，更大)，而当电流线160之间间距更大时更低。
现在参考图5和图6，当前认识到，对于FET导通和二极管导通而言，电流(例如，电流线140和电流线160)在漂移区14的整个相同部分中分布。更具体地，图5和图6展示，ID-FET半导体器件10C的FET区域25和二极管区域55共享共同的传导路径。即，例如，FET区域25和二极管区域55一起集成在ID-FET半导体器件10C中。尽管ID-FET半导体器件10C的FET区域25和二极管区域55共享传导路径，但对于一些器件操作条件而言，与二极管导通相比，在FET导通期间，电流沿相反方向流动。
现在转向图7，曲线图200绘制了额定4.5千伏(kV)的分立碳化硅(SiC)结势垒肖特基(JBS)二极管器件、4.5kV的分立电荷平衡(CB)二极管器件和图4的CBID-FET器件100的4.5keV实施例的电流-电压(I-V)特性的示例，上述每种器件都在150摄氏度(℃)的结温度(Tj)(例如，晶体管结温度)下工作。曲线图200包括针对电流密度(J)(以每平方厘米安培(A/cm2)为单位)随阴极电压(VC)(以伏(V)为单位)的变化而绘制的对应于分立JBS二极管器件的第一曲线202、对应于分立CB二极管器件的第二曲线204和对应于CBID-FET器件100的第三曲线中的每一条曲线。曲线图200进一步包括相对于电流密度轴线和阴极电压轴线绘制250W/cm2的实际功率极限的功率曲线208。此外，曲线图200包括线210，该线表示SiC p-n结(例如，SiC MOSFET器件的内部和/或固有体二极管)的内建电势(例如，2.4V)。
如第一曲线202所示，为了维持正向电压降低于内部体二极管的导通电压(例如，内建电势)(例如，以抑制内部体二极管的双极性导通)，分立式常规的平面JBS二极管器件可以在小于或等于27A/cm2的电流密度下工作。同时，第二曲线204展现出，分立CB二极管器件在小于或等于88A/cm2的电流密度(例如，超过分立JBS二极管器件的工作电流密度的3倍)下工作，同时抑制内部体二极管的双极导通模式。此外，第三曲线206展示，CBID-FET器件100抑制内部体二极管的双极导通模式，同时在与CB二极管器件大致相同的电流密度范围内(例如，最高达88A/cm2)工作。即，图7中表示的CBID-FET器件100在CBID-FET器件100的标称工作范围内抑制了体二极管的导通。
此外，可以认识到，第一曲线202、第二曲线204和第三曲线206中的每一条曲线的斜率代表对应于该曲线的相应器件的特定导通电阻。因此，如上文所讨论且如第一曲线202和第二曲线204所示，通过在半导体器件(例如，二极管)中包括CB层102，减小了器件的特定导通电阻。即，例如，分立CB二极管器件(对应于第二曲线204)的特定导通电阻小于分立JBS二极管器件(对应于第一曲线202)的特定导通电阻。然而，如曲线图200进一步所示，将FET集成到分立CB二极管器件中(例如，以产生CBID-FET器件100)可以引起特定导通电阻的增大。因此，第三曲线206的斜率小于第二曲线204的斜率。然而，在一些实施例中，分立CB二极管与CBID-FET器件100之间的特定导通电阻之差可能相对较小(例如，大约3％)，如所展示的实施例中所示。
现在转向图8，曲线图250绘制了在150摄氏度(℃)结温度(Tj)(例如，晶体管结温度)下工作的4.5千伏(kV)的分立电荷平衡(CB)金属氧化物半导体场效应晶体管(MOSFET)器件和图4中所示的CBID-FET器件100(诸如CBID-MOSFET器件)的4.5kV实施例的电流-电压(I-V)特性的示例。曲线图250包括针对电流密度(J)(以每平方厘米安培(A/cm2)为单位)随漏极触点36与源极触点40之间的电压差(VDS)(以伏(V)为单位)的变化而绘制的对应于分立CB MOSFET器件的第一曲线252和对应于CBID-FET器件100的第二曲线254中的每一条曲线。曲线图250进一步包括相对于电流密度轴线和VDS轴线绘制250W/cm2的实际功率极限的功率曲线258。
如参考图7所讨论的，可以认识到，第一曲线252和第二曲线254中的每一条曲线的斜率代表对应于该曲线的相应器件的特定导通电阻。因此，可以看出，将二极管集成到分立CB MOSFET器件中(例如，以产生CBID-FET器件100)可以引起特定导通电阻的增大。即，例如，第二曲线254的斜率比第一曲线252的斜率小(例如，约25％)。在一些实施例中，特定导通电阻的增大可能是由于与用于容纳集成二极管的CB MOSFET器件相比CBID-FET器件100的单元节距(例如，宽度)的增大。结果，CBID-FET器件100的最大电流密度低于分立CBMOSFET器件的最大电流密度。例如，如图所示，第一曲线252与功率曲线258相交在大约123A/cm2的电流密度，而第二曲线254与功率曲线258相交在大约110A/cm2的电流密度(例如，比第一曲线252的最大电流密度小大约10％)。
因此，现在参考图7和图8，可以认识到，CBID-FET器件100与其分立器件对应物(例如，分立CB二极管器件和/或分立CBID-FET器件)相比，可能包括某些性能差异。例如，如上所述，CBID-FET器件100的特定导通电阻可以大于分立CB二极管器件和/或分立CBID-FET器件中的每一者的相应特定导通电阻。此外，CBID-FET器件100的最大工作电流密度可以低于分立CB二极管器件和/或分立CB-FET器件中的每一者的相应最大工作电流密度。此外，CBID-FET器件的单元节距(例如，宽度)可以大于分立CB二极管和/或分立CB-FET器件的相应宽度。
然而，CBID-FET器件100可以被实施为有源区域小于分立CB MOSFET器件和分立CB二极管器件所消耗的总有源区域的一半有源区域。因此，因为CBID-FET器件100可以以与分立二极管和分立CB MOSFET器件类似的特性工作，所以将二极管和FET集成到CBID-FET器件100中可以无需在高功率模块(例如，高功率FET器件)中使用独立二极管管芯。这样一来，与分立器件设计(例如，分立CB-MOSFET器件和分立二极管器件)相比，CBID-FET器件100可以从减小面积和提高对内部体二极管导通的抑制中受益。
此外，在一些实施例中，可以选择CBID-FET器件100的FET区域25(可以对应于栅极电极34和/或源极触点40所占用的区域)与二极管区域55(可以对应于肖特基触点54所占用的区域)之比(例如，选为1:1的比值，选为介于1:4的比值与4:1的比值之间等等)，以调节CBID-FET器件100的某些性能特性。例如，针对CBID-FET器件100的实施例在图7和图8中绘制的特性可以对应于FET区域25与二极管区域55之比为1:1的第一CBID-FET器件100。然而，与包括相等的FET区域和二极管区域的第一CBID-FET器件100相比，FET区域25大于二极管区域55的第二CBID-FET器件100可能表现得更类似于分立CB-MOSFET器件。因此，相对于第一CBID-FET器件100，可以减小第二CBID-FET器件100和分立CB-MOSFET器件的最大电流密度之间的差异，可以减小第二CBID-FET器件100和分立CB-MOSFET器件的特定导通电阻之间的差异等等。此外，相对于第一CBID-FET器件100，可以增大第二CBID-FET器件100和分立CB二极管器件的最大电流密度之间的差异，可以增大第二CBID-FET器件100和分立CB二极管器件的特定导通电阻之间的差异等等。
此外，与第一CBID-FET器件100相比，FET区域25与二极管区域55之比更低的第三CBID-FET器件100可能表现得更类似于分立CB二极管器件。因此，相对于第一CBID-FET器件，可以增大第三CBID-FET器件100和分立CB-MOSFET器件的最大电流密度之间的差异，可以增大第三CBID-FET器件100和分立CB-MOSFET器件的特定导通电阻之间的差异，可以减小第三CBID-FET器件100和分立CB二极管器件的最大电流密度之间的差异，可以减小第三CBID-FET器件100和分立CB二极管器件的特定导通电阻之间的差异等等。相应地，本文描述的实施例旨在是说明性的而非限制性的。
图9是根据本文描述的实施例的用于制造CBID-FET器件100的实施例的工艺300的流程图。尽管按照代表特定实施例的特定顺序描述了工艺300的以下内容，但应当指出，可以按照任何合适顺序执行工艺300。此外，可以重复或完全跳过某些步骤，并且在其他实施例中可以在工艺300中包括另外的步骤。参考图4中所示的CBID-FET器件100的实施例描述了工艺300的以下内容。
所展示的工艺300开始于在底层上形成(框302)epi层20。在一些实施例中，底层可以包括半导体衬底层24。如上所述，衬底层24可以由硅、碳化硅(SiC)、氮化镓、金刚石、氮化铝和/或氮化硼制成。替代性地，可以在另一epi层20和/或CB层102上形成epi层，如下文更详细描述的。
为了在底层上形成第一epi层20A，可以使用化学气相沉积(CVD)来生长epi层20A。然而，在一些实施例中，可以使用任何合适的技术在底层上生长epi层20A。epi层20A可以由一种或多种宽带隙半导体材料形成，诸如碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼。此外，如以上所讨论的，epi层20A可以具有第一导电类型(例如，n型)和相对于CBID-FET器件100的其他区(例如，CB区104、阱区28、源极区30等)的低掺杂剂浓度(例如，epi掺杂)。
在底层上形成epi层20之后，所展示的工艺300可以继续将具有第二导电类型的一组CB区104注入(框304)到epi层20A中以形成CB层102A。如上所述，该组CB区104中的每一个可以具有小于或等于1×1018cm-3和/或大于或等于2×1016cm-3的掺杂浓度。更具体地，在一些实施例中，因为可以将该组CB区104中的每一个注入为具有可变的掺杂剂浓度分布，所以可以将CB区104描述为具有大致2×1013cm-2(例如，+/-20％和/或+/-50％)的整体电荷(例如，剂量)。可以部分地基于该组CB区104被注入的深度和/或用于注入该组CB区104的注入加速能量来确定和/或调节整体电荷。此外，可以根据任何合适的手段(例如，高能量注入、低能量注入)来注入该组CB区104。例如，在一些实施例中，在注入该组CB区104之前，可以在epi层20A的至少一部分上形成掩模。掩模可以由氧化硅、氮化硅、多晶硅、硅、金属层、有机抗蚀剂层或其合适的组合形成。此外，可以使用任何合适的手段来形成掩模。即，例如，掩模可以沉积、生长和/或直接涂覆到epi层20A的该部分上。此外，一旦已经在epi层20A的表面上沉积掩模材料，就可以通过对掩模材料进行图案化(例如，光刻图案化)以暴露或露出epi层20A的一部分来形成掩模。然后可以通过epi层20A的暴露部分选择性地注入该组CB区104，然后可以去除掩模。
在一些实施例中，可以利用标准低能量注入技术来注入该组CB区104。例如，可以将该组CB区104注入到小于或等于1μm的深度。因此，可以使用小于500keV的注入能量来注入每个CB区104。然而，在一些实施例中，可以根据合适的高能量离子注入技术来注入该组CB区104。因此，可以使用大于500keV和/或小于50MeV的注入能量来注入每个CB区104。因此，上述掩模可以是与高能量离子注入结合使用的高能量注入掩模(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、高Z金属(诸如铂、钼、金))。
在将CB层102A注入到epi层20A中之后，为了构造具有附加CB层102(例如，102B、102C)的CBID-FET器件100(决策框306)，可以将所展示的工艺300的第一部分(例如，框302和框304)重复任何合适的次数。例如，图4的CBID-FET器件100的所展示实施例包括三个CB层102(例如，102A、102B、102C)。因此，在这样的实施例中，可以在注入的CB层102A上形成额外的epi层20B(框302)，并且可以将另外CB层102B注入(框304)到额外的epi层20B中。
在形成每个CB层102之后，工艺300的所展示实施例继续在顶部CB层102C(例如，最近注入的CB层102C)上形成(框308)器件epi层20Z。如上文参考框302所述，可以根据任何合适的技术(例如，CVD)形成器件epi层20Z。器件epi层20Z可以由一种或多种宽带隙半导体材料形成，诸如碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼。此外，如以上所讨论的，器件epi层20Z可以具有第一导电类型和相对于CBID-FET器件100的其他区(例如，CB区104、阱区28、源极区30等)的一定的低掺杂剂浓度。在一些实施例中，器件epi层20Z可以具有与之前(例如，在框302处)形成的一个或多个epi层20(例如，20A、20B和/或20C)相同的掺杂剂浓度。此外，在一些实施例中，可以执行其他加工和/或注入步骤以在器件epi层20Z中形成其他特征(例如，阱区28、源极区30等)，以产生器件层16。
随后，所展示的工艺300继续在器件层16上形成(框310)一组欧姆触点(例如，电极)和一组整流触点。该组欧姆触点可以包括源极触点40和漏极触点36。因此，形成该组欧姆触点可以限定CBID-FET器件100的FET区域25的至少一部分。此外，该组整流触点可以包括肖特基触点54。这样一来，形成该组整流触点可以限定CBID-FET器件100的二极管区域55的至少一部分。
在一些实施例中，该组整流触点可以由镍(Ni)、钨(W)、钛(Ti)或其组合制成。另外或替代性地，该组整流触点可以由与该组欧姆触点相同的材料(例如，金属和/或多晶硅)形成。然而，在这样的实施例中，该组整流触点可能经历与该组欧姆触点不同的加工步骤。例如，可以使用特定金属来形成该组欧姆触点和该组整流触点中的每一者。更具体地，为了形成该组欧姆触点，在器件层16上沉积和/或形成金属之后，金属可以经历清洁和/或处理(例如，热退火)。同时，可以独立地(例如，在独立的加工步骤中)沉积金属，和/或可以改变或省去清洁和/或处理以形成该组整流触点。此外，如以上所讨论的，该组整流触点可以用于形成结势垒肖特基(JBS)二极管、合并PiN肖特基(MPS)二极管和/或可能对与中等电压(例如，3kV至10kV)和高电压(例如，大于10kV)电力转换相关的应用有用的其他二极管。因此，在一些实施例中，形成该组整流触点可以涉及在注入于器件epi层20Z中的一组JBS区58中的一个或多个JBS区的上方并与其电接触地形成该组整流触点。
本发明的技术效果包括制造ID-FET器件(诸如CBID-FET器件)的设计和方法，其中在高功率模块(例如，高功率FET器件)中可以不使用独立二极管芯片。具体地，所公开的CBID-FET器件包括与FET(诸如MOSFET)集成的二极管(诸如肖特基二极管)。因此，与设计有CBID-FET器件的分立器件对应物(例如，分立CB二极管器件、分立CBID-FET器件)的功率模块相比，CBID-FET从减小面积和提高对FET固有的内部体二极管导通的抑制中受益。此外，制造ID-FET器件的设计和方法提供了灵活性和可定制性，因为可以调节专用于FET和/或集成二极管的器件区域之比，以便调节ID-FET器件的某些性能特性。
所写的本说明书使用了示例来公开本发明，包括最佳模式，还使本领域的任何技术人员都能够实践本发明，包括制造和使用任何器件或系统以及执行任何结合的方法。本发明的可取得专利范围由权利要求界定，并且可以包括本领域的技术人员想到的其他示例。如果这样的其他示例具有与权利要求的字面语言没有不同的结构要素，或者如果它们包括与权利要求的字面语言没有实质性差异的等效结构要素，则它们旨在落入权利要求的范围内。
本文呈现和要求保护的技术被引用并应用于具有实际性质的物质物体和具体实例，这些物质物体和具体实例显然改进了本技术领域，因此不是抽象的、无形的或纯理论的。进一步，如果附在本说明书末尾的任何权利要求包含被指定为“用于执行[功能]的装置……”或“用于执行[功能]的步骤……”的一个或多个要素，则意指这样要素将根据35U.S.C.112(f)进行解释。然而，对于任何包含以任何其他方式指定的要素的权利要求，都不应根据35 U.S.C.112(f)解释这样的要素。

Claims (15)

1.一种碳化硅(SiC)半导体器件(10C)，包括：
限定在具有第一导电类型的第一外延(epi)层(102)中的CB层，其中，所述CB层包括具有第二导电类型的多个CB区；
设置在所述CB层上、具有所述第一导电类型的器件epi层(16)，其中，所述器件epi层包括具有所述第二导电类型的多个区(28，58)；
设置在所述器件epi层上的欧姆触点(40)，其中，所述SiC半导体器件的场效应晶体管(FET)(12)包括所述欧姆触点；以及
设置在所述器件epi层上的整流触点(54)，其中，所述SiC半导体器件的二极管(56)包括所述整流触点，其中，所述二极管和所述FET集成在所述SiC半导体器件中。
2.如权利要求1所述的SiC半导体器件，其中，所述整流触点(54)包括肖特基触点。
3.如权利要求1所述的SiC半导体器件，其中，所述欧姆触点(40)包括源极触点。
4.如权利要求1所述的SiC半导体器件，其中，所述SiC半导体器件的单元节距在5微米(μm)至10μm之间。
5.如权利要求1所述的SiC半导体器件，其中，具有所述第二导电类型的所述多个区(28，58)包括多个结势垒肖特基(JBS)区(58)。
6.如权利要求5所述的SiC半导体器件，其中，所述整流触点(54)设置在所述多个JBS区(58)中的某个JBS区上。
7.如权利要求1所述的SiC半导体器件，其中，所述FET(12)包括金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、金属半导体场效应晶体管(MESFET)或其组合。
8.如权利要求1所述的SiC半导体器件，其中，所述二极管(56)包括肖特基势垒二极管、结势垒肖特基(JBS)二极管、合并Pin肖特基(MPS)二极管或其组合。
9.如权利要求1所述的SiC半导体器件，其中，所述SiC半导体器件(10C)包括介于3.3千伏(kV)至6.5kV之间的击穿电压。
10.如权利要求1所述的SiC半导体器件，其中，所述FET的区域(25)与所述二极管的区域(55)之比为1:1。
11.如权利要求1所述的SiC半导体器件，其中，所述第一epi层(20A)形成在衬底层(24)上。
12.一种制造碳化硅(SiC)半导体器件(10C)的方法，所述方法包括：
在底层上形成(302)具有第一导电类型的第一外延(epi)层(20A，20B，20C)，其中，所述底层由宽带隙材料形成；
将具有第二导电类型的第一多个CB区(104)注入(304)到所述第一epi层中，以产生CB层(102A，102B，102C)；
在所述CB层上形成(308)具有所述第一导电类型的器件epi层(20Z)，其中，所述器件epi层包括具有所述第二导电类型的多个区(28，58)；以及
在所述器件epi层上形成(310)欧姆触点(40)，其中，所述SiC半导体器件的场效应晶体管(FET)(12)包括所述欧姆触点；以及
在所述器件epi层上形成(310)整流触点(54)，其中，所述SiC半导体器件的二极管(56)包括所述整流触点，其中，所述二极管和所述FET集成在所述SiC半导体器件中。
13.如权利要求12所述的方法，包括：注入具有所述第二导电类型的CB总线区(105)以使其在所述CB层(102A，102B，102C)的所述第一多个CB区(104)中的某个CB区与所述第二导电类型的所述多个区(28，58)中的至少一个区之间延伸并电耦接两者。
14.如权利要求12所述的方法，其中，形成(310)所述整流触点(54)包括在所述器件epi层(20Z)上沉积镍、钨、钛或其组合。
15.如权利要求12所述的方法，其中，形成(310)所述欧姆触点(40)以及形成所述整流触点(54)包括在所述器件epi层(20Z)上沉积材料，并且其中，在沉积所述材料之后，形成所述欧姆触点包括对所述材料进行热退火。
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