CN113643740A - 一种磁性存储器件读取电路 - Google Patents

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Abstract

本发明提供一种磁性存储器件读取电路，包括：MTJ状态提取电路，连接所述磁性存储器件，用于输出所述磁性存储器件的工作电压；放大电路，连接所述MTJ状态提取电路，用于对所述工作电压进行放大，并输出放大电压；敏感放大器，连接所述放大电路，用于根据所述放大电压的控制产生相应的输出电压；其中，所述输出电压与所述磁性存储器件的存储状态对应；比较电路，连接所述敏感放大器，用于根据所述输出电压确定所述磁性存储器件的存储状态。本发明的磁性存储器件读取电路具有读取速度快、灵敏度高、适用性广、易于集成以及准确度高等优点。

Description

一种磁性存储器件读取电路
技术领域
本发明属于磁性存储器件应用电路领域，具体涉及一种磁性存储器件读取电路。
背景技术
随着半导体工艺的不断发展，晶体管漏电流所造成的静态功耗已经成为了亟待解决的问题，磁性存储器件因具有可在断电条件下保存数据的特性成为了解决这一问题的绝佳选择。基于磁隧道结(Magnetic tunnel junction,MTJ)的磁性随机访问存储器(Magnetic Random Access Memory,MRAM)具有高速读写、低功耗和不限次数擦写等优势，因此有望成为下一代通用磁性存储器件。
而磁性存储器件的读取判别电路就成为了其应用过程中不可或缺的一部分。磁性存储器件在不同存储状态——平行态和反平行态下的电阻值不同，基于此可以通过设计读取电路来识别MTJ的当前状态。目前的磁性存储器件读取电路一般采用敏感放大器来实现，但是这一方案虽然具有电路结构简单的优点，却在可靠性和灵敏度等方面难以尽如人意。考虑到半导体器件和磁性存储器件的工艺偏差，该读取电路经常出现读取错误，尤其是当磁性存储器件处于两个存储状态时的电阻值差别较小时，读取电路会难以识别。
发明内容
为了解决现有技术中存在的问题，本申请提供一种磁性存储器件读取电路，用于读取磁性存储器件的存储状态，包括：
MTJ状态提取电路，连接所述磁性存储器件，用于输出所述磁性存储器件的工作电压；
放大电路，连接所述MTJ状态提取电路，用于对所述工作电压进行放大，并输出放大电压；
敏感放大器，连接所述放大电路，用于根据所述放大电压的控制产生相应的输出电压；其中，所述输出电压与所述磁性存储器件的存储状态对应；
比较电路，连接所述敏感放大器，用于根据所述输出电压确定所述磁性存储器件的存储状态。
在一实施例中，所述比较电路具体用于：
比较所述敏感放大器输出的两个电压的大小，根据比较结果确定所述磁性存储器件的存储状态；其中，输出电压较大的一端对应的磁性存储器件的存储状态为反平行态；输出电压较小的一端对应的磁性存储器件的存储状态为平行态。
在一实施例中，所述敏感放大器包括：
第一复位电路，由PMOS晶体管构成，用于在读取所述磁性存储器件的存储状态之前，控制所述敏感放大器的两个输出端的电压复位至一第二设定值；
一锁存电路，由PMOS晶体管及NMOS晶体管构成，用于根据所述输出电压的控制，锁定所述敏感放大器的两个输出端的电压；
一启闭电路，由NMOS晶体管构成，用于控制所述敏感放大器的工作状态。
在一实施例中，所述MTJ状态提取电路包括：
第二复位电路，由PMOS晶体管构成，用于在读取所述磁性存储器件的存储状态之前，控制所述MTJ状态提取电路的输出电压复位至一第一设定值；
一导通回路，由PMOS晶体管和NMOS晶体管串联构成。
在一实施例中，所述放大电路包括：
共源共栅结构放大器，连接所述MTJ状态提取电路，用于对所述工作电压进行初级放大，并输出初级放大电压；以及
吉尔伯特结构放大器，连接所述共源共栅结构放大器，用于对所述初级放大电压进行二级放大，并输出二级放大电压。
在一实施例中，所述磁性存储器件包括第一磁性存储器件及第二磁性存储器件；
所述MTJ状态提取电路包括：
与所述第一磁性存储器件连接的第一MTJ状态提取电路，以及与所述第二磁性存储器件连接的第二MTJ状态提取电路；
其中，所述第一磁性存储器件和所述第二磁性存储器件的存储状态相反；
所述第一MTJ状态提取电路和所述第二MTJ状态提取电路的结构相同且对称分布。
在一实施例中，所述磁性存储器件读取电路还包括一负载；
所述MTJ状态提取电路包括：
与所述磁性存储器件连接的第一MTJ状态提取电路，以及与所述负载连接的第二MTJ状态提取电路；
其中所述负载的阻值介于所述磁性存储器件的最低电阻和最高电阻之间；
所述第一MTJ状态提取电路和所述第二MTJ状态提取电路的结构相同且对称分布。
在一实施例中，所述共源共栅结构放大器包括：
结构相同且对称分布的第一共源共栅结构放大器和第二共源共栅结构放大器；
其中，所述第一共源共栅结构放大器的输入端与所述第一MTJ状态提取电路的输出端连接；所述第二共源共栅结构放大器的输入端与所述第二MTJ状态提取电路的输出端连接。
在一实施例中，所述吉尔伯特结构放大器的第一输入端与所述第一共源共栅结构放大器的输出端连接；
所述吉尔伯特结构放大器的第二输入端与所述第二共源共栅结构放大器的输出端连接。
在一实施例中，所述敏感放大器的第一输入端与所述吉尔伯特结构放大器的第一输出端连接；
所述敏感放大器的第二输入端与所述吉尔伯特结构放大器的第二输出端连接。
本发明的磁性存储器件读取电路具有如下优点：1)电路设计完全由MOS管和MTJ实现，不包含电容器件，因此在读取过程中不需要预留电容充放电的时间，电路读取速度快；2)电路设计中加入了两级放大器，即便在磁性存储器件不同存储状态阻值差别较小的情况下，仍旧可以成功鉴别出当前存储状态，极大地提高了电路的灵敏度，也给磁性存储器件提供了更宽松的设计要求；3)读取电路可以适用于1T1M结构和2T2M结构等多种不同的存储单元结构，电路适用性广；4)电路结构简单明了，采用的晶体管数量较少，易于集成；5)读取电路的可靠性极高，在不同工艺偏差、温度偏差下仍能保证读取的准确性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种磁性存储器件读取电路的结构示意图。
图2A为本发明的一种MTJ状态提取电路的电路示意图。
图2B为本发明的另一种MTJ状态提取电路的电路示意图。
图3为本发明所用共源共栅结构放大器的电路示意图。
图4为本发明所用吉尔伯特结构放大器的电路示意图。
图5为本发明所用敏感放大器的电路示意图。
图6为本发明一种新型磁性存储器件读取电路的整体电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种磁性存储器件读取电路，如图1所示，该磁性存储器件读取电路包括MTJ状态提取电路、放大电路、敏感放大器以及比较电路。
其中，MTJ状态提取电路连接磁性存储器件，用于输出所述磁性存储器件的工作电压；放大电路连接所述MTJ状态提取电路，用于对所述工作电压进行放大，并输出放大电压；敏感放大器连接所述放大电路，用于根据所述放大电压的控制产生相应的输出电压，该输出电压与所述磁性存储器件的存储状态对应。比较电路连接所述敏感放大器，用于根据所述输出电压确定所述磁性存储器件的存储状态。
本实施例相对于仅使用敏感放大器对磁性存储器件的存储状态进行读取而言，读取电路的可靠性得到了进一步提高，且在不同工艺偏差、温度偏差下本申请的读取电路仍能保持一定的准确性。
在一实施例中，所述MTJ状态提取电路包括：
一复位电路，由PMOS晶体管构成，用于在读取所述磁性存储器件的存储状态之前，控制所述MTJ状态提取电路的输出电压复位至一第一设定值；
一导通回路，由PMOS晶体管和NMOS晶体管串联构成。
具体地，以图2A左侧部分为例，复位电路由一个PMOS晶体管T1构成，用于在所述磁性存储器件读取电路读取所述磁性存储器件的存储状态之前，控制所述MTJ状态提取电路的输出电压为一设定值。例如，当磁性存储器件读取电路开始读取磁性存储器件的存储状态之前，在case端输入一低电平，使得PMOS晶体管T1导通，则MTJ状态提取电路的输出端A1输出电压为设定值vdd。
导通回路由PMOS晶体管和NMOS晶体管构成，且磁性存储器件与MTJ状态提取电路的连接方式为接入该导通回路中，如图2A左侧部分所示，导通回路由PMOS晶体管T2、NMOS晶体管T3、以及NMOS晶体管T4构成，其中，磁性存储器件由负载M0和NMOS晶体管T0串联形成，并串联接入NMOS晶体管T3和NMOS晶体管T4之间。
复位完成后，在case端输入一高电平，PMOS晶体管T1截止，导通回路导通，此时，端口A1即可输入磁性存储器件的工作电压。
图2A右侧部分的工作原理与左侧部分类似，此处不再赘述。
在一实施例中，放大电路可采用多级放大电路级联，本实施例中的放大电路为共源共栅结构放大器(参见图3)和吉尔伯特结构放大器(参见图4)构成的二级放大电路。其中，共源共栅结构放大器连接所述MTJ状态提取电路，用于对磁性存储器件的工作电压进行初级放大，并输出初级放大电压；吉尔伯特结构放大器连接所述共源共栅结构放大器，用于对所述初级放大电压进行二级放大，并输出二级放大电压。
图3为共源共栅结构放大器的结构示意图，如图3左侧部分为例，NMOS晶体管T7和NMOS晶体管T8是共源共栅结构的主体放大电路，PMOS晶体管T5和PMOS晶体管T6构成了一个共源共栅结构的电流源。共源共栅结构放大器通过端口A1与MTJ状态提取电路连接，并从端口A1接收磁性存储器件的工作电压；通过端口B1输出放大后的初级放大电压。
图4为吉尔伯特结构放大器的结构示意图。吉尔伯特结构放大器是一个差动放大器，由八个晶体管组成，其结构如图4所示。PMOS晶体管T9和PMOS晶体管T10是电路的负载晶体管，NMOS晶体管T11-T16组成了三个差分对，是电路的放大管。电路的主要作用是将端口B1和端口B2输入的电压进行放大，然后经由端口C1和端口C2输出。改变晶体管T15和T16的偏置电压差值V可以调节放大电路的增益大小，可以根据需要选择合适的V值。
本实施例中，放大电路加入了两级放大器，即便在磁性存储器件不同存储状态阻值差别较小的情况下，仍旧可以成功鉴别出当前存储状态，极大地提高了电路的灵敏度，也给磁性存储器件提供了更宽松的设计要求。
在一实施例中，所述敏感放大器包括：
一复位电路，由PMOS晶体管构成，用于在读取所述磁性存储器件的存储状态之前，控制所述敏感放大器的两个输出端的电压复位至一第二设定值；
一锁存电路，由PMOS晶体管及NMOS晶体管构成，用于根据所述输出电压的控制，锁定所述敏感放大器的两个输出端的电压；
一启闭电路，由NMOS晶体管构成，用于控制所述敏感放大器的工作状态。
具体地，参见图5，该敏感放大器分为复位电路、锁存电路和启闭电路三部分，共由十个晶体管组成。
复位电路包含三个PMOS晶体管T24-T26，其作用是在case信号为低电平时对敏感放大器进行复位操作，即将端口D1和端口D2的电压抬高至电源电压vdd。
锁存电路由PMOS晶体管T17-T18以及NMOS晶体管T19-T22组成，根据流过NMOS晶体管T21、NMOS晶体管T19和PMOS晶体管T17的电流以及流过NMOS晶体管T22、NMOS晶体管T20和PMOS晶体管T18的电流的不同，端口D1和端口D2输出的电压被分别锁存至电源电压或者地电压。NMOS晶体管T21和NMOS晶体管T22根据端口C1和端口C2输入的电压转化为相应大小的电流，进而控制敏感放大器的锁存状态。
启闭电路由晶体管T23组成，用来控制敏感放大器的工作状态，当case信号为高电平时电路正常工作。整个敏感放大器可以判断出端口C1和端口C2输入的电压的大小关系，并将其反映至输出端口D1或输出端口D2的电位高低上。
在一实施例中，所述比较电路具体用于：
比较敏感放大器输出的两个电压的大小，根据比较结果确定所述磁性存储器件的存储状态；输出电压较大的一端对应的磁性存储器件的存储状态为反平行态；输出电压较小的一端对应的磁性存储器件的存储状态为平行态。
本发明的磁性存储器件读取电路具有如下优点：1)电路设计完全由MOS管和MTJ实现，不包含电容器件，因此在读取过程中不需要预留电容充放电的时间，电路读取速度快；2)电路结构简单明了，采用的晶体管数量较少，易于集成；3)读取电路的可靠性高，在不同工艺偏差、温度偏差下仍能保证读取的准确性。
在一实施例中，如图2A所示，所述磁性存储器件包括第一磁性存储器件及第二磁性存储器件；所述MTJ状态提取电路包括：与所述第一磁性存储器件连接的第一MTJ状态提取电路，以及与所述第二磁性存储器件连接的第二MTJ状态提取电路；所述第一MTJ状态提取电路和所述第二MTJ状态提取电路的结构相同且对称分布。
具体地，第一MTJ状态提取电路(参见图2A左侧部分所示)中接入第一磁性存储器件，该第一磁性存储器件由M0和NMOS晶体管T0串联构成，第二MTJ状态提取电路(参见图2A右侧部分所示)中接入第二磁性存储器件，该第二磁性存储器件由M0’和NMOS晶体管T0’串联构成。其中，所述第一磁性存储器件和所述第二磁性存储器件的存储状态相反，所述磁性存储器件的存储状态包括：所述磁性存储器件为低电阻时的平行态；以及所述磁性存储器件为高电阻时的反平行态。
本实施例中的两个MTJ状态提取电路中均接入磁性存储器件，因而可适用于2T2M结构的存储单元。
在另一实施例中，如图2B所示，所述磁性存储器件读取电路还包括一负载，所述负载的阻值介于所述磁性存储器件的最低电阻和最高电阻之间；所述MTJ状态提取电路包括：与所述磁性存储器件连接的第一MTJ状态提取电路，以及与所述负载连接的第二MTJ状态提取电路，所述第一MTJ状态提取电路和所述第二MTJ状态提取电路的结构相同且对称分布。
具体地，第一MTJ状态提取电路(参见图2B左侧部分所示)中接入磁性存储器件，该磁性存储器件由M0和NMOS晶体管T0串联构成，第二MTJ状态提取电路(参见图2B右侧部分所示)在与第一MTJ状态提取电路的磁性存储器件对应的位置接入一负载R，该负载R的阻值介于该第一磁性存储器件的最高电阻和最低电阻之间。优选的，可将该负载的阻值设置为该第一磁性存储器件的最高电阻和最低电阻的平均值。
本实施例中，其中一个MTJ状态提取电路中接入磁性存储器件，另一个MTJ状态提取电路中接入负载，因而可适用于1T1M结构的存储单元。当磁性存储器件读取电路包括结构对称且元器件组成相同的第一MTJ状态提取电路和所述第二MTJ状态提取电路时(参见图2A和图2B)，磁性存储器件也包括结构对称且元器件组成相同的第一共源共栅结构放大器和第二共源共栅结构放大器。
如图3所示，图3左侧部分为第一共源共栅结构放大器，图3右侧为第二共源共栅结构放大器。以第一共源共栅结构放大器为例，NMOS晶体管T7和T8是共源共栅结构的主体放大电路，PMOS晶体管T5和T6构成了一个共源共栅结构的电流源。第二共源共栅结构放大器同上。
本发明中应用的共源共栅结构放大器实质上是一个采用PMOS共源共栅负载的NMOS共源共栅放大器，充分利用了共源共栅结构高输出阻抗的特点。
图6为本发明提供的磁性存储器件读取电路的整体结构，如图6所示，电路采用差分对称结构，由两个MTJ状态提取电路、两个共源共栅结构放大器、一个吉尔伯特结构放大器和一个敏感放大器以及比较电路(图中未示出)组成。请同时参见图2A、图3至图6，以下将对本申请的磁性存储器件读取电路的工作原理进行描述，其中，MTJ状态提取电路的结构以图2A为例进行说明。当MTJ状态提取电路的结构为图2B所示的结构时，其工作原理类似，故本申请不再赘述。
当在第一MTJ状态提取电路和第二MTJ状态提取电路的输入端的输入信号case为一低电平信号时，第一MTJ状态提取电路的PMOS晶体管T1和第二MTJ状态提取电路的PMOS晶体管T1’同时导通，此时端口A1和端口A2输出相同的电压值vdd，第一MTJ状态提取电路和第二MTJ状态提取电路的复位完成。
MTJ状态提取电路复位完成后，将输入信号case切换为一高电平信号，则第一MTJ状态提取电路和第二MTJ状态提取电路的导通回路同时导通，第一MTJ状态提取电路的从端口A1输出第一磁性存储器件上的电压值，第二MTJ状态提取电路从端口A2输出的第二磁性存储器件上的电压值。
由于所述第一磁性存储器件和第二磁性存储器件的存储状态相反，即第一存储器件和第二存储器件一个为高阻值，一个为低阻值，因此，第一MTJ状态提取电路和第二MTJ状态提取电路输出的电压值不同。假设第一存储器件处于高阻值的存储状态，第二存储器件处于低阻值的存储状态，则第一MTJ状态提取电路从端口A1输出的第一电压V1为高电压，第二MTJ状态提取电路从端口A2输出的第二电压V2为低电压。本领域技术人员应该明白，此处“高电压”和“低电压”是相对而言的，第一电压V1相对于第二电压V2为“高电压”。
然后，第一共源共栅结构放大器从端口A1输入第一MTJ状态提取电路(参见图2A左侧部分或图2B左侧部分)输出的第一电压V1，并对第一电压V1进行放大，通过端口B1输出第一初级放大电压V1’；第二共源共栅结构放大器从端口A2输入第二MTJ状态提取电路(参见图2A右侧部分或图2B右侧部分)输出的第一电压V2，并对第二电压V2进行放大，通过其输出端B2输出第二初级放大电压V2’。
然后，第一初级放大电压V1’和第二初级放大电压V2’进入包含两个输入端和两个输出端的吉尔伯特结构放大器。具体地，吉尔伯特结构放大器的第一输入端通过端口B1与第一共源共栅结构放大器的输出端相连，并从端口B1接收第一初级放大电压V1’，第一初级放大电压V1’经该吉尔伯特结构放大器放大后，通过吉尔伯特结构放大器的第一输出端输出第一二级放大电压V1”；吉尔伯特结构放大器的第二输入端通过端口B2与第二共源共栅结构放大器的输出端相连，并从端口B2接收第二初级放大电压V2’，第二初级放大电压V2’经该吉尔伯特结构放大器放大后，通过吉尔伯特结构放大器的第二输出端输出第二二级放大电压V2”。
然后，第一二级放大电压V1”和第二二级放大电压V2”进入包含两个输入端和两个输出端的敏感放大器。需要说明的是，在此之前，敏感放大器已完成复位操作，复位完成时，敏感放大器的第一输出端D1与第二输出端D2的电压一致，均为vdd。敏感放大器的第一输入端通过端口C1与吉尔伯特结构放大器的第一输出端相连，并通过端口C1接收第一二级放大电压V1”；敏感放大器的第二输入端通过端口C2与吉尔伯特结构放大器的第二输出端相连，并通过端口C2接收第二二级放大电压V2”。由于本发明假设第一存储器件处于高阻值的存储状态，第二存储器件处于低阻值的存储状态，则第一MTJ状态提取电路的输出端输出的第一电压V1为高电压，第二MTJ状态提取电路的输出端输出的第二电压V2为低电压，则第一电压V1经第一共源共栅结构放大器和吉尔伯特结构放大器放大后的得到的第一二级放大电压V1”为高电压，第二电压V2经第二共源共栅结构放大器和吉尔伯特结构放大器放大后的得到的第二二级放大电压V2”为低电压，也即通过端口C1输入敏感放大器的电压高于与通过端口C2输入敏感放大器的电压，则与端口C1连接的NMOS晶体管T21的电压比与端口C2连接的NMOS晶体管T22高，端口D1处的放电速度会比端口D2处的放电速度快。因此，与端口D1连接的PMOS晶体管T18率先导通，使得端口D2输出的电压被锁存为电源电压vdd，进而使得与端口D2连接的PMOS管T17截止，端口D1输出的电压被锁存为地电压gnd。至此，敏感放大器通过端口D1和端口D2输出电压均固定不变，实现锁存。
之后，通过比较电路即可根据端口D1和端口D2输出的电压的大小判断磁性存储器件的存储状态。具体地，比较电路比较端口D1和端口D2输出的电压值，将电压值较高的一端电压进行数字信号转换，输出高电平1；将电压值较低的一端电压进行数字信号转换，输出低电平0。高电平1表示其对应的磁性存储器件的存储状态为反平行态，低电平0表示其对应的磁性存储器件的存储状态为平行态。
当MTJ状态提取电路的结构为图2B所示的结构时，比较电路通过比较D1端口输出的电压(对应于磁性存储器件的工作电压)与D2端口输出的电压(对应于负载上的电压)的大小，即可确定磁性存储器件的工作状态。当D1端口输出的电压高于D2端口输出的电压时，磁性存储器件的存储状态为反平行态；当D1端口输出的电压低于D2端口输出的电压时，磁性存储器件的存储状态为平行态。
本发明公开的磁性存储器件的读取电路实现方法，可以识别较小的磁性存储器件阻值偏差，读取灵敏度高、可靠性强，可广泛应用于磁性存储器件存储芯片。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本说明书实施例的至少一个实施例或示例中。
在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。以上所述仅为本说明书实施例的实施例而已，并不用于限制本说明书实施例。对于本领域技术人员来说，本说明书实施例可以有各种更改和变化。凡在本说明书实施例的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书之内。本发明的保护范围应当以权利要求书限定的保护范围为准。

Claims (10)

1.一种磁性存储器件读取电路，其特征在于，包括：
MTJ状态提取电路，连接所述磁性存储器件，用于输出所述磁性存储器件的工作电压；
放大电路，连接所述MTJ状态提取电路，用于对所述工作电压进行放大，并输出放大电压；
敏感放大器，连接所述放大电路，用于根据所述放大电压的控制产生相应的输出电压；其中，所述输出电压与所述磁性存储器件的存储状态对应；
比较电路，连接所述敏感放大器，用于根据所述输出电压确定所述磁性存储器件的存储状态。
2.根据权利要求1所述的磁性存储器件读取电路，其特征在于，所述比较电路具体用于：
比较所述敏感放大器输出的两个电压的大小，根据比较结果确定所述磁性存储器件的存储状态；其中，输出电压较大的一端对应的磁性存储器件的存储状态为反平行态；输出电压较小的一端对应的磁性存储器件的存储状态为平行态。
3.根据权利要求1所述的磁性存储器件读取电路，其特征在于，所述敏感放大器包括：
第一复位电路，由PMOS晶体管构成，用于在读取所述磁性存储器件的存储状态之前，控制所述敏感放大器的两个输出端的电压复位至一第二设定值；
一锁存电路，由PMOS晶体管及NMOS晶体管构成，用于根据所述输出电压的控制，锁定所述敏感放大器的两个输出端的电压；
一启闭电路，由NMOS晶体管构成，用于控制所述敏感放大器的工作状态。
4.根据权利要求3所述的磁性存储器件读取电路，其特征在于，所述MTJ状态提取电路包括：
第二复位电路，由PMOS晶体管构成，用于在读取所述磁性存储器件的存储状态之前，控制所述MTJ状态提取电路的输出电压复位至一第一设定值；
一导通回路，由PMOS晶体管和NMOS晶体管串联构成。
5.根据权利要求4所述的磁性存储器件读取电路，其特征在于，所述放大电路包括：
共源共栅结构放大器，连接所述MTJ状态提取电路，用于对所述工作电压进行初级放大，并输出初级放大电压；以及
吉尔伯特结构放大器，连接所述共源共栅结构放大器，用于对所述初级放大电压进行二级放大，并输出二级放大电压。
6.根据权利要求5所述的磁性存储器件读取电路，其特征在于，所述磁性存储器件包括第一磁性存储器件及第二磁性存储器件；
所述MTJ状态提取电路包括：
与所述第一磁性存储器件连接的第一MTJ状态提取电路，以及与所述第二磁性存储器件连接的第二MTJ状态提取电路；
其中，所述第一磁性存储器件和所述第二磁性存储器件的存储状态相反；
所述第一MTJ状态提取电路和所述第二MTJ状态提取电路的结构相同且对称分布。
7.根据权利要求5所述的磁性存储器件读取电路，其特征在于，还包括一负载；
所述MTJ状态提取电路包括：
与所述磁性存储器件连接的第一MTJ状态提取电路，以及与所述负载连接的第二MTJ状态提取电路；
其中所述负载的阻值介于所述磁性存储器件的最低电阻和最高电阻之间；
所述第一MTJ状态提取电路和所述第二MTJ状态提取电路的结构相同且对称分布。
8.根据权利要求6或7所述的磁性存储器件读取电路，其特征在于，所述共源共栅结构放大器包括：
结构相同且对称分布的第一共源共栅结构放大器和第二共源共栅结构放大器；
其中，所述第一共源共栅结构放大器的输入端与所述第一MTJ状态提取电路的输出端连接；所述第二共源共栅结构放大器的输入端与所述第二MTJ状态提取电路的输出端连接。
9.根据权利要求8所述的磁性存储器件读取电路，其特征在于，所述吉尔伯特结构放大器的第一输入端与所述第一共源共栅结构放大器的输出端连接；
所述吉尔伯特结构放大器的第二输入端与所述第二共源共栅结构放大器的输出端连接。
10.根据权利要求9所述的磁性存储器件读取电路，其特征在于，所述敏感放大器的第一输入端与所述吉尔伯特结构放大器的第一输出端连接；
所述敏感放大器的第二输入端与所述吉尔伯特结构放大器的第二输出端连接。
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