CN113611718B - 一种垂直栅半导体器件的制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 229920005591 polysilicon Polymers 0.000 claims abstract description 71
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 238000000137 annealing Methods 0.000 claims abstract description 11
- 238000011065 in-situ storage Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 229910052698 phosphorus Inorganic materials 0.000 claims description 16
- 239000011574 phosphorus Substances 0.000 claims description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 9
- -1 phosphorus ions Chemical class 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 description 19
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005247 gettering Methods 0.000 description 3
- 206010034972 Photosensitivity reaction Diseases 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000036211 photosensitivity Effects 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- 239000005922 Phosphane Substances 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910000064 phosphane Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
- H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Ceramic Engineering (AREA)
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Abstract
本发明提供了一种垂直栅半导体器件的制备方法，包括：提供衬底，所述衬底内形成有沟槽以及分别位于所述沟槽两侧的光电二极管区和浮动扩散区；在所述衬底上形成第一多晶硅层，所述第一多晶硅层填充所述沟槽的部分深度；在所述第一多晶硅层上形成无定型硅层，所述无定型硅层填充所述沟槽的剩余深度，形成所述无定型硅层的同时通入掺杂气体进行原位掺杂；对所述无定型硅层进行热退火处理，以使所述无定型硅层转换为第二多晶硅层。本发明提供一种多晶硅的生长及掺杂方式，减少多晶硅中的杂质和晶格缺陷，进而改善图像传感器中漏电流及白色像素点的现象。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种垂直栅半导体器件的制备方法。
背景技术
为了增加图像传感器单位面积的像素数，图像传感器的像素尺寸不断缩小，随之带来的问题是，有效像素区面积大幅度缩小，光电二极管的电子数明显减少，导致光敏性下降，应对光敏性下降的首要办法是提高光电二极管区域的离子注入深度和浓度。对于2D平面栅结构，在传输栅打开时，光电二极管区域产生的电子经过表面沟道传输至浮动扩散区，进而被读取，这种电子传输方式通路较小，电子抽取效率低，不利于快速读取。
3D垂直栅结构有效解决了上述电子转移速度慢效率低的问题。对于3D垂直栅结构，通过刻蚀在衬底内部形成沟槽结构，沟槽延伸到光电二极管所在深度，非常容易产生薄弱区域，进而产生暗电流和白色像素。现有技术对于3D垂直栅仍然使用2D平面栅先生长多晶硅，再离子注入的工艺，这使掺杂离子不能有效扩散到垂直栅孔深处的多晶硅中，垂直栅孔侧壁多晶硅以及多晶硅内部离子掺杂浓度不均匀，多晶硅层中存在杂质和晶格缺陷，在光电子转移时很容易形成漏电流，从而导致图像传感器在工作时产生较多的白色像素点。
发明内容
本发明的目的在于提供一种垂直栅半导体器件的制备方法，以改善垂直栅中多晶硅层内部出现的杂质和缺陷，进而改善图像传感器中白色像素点过多的现象。为了达到上述目的，本发明提供了一种垂直栅半导体器件的制备方法，包括：
提供衬底，所述衬底内形成有沟槽以及分别位于所述沟槽两侧的光电二极管区和浮动扩散区；
在所述衬底上形成第一多晶硅层，所述第一多晶硅层填充所述沟槽的部分深度；
在所述第一多晶硅层上形成无定型硅层，所述无定型硅层填充所述沟槽的剩余深度，形成所述无定型硅层的同时通入掺杂气体进行原位掺杂；
对所述无定型硅层进行热退火处理，以使所述无定型硅层转换为第二多晶硅层。
可选的，所述沟槽的深度为
可选的，所述第一多晶硅层的厚度为
可选的，所述无定型硅层的厚度为
可选的，所述掺杂气体包括含碳气体和含磷气体。
可选的，所述含碳气体的流量为40sccm～150sccm，和/或，所述含磷气体的浓度为1E25atom/cm～7E20atom/cm。
可选的，所述热退火处理的温度为600℃～1000℃。
可选的，其特征在于，在所述第一多晶硅层上形成所述无定型硅前，还包括：对所述第一多晶硅层进行离子注入工艺。
可选的，所述离子注入工艺采用磷离子进行注入，磷离子注入的能量为1KeV～3KeV，磷离子注入的浓度为1E15atom/cm～4E15atom/cm。
可选的，在所述沟槽中形成所述第一多晶硅层前，还包括：在所述沟槽中形成氧化层，所述氧化层覆盖所述沟槽内壁并延伸覆盖所述衬底表面。
在本发明提供的一种垂直栅半导体器件的制备方法中，衬底内形成有沟槽以及分别位于所述沟槽两侧的光电二极管区和浮动扩散区；在所述衬底上形成第一多晶硅层，所述第一多晶硅层填充所述沟槽的部分深度，保证所述沟槽侧壁及其底部的多晶硅中掺杂离子的均匀性；在所述第一多晶硅层上形成无定型硅层，所述无定型硅层填充所述沟槽的剩余深度，形成所述无定型硅层的同时通入掺杂气体进行原位掺杂，提高掺杂的均匀性；对所述无定型硅层进行热退火处理，使所述无定型硅层转换为第二多晶硅层的同时激活掺杂离子，并促进掺杂离子的吸杂效应，减少多晶硅中的杂质和缺陷，进而改善图像传感器中白色像素点过多的现象。
附图说明
图1a～1c为一种垂直栅半导体器件的制备方法的相应步骤对应的结构示意图；
图2为本发明实施例提供的一种垂直栅半导体器件的制备方法流程图；
图3a～3e为本发明实施例提供的一种垂直栅半导体器件的制备方法的相应步骤对应的结构示意图；
其中，附图说明为：
100、200-衬底；101、201-沟槽；102、202-光电二极管区；103、203-浮动扩散区；104-多晶硅层；204-氧化层；205-第一多晶硅层；206-无定型硅层；207-第二多晶硅层。
具体实施方式
图1a～1c为一种垂直栅半导体器件的制备方法的相对应的结构示意图。如图1a所示，提供衬底100，在所述衬底100内形成有沟槽101以及位于所述沟槽101两侧的光电二极管区102和浮动扩散区103，所述沟槽101的下边缘位于所述光电二极管区102的下边缘与所述浮动扩散区103的下边缘之间；如图1b所示，在所述衬底100上形成多晶硅层104，所述多晶硅层104填充所述沟槽101并延伸覆盖所述衬底100表面；如图1c所示，对所述多晶硅层104进行离子注入。由于3D垂直栅结构中所述沟槽101的深度较深，对所述多晶硅层104进行一次离子注入不能使掺杂离子有效的扩散到所述沟槽101深处的多晶硅中，导致所述多晶硅层104内的掺杂离子分布不均匀，多晶硅中存在杂质和晶格缺陷，使图像传感器中出现较多白色像素点。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例提供的一种垂直栅半导体器件的制备方法流程图，如图2所示，本实施例提供了一种垂直栅半导体器件的制备方法，包括：
步骤S1：提供衬底，所述衬底内形成有沟槽以及分别位于所述沟槽两侧的光电二极管区和浮动扩散区；
步骤S2：在所述衬底上形成第一多晶硅层，所述第一多晶硅层填充所述沟槽的部分深度；
步骤S3：在所述第一多晶硅层上形成无定型硅层，所述无定型硅层填充所述沟槽的剩余深度，形成所述无定型硅层的同时通入掺杂气体进行原位掺杂；
步骤S4：对所述无定型硅层进行热退火处理，以使所述无定型硅层转换为第二多晶硅层。
图3a～3e为本实施例提供的一种垂直栅半导体器件的制备方法的相应步骤对应的结构示意图，下面结合附图3a～3e对本实施例提供的一种垂直栅半导体器件的制备方法进行更详细的描述。
如图3a所示，执行步骤S1，提供衬底200，所述衬底200内形成有沟槽201以及分别位于所述沟槽201两侧的光电二极管区202和浮动扩散区203。
具体的，对所述衬底200进行离子注入，分别形成P型半导体区域和N型半导体区域，P型半导体区域位于所述N型半导体区域的表面上方或N型半导体区域位于所述P型半导体区域的表面上方，P型半导体区域与N型半导体区域之间形成PN结进而形成所述光电二极管区202。对所述衬底200进行P型离子或N型离子注入，形成所述浮动扩散区203。
所述沟槽201的下边缘位于所述光电二极管区202的下边缘与所述浮动扩散区203的下边缘之间，具有一定深度的沟槽201有利于光电二极管区202内的光电子转移到浮动扩散区203中。在本实施例中，所述沟槽201的深度为
如图3b所示，执行步骤S2，采用炉管生长工艺在所述衬底200上形成氧化层204，其生长温度为700℃～900℃；所述氧化层204覆盖所述沟槽201内壁并延伸覆盖所述衬底200表面。所述氧化层204为二氧化硅、氮化硅或氧化铝中的一种或其组合，优选厚度为
如图3c所示，采用炉管生长工艺在所述氧化层204上形成第一多晶硅层205，其优选生长温度为450℃～700℃；在本实施例中，所述第一多晶硅层205填充所述沟槽201的部分深度并延伸覆盖所述氧化层204，所述第一多晶硅层205的厚度为本发明对此不做限制，可根据实际情况进行调整。
作为可选实施例，可以省略所述第一氧化层204的制备，直接在所述衬底200上形成所述第一多晶硅层205。
请继续参阅图3c，对所述第一多晶硅层205进行离子注入工艺，图3c中箭头方向即为离子注入方向。由于所述多晶硅层205覆盖所述沟槽201内壁，通过离子注入工艺使得所述沟槽201深处的多晶硅也能进行离子掺杂，避免沟槽侧壁及其底部的多晶硅因离子掺杂不均导致图像传感器电学性能不均匀的问题。在本实施例中，优选磷离子作为注入离子，离子注入的能量为1KeV～3KeV，优选离子注入的浓度为1E15atom/cm～4E15atom/cm。
作为可选实施例，形成所述第一多晶硅层205之后也可以不进行离子注入工艺。
如图3d所示，执行步骤S3，在所述第一多晶硅层205上形成无定型硅层206，所述无定型硅层206填充所述沟槽201的剩余深度并延伸覆盖所述衬底200上的所述第一多晶硅层205的表面，形成所述无定型硅层206的同时通入掺杂气体进行原位掺杂。
具体的，采用炉管生长工艺在所述第一多晶硅层205上生长无定型硅层206，所述无定型硅层206的生长温度为450℃～600℃。在本实施例中，所述无定型硅层的厚度为
进一步的，图3d中箭头方向即为掺杂气体注入的方向，所述掺杂气体为含碳气体和含磷气体，所述含碳气体的流量为40sccm～150sccm，所述含磷气体的浓度为1E25atom/cm～7E20atom/cm。在本实施例中，含碳气体为乙烯，含磷气体为磷烷，含碳气体对多晶硅晶粒的生长起到抑制作用，抑制多晶硅晶粒的过分长大，以保证后续多晶硅刻蚀工艺的进行；掺杂含磷气体能减小多晶硅电阻，进而改善多晶硅层耗尽作用。
应当说明的是，在其它可选实施例中，含磷气体为其它含N型元素离子的气体，含碳气体为含其它对多晶硅晶粒生长有抑制作用的离子的气体。
如图3e所示，执行步骤S4，对所述无定型硅层206进行热退火处理，以使所述无定型硅层206转换为第二多晶硅层207。
具体的，热退火处理的温度为600℃～1000℃。热退火处理使无定型硅成核结晶为多晶硅结构，完成对掺杂离子的激活，同时高温促进掺杂离子的吸杂效应，减少多晶硅中的杂质和缺陷，进一步减少图像传感器中出现的白色像素点的数量。
在图3e中，箭头所示的路径为所述光电二极管区202中的电子通过所述沟槽201转移到所述浮动扩散区203中，较深沟槽能使电子更加快速的进行转移，提高垂直栅半导体器件的电子转移效率。
综上，本发明提供一种垂直栅半导体器件的制备方法中，在衬底内形成有沟槽及位于所述沟槽两侧的光电二极管区和浮动扩散区，且所述沟槽的下边缘位于所述光电二极管区的下边缘与所述浮动扩散区的下边缘之间，有利于所述光电二极管区的电子快速转移，提高电子的利用率；在所述衬底上形成第一多晶硅层，所述第一多晶硅层填充所述沟槽的部分深度，保证所述沟槽侧壁及其底部的多晶硅中掺杂离子的均匀性；在所述第一多晶硅层上形成无定型硅层，所述无定型硅层填充所述沟槽的剩余深度，在形成所述无定型硅层的同时通入掺杂气体进行原位掺杂，提高无定型硅层中掺杂离子分布的均匀性；对所述无定型硅层进行热退火处理，激活掺杂离子，以使所述无定型硅层转换为第二多晶硅层，同时促进掺杂离子的吸杂效应，减少多晶硅层中的杂质和缺陷，进一步改善图像传感器中出现白色像素点的现象。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (9)
1.一种垂直栅半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底内形成有沟槽以及分别位于所述沟槽两侧的光电二极管区和浮动扩散区；
在所述衬底上形成第一多晶硅层，所述第一多晶硅层填充所述沟槽的部分深度；
在所述第一多晶硅层上形成无定型硅层，所述无定型硅层填充所述沟槽的剩余深度，形成所述无定型硅层的同时通入掺杂气体进行原位掺杂，所述掺杂气体包括含碳气体和含磷气体；
对所述无定型硅层进行热退火处理，以使所述无定型硅层转换为第二多晶硅层。
2.如权利要求1所述的垂直栅半导体器件的制备方法，其特征在于，所述沟槽的深度为
3.如权利要求1所述的垂直栅半导体器件的制备方法，其特征在于，所述第一多晶硅层的厚度为
4.如权利要求1所述的垂直栅半导体器件的制备方法，其特征在于，所述无定型硅层的厚度为
5.如权利要求4所述的垂直栅半导体器件的制备方法，其特征在于，所述含碳气体的流量为40sccm～150sccm，和/或，所述含磷气体的浓度为1E25atom/cm～7E20atom/cm。
6.如权利要求1所述的垂直栅半导体器件的制备方法，其特征在于，所述热退火处理的温度为600℃～1000℃。
7.如权利要求1所述的垂直栅半导体器件的制备方法，其特征在于，在所述第一多晶硅层上形成所述无定型硅前，还包括：
对所述第一多晶硅层进行离子注入工艺。
8.如权利要求7所述的垂直栅半导体器件的制备方法，其特征在于，所述离子注入工艺采用磷离子进行注入，磷离子注入的能量为1KeV～3KeV，磷离子注入的浓度为1E15atom/cm～4E15atom/cm。
9.如权利要求1所述的垂直栅半导体器件的制备方法，其特征在于，在所述沟槽中形成所述第一多晶硅层前，还包括：
在所述沟槽中形成氧化层，所述氧化层覆盖所述沟槽内壁并延伸覆盖所述衬底表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110865250.1A CN113611718B (zh) | 2021-07-29 | 2021-07-29 | 一种垂直栅半导体器件的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110865250.1A CN113611718B (zh) | 2021-07-29 | 2021-07-29 | 一种垂直栅半导体器件的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113611718A CN113611718A (zh) | 2021-11-05 |
| CN113611718B true CN113611718B (zh) | 2024-05-28 |
Family
ID=78338568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110865250.1A Active CN113611718B (zh) | 2021-07-29 | 2021-07-29 | 一种垂直栅半导体器件的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113611718B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113611718A (zh) | 2021-11-05 |
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