CN113611342B - 铁电随机存取存储器感测方案 - Google Patents

铁电随机存取存储器感测方案 Download PDF

Info

Publication number
CN113611342B
CN113611342B CN202110821354.2A CN202110821354A CN113611342B CN 113611342 B CN113611342 B CN 113611342B CN 202110821354 A CN202110821354 A CN 202110821354A CN 113611342 B CN113611342 B CN 113611342B
Authority
CN
China
Prior art keywords
signal
memory
memory cell
sense amplifier
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110821354.2A
Other languages
English (en)
Other versions
CN113611342A (zh
Inventor
艾伦·德维尔比斯
乔纳森·拉赫曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Publication of CN113611342A publication Critical patent/CN113611342A/zh
Application granted granted Critical
Publication of CN113611342B publication Critical patent/CN113611342B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

本发明涉及铁电随机存取存储器感测方案。提供了半导体存储器设备及操作其的方法。操作方法可以包括以下步骤：选择铁电存储器单元用于读操作；耦合第一脉冲信号以询问选定铁电存储器单元，选定铁电存储器单元响应于第一脉冲信号而向位线输出存储器信号；经由位线将存储器信号耦合到感测放大器的第一输入端；使感测放大器与选定铁电存储器单元电气地隔离；以及在感测放大器与选定铁电存储器单元电气地隔离之后启用感测放大器用于感测。还公开了其它实施例。

Description

铁电随机存取存储器感测方案
本申请是申请日为2019年2月15日，申请号为201980016283.X，发明名称为“铁电随机存取存储器感测方案”的申请的分案申请。
优先权
本申请是于2018年8月24日提交的第16/111,521号美国非临时申请的国际申请，第16/111,521号美国非临时申请要求享有于2018年3月8日提交的第62/640,489号美国临时申请的优先权和权益，所有这些申请特此通过引用以其整体并入本文。
技术领域
本公开大体上涉及非易失性(NV)存储器设备，且更特别地，涉及用于铁电随机存取存储器(F-RAM)设备的信号感测方案。
背景
即使在操作功率是不可用的时也保留数据的存储器被分类为非易失性存储器。非易失性存储器的示例是nvSRAM、F-RAM、电可擦除可编程只读存储器(EEPROM)和闪存。这类存储器可以被用在功率被移除之后或当功率在操作期间被中断时关键数据必须被存储的应用中。
存储器设备或单元的参考电压可以被解释为电压电平，其分离被认为是所存储的数据值“0”或“1”的东西，这取决于在存储器设备或单元中存储/产生的电荷。在某些实施例中，在存储器总线上发现的低于参考电压的电压被认为是“0”，而高于参考电压的电压被认为是“1”，反之亦然。根据系统要求或设计偏好，参考电压可以被保持在恒定水平处、是可编程的或是其组合。在一些实施例中，没有参考电压/信号将被使用。相反，互补存储器单元(真位和互补位)将相互比较以确定真实存储器单元的二进制状态。
为了实现准确和可靠的读取，在读操作期间保持感测设备(诸如感测放大器)尽可能平衡和对称是很重要的。
发明内容
本申请提供了以下内容：
1)一种方法，包括：
选择铁电存储器单元用于读操作；
将第一脉冲信号耦合到选定铁电存储器单元并询问所述选定铁电存储器单元，所述选定铁电存储器单元响应于所述第一脉冲信号而向位线输出存储器信号；
经由所述位线将所述存储器信号耦合到感测放大器的第一输入端；
使所述感测放大器与所述选定铁电存储器单元电气地隔离；以及
在所述感测放大器与所述选定铁电存储器单元电气地隔离之后启用所述感测放大器用于感测。
2)根据1)所述的方法，还包括：
将参考信号耦合到所述感测放大器的第二输入端。
3)根据1)所述的方法，还包括：
将第二脉冲信号耦合到互补铁电存储器单元并询问所述互补铁电存储器单元，所述互补铁电存储器单元响应于所述第二脉冲信号而向反相位线输出互补信号；以及
经由所述反相位线将所述互补信号耦合到所述感测放大器的第二输入端。
4)根据1)所述的方法，其中，通过使耦合到所述选定铁电存储器单元的传输晶体管的栅极的第一字线信号无效来在所述选定铁电存储器单元内在本地执行电气地隔离所述感测放大器。
5)根据1)所述的方法，其中，所述选定铁电存储器单元具有单晶体管单电容器(1T1C)配置。
6)根据1)所述的方法，其中，使用晶体管沿着所述位线执行使所述感测放大器与所述选定铁电存储器单元电气地隔离。
7)根据1)所述的方法，其中，在所述第一脉冲信号被无效之后执行使所述感测放大器与所述选定铁电存储器单元电气地隔离。
8)根据3)所述的方法，其中，在所述感测放大器与所述互补铁电存储器单元电气地隔离之后执行启用所述感测放大器用于感测。
9)根据3)所述的方法，其中，所述第一脉冲信号和第二脉冲信号是分别具有Vss的低振幅和VDD的高振幅的奇异方波脉冲信号。
10)根据8)所述的方法，其中，通过使耦合到所述互补铁电存储器单元的传输晶体管的栅极的第二字线信号无效来执行在所述感测放大器和所述互补铁电存储器单元之间的电隔离。
11)一种存储器设备，包括：
第一存储器单元，所述第一存储器单元包括耦合到第一传输晶体管的第一铁电电容器；
第一极板线，所述第一极板线耦合到所述第一铁电电容器的两个极板之一；
第一位线，所述第一位线将所述第一传输晶体管耦合到感测放大器；以及
第一字线，所述第一字线耦合到所述第一传输晶体管的栅极；
其中，在所述第一存储器单元的读操作期间，在所述感测放大器被启用用于感测操作之前，在所述第一字线上的第一字线信号被无效。
12)根据11)所述的存储器设备，其中，所述第一存储器单元具有单晶体管单电容器(1T1C)配置，并且其中所述感测放大器的所述感测操作将从所述第一存储器单元输出的存储器信号的振幅与参考信号进行比较。
13)根据11)所述的存储器设备，还包括：
第二存储器单元，所述第二存储器单元包括耦合到第二传输晶体管的第二铁电电容器，其中，所述第一存储器单元和第二存储器单元形成具有双晶体管双电容器(2T2C)配置的互补存储器单元；
第二极板线，所述第二极板线耦合到所述第二铁电电容器的两个极板之一；
第二位线，所述第二位线将所述第二传输晶体管耦合到所述感测放大器；以及
第二字线，所述第二字线耦合到所述第二传输晶体管的栅极；
其中，在所述第一存储器单元的读操作期间，在所述感测放大器被启用用于所述感测操作之前，在所述第二字线上的第二字线信号被无效。
14)根据11)所述的存储器设备，其中，在所述第一存储器单元的读操作期间，方波脉冲信号在所述第一极板线上被置为有效以询问所述第一铁电电容器，并且其中在所述第一极板线上的所述方波脉冲信号被无效之后，在所述第一字线上的字线信号被无效。
15)根据13)所述的存储器设备，其中，所述感测放大器的感测操作将从所述第一存储器单元输出的存储器信号的振幅与从所述第二存储器单元输出的互补信号进行比较。
16).一种操作铁电存储器阵列的方法，包括：
将第一极板线耦合到所述铁电存储器阵列，其中，所述第一极板线与第一列相关联，其中，所述第一极板线在选定存储器单元的读操作期间将耦合到方波脉冲信号；
将第一字线耦合到所述铁电存储器阵列，其中，所述第一字线与存储器单元的第一行相关联，其中，所述第一字线将耦合到字线信号；
将第一位线耦合到所述铁电存储器阵列，其中，所述第一位线与所述第一列相关联，并且在所述字线信号被置为有效时将所述选定存储器单元电气地连接到感测放大器；
使所述方波脉冲信号无效；
使所述字线信号无效；以及
在所述字线信号被无效之后，将使能信号耦合到所述感测放大器以开始感测操作。
17).根据16)所述的方法，其中，在所述方波脉冲信号被无效之后，所述字线信号被无效。
18).根据16)所述的方法，其中，通过在行和列中布置单晶体管单电容器(1T1C)铁电存储器单元来形成所述铁电存储器阵列。
19).根据16)所述的方法，其中，在所述读操作期间，响应于所述方波脉冲信号，所述选定存储器单元输出存储器信号，并且其中所述感测放大器将所述存储器信号的振幅与参考信号进行比较以确定所述选定存储器单元的二进制状态。
20).根据18)所述的方法，其中，同一行的两个相邻1T1C铁电存储器单元形成一个双晶体管双电容器(2T2C)互补存储器单元。
附图简述
本公开在附图的各图中作为示例而不是限制地被图示。
图1A是图示根据主题的一个实施例的单晶体管单电容器(1T1C)存储器单元的示意图；
图1B是根据主题的一个实施例的在读操作期间的F-RAM的操作方法的代表性流程图；
图2是图示根据主题的一个实施例的双晶体管双电容器(2T2C)存储器单元的示意图；
图3是图示在F-RAM切换项(P项)和非切换项(U项)与位失败计数(F-RAM位分布)之间的关系的图；
图4是图示根据主题的一个实施例的F-RAM设备的一部分的示意图；
图5A至图5F是图示根据主题的实施例的在读操作(感测方案)期间的F-RAM设备的各种节点的信号电平的代表性时序图；以及
图6是图示非易失性存储器系统的一部分的示意图。
详细描述
下面的描述阐述了许多特定细节(诸如特定系统、部件、方法等的示例)，以便提供对主题的若干实施例的良好理解。然而对本领域中的技术人员将明显，至少一些实施例可在没有这些特定细节的情况下被实践。在其他实例中，众所周知的部件或方法没有被详细描述或以简单的框图形式被呈现，以便避免使本文所描述的技术不必要地模糊。因此，在下文中阐述的特定细节仅仅是示例性的。特定的实现可从这些示例性细节变化，并且仍然被设想为在主题的精神和范围内。
一般惯例是计算机和其他处理设备将已被开发或更新的信息或程序存储在NV存储器(诸如闪存、EEPROM、F-RAM)中，使得在断电或错误的情况下数据可以被重新得到。
实施例的概述：
根据操作非易失性存储器设备的方法的一个实施例，该方法可以包括以下步骤：选择铁电存储器单元用于读操作；耦合第一脉冲信号以询问选定铁电存储器单元，该选定铁电存储器单元响应于第一脉冲信号而向位线输出存储器信号；经由位线将存储器信号耦合到感测放大器的第一输入端；使感测放大器与选定铁电存储器单元电气地隔离；以及在感测放大器与选定铁电存储器单元电气地隔离之后启用感测放大器用于感测。
在一个实施例中，该方法还可以包括将参考信号耦合到感测放大器的第二输入端的步骤。
在另一个实施例中，该方法还可以包括以下步骤：耦合第二脉冲信号以询问互补铁电存储器单元，该互补铁电存储器单元响应于第二脉冲信号而向反相位线(bit-line-bar)输出互补信号；经由反相位线将互补信号耦合到感测放大器的第二输入端。启用感测放大器用于感测的步骤可以在感测放大器与互补铁电存储器单元电气地隔离之后被执行。
在一个实施例中，可以通过使耦合到选定铁电存储器单元的传输晶体管的栅极的第一字线信号无效来在选定铁电存储器单元内在本地执行电气地隔离感测放大器的步骤。可以通过使耦合到互补铁电存储器单元的传输晶体管的栅极的第二字线信号无效来执行在感测放大器和互补铁电存储器单元之间的电隔离。
在一个实施例中，选定铁电存储器单元具有单晶体管单电容器(1T1C)配置。
在一个实施例中，第一脉冲信号和第二脉冲信号可以是分别具有Vss的低振幅和VDD的高振幅的奇异方波脉冲信号。
在某些实施例中，可以使用晶体管沿着位线执行使感测放大器与选定铁电存储器单元电气地隔离的步骤。
在一个实施例中，可以在第一脉冲信号被无效之后执行使感测放大器与选定铁电存储器单元电气地隔离的步骤。
根据存储器设备的一个实施例，该存储器设备可以包括：第一存储器单元，其包括耦合到第一传输晶体管的第一铁电电容器；第一极板线，其耦合到第一铁电电容器的两个极板之一；第一位线，其将第一传输晶体管耦合到感测放大器；第一字线，其耦合到第一传输晶体管的栅极，其中，在第一存储器单元的读操作期间，在感测放大器被启用用于感测操作之前，在第一字线上的第一字线信号被无效。
在一个实施例中，第一存储器单元可以具有单晶体管单电容器(1T1C)配置，并且其中感测放大器的感测操作将从第一存储器单元输出的存储器信号的振幅与参考信号进行比较。
在一个实施例中，存储器设备还可以包括：第二存储器单元，其包括耦合到第二传输晶体管的第二铁电电容器，其中第一存储器单元和第二存储器单元形成具有双晶体管双电容器(2T2C)配置的互补存储器单元；第二极板线，其耦合到第二铁电电容器的两个极板之一；第二位线，其将第二传输晶体管耦合到感测放大器；第二字线，其耦合到第二传输晶体管的栅极。在第一存储器单元的读操作期间，在感测放大器被启用用于感测操作之前，在第二字线上的第二字线信号可以被无效。
在一个实施例中，感测放大器的感测操作可以将从第一存储器单元输出的存储器信号的振幅与从第二存储器单元输出的互补信号进行比较。
在一个实施例中，在第一存储器单元的读操作期间，方波脉冲信号在第一极板线上被置为有效以询问第一铁电电容器，并且其中在第一极板线上的方波脉冲信号被无效之后，在第一字线上的字线信号可以被无效。
根据用于操作铁电存储器阵列的方法的一个实施例，该方法可以包括以下步骤：将第一极板线耦合到铁电存储器阵列，其中第一极板线与第一列相关联，并且第一极板线可以在选定存储器单元的读操作期间耦合到方波脉冲信号；将第一字线耦合到铁电存储器阵列，其中第一字线与存储器单元的第一行相关联，并且第一字线可以耦合到字线信号；将第一位线耦合到铁电存储器阵列，其中第一位线与第一列相关联，并且可以在字线信号被置为有效时将选定存储器单元电气地连接到感测放大器；使方波脉冲信号无效；使字线信号无效；以及在字线信号被无效之后，将使能信号耦合到感测放大器以开始感测操作。
在一个实施例中，在方波脉冲信号被无效之后，字线信号可以被无效。
在一个实施例中，铁电存储器阵列可以通过在行和列中布置单晶体管单电容器(1T1C)铁电存储器单元来形成。
在一个实施例中，同一行的两个相邻1T1C铁电存储器单元可以形成一个双晶体管双电容器(2T2C)互补存储器单元。
在一个实施例中，在读操作期间，响应于方波脉冲信号，选定存储器单元可以输出存储器信号，并且其中感测放大器可以将存储器信号的振幅与参考信号进行比较以确定选定存储器单元的二进制状态。
现在将参考附图描述允许维护感测设备的最佳平衡和对称性的基于铁电电容器的存储器设备及操作其的方法的实施例。所描述的附图仅仅是示意性的并且是非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被夸大并且没有按比例绘制。尺寸和相对尺寸可以不对应于对主题的实践的实际减小。为了清楚的目的，从接下来的描述中省略了输入设备和操作方法的许多细节，这些输入设备和操作方法通常(且特别)是广为人知的并且对于本装置和方法不是必不可少的。
图1A是图示根据主题的一个实施例的单晶体管单电容器(1T1C)铁电随机存取存储器(F-RAM)感测电路100的示意图。在一个实施例中，1T1C F-RAM感测电路可以包括非易失性存储器元件(诸如铁电电容器94和n沟道或p沟道传输场效应晶体管(传输晶体管)96，以形成单个存储器或F-RAM单元90。1T1C F-RAM感测电路还可以包括位线(BL)、反相位线(BLB)、位线电容器98和BLB电容器‘98——其可以是金属氧化物半导体(MOS)电容器或仅仅是寄生电容——以及感测放大器(SA)。F-RAM铁电电容器94可以包括布置在两个导电极板之间的铁电层(诸如锆钛酸铅(PZT材料))的结构或者本领域中已知的其他类似实施例。在一个实施例中，F-RAM铁电电容器94的一个极板可以耦合到极板线(PL)，而另一个极板可以通过传输晶体管96的源极-漏极路径耦合到BL。传输晶体管96的栅极可以耦合到字线(WL)，并且被配置为由字线信号控制(导通或截止)。铁电电容器(诸如F-RAM铁电电容器94)可以展示自发非零极化，即使当所施加的电场为零时。这一区别特征预示自发极化可以由在相反方向上施加的适当地强的电场逆转或翻转。因此，极化不仅取决于当前施加的电场，而且还取决于铁电电容器的电流极性。
在一个实施例中，通过操纵极板线信号、位线信号和/或字线信号来执行F-RAM单元90的读和写操作。因此，代表F-RAM铁电电容器94的数据值“0”或“1”的极性的状态可以根据所存储的数据值被翻转、保持和输出。在某些实施例中，多个1T1C F-RAM单元90可以布置在F-RAM阵列中(在该图中未示出)，并且同一行或列的每个1T1C F-RAM单元90可以共享公共极板线、位线和/或字线。在一个实施例中，在读操作期间在F-RAM铁电电容器94中产生的电荷通过传输晶体管96和BL输出到感测放大器(SA)以确定所存储的数据是代表数据“0”还是“1”。然而应认识到，在F-RAM单元的一些实施例中可利用其他类型的晶体管(诸如p沟道FET)和不同类型的晶体管、电容器、电阻器的组合。
非切换项(U项(U term)或U项信号)是当在电压或电场被施加在F-RAM铁电电容器94上之后没有涉及极化的切换时在F-RAM铁电电容器94上产生的电荷。切换项(P项(Pterm)或P项信号)是当有极化的切换时产生的电荷。在1T1C配置中，在一些实施例中，U项可以代表数据“0”，而P项可以代表数据“1”，反之亦然。在随后的章节中，U、P项信号的幅度可以被表示，并与电压项中的其他信号比较。
参考图1B中的流程图，在步骤150中，存储器单元(诸如F-RAM单元90)的读操作120以选择特定或多个单元用于读取开始。在一个实施例中，与选定存储器单元90相关联的BL被预充电到Vss。然后，在步骤152中，激活与选定存储器单元90相关联的WL，接通传输晶体管96。在步骤154中，BL随后被浮动。
耦合到铁电电容器94中的极板之一的极板线被用“上下”脉冲调制。在一个实施例中，“上下”脉冲或方波脉冲信号包括将PL信号从Vss转变为VDD(操作电压)，且然后回到Vss。PL脉冲通过翻转或保持铁电电容器94的极化状态来询问F-RAM存储器单元90。作为响应，铁电电容器94可以输出P项或U项信号。可以只包括一个铁电电容器的1T1C F-RAM架构可以利用在1T1C F-RAM单元中的同一铁电电容器94的P项和U项来代表所存储的数据。因此，1T1C F-RAM单元可以被认为是单端的。来自铁电电容器94的P或U项信号通过BL输出到感测放大器(SA)。
然后在步骤158中，通过激活SA_使能信号来启用SA。如图1A所示，铁电电容器94的存储器信号(P或U项)耦合到SA的一个输入端，并且参考信号(Vref)通过反相位线(BLB)耦合到SA的另一个输入端。参考信号或电压是在F-RAM设备中在内部或者是在外部作为参考而产生以区分开铁电电容器的P项和U项的电压，P项和U项又分别代表数据“1”和“0”。因为1T1C F-RAM利用同一铁电电容器的P项和U项，所以参考电压可能被需要来区分开这两个信号。在一个实施例中，如图3所示，在U项信号和P项信号之间的范围内产生参考电压。Mgn0被定义为数据“0”的1T1C信号裕度，其可以是在参考电压和U项信号之间的电压差。Mgn1被定义为数据“1”的1T1C信号裕度，其是在P项信号和参考电压之间的电压差。将理解，在一些实施例中，P项和U项可以反转以分别代表“0”和“1”。1T1C参考电压将总铁电开关电荷分成两个分量或部分：针对数据“0”的信号裕度(MgN0)和针对数据“1”的信号裕度(MgN1)。
在步骤160中，在存储器信号与Vref比较之后，SA将输出结果。在一个实施例中，如果存储器信号大于Vref，则它将被认为是P项(“0”或“1”)。如果存储器信号小于Vref，它将被认为是U项(“1”或“0”)。
图2是图示根据主题的一个实施例的双晶体管双电容器(2T2C)铁电随机存取存储器(F-RAM)感测电路200的示意图。在一个实施例中，F-RAM单元90和’90被配置为互补存储器单元。当F-RAM单元90被编程到一个特定的极化状态(例如“0”)时，F-RAM单元’90被编程到相反的极化状态(例如“1”)。如图2所示，传输晶体管96和’96可以耦合到同一WL。可替代地，传输晶体管96和’96耦合到两个不同的WL，并由两个不同的WL信号控制。类似地，根据设计要求，铁电电容器94和’94可以耦合到同一PL或两个不同的PL。在一个实施例中，传输晶体管’96耦合到BLB，并且没有Vref可能对读操作是需要的。
2T2C F-RAM感测电路200的读操作类似于1T1C，如图1B所示。在读操作期间，可以通过在PL(一个PL或两个单独的PL)上被置为有效的“上下”脉冲来同时或单独地询问F-RAM单元90和’90，如在图1B的步骤156中的。从F-RAM单元90输出的信号可以被认为是真信号或位，而从F-RAM单元’90输出的信号可以被认为是互补信号或位。如上面所解释的，真信号和互补信号按照设计是相反的。
与2T2C设计相比，如果参考电压被完美地配置在P项和U项信号之间的中间电压处，则1T1C设计可以仅包括信号裕度一半的最大值。因此，1T1C设计的较小单元尺寸可能以可用信号裕度为代价。
相反，包括两个铁电电容器的2T2C F-RAM架构可以利用在同一个2T2C F-RAM单元中的一个铁电电容器的P项和另一个铁电电容器的U项来代表所存储的数据。在一个实施例中，2T2C F-RAM单元可导致受益于全铁电电容器开关电荷(即，P项-U项)的信号裕度，使2T2C F-RAM单元变成差分的。然而，与2T2C设计相比，1T1C F-RAM单元或阵列可以具有较小单元尺寸的优点。
为了确保可靠的读取，无论它是单端读取(例如1T1C)还是差分读取(例如2T2C)，感测放大器尽可能平衡和对称是至关重要的。在感测放大器中的任何不对称都可能导致输入偏移电压，其将直接减损感测裕度。在一个实施例中，可以通过适当的布局技术来实现感测放大器的对称和平衡。例如，位线(例如在图1A和图2中的B1和BLB)可以通过布局技术而非常周密地匹配到彼此，以确保感测放大器是平衡的并且系统输入偏移尽可能小。在某些实施例中，可以选择性地将小微调电容器添加到感测放大器的一个输入端以试图增加平衡和对称性。尽管尽了最大努力，然而铁电电容器的制造过程可能不能被完全控制。作为结果，铁电电容器的有效面积、厚度和其他参数可能显著变化。在一个实施例中，铁电电容器的可变电阻抗(诸如线性电容)也可能在电气地连接到感测放大器时不利地影响感测放大器的平衡和对称性。
F-RAM存储器单元的读操作是破坏性的，意味着在读操作完成之后数据必须被刷新。参考图1B，在步骤156中，所存储的数据被询问脉冲(例如上下脉冲)破坏。因此，铁电电容器94和/或’94在PL的上下脉冲之后没有给电路或读操作增加有价值的信息。参考图1A和1B，在PL用脉冲被调制(步骤156)之前，WL被抬高(步骤152)。如果在铁电电容器94的询问和存储器信号输出完成之后WL保持高以接通传输晶体管96，则铁电电容器94将通过传输晶体管96来保持电气地连接到感测放大器输入端。如果在感测放大器被启用(步骤158)时WL保持高，则在感测操作期间铁电电容器保持电气地连接到感测放大器。如前面所解释的，在感测期间在铁电电容器94和SA之间的电连接不增加任何有价值的信息，因为所存储的值已经在PL脉冲(步骤156)期间被破坏。然而，该连接可能向感测放大器贡献巨量的不对称性，使感测放大器的输入偏移增加以及感测裕度减小。
图4是图示F-RAM设备400的一部分的示意图。在一个实施例中，F-RAM设备400将在本文用于说明WL信号可以如何在读操作期间被配置以提高SA的平衡和对称性。将理解，所公开的方法可以适用于本领域中已知的其他类似的存储器设备。
参考图4，多个1T1C存储器单元402可以布置在行和列中以形成F-RAM存储器阵列。1T1C存储器单元402可以具有如图1A所示的类似配置和结构。如在图4中最佳地图示的，多个1T1C存储器单元402布置在N+1行(行0至行N)和N+1列(列0至列N)中。在一个实施例中，在同一列中的1T1C存储器单元共享并电气地耦合到一个极板线(PL)和位线(BL)。在同一行上的所有其它列(例如行0和列0、2、…N-1)的1T1C存储器单元402的传输晶体管耦合到同一字线(WL)并由同一WL信号控制。两个相邻的BL(例如BL<0>和BL<1>)耦合到由Vref_使能信号控制的Vref晶体管406。在一个实施例中，Vref晶体管控制参考信号(Vref)是否耦合到BL。每个BL在另一端上耦合到预充电晶体管408，预充电晶体管408控制BL的预充电(步骤150、154)。BL进一步耦合到列晶体管410，列晶体管410控制BL到感测放大器412的连接。在一个实施例中，相邻的BL(例如BL<0:1>)耦合到单个SA 412的两个相应的输入端。所有SA412由SA _使能信号控制。
在一个实施例中，F-RAM设备400可以被配置为作为用于单端感测/读取的1T1C存储器阵列或者用于差分感测/读取的2T2C存储器阵列来操作。在2T2C配置的实施例中，同一行的两个相邻的1T1C存储器单元可以配对以形成2T2C存储器单元404。如前面所解释的，互补对的两个1T1C存储器单元可以在数据的写入期间被编程到相反的极化状态，且它们中的一个代表真信号/位，而另一个代表互补信号/位。
图5A至5F是图示在F-RAM阵列(诸如F-RAM设备400)的读操作/感测期间的各种节点的信号电平的代表性时序图。在一个实施例中，预充电(precharge)是耦合到预充电晶体管408的栅极的信号。VREF_使能是耦合到Vref晶体管406的栅极的信号。在一个实施例中，Vref晶体管控制Vref对BL的有效。例如，VREF_使能<0>控制连接到奇数BL(诸如BL<1>、BL<3>等)的Vref晶体管406，而VREF_使能<1>控制连接到偶数BL(诸如BL<0>、BL<2>等)的Vref晶体管406。WL<奇数>控制在奇数列中的传输晶体管，而WL<偶数>控制在同一行的偶数列中的传输晶体管。列_使能是耦合到列晶体管410的栅极的信号，其控制在感测放大器412与它的相应BL的每一个之间的电连接。
如图1A所示，读操作以选择F-RAM存储器单元用于感测(步骤150)开始。参考图5A，F-RAM设备400被配置为作为1T1CF-RAM阵列来执行，并且在行0和列0中的1T1C存储器单元402被选择用于读操作。在时刻t1，预充电信号被置为有效一直到t3为止以启用所有列的预充电晶体管，使得所有BL被预充电到例如Vss。在t2，WL<0>信号被置为有效(步骤152)或抬高，使得列0、行0的铁电电容器电气地连接到BL<0>。在一个实施例中，WL<0>信号被置为有效，直到感测在t10完成为止。WL<N:1>信号可以在感测期间都被无效或被压低，使得在其他行和列中的未选择的1T1C存储器单元402不电气地连接到它们的相应BL。列_使能信号在整个感测期间在t3被置为有效一直到t11为止，以确保在感测放大器412和它们的相应BL之间的电连接被保持。在一个实施例中，PL<0>信号在t4和t7之间被置为有效以询问选定1T1C存储器单元402(步骤156)。如图5A所示，PL<0>信号可以代表前面提到的“上下”或方波脉冲，其中它可以从Vss切换到VDD(在t4)且然后从VDD切换到Vss(在t7)。在t4和t7期间，在选定1T1C存储器单元402中的铁电电容器可以由于在它的极板之一上的PL<0>信号的有效而翻转(P项)或保持(U项)它的极化状态。作为响应，选定1T1C存储器单元402可以输出在图5A的BL<0>中反映的对应存储器信号。因为它是单端感测，所以在BL<0>上的输出存储器信号将通过BL<1>与参考信号(Vref)比较，该参考信号由VREF_使能信号控制。如前面所提到的，Vref可以被预设为在1T1C存储器单元402的P项和U项之间的值或者其他可编程值。在一个实施例中，VREF_使能<0>信号在t5被置为有效，使得Vref被施加在BL<1>上。因为WL<N:1>都被禁用，所以在列1上的1T1C存储器单元402都与BL<1>电气地隔离。在t8，SA_使能信号被置为有效，使得所有感测放大器412被启用(步骤158)。BL<0>和BL<1>分别耦合到它们在感测放大器412中的相应输入端。感测放大器412然后可以将在BL<0>上的信号(存储器信号)(诸如它们的相应振幅)与在BL<1>上的信号(Vref)进行比较并对应地输出结果(步骤160)。作为示例，在BL<0>上的存储器信号大于Vref，这表示P项(二进制状态“0”或“1”)。将理解，在BL<0>上的存储器信号也可以小于Vref以表示U项(“1”或“0”)。在那之后，读操作完成，并且WL<0>信号在t10被无效(被压低)并且列_使能信号在t11被无效，使得所有1T1C存储器单元再次与所有BL电气地隔离。
图5B是图示在2T2C差分感测配置中的F-RAM设备400的读操作的代表性时序图。在一个实施例中，在行0、列0和1中的1T1C存储器单元402被配对以形成2T2C存储器单元404，其被选择为被读取。在行0、列0中的1T1C存储器单元402被配置为真单元，而在行0、列1中的1T1C存储器单元402被配置为互补单元。2T2C感测的操作类似于图5A所示的实施例，除了VREF_使能<1:0>都被禁用以外。因此，Vref在感测操作期间不被施加在任何BL上。相反，WL<1>信号在t2用WL<0>信号被置为有效，而PL<1>信号在t4用PL<0>信号被置为有效。作为结果，真存储器单元和互补单元都被“上下”脉冲询问，并将它的内容分别输出到BL<0>和BL<1>。在一个实施例中，当SA_使能在t8被置为有效以启用感测放大器412时，具有BL<1:0>信号作为它的两个输入的感测放大器412可以将经由BL<0>的真信号与经由BL<1>的互补信号进行比较以确定2T2C存储器单元404的二进制状态。
如在图5A和图5B中均示出的，选定存储器单元的WL(在图5A中的WL<0>和在图5B中的WL<1:0>)在感测期间(t8至t9)保持被激活。如前面所解释的，一旦选定存储器单元被“上下”脉冲询问(在t7)，就不需要保持在选定存储器单元与感测放大器之间的电连接。事实上，该连接可能向感测放大器贡献巨量的不对称性，并不利地减小感测裕度(1T1C和2T2C)。
图5C和图5D图示了用于F-RAM设备400的替代感测方案。参考图5C，图示了1T1C感测操作。类似于在图5A中公开的实施例，WL<0>信号在t2被置为有效(WL<0>被激活)以导通传输晶体管并使在选定1T1C存储器单元402与BL<0>之间的电连接成为可能。PL<0>在t4和t7之间被置为有效以询问选定存储器单元。该方案的主要差异是在PL<0>信号被无效之后不久WL<0>信号在t8被无效或压低(WL<0>被去激活)。在一个实施例中，在t7和t8之间的少量时间可以充当缓冲器以允许选定存储器单元402在连接在t8被禁用之前将它的内容完全输出到BL<0>。在选定存储器单元中的铁电电容器与BL<0>和感测放大器412电气地隔离之后，SA_使能信号被置为有效以启用感测放大器412并在t9开始感测。在没有来自选定存储器单元的铁电电容器的影响(当传输晶体管截止时)的情况下，感测放大器412可以在它的感测操作期间获得最佳平衡和对称性。
图5D图示了在2T2C配置中的替代感测方案。类似于图5C中公开的实施例，在感测放大器在t9被启用之前，WL<0>和WL<1>信号都在t8被无效。在选定2T2C存储器单元404中的两个铁电电容器在感测期间(t9至t10)与它们的相应BL之间的电隔离也可以在差分感测期间提高感测放大器412的平衡和对称性。
图5E和5F图示了F-RAM设备400的另一种可替代的感测方案。参考图5C和5D，通过在感测放大器被启用之前使WL信号无效，铁电电容器与感测放大器412隔离。WL信号控制每个1T1C存储器单元402本地的传输晶体管。类似于图5C，图5E所示的1T1C感测方案还可以在感测期间使选定存储器单元的铁电电容器与感测放大器412全局地电气地断开。参考图5E，尽管WL<0>信号在感测期间(t9到t10)保持有效，但是在t8，在PL<0>上的“上下”脉冲完成之后列_使能信号被无效或者被压低一点。列_使能信号在t8的无效可以使BL<0>和铁电电容器与感测放大器412电气地隔离。在t7和t8之间的缓冲可以使存储器信号能够在t8它到BL<0>的电连接被禁用之前输出到感测放大器412的输入端。
图5F图示了在2T2C配置中的类似感测方案。在一个实施例中，WL<1:0>信号都保持有效，直到t11为止。感测放大器的对称性和平衡仍然提高，因为当列_使能信号在t8被无效时感测放大器与两个BL<1:0>电气地隔离。
感测方案的另一个替代方案可以组合在图5C至图5F中公开的实施例。在一个实施例中，WL信号(例如WL<1:0>信号)和列_使能信号都就在PL信号(“上下”脉冲)被无效之后并且在感测放大器被启用之前被无效。此替代方案可确保在本地地在单独存储器单元级和全局地在BL级的感测放大器与铁电电容器之间的电隔离。
在一个实施例中，所公开的感测方案可以应用于任何存储器技术，其中在存储器单元中存在将对感测放大器有直接影响的不期望有的变化，并且其中数据可以从存储器单元被提取，使得感测放大器可以在存储器单元与感测放大器输入端隔离之后解析数据。例如，它可以适用于M-RAM设备。
图6是包括存储器部分601的半导体存储器600的代表性框图。在存储器部分601中，存在布置在多个行和多个列中的非易失性(NV)存储器单元606的存储器阵列602，每个行共享公共字线(WL)，每个列共享公共位线和公共极板线。在一个实施例中，NV存储器单元606可以是1T1CF-RAM单元100或2T2C F-RAM单元200。在一个实施例中，包括MOS参考产生阵列和可能铁电参考产生阵列的参考产生阵列608也可以布置在存储器部分601内。参考图6，半导体存储器600还包括处理元件610，诸如微控制器、微处理器或状态机。在一个实施例中，处理元件610可以将命令或控制信号(诸如WL、RWL信号)发出到每个NV存储器单元606和参考产生阵列608以执行如上所述的读取、擦除和编程操作，以及用于从存储器阵列602读取或向存储器阵列602写入的其他外围电路。外围电路包括行解码器612以将存储器地址转换和应用到存储器阵列602的NV存储器单元606的字线。当数据字从半导体存储器600被读取时，耦合至选定字线(WL)的NV存储器单元606被读出到位线，并且那些线的状态由感测放大器/驱动器614检测。列解码器616将数据从位线输出到感测放大器/驱动器614上。在一个实施例中，处理元件610可以使用感测放大器使能信号来启用/禁用某些列的感测放大器。处理元件610还可以经由行解码器612和/或列解码器616来将地址转换并应用到存储器阵列602以使对特定的WL的字线信号有效或无效。在一个实施例中，半导体存储器600可以采用在图5C至图5F中公开的感测方案，使得在读操作期间在感测放大器被启用用于感测之前，与选定存储器单元相关联的WL被禁用。控制可以通过固件应用、电路设计(例如定时电路)或其组合来实现。
虽然参考特定的示例性实施例描述了本公开，但显然可以对这些实施例作出各种修改和变化而不偏离本公开的更广泛的精神和范围。因此，说明书和附图在说明性的而不是限制性的意义上被考虑。
本公开的摘要被提供以符合需要允许读者快速确定技术公开的一个或多个实施例的性质的摘要的美国联邦法规汇编第37章第1条第72款b项。它在理解它将不用于解释或限制权利要求的范围或意义的情况下被提交。此外，在上述的详细描述中可以看到，在单个实施例中为了简化本公开的目的，各种特征被集中在一起。本公开的方法不应被解释为反映所主张的实施例要求比在每个权利要求中明确地叙述的更多的特征的意图。相反，如权利要求反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，权利要求特此被并入到详细描述中，每个权利要求独立地作为单独的实施例。
在描述中对一个实施例或实施例的提及意味着结合实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。短语“一个实施例”在说明书中的不同地方上的出现并不一定都指同一实施例。
在前述说明书中，主题参考其特定的示例性实施例被描述。然而将明显，可对其做出各种修改和改变而不偏离如在所附权利要求中阐述的主题的更宽精神和范围。说明书和附图相应地在说明性意义而非限制性意义被考虑。

Claims (18)

1.一种存储器设备，包括：
多个存储器单元，所述多个存储器单元布置在行和列中，其中，每个存储器单元包括铁电电容器和场效应晶体管FET；
第一极板线，所述第一极板线耦合到第一存储器单元的在第一行和第一列的第一铁电电容器；
第一位线，所述第一位线将所述第一存储器单元的第一FET耦合到第一感测放大器；以及
第一字线，所述第一字线将字线信号耦合到所述第一FET；
其中，在所述第一存储器单元的读操作期间，脉冲信号在所述第一极板线上被置为有效以询问所述第一铁电电容器，并且在所述感测放大器被启用用于感测操作之前，所述脉冲信号被无效，并且其中在所述感测放大器被禁用之后，在所述第一字线上的所述字线信号被无效。
2.根据权利要求1所述的存储器设备，其中，所述第一FET是传输晶体管，所述第一FET将所述第一铁电电容器的第一极板耦合到所述第一位线，并且所述第一存储器单元具有单晶体管单电容器1T1C配置。
3.根据权利要求2所述的存储器设备，其中，所述第一极板线耦合以向所述第一铁电电容器的第二极板提供脉冲信号。
4.根据权利要求1所述的存储器设备，其中，所述感测放大器的感测操作将从所述第一存储器单元通过所述第一位线输出的存储器信号的振幅与参考信号进行比较。
5.根据权利要求1所述的存储器设备，其中，所述第一字线耦合到所述第一FET的栅极，并且所述字线信号被配置为打开或关闭所述第一FET。
6.根据权利要求4所述的存储器设备，还包括：
第二极板线，所述第二极板线耦合到所述第一存储器单元的在第二列和所述第一行中的第二铁电电容器；
第二位线，所述第二位线将所述第一存储器单元的第二FET耦合到所述第一感测放大器；
其中，在所述第一存储器单元的读操作期间，从第二存储器单元通过所述第二位线输出的互补信号作为所述参考信号耦合到所述第一感测放大器。
7.一种非易失性存储器设备的操作方法，包括：
选择所述非易失性存储器设备的第一存储器单元以用于读操作，其中，所述存储器设备的存储器单元布置在行和列中，并且其中所述存储器单元中的所述第一存储器单元包括单晶体管单电容器1T1C配置；
通过第一字线耦合字线信号，以打开所述第一存储器单元的第一传输晶体管；
通过第一极板线将方波脉冲信号耦合到所述第一存储器单元的第一铁电电容器，其中，存储器信号响应于所述方波脉冲信号的询问而被输出；
通过第一位线将所述存储器信号耦合到感测放大器；以及
使所述方波脉冲信号无效；
在所述方波脉冲信号被无效之后，将使能信号耦合到所述感测放大器；
使所述使能信号无效；以及
使所述字线信号无效。
8.根据权利要求7所述的方法，其中，所述使能信号被配置为开始感测操作，并且其中所述感测放大器被配置为将所述存储器信号的振幅与参考信号进行比较以确定所述第一存储器单元的二进制状态。
9.根据权利要求7所述的方法，其中，所述存储器单元中的每一个包括铁电电容器。
10.根据权利要求7所述的方法，其中，所述第一字线与所述存储器单元的第一行相关联，并且所述第一位线和所述第一极板线与所述存储器单元的第一列相关联。
11.根据权利要求7所述的方法，其中，在所述读操作期间，所述字线信号和所述使能信号并不同时置为有效。
12.一种存储器系统，包括：
处理元件；
感测功能；和
铁电存储器阵列，所述铁电存储器阵列包括存储器单元、极板线和字线，每个存储器单元包括布置在行和列中的并且由位线通电连接的铁电电容器和场效应晶体管FET，其中，第一极板线耦合到在第一列和第一行的第一存储器单元的第一铁电电容器，第一位线将所述第一存储器单元的第一FET耦合到所述感测功能，并且第一字线向所述第一FET提供字线信号；并且
其中，在所述第一存储器单元的读操作期间，脉冲信号在所述第一极板线上被置为有效以询问所述第一铁电电容器，所述处理元件被配置为在所述脉冲信号被无效之后在所述感测功能中使能感测放大器以开始感测操作，并且其中在所述感测操作完成之后在所述第一字线上的所述字线信号被无效。
13.根据权利要求12所述的存储器系统，还包括参考产生阵列，其中，所述感测放大器被配置为将从所述第一存储器单元通过所述第一位线输出的存储器信号的振幅与由所述参考产生阵列产生的参考信号进行比较。
14.根据权利要求12所述的存储器系统，其中，所述第一字线耦合到所述第一FET的栅极，并且所述字线信号被配置为打开或关闭所述第一FET。
15.根据权利要求12所述的存储器系统，还包括：
行解码器；和
列解码器。
16.根据权利要求1所述的存储器设备，还包括列晶体管，所述第一位线通过所述列晶体管耦合到所述第一感测放大器，并且其中在所述第一存储器单元的读操作期间，在所述感测放大器被启用之前，给所述列晶体管的列使能信号被无效。
17.根据权利要求7所述的方法，其中，通过所述第一位线将所述存储器信号耦合到所述感测放大器包括将列使能信号启用用于列晶体管，所述第一位线通过所述列晶体管耦合到所述感测放大器，并且所述方法还包括在将所述使能信号耦合到所述感测放大器之前使所述列使能信号无效。
18.根据权利要求12所述的存储器系统，还包括列晶体管，所述第一位线通过所述列晶体管耦合到所述感测功能，并且其中在所述第一存储器单元的读操作期间，在所述感测放大器被启用之前，到所述列晶体管的列使能信号被无效。
CN202110821354.2A 2018-03-08 2019-02-15 铁电随机存取存储器感测方案 Active CN113611342B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201862640489P 2018-03-08 2018-03-08
US62/640,489 2018-03-08
US16/111,521 US10586583B2 (en) 2018-03-08 2018-08-24 Ferroelectric random access memory sensing scheme
US16/111,521 2018-08-24
CN201980016283.XA CN111801737B (zh) 2018-03-08 2019-02-15 铁电随机存取存储器感测方案
PCT/US2019/018183 WO2019173035A1 (en) 2018-03-08 2019-02-15 Ferroelectric random access memory sensing scheme

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980016283.XA Division CN111801737B (zh) 2018-03-08 2019-02-15 铁电随机存取存储器感测方案

Publications (2)

Publication Number Publication Date
CN113611342A CN113611342A (zh) 2021-11-05
CN113611342B true CN113611342B (zh) 2022-07-22

Family

ID=67843371

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110821354.2A Active CN113611342B (zh) 2018-03-08 2019-02-15 铁电随机存取存储器感测方案
CN201980016283.XA Active CN111801737B (zh) 2018-03-08 2019-02-15 铁电随机存取存储器感测方案

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201980016283.XA Active CN111801737B (zh) 2018-03-08 2019-02-15 铁电随机存取存储器感测方案

Country Status (5)

Country Link
US (2) US10586583B2 (zh)
JP (2) JP7405754B2 (zh)
CN (2) CN113611342B (zh)
DE (1) DE112019001212T5 (zh)
WO (1) WO2019173035A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786345B1 (en) * 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US10847201B2 (en) * 2019-02-27 2020-11-24 Kepler Computing Inc. High-density low voltage non-volatile differential memory bit-cell with shared plate line
US11289145B2 (en) * 2020-01-10 2022-03-29 Ferroelectric Memory Gmbh Memory cell, memory cell arrangement, and methods thereof
CN112652340B (zh) * 2020-12-10 2022-05-20 光华临港工程应用技术研发(上海)有限公司 铁电存储器及其存储数据读取方法
US11688457B2 (en) 2020-12-26 2023-06-27 International Business Machines Corporation Using ferroelectric field-effect transistors (FeFETs) as capacitive processing units for in-memory computing
CN112712831B (zh) * 2021-01-13 2024-01-26 无锡舜铭存储科技有限公司 一种铁电存储器及其操作方法
CN117133326A (zh) * 2022-05-18 2023-11-28 华为技术有限公司 铁电存储器及其控制装置、提升其耐久性的方法、设备
CN117636936A (zh) * 2022-08-17 2024-03-01 华为技术有限公司 铁电存储器和终端

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211040A (zh) * 1997-09-08 1999-03-17 三星电子株式会社 具有改善可靠性的铁电随机存取存储器器件
US6658608B1 (en) * 1999-09-21 2003-12-02 David A. Kamp Apparatus and method for testing ferroelectric memories
CN103578534A (zh) * 2012-07-26 2014-02-12 德克萨斯仪器股份有限公司 具有非破坏性读取的铁电随机存取存储器
CN107437426A (zh) * 2016-05-26 2017-12-05 恩智浦美国有限公司 具有静态随机存取存储器阵列和电阻式存储器阵列的非易失性静态随机存取存储器系统
US9899073B2 (en) * 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0293798B2 (en) * 1987-06-02 1998-12-30 National Semiconductor Corporation Non-volatile memory ciruit using ferroelectric capacitor storage element
US5404327A (en) 1988-06-30 1995-04-04 Texas Instruments Incorporated Memory device with end of cycle precharge utilizing write signal and data transition detectors
JP2742719B2 (ja) 1990-02-16 1998-04-22 三菱電機株式会社 半導体記憶装置
TW322578B (zh) 1996-03-18 1997-12-11 Matsushita Electron Co Ltd
JPH10302481A (ja) * 1997-04-24 1998-11-13 Nec Corp 強誘電体メモリ
WO1998056003A1 (fr) * 1997-06-05 1998-12-10 Matsushita Electronics Corporation Dispositif a memoire ferroelectrique et son procede de commande
US5995406A (en) * 1997-11-14 1999-11-30 Ramtron International Corporation Plate line segmentation in a 1T/1C ferroelectric memory
US5880989A (en) * 1997-11-14 1999-03-09 Ramtron International Corporation Sensing methodology for a 1T/1C ferroelectric memory
US6028783A (en) * 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
US6002634A (en) * 1997-11-14 1999-12-14 Ramtron International Corporation Sense amplifier latch driver circuit for a 1T/1C ferroelectric memory
JP3813715B2 (ja) * 1997-11-18 2006-08-23 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法
JPH11238381A (ja) 1998-02-19 1999-08-31 Nec Corp メモリ読み出し回路およびｓｒａｍ
EP0947994A3 (en) 1998-03-30 2004-02-18 Siemens Aktiengesellschaft Reduced signal test for dynamic random access memory
JP2000156090A (ja) 1998-11-18 2000-06-06 Matsushita Electric Ind Co Ltd データ記憶方法
JP4350222B2 (ja) 1999-08-26 2009-10-21 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置の動作方法
JP3728194B2 (ja) 2000-09-26 2005-12-21 沖電気工業株式会社 読み出し回路
KR100379513B1 (ko) 2000-10-24 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
KR100379520B1 (ko) 2000-11-16 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 구동방법
JP4808856B2 (ja) 2001-04-06 2011-11-02 富士通セミコンダクター株式会社 半導体記憶装置
US6972983B2 (en) * 2002-03-21 2005-12-06 Infineon Technologies Aktiengesellschaft Increasing the read signal in ferroelectric memories
JP4146680B2 (ja) 2002-07-18 2008-09-10 松下電器産業株式会社 強誘電体記憶装置及びその読み出し方法
KR100527569B1 (ko) 2003-05-09 2005-11-09 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 및 그 제어 장치
JP2005092915A (ja) * 2003-09-12 2005-04-07 Toshiba Corp 半導体集積回路装置およびその情報記憶方法
JP4177220B2 (ja) 2003-10-02 2008-11-05 三洋電機株式会社 半導体記憶装置
KR100596828B1 (ko) 2004-12-24 2006-07-04 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
JP2006228291A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP4901385B2 (ja) * 2006-09-14 2012-03-21 株式会社東芝 半導体記憶装置
KR101188260B1 (ko) 2009-09-30 2012-10-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 이용한 구동 방법
KR20150029351A (ko) 2013-09-10 2015-03-18 에스케이하이닉스 주식회사 데이터 트레이닝 장치
US9514816B1 (en) * 2015-06-15 2016-12-06 Cypress Semiconductor Corporation Non-volatile static RAM and method of operation thereof
US9715918B1 (en) * 2016-05-23 2017-07-25 Micron Technology, Inc. Power reduction for a sensing operation of a memory cell
US9886991B1 (en) 2016-09-30 2018-02-06 Micron Technology, Inc. Techniques for sensing logic values stored in memory cells using sense amplifiers that are selectively isolated from digit lines
US11200945B2 (en) 2017-01-31 2021-12-14 Zentel Japan Corporation Semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211040A (zh) * 1997-09-08 1999-03-17 三星电子株式会社 具有改善可靠性的铁电随机存取存储器器件
US6658608B1 (en) * 1999-09-21 2003-12-02 David A. Kamp Apparatus and method for testing ferroelectric memories
CN103578534A (zh) * 2012-07-26 2014-02-12 德克萨斯仪器股份有限公司 具有非破坏性读取的铁电随机存取存储器
CN107437426A (zh) * 2016-05-26 2017-12-05 恩智浦美国有限公司 具有静态随机存取存储器阵列和电阻式存储器阵列的非易失性静态随机存取存储器系统
US9899073B2 (en) * 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory

Also Published As

Publication number Publication date
JP2023015271A (ja) 2023-01-31
CN111801737B (zh) 2021-07-20
DE112019001212T5 (de) 2020-11-26
CN111801737A (zh) 2020-10-20
US20200258561A1 (en) 2020-08-13
US20190279702A1 (en) 2019-09-12
US10978127B2 (en) 2021-04-13
WO2019173035A1 (en) 2019-09-12
JP7405754B2 (ja) 2023-12-26
JP7441288B2 (ja) 2024-02-29
CN113611342A (zh) 2021-11-05
US10586583B2 (en) 2020-03-10
JP2021515351A (ja) 2021-06-17

Similar Documents

Publication Publication Date Title
CN113611342B (zh) 铁电随机存取存储器感测方案
US5751626A (en) Ferroelectric memory using ferroelectric reference cells
US5847989A (en) Ferroelectric memory using non-remnant reference circuit
US4873664A (en) Self restoring ferroelectric memory
US6574135B1 (en) Shared sense amplifier for ferro-electric memory cell
US5373463A (en) Ferroelectric nonvolatile random access memory having drive line segments
US5680344A (en) Circuit and method of operating a ferrolectric memory in a DRAM mode
US5905672A (en) Ferroelectric memory using ferroelectric reference cells
US6873536B2 (en) Shared data buffer in FeRAM utilizing word line direction segmentation
US5917746A (en) Cell plate structure for a ferroelectric memory
US5991188A (en) Non-volatile ferroelectric memory with section plate line drivers and method for accessing the same
US20140029326A1 (en) Ferroelectric random access memory with a non-destructive read
US7630257B2 (en) Methods and systems for accessing memory
KR20030034015A (ko) 강유전체 반도체 메모리
US6538914B1 (en) Ferroelectric memory with bit-plate parallel architecture and operating method thereof
US7336522B2 (en) Apparatus and method to reduce undesirable effects caused by a fault in a memory device
EP1598829B1 (en) Semiconductor memory
EP1485920B1 (en) Increasing the read signal in ferroelectric memories
US6438020B1 (en) Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells
JP2004030905A (ja) メモリ検知の方法および装置
US7009864B2 (en) Zero cancellation scheme to reduce plateline voltage in ferroelectric memory
KR20110111954A (ko) 이중포트의 안티퓨즈 오티피 셀
US5936904A (en) Device and process for reading/rewriting a dynamic random access memory cell
KR20050059430A (ko) 레퍼런스 전압 발생 회로를 갖는 강유전체 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant