CN113594127A - 半导体设备封装和其制造方法 - Google Patents

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opening
semiconductor device
tape
device package
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刘昭纬
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Advanced Semiconductor Engineering Inc
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Abstract

提供了一种半导体设备封装和用于制造所述半导体设备封装的方法。所述半导体设备封装包含第一衬底、第二衬底和互连件。所述第二衬底布置在所述第一衬底上方并且具有开口。所述互连件穿过所述开口并且连接到所述第一衬底和所述第二衬底。

Description

半导体设备封装和其制造方法
技术领域
本公开涉及一种半导体设备封装和其制造方法等。
背景技术
在典型的2.5D或3D堆叠模块中，中介层用于连接和支撑两块板。然而，由于不容易控制两块板之间的距离，或者堆叠模块可能具有翘曲问题，因此中介层可能无法适当地连接两块板。
发明内容
根据本公开的一个示例实施例，半导体设备封装包含第一衬底、第二衬底和互连件。所述第一衬底具有第一侧表面。所述第二衬底布置在所述第一衬底上方并且具有第一侧表面和开口，所述第一侧表面与所述第一衬底的所述第一侧表面共面。所述互连件穿过所述开口并且连接到所述第一衬底和所述第二衬底。从侧视图角度看，所述互连件与所述开口的侧表面重叠。
根据本公开的另一个示例实施例，半导体设备封装包含第一衬底、第二衬底和互连件。所述第一衬底具有第一表面和第一侧表面。所述第二衬底布置在所述第一衬底上方。进一步地，所述第二衬底具有第一表面、第二表面、第一侧表面以及第二侧表面，所述第一表面面向所述第一衬底的所述第一表面，所述第二表面与所述第二衬底的所述第一表面相对，所述第一侧表面与所述第一衬底的所述第一侧表面共面，从俯视图角度看，所述第二侧表面安置在所述第一衬底的所述第一表面上。所述互连件连接到所述第一衬底和所述第二衬底并且邻近所述第二衬底的所述第二侧表面。从俯视图角度看，所述互连件与所述第一衬底的所述第一表面和所述第二衬底的所述第一表面重叠。
根据本公开的另一个示例实施例，制造半导体设备封装的方法包含：提供包括多个第一衬底的第一条带衬底；在所述第一条带衬底上方堆叠第二条带衬底，其中所述第二条带衬底包括多个第二衬底和至少一个开口；以及形成互连件，其中所述互连件连接所述第一条带衬底和所述第二条带衬底，并且穿过所述开口。
为了进一步理解本公开，提供了以下实施例以及说明以促进对本公开的理解；然而，提供附图仅作为参考和说明，并且不限制本公开的范围。
附图说明
图1是根据本公开的实施例的半导体设备封装的透视图。
图2A是根据本公开的实施例的半导体设备封装的俯视图。
图2B展示了沿图2A中的线X-X截取的横截面视图。
图3A是根据本公开的实施例的半导体设备封装的俯视图。
图3B展示了沿图3A中的线Y-Y截取的横截面视图。
图4A是根据本公开的实施例的半导体设备封装的俯视图。
图4B展示了沿图4A中的线Z-Z截取的横截面视图。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I和图5J展示了根据本公开的另一个实施例的制造半导体设备封装的方法。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H和图6I展示了根据本公开的另一个实施例的制造半导体设备封装的方法。
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J和图7K展示了根据本公开的另一个实施例的制造半导体设备封装的方法。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图8I和图8J展示了根据本公开的另一个实施例的制造半导体设备封装的方法。
图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I、图9J和图9K展示了根据本公开的另一个实施例的制造半导体设备封装的方法。
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I和图10J展示了根据本公开的另一个实施例的制造半导体设备封装的方法。
图11A是根据本公开的实施例的半导体设备封装的俯视图。
图11B展示了沿图11A中的线A-A截取的横截面视图。
图12A是根据本公开的实施例的半导体设备封装的俯视图。
图12B展示了沿图12A中的线B-B截取的横截面视图。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例以解释本公开的某些方面。当然，这些仅是实例并且不旨在是限制性的。例如，在以下描述中，在第二特征上方或之上形成第一特征可以包含将第一特征和第二特征形成或安置成直接接触的实施例，并且还可以包含在第一特征与第二特征之间形成和安置另外的特征使得第一特征和第二特征不直接接触的实施例。另外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
本文中可以为了便于描述而使用本文所用的如“下面”、“下方”、“上方”、“之上”、“上”“上部”、“下部”、“左侧”、“右侧”、“竖直”、“水平”、“侧面”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖设备在使用时或运行时的不同朝向。可以以其它方式朝向设备(旋转90度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当元件被称为“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到另一元件，或者可以存在中间元件。
本公开提供了一种具有多层结构的半导体设备封装，所述多层结构包含至少两个堆叠模块。所述模块通过互连件彼此电连接。两个堆叠模块之间没有中介层。此配置防止了半导体设备封装在加热工艺中短接，并且因此改善了模块之间的电连接。进一步地，配置使半导体设备封装具有更多的空间来容纳更多的电子组件。
图1是根据本公开的一些实施例的半导体设备封装1的透视图。如图1所示，半导体设备封装1包含衬底11和12、半导体设备1111、1112、1113、1114、1115、1221、1222和1223、接合线13和包封料15。在一些实施例中，衬底11可以是芯衬底或无芯衬底。衬底11可以包含用于电连接的迹线、衬垫或互连。衬底11具有表面111，并且在衬底11的表面111上安置或安装多个半导体设备1111、1112、1113、1114和1115。半导体设备1111、1112、1113、1114和1115可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备1111、1112、1113、1114和1115可以通过倒装芯片接合或引线接合电连接到衬底11。进一步地，在本公开的一些实施例中，衬底12可以是芯衬底或无芯衬底。衬底12可以包含用于电连接的迹线、衬垫或互连。衬底12具有背离衬底11的表面111的表面122(例如，上表面)，并且在衬底12的表面122上安置或安装多个半导体设备1221、1222和1223。半导体设备1221、1222和1223可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备1221、1222和1223可以通过倒装芯片接合或引线接合电连接到衬底12。
参考图1，衬底11具有表面113(例如，侧表面)并且衬底12具有表面123(例如，侧表面)，并且表面113和表面123彼此共面。衬底11具有表面115(例如，前表面)并且衬底12具有表面125(例如，前表面)，并且表面115和表面125彼此共面。在本公开的一些实施例中，衬底12包含分别与衬底12的四个角邻近的四个开口17。因此，衬底12具有连接到表面125的表面124和连接到表面123的表面126。在本公开的一些实施例中，表面124和126彼此连接。在本公开的一些实施例中，表面124和126彼此不共面。如图1所示，表面124和126是开口17的内壁的部分。换句话说，开口17包含侧表面124和126。从俯视图角度看，表面124和126可以安置在衬底11的表面111上。进一步地，多个接合线13从衬底11的表面111延伸到衬底12的表面122并穿过开口17。因此，衬底11和12通过接合线13彼此电连接。由于接合线13穿过开口17，因此从与表面124正交的方向A观看，接合线13与表面124重叠，并且从与侧表面126正交的方向B观看，接合线13与表面126重叠。也就是说，从侧视图角度看，接合线13与表面124或表面126重叠。换句话说，从基本上平行于衬底12的表面121或表面122的方向观看，接合线13与开口17的内壁(表面124或表面126)重叠。进一步地，从俯视图角度看，接合线13与衬底12的表面122和衬底11的表面111重叠。
如图1所示，包封料15(即，封装体)覆盖或包封衬底11的表面111、衬底12的表面122、124和126、半导体设备1111、1112、1113、1114、1115、1221、1222和1223以及接合线13。包封料15可以包含模制原料，如酚醛清漆基树脂、环氧基树脂、硅基树脂或另一种合适的包封料；模制原料中可以包含如氧化硅填料等填料。另外，包封料15可以包含模制底部填料(MUF)或毛细管底部填料(CUF)。
图2A是根据本公开的实施例的半导体设备封装1的俯视图，并且图2B展示了沿图2A中的线X-X截取的横截面视图。参考图2A，在衬底12的表面122上安装或安置组件1221、1222和1223。进一步地，开口17分别邻近衬底12的角布置。导电线15邻近开口17。进一步地，从俯视图角度看，衬底12的表面124和126安置在衬底11的表面111上。此外，如图2A所示，由于衬底12邻近其角具有开口17，因此衬底12具有横截面宽度D1(其可以等于衬底12的侧表面123之间的距离)和横截面宽度D2(其可以等于衬底12的表面124之间的距离)，并且横截面宽度D1大于横截面宽度D2。另外，在本公开的一些实施例中，由于衬底12的两个侧表面123分别与衬底11的两个侧表面113共面，因此衬底11具有与衬底12的横截面宽度D1基本上相等的横截面宽度D3。
如图2B所示，衬底11进一步包含与表面111相对的表面112。在本公开的一些实施例中，在衬底11的表面112上安装或安置多个电连接18。电连接18可以包含用于连接如PCB等外部组件的焊球或如C4凸点等焊料凸点。衬底12进一步包含与表面122相对的表面121。在本公开的一些实施例中，在衬底12的表面121上安装或安置多个半导体设备1211、1212和1213。半导体设备1211、1212和1213可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备1211、1212和1213可以通过倒装芯片接合或引线接合电连接到衬底12。
参考图2B，衬底12的表面123与衬底11的表面113基本上共面，并且衬底12的表面124投射在衬底11的表面111上。进一步地，接合线13的一端接触衬底12的表面122并且接合线13的另一端接触衬底11的表面111，并且接合线13穿过开口17。从俯视图角度看，接合线13与衬底12的表面121和衬底11的表面111重叠。此外，图2B清楚地示出了从与表面124正交的方向观看，接合线13与表面124重叠，并且从与侧表面126正交的方向观看，接合线13与表面126重叠。因此，从右侧视图角度看，接合线13与表面124重叠，并且从前侧视图角度看，接合线13与表面126重叠。
图3A是根据本公开的实施例的半导体设备封装2的俯视图，并且图3B展示了沿图3A中的线Y-Y截取的横截面视图。如图3A和图3B所示，半导体设备封装2包含衬底21和22、半导体设备2111、2112、2113、2114、2115、2221、2222、2223、2224、2225、2211、2212、2213、2214和2215、导通孔23、包封料25和电连接28。在一些实施例中，衬底21可以是芯衬底或无芯衬底。衬底21可以包含用于电连接的迹线、衬垫或互连。衬底21具有表面211和与表面211相对的表面212。在衬底21的表面211上安置或安装多个半导体设备2111、2112、2113、2114和2115。半导体设备2111、2112、2113、2114和2115可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备2111、2112、2113、2114和2115可以通过倒装芯片接合或引线接合电连接到衬底21。进一步地，在衬底21的表面212上安装或安置多个电连接28。电连接28可以包含用于连接如PCB等外部组件的焊球或如C4凸点等焊料凸点。
在一些实施例中，衬底22可以是芯衬底或无芯衬底。衬底22可以包含用于电连接的迹线、衬垫或互连。衬底22具有面向衬底21的表面211的表面221以及与表面221相对的表面222。因此，衬底22基本上布置在衬底21上方。在衬底22的表面221上安置或安装多个半导体设备2211、2212、2213、2214和2215，并且在衬底22的表面222上安置或安装多个半导体设备2221、2222、2223、2224和2225。半导体设备2211、2212、2213、2214、2215、2221、2222、2223、2224和2225可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备2211、2212、2213、2214、2215、2221、2222、2223、2224和2225可以通过倒装芯片接合或引线接合电连接到衬底22。
衬底21具有表面213(例如，侧表面)并且衬底22具有表面223(例如，侧表面)。在本公开的一些实施例中，表面213和表面223彼此共面。衬底21具有表面215(例如，前表面)并且衬底22具有表面225(例如，前表面)。在本公开的一些实施例中，表面215和表面225彼此共面。在本公开的一些实施例中，衬底22包含分别与衬底22的四个角邻近的四个开口27。因此，衬底22具有连接到表面225的表面224和连接到表面223的表面226。在本公开的一些实施例中，表面225和226彼此连接。在本公开的一些实施例中，表面224和226彼此不共面。表面224和226是开口27的内壁的部分。换句话说，开口27包含侧表面224和226。从俯视图角度看，表面224和226可以安置在衬底21的表面211上。
在本公开的一些实施例中，衬底22具有横截面宽度D4(其可以等于衬底22的侧表面223之间的距离)和横截面宽度D5(其可以等于衬底22的表面224之间的距离)，并且横截面宽度D4大于横截面宽度D5。另外，在本公开的一些实施例中，由于衬底22的两个侧表面223分别与衬底21的两个侧表面213共面，因此衬底21具有与衬底22的横截面宽度D3基本上相等的横截面宽度D6。
如图3B所示，包封料25(即，封装体)覆盖或包封衬底11的表面211、衬底22的表面221、222、224和226以及半导体设备2111、2112、2113、2114、2115、2211、2212、2213、2214、2215、2221、2222、2223、2224和2225。包封料25可以包含模制原料，如酚醛清漆基树脂、环氧基树脂、硅基树脂或另一种合适的包封料；模制原料中可以包含如氧化硅填料等填料。另外，包封料25可以包含模制底部填料(MUF)或毛细管底部填料(CUF)。
如图3A和图3B所示，导通孔23邻近开口27并且包含第一导通孔231、第二导通孔232以及桥233，所述第一导通孔穿过开口27并且电连接到衬底21的表面211，所述第二导通孔电连接衬底22的表面222，所述桥布置在包封料25的上表面253上并且电连接第一导通孔231和第二导通孔232。因此，衬底21和22通过导通孔23彼此电连接。在本公开的一些实施例中，参考图3B，第一导通孔231从其顶端到其底端逐渐变窄。进一步地，第一导通孔231与衬底22的表面224间隔开并且与衬底的表面226间隔开。因此，导通孔23穿过开口27并且不接触开口27。此外，在本公开的一些实施例中，第二导通孔232从其顶端到其底端逐渐变窄。
参考图3A和图3B，从与表面224正交的方向观看，第一导通孔231与表面224重叠。此外，从与侧表面226正交的方向观看，第一导通孔231与表面226重叠。因此，从右侧视图角度看，导通孔23与表面224重叠，并且从前侧视图角度看，导通孔23与表面226重叠。换句话说，从基本上平行于衬底22的表面221或表面222的方向观看，导通孔23与开口27的内壁(表面224或表面226)重叠。参考图3A和3B，从俯视图角度看，导通孔23与衬底22的表面221和衬底21的表面211重叠。
图4A是根据本公开的实施例的半导体设备封装3的俯视图，并且图4B展示了沿图4A中的线Z-Z截取的横截面视图。如图4A和图4B所示，半导体设备封装3包含衬底31和32、半导体设备3111、3112、3113、3114、3115、3221、3222、3223、3224、3225、3211、3212、3213、3214和3215、导通孔33、包封料35和电连接38。在一些实施例中，衬底31可以是芯衬底或无芯衬底。衬底31可以包含用于电连接的迹线、衬垫或互连。衬底31具有表面311和与表面311相对的表面312。在衬底31的表面311上安置或安装多个半导体设备3111、3112、3113、3114和3115。半导体设备3111、3112、3113、3114和3115可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备3111、3112、3113、3114和3115可以通过倒装芯片接合或引线接合电连接到衬底31。进一步地，在衬底31的表面312上安装或安置多个电连接38。电连接38可以包含用于连接如PCB等外部组件的焊球或如C4凸点等焊料凸点。
在一些实施例中，衬底32可以是芯衬底或无芯衬底。衬底32可以包含用于电连接的迹线、衬垫或互连。衬底32具有面向衬底31的表面311的表面321以及与表面321相对的表面322。因此，衬底32基本上布置在衬底31上方。在衬底32的表面321上安置或安装多个半导体设备3211、3212、3213、3214和3215，并且在衬底32的表面322上安置或安装多个半导体设备3221、3222、3223、3224和3225。半导体设备3211、3212、3213、3214、2215、3221、3222、3223、3224和3225可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备3211、3212、3213、3214、2215、3221、3222、3223、3224和3225可以通过倒装芯片接合或引线接合电连接到衬底32。
衬底31具有表面313(例如，侧表面)并且衬底32具有表面325(例如，前表面)和表面323(例如，侧表面)。在本公开的一些实施例中，表面313和表面323彼此共面。在本公开的一些实施例中，衬底32包含分别与衬底32的四个角邻近的四个开口37。因此，衬底32具有连接到表面325的表面324和连接到表面323的表面326。在本公开的一些实施例中，表面324和326彼此连接。在本公开的一些实施例中，表面324和326彼此不共面。表面324和326是开口37的内壁的部分。换句话说，开口37包含侧表面324和326。从俯视图角度看，表面324和326可以安置在衬底31的表面311上。
在本公开的一些实施例中，衬底32具有横截面宽度D7(其可以等于衬底32的侧表面323之间的距离)和横截面宽度D8(其可以等于衬底32的表面324之间的距离)，并且横截面宽度D7大于横截面宽度D8。另外，在本公开的一些实施例中，由于衬底32的两个侧表面323分别与衬底31的两个侧表面313共面，因此衬底31具有与衬底32的横截面宽度D7基本上相等的横截面宽度D9。
如图4B所示，包封料35(即，封装体)覆盖或包封衬底31的表面311、衬底32的表面321、322以及半导体设备3111、3112、3113、3114、3115、3211、3212、3213、3214、3215、3221、3222、3223、3224和3225。包封料35可以包含模制原料，如酚醛清漆基树脂、环氧基树脂、硅基树脂或另一种合适的包封料；模制原料中可以包含如氧化硅填料等填料。另外，包封料35可以包含模制底部填料(MUF)或毛细管底部填料(CUF)。
如图4A所示，导通孔33邻近衬底32的开口布置。进一步地，如图4B所示，导通孔33从包封料35的上表面353延伸到衬底31的表面311并穿过开口37。参考图4A和图4B，导通孔33接触衬底32的表面324和326并且因此电连接到衬底32。参考图4B，导通孔33接触衬底31的表面311并且因此电连接到衬底31。因此，衬底31和32通过导通孔33彼此电连接。在本公开的一些实施例中，参考图4B，导通孔33从其顶端到其底端逐渐变窄。另外，在本公开的一些实施例中，导通孔33的上表面331从包封料35的上表面353暴露。
参考图4A和图4B，从与表面324正交的方向观看，导通孔33与表面324重叠。此外，从与侧表面326正交的方向观看，导通孔33与表面326重叠。因此，从右侧视图角度看，导通孔33与表面324重叠，并且从前侧视图角度看，导通孔33与表面326重叠。换句话说，从基本上平行于衬底32的表面321或表面322的方向观看，导通孔33与开口37的内壁(表面324或表面326)重叠。参考图4A和4B，从俯视图角度看，导通孔33与衬底32的表面321和衬底31的表面311重叠。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I和图5J展示了根据本公开的一些实施例的用于制造半导体设备封装4的方法。
参考图5A，条带衬底420可以包含多个衬底42。在本公开的一些实施例中，条带衬底420可以由多个衬底42组成。在条带衬底420的表面4201上安置多个半导体设备4211、4212、4213、4214和4215，并且所述多个半导体设备电连接到条带衬底420。
参考图5B，在条带衬底420的表面4202上安置多个半导体设备4221、4222、4223、4224和4225，并且所述多个半导体设备电连接到条带衬底420。衬底420的表面4202与衬底420的表面4201相对。
参考图5C，去除条带衬底420的部分，从而形成穿过条带衬底420的多个开口47。在本公开的一些实施例中，开口47通过激光钻孔工艺形成。在本公开的一些实施例中，开口47基本上定位于两个相邻衬底42之间的接口处。换句话说，开口47可以基本上定位于两个相邻衬底42之间。也就是说，开口47使两个相邻衬底42的侧表面424暴露。
参考图5D，条带衬底410可以包含多个衬底41。在本公开的一些实施例中，条带衬底410可以由多个衬底41组成。在条带衬底410的表面4101上安置多个半导体设备4111、4112、4113、4114和4115，并且所述多个半导体设备电连接到条带衬底410。
参考图5E，在条带衬底410的表面4101上布置多个支撑件49。
参考图5F，将条带衬底420安装到支撑件49，使得条带衬底420堆叠在条带衬底410上方。在本公开的一些实施例中，在支撑件49与条带衬底420之间布置胶带491。如图5F所示，条带衬底420的表面4201面向条带衬底410的表面4101，并且条带衬底420的表面4202背离条带衬底410的表面4101。
参考图5G，形成多个接合线43以连接条带衬底410和420。在本公开的一些实施例中，这些接合线43通过引线接合工艺形成。如图5G所示，接合线穿过开口47，并且接合线43的一端电连接到条带衬底420的表面4202并且接合线43的另一端电连接到条带衬底410的表面4101。
参考图5H，在条带衬底410和420上安置包封料45，并且所述包封料包封条带衬底420的表面4201、4202、条带衬底420的表面4202上的半导体设备4221、4222、4223、4224和4225、条带衬底420的表面4201上的半导体设备4211、4212、4213、4214和4215、条带衬底410的表面4101、条带衬底410的表面4101上的半导体设备4111、4112、4113、4114和4115、开口47以及接合线43。
参考图5I，将多个电连接48安装到条带衬底410的表面4102，并且所述多个电连接电连接到条带衬底410。条带衬底410的表面4102与条带衬底410的表面4101相对。
参考图5J，通过切穿包封料43以及条带衬底410和420来执行单切工艺。可以例如通过使用切割锯、激光或其它适当的切割技术执行单切。在本公开的一些实施例中，可以沿切割路径403实现单切工艺，并且切割路径403可以基本上穿过开口47。在单切工艺之后，将条带衬底410划分成多个衬底41，并且将条带衬底420划分成多个衬底42。
在如图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I和图5J所示的制造工艺之后，形成半导体设备封装4(参见图5J)。在一些实施例中，半导体设备封装4与图2A和图2B所示的半导体设备封装1相同或类似。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H和图6I展示了根据本公开的一些实施例的用于制造半导体设备封装5的方法。
参考图6A，条带衬底520可以包含多个衬底52。在本公开的一些实施例中，条带衬底520可以由多个衬底52组成。在条带衬底520的表面5201上安置多个半导体设备5211、5212、5213、5214和5215，并且所述多个半导体设备电连接到条带衬底520。此外，条带衬底520进一步包含穿过条带衬底520的多个开口57。在本公开的一些实施例中，开口57基本上定位于两个相邻衬底52之间的接口处。换句话说，开口57可以基本上定位于两个相邻衬底52之间。也就是说，开口57使两个相邻衬底52的侧表面524暴露。
参考图6B，在条带衬底520的表面5202上安置多个半导体设备5221、5222、5223、5224和5225，并且所述多个半导体设备电连接到条带衬底520。条带衬底520的表面5202与条带衬底520的表面5201相对。
参考图6C，条带衬底510可以包含多个衬底51。在本公开的一些实施例中，条带衬底510可以由多个衬底51组成。在条带衬底510的表面5101上安置多个半导体设备5111、5112、5113、5114和5115，并且所述多个半导体设备电连接到条带衬底510。
参考图6D，在条带衬底510的表面5101上布置多个支撑件59。
参考图6E，将条带衬底520安装到支撑件59，使得条带衬底520堆叠在条带衬底510上方。在本公开的一些实施例中，在支撑件59与条带衬底520之间布置胶带591。如图6E所示，条带衬底520的表面5201面向条带衬底510的表面5101，并且条带衬底520的表面5202背离条带衬底510的表面5101。
参考图6F，形成多个接合线53以连接条带衬底510和520。在本公开的一些实施例中，这些接合线53通过引线接合工艺形成。如图6F所示，接合线穿过开口57，并且接合线53的一端电连接到条带衬底520的表面5202并且接合线53的另一端电连接到条带衬底510的表面5101。
参考图6G，在条带衬底510和520上安置包封料55，并且所述包封料包封条带衬底520的表面5201、5202、条带衬底520的表面5202上的半导体设备5221、5222、5223、5224和5225、条带衬底520的表面5201上的半导体设备5211、5212、5213、5214和5215、条带衬底510的表面5101、条带衬底510的表面5101上的半导体设备5111、5112、5113、5114和5115、开口57以及接合线53。
参考图6H，将多个电连接58安装到条带衬底510的表面5102，并且所述多个电连接电连接到条带衬底510。条带衬底510的表面5102与条带衬底510的表面5101相对。
参考图6I，通过切穿包封料53以及条带衬底510和520来执行单切工艺。可以例如通过使用切割锯、激光或其它适当的切割技术执行单切。在本公开的一些实施例中，可以沿切割路径503实现单切工艺，并且切割路径503可以基本上穿过开口57。在单切工艺之后，将条带衬底510划分成多个衬底51，并且将条带衬底520划分成多个衬底52。
在如图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H和图6I所示的制造工艺之后，形成半导体设备封装5(参见图6I)。在一些实施例中，半导体设备封装5与图2A和图2B所示的半导体设备封装1相同或类似。
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J和图7K展示了根据本公开的一些实施例的用于制造半导体设备封装6的方法。
参考图7A，条带衬底620可以包含多个衬底62。在本公开的一些实施例中，条带衬底620可以由多个衬底62组成。在条带衬底620的表面6201上安置多个半导体设备6211、6212、6213、6214和6215，并且所述多个半导体设备电连接到条带衬底620。
参考图7B，在条带衬底620的表面6202上安置多个半导体设备6221、6222、6223、6224和6225，并且所述多个半导体设备电连接到条带衬底620。衬底620的表面6202与衬底620的表面6201相对。
参考图7C，去除条带衬底620的部分，从而形成穿过条带衬底620的多个开口67。在本公开的一些实施例中，开口67通过激光钻孔工艺形成。在本公开的一些实施例中，开口67基本上定位于两个相邻衬底62之间的接口处。换句话说，开口67可以基本上定位于两个相邻衬底62之间。也就是说，开口67使两个相邻衬底62的侧表面624暴露。
参考图7D，条带衬底610可以包含多个衬底61。在本公开的一些实施例中，条带衬底610可以由多个衬底61组成。在条带衬底610的表面6101上安置多个半导体设备6111、6112、6113、6114和6115，并且所述多个半导体设备电连接到条带衬底610。
参考图7E，在条带衬底610的表面6101上布置多个支撑件69。
参考图7F，将条带衬底620安装到支撑件69，使得条带衬底620堆叠在条带衬底610上方。在本公开的一些实施例中，在支撑件69与条带衬底620之间布置胶带691。如图6F所示，条带衬底620的表面6201面向条带衬底610的表面6101，并且条带衬底620的表面6202背离条带衬底610的表面6101。
参考图7G，在条带衬底610和620上安置包封料65，并且所述包封料包封条带衬底620的表面6201、6202、条带衬底620的表面6202上的半导体设备6221、6222、6223、6224和6225、条带衬底620的表面6201上的半导体设备6211、6212、6213、6214和6215、条带衬底610的表面6101、条带衬底610的表面6101上的半导体设备6111、6112、6113、6114和6115以及开口67。
参考图7H，通过激光工艺去除包封料65的部分，并且因此暴露条带衬底610的表面6101的部分和条带衬底620的表面6202的部分。如图7H所示，在去除包封料65的部分之后，包封料65包含多个穿孔655和多个穿孔657。穿孔655从包封料65的上表面653延伸到条带衬底610的表面6101。因此，条带衬底610的表面6101的一部分被暴露。此外，穿孔655穿过开口67。在本公开的一些实施例中，穿孔655从其顶端到底端逐渐变窄。进一步地，穿孔657从包封料65的上表面653延伸到条带衬底620的表面6202。因此，条带衬底620的表面6202的一部分被暴露。在本公开的一些实施例中，穿孔657从其顶端到底端逐渐变窄。在本公开的一些实施例中，穿孔657邻近穿孔655。
参考图7I，在穿孔655中形成多个导通孔631并且在穿孔657中形成多个导通孔632，并且形成多个桥633以电连接导通孔631和导通孔632。如图7I所示，导通孔631形成于穿孔655中并且接触条带衬底610的表面6101。因此，导通孔631可以从包封料63的上表面653延伸到条带衬底610的表面6101并穿过开口67。因此，导通孔631电连接到条带衬底610。在本公开的一些实施例中，导通孔631从其顶端到底端逐渐变窄。进一步地，导通孔632形成于穿孔657中并且接触条带衬底620的表面6202。因此，导通孔632可以从包封料63的上表面653延伸到条带衬底620的表面6202。因此，导通孔632电连接到条带衬底620。在本公开的一些实施例中，导通孔632从其顶端到底端逐渐变窄。此外，桥633形成于包封料63的上表面633上。桥633的一端连接到导通孔631，并且桥633的另一端连接到导通孔632。因此，导通孔631和导通孔632可以通过桥633彼此电连接。
参考图7J，将多个电连接68安装到条带衬底610的表面6102，并且所述多个电连接电连接到条带衬底610。条带衬底610的表面6102与条带衬底610的表面6101相对。
参考图7K，通过切穿导通孔631以及条带衬底610和620来执行单切工艺。可以例如通过使用切割锯、激光或其它适当的切割技术执行单切。在本公开的一些实施例中，可以沿切割路径603实现单切工艺，并且切割路径603可以基本上穿过开口67。在单切工艺之后，将条带衬底610划分成多个衬底61，并且将条带衬底620划分成多个衬底62。此外，切割路径603也可以基本上穿过导通孔631，并且因此导通孔631可以具有在单切工艺之后从包封料65暴露的侧表面。
在如图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J和图7K所示的制造工艺之后，形成半导体设备封装6(参见图7K)。在一些实施例中，半导体设备封装6与图3A和图3B所示的半导体设备封装2相同或类似。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图8I和图8J展示了根据本公开的一些实施例的用于制造半导体设备封装7的方法。
参考图8A，条带衬底720可以包含多个衬底72。在本公开的一些实施例中，条带衬底720可以由多个衬底72组成。在条带衬底720的表面7201上安置多个半导体设备7211、7212、7213、7214和7215，并且所述多个半导体设备电连接到条带衬底720。此外，条带衬底720进一步包含穿过条带衬底720的多个开口77。在本公开的一些实施例中，开口77基本上定位于两个相邻衬底72之间的接口处。换句话说，开口77可以基本上定位于两个相邻衬底72之间。也就是说，开口77使两个相邻衬底72的侧表面724暴露。
参考图8B，在条带衬底720的表面7202上安置多个半导体设备7221、7222、7223、7224和7225，并且所述多个半导体设备电连接到条带衬底720。条带衬底720的表面7202与条带衬底720的表面7201相对。
参考图8C，条带衬底710可以包含多个衬底71。在本公开的一些实施例中，条带衬底710可以由多个衬底71组成。在条带衬底710的表面7101上安置多个半导体设备7111、7112、7113、7114和7115，并且所述多个半导体设备电连接到条带衬底710。
参考图8D，在条带衬底710的表面7101上布置多个支撑件79。
参考图8E，将条带衬底720安装到支撑件79，使得条带衬底720堆叠在条带衬底710上方。在本公开的一些实施例中，在支撑件79与条带衬底720之间布置胶带791。如图8E所示，条带衬底720的表面7201面向条带衬底710的表面7101，并且条带衬底720的表面7202背离条带衬底710的表面7101。
参考图8F，在条带衬底710和720上安置包封料75，并且所述包封料包封条带衬底720的表面7201、7202、条带衬底720的表面7202上的半导体设备7221、7222、7223、7224和7225、条带衬底720的表面7201上的半导体设备7211、7212、7213、7214和7215、条带衬底710的表面7101、条带衬底710的表面7101上的半导体设备7111、7112、7113、7114和7115以及开口77。
参考图8G，通过激光工艺去除包封料75的部分，并且因此暴露条带衬底710的表面7101的部分和条带衬底720的表面7202的部分。如图8G所示，在去除包封料75的部分之后，包封料75包含多个穿孔755和多个穿孔757。穿孔755从包封料75的上表面753延伸到条带衬底710的表面7101。因此，条带衬底710的表面7101的一部分被暴露。此外，穿孔755穿过开口77。在本公开的一些实施例中，穿孔755从其顶端到底端逐渐变窄。进一步地，穿孔757从包封料75的上表面753延伸到条带衬底720的表面7202。因此，条带衬底720的表面7202的一部分被暴露。在本公开的一些实施例中，穿孔757从其顶端到底端逐渐变窄。在本公开的一些实施例中，穿孔757邻近穿孔755。
参考图8H，在穿孔755中形成多个导通孔731并且在穿孔757中形成多个导通孔732，并且形成多个桥733以电连接导通孔731和导通孔732。如图8H所示，导通孔731形成于穿孔755中并且接触条带衬底710的表面7101。因此，导通孔731可以从包封料73的上表面753延伸到条带衬底710的表面7101并穿过开口77。因此，导通孔731电连接到条带衬底710。在本公开的一些实施例中，导通孔731从其顶端到底端逐渐变窄。进一步地，导通孔732形成于穿孔757中并且接触条带衬底720的表面7202。因此，导通孔732可以从包封料73的上表面753延伸到条带衬底720的表面7202。因此，导通孔732电连接到条带衬底720。在本公开的一些实施例中，导通孔732从其顶端到底端逐渐变窄。此外，桥733形成于包封料73的上表面733上。桥733的一端连接到导通孔731，并且桥733的另一端连接到导通孔732。因此，导通孔731和导通孔732可以通过桥733彼此电连接。
参考图8I，将多个电连接78安装到条带衬底710的表面7102，并且所述多个电连接电连接到条带衬底710。条带衬底710的表面7102与条带衬底710的表面7101相对。
参考图8J，通过切穿导通孔731以及条带衬底710和720来执行单切工艺。可以例如通过使用切割锯、激光或其它适当的切割技术执行单切。在本公开的一些实施例中，可以沿切割路径703实现单切工艺，并且切割路径703可以基本上穿过开口77。在单切工艺之后，将条带衬底710划分成多个衬底71，并且将条带衬底720划分成多个衬底72。此外，切割路径703也可以基本上穿过导通孔731，并且因此导通孔731可以具有在单切工艺之后从包封料75暴露的侧表面。
在如图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图8I和图8J所示的制造工艺之后，形成半导体设备封装7(参见图8I)。在一些实施例中，半导体设备封装7与图3A和图3B所示的半导体设备封装2相同或类似。
图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I、图9J和图9K展示了根据本公开的一些实施例的用于制造半导体设备封装8的方法。
参考图9A，条带衬底820可以包含多个衬底82。在本公开的一些实施例中，条带衬底820可以由多个衬底82组成。在条带衬底820的表面8201上安置多个半导体设备8211、8212、8213、8214和8215，并且所述多个半导体设备电连接到条带衬底820。
参考图9B，在条带衬底820的表面8202上安置多个半导体设备8221、8222、8223、8224和8225，并且所述多个半导体设备电连接到条带衬底820。衬底820的表面8202与衬底820的表面8201相对。
参考图9C，去除条带衬底820的部分，从而形成形成于条带衬底820处并穿过所述条带衬底的多个开口87。在本公开的一些实施例中，开口87通过激光钻孔工艺形成。在本公开的一些实施例中，开口87基本上定位于两个相邻衬底82之间的接口处。换句话说，开口87可以基本上定位于两个相邻衬底82之间。也就是说，开口87使两个相邻衬底82的侧表面824暴露。
参考图9D，条带衬底810可以包含多个衬底81。在本公开的一些实施例中，条带衬底810可以由多个衬底81组成。在条带衬底810的表面8101上安置多个半导体设备8111、8112、8113、8114和8115，并且所述多个半导体设备电连接到条带衬底810。
参考图9E，在条带衬底810的表面8101上布置多个支撑件89。
参考图9F，将条带衬底820安装到支撑件89，使得条带衬底820堆叠在条带衬底810上方。在本公开的一些实施例中，在支撑件89与条带衬底820之间布置胶带891。如图8F所示，条带衬底820的表面8201面向条带衬底810的表面8101，并且条带衬底820的表面8202背离条带衬底810的表面8101。
参考图9G，在条带衬底810和820上安置包封料85，并且所述包封料包封条带衬底820的表面8201、8202、条带衬底820的表面8202上的半导体设备8221、8222、8223、8224和8225、条带衬底820的表面8201上的半导体设备8211、8212、8213、8214和8215、条带衬底810的表面8101、条带衬底810的表面8101上的半导体设备8111、8112、8113、8114和8115以及开口87。
参考图9H，通过激光工艺去除包封料85的部分，并且因此暴露条带衬底810的表面8101和条带衬底820的侧表面824'的部分。在本公开的一些实施例中，可以在激光工艺期间去除条带衬底820的部分，并且因此暴露条带衬底820的侧表面824'。如图9H所示，在去除包封料85的部分之后，包封料85包含多个穿孔855。穿孔855从包封料85的上表面853延伸到条带衬底810的表面8101。因此，条带衬底810的表面8101的一部分和条带衬底820的侧表面824'被暴露。在本公开的一些实施例中，穿孔855从其顶端到底端逐渐变窄。
参考图9I，在穿孔855中形成多个导通孔83。如图9I所示，导通孔83形成于穿孔855中并且接触条带衬底810的表面8101和条带衬底820的侧表面824'。因此，导通孔83可以从包封料83的上表面853延伸到条带衬底810的表面8101。因此，导通孔83电连接到条带衬底810和820。在本公开的一些实施例中，导通孔83从其顶端到底端逐渐变窄。
参考图9J，将多个电连接88安装到条带衬底810的表面8102，并且所述多个电连接电连接到条带衬底810。条带衬底810的表面8102与条带衬底810的表面8101相对。
参考图9K，通过切穿导通孔83以及条带衬底810和820来执行单切工艺。可以例如通过使用切割锯、激光或其它适当的切割技术执行单切。在本公开的一些实施例中，可以沿切割路径803实现单切工艺，并且切割路径803可以基本上穿过开口87。在单切工艺之后，将条带衬底810划分成多个衬底81，并且将条带衬底820划分成多个衬底82。此外，切割路径803也可以基本上穿过导通孔83，并且因此导通孔83可以具有在单切工艺之后从包封料85暴露的侧表面。
在如图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I、图9J和图9K所示的制造工艺之后，形成半导体设备封装8(参见图9K)。在一些实施例中，半导体设备封装8与图4A和图4B所示的半导体设备封装3相同或类似。
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I和图10J展示了根据本公开的一些实施例的用于制造半导体设备封装9的方法。
参考图10A，条带衬底920可以包含多个衬底92。在本公开的一些实施例中，条带衬底920可以由多个衬底92组成。在条带衬底920的表面9201上安置多个半导体设备9211、9212、9213、9214和9215，并且所述多个半导体设备电连接到条带衬底920。此外，条带衬底920进一步包含穿过条带衬底920的多个开口97。在本公开的一些实施例中，开口97基本上定位于两个相邻衬底92之间的接口处。换句话说，开口97可以基本上定位于两个相邻衬底92之间。也就是说，开口97使两个相邻衬底92的侧表面924暴露。
参考图10B，在条带衬底920的表面9202上安置多个半导体设备9221、9222、9223、9224和9225，并且将所述多个半导体设备电连接到条带衬底920。条带衬底920的表面9202与条带衬底920的表面9201相对。
参考图10C，条带衬底910可以包含多个衬底91。在本公开的一些实施例中，条带衬底910可以由多个衬底91组成。在条带衬底910的表面9101上安置多个半导体设备9111、9112、9113、9114和9115，并且所述多个半导体设备电连接到条带衬底910。
参考图10D，在条带衬底910的表面9101上布置多个支撑件99。
参考图10E，将条带衬底920安装到支撑件99，使得条带衬底920堆叠在条带衬底910上方。在本公开的一些实施例中，在支撑件99与条带衬底920之间布置胶带991。如图10E所示，条带衬底920的表面9201面向条带衬底910的表面9101，并且条带衬底920的表面9202背离条带衬底910的表面9101。
参考图10F，在条带衬底910和920上安置包封料95，并且所述包封料包封条带衬底920的表面9201、9202、条带衬底920的表面9202上的半导体设备9221、9222、9223、9224和9225、条带衬底920的表面9201上的半导体设备9211、9212、9213、9214和9215、条带衬底910的表面9101、条带衬底910的表面9101上的半导体设备9111、9112、9113、9114和9115以及开口97。
参考图10G，通过激光工艺去除包封料95的部分，并且因此暴露条带衬底910的表面9101和条带衬底920的侧表面924'的部分。在本公开的一些实施例中，可以在激光工艺期间去除条带衬底920的部分，并且因此暴露条带衬底920的侧表面924'。如图10G所示，在去除包封料95的部分之后，包封料95包含多个穿孔955。穿孔955从包封料95的上表面953延伸到条带衬底910的表面9101。因此，条带衬底910的表面9101的一部分和条带衬底920的侧表面924'被暴露。在本公开的一些实施例中，穿孔955从其顶端到底端逐渐变窄。
参考图10H，在穿孔955中形成多个导通孔93。如图10H所示，导通孔93形成于穿孔955中并且接触条带衬底910的表面9101和条带衬底920的侧表面924'。因此，导通孔93可以从包封料93的上表面953延伸到条带衬底910的表面9101。因此，导通孔93电连接到条带衬底910和920。在本公开的一些实施例中，导通孔93从其顶端到底端逐渐变窄。
参考图10I，将多个电连接98安装到条带衬底910的表面9102，并且所述多个电连接电连接到条带衬底910。条带衬底910的表面9102与条带衬底910的表面9101相对。
参考图10J，通过切穿导通孔93以及条带衬底910和920来执行单切工艺。可以例如通过使用切割锯、激光或其它适当的切割技术执行单切。在本公开的一些实施例中，可以沿切割路径903实现单切工艺，并且切割路径903可以基本上穿过开口97。在单切工艺之后，将条带衬底910划分成多个衬底91，并且将条带衬底920划分成多个衬底92。此外，切割路径903也可以基本上穿过导通孔93，并且因此导通孔93可以具有在单切工艺之后从包封料95暴露的侧表面。
在如图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I和图10J所示的制造工艺之后，形成半导体设备封装9(参见图10J)。在一些实施例中，半导体设备封装9与图4A和图4B所示的半导体设备封装3相同或类似。
图11A是根据本公开的实施例的半导体设备封装10的俯视图，并且图11B展示了沿图11A中的线A-A截取的横截面视图。如图11A和图11B所示，半导体设备封装10包含衬底101和102、半导体设备1031、1032、1033、1034、1035、1036、1041、1042、1043和1044、接合线103、包封料105和电连接108。在一些实施例中，衬底101可以是芯衬底或无芯衬底。衬底101可以包含用于电连接的迹线、衬垫或互连。衬底101具有表面1011和与表面1011相对的表面1012。在衬底101的表面1011上安置或安装多个半导体设备1041、1042、1043和1044。半导体设备1041、1042、1043和1044可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备1041、1042、1043和1044可以通过倒装芯片接合或引线接合电连接到衬底101。进一步地，在衬底101的表面1012上安装或安置多个电连接108。电连接108可以包含用于连接如PCB等外部组件的焊球或如C4凸点等焊料凸点。
在一些实施例中，衬底102可以是芯衬底或无芯衬底。衬底102可以包含用于电连接的迹线、衬垫或互连。衬底102具有面向衬底101的表面1011的表面1021以及与表面1021相对的表面1022。因此，衬底102基本上布置在衬底101上方。在衬底102的表面1021上安置或安装多个半导体设备1034、1035和1036，并且在衬底102的表面1022上安置或安装多个半导体设备1031、1032和1033。半导体设备1031、1032、1033、1034、1035和1036可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备1031、1032、1033、1034、1035和1036可以通过倒装芯片接合或引线接合电连接到衬底22。
衬底101具有表面1013(例如，侧表面)并且衬底102具有表面1023(例如，侧表面)。在本公开的一些实施例中，表面1013和表面1023彼此共面。在本公开的一些实施例中，衬底22包含与衬底102的侧表面1025邻近的开口107。因此，衬底102具有连接到侧表面1025的侧表面1026和连接到表面1026的侧表面1024。在本公开的一些实施例中，表面1024和1026彼此连接。在本公开的一些实施例中，表面1024和1026彼此不共面。表面1024和1026是开口107的内壁的部分。换句话说，开口107包含侧表面1024和1026。从俯视图角度看，表面1024和1026可以安置在衬底101的表面1011上。
如图11B所示，包封料115(即，封装体)覆盖或包封衬底101的表面1011、衬底102的表面1021、1022、1024和1026以及半导体设备1031、1032、1033、1034、1035、1036、1041、1042、1043和1044。包封料105可以包含模制原料，如酚醛清漆基树脂、环氧基树脂、硅基树脂或另一种合适的包封料；模制原料中可以包含如氧化硅填料等填料。另外，包封料105可以包含模制底部填料(MUF)或毛细管底部填料(CUF)。
如图11A和图11B所示，多个接合线103电连接衬底101并电连接衬底102，并且穿过开口107。因此，衬底101和102通过接合线103彼此电连接。参考图11B，接合线103的一端接触衬底102的表面1022并且接合线103的另一端接触衬底101的表面1011，并且接合线103穿过开口107。从俯视图角度看，接合线103与衬底102的表面1021和衬底101的表面1011重叠。此外，由于接合线103穿过开口107，因此从与表面1024正交的方向观看，接合线103与表面1024重叠，并且从与侧表面1026正交的方向观看，接合线103与表面1026重叠。也就是说，从侧视图角度看，接合线103与表面1024或表面1026重叠。换句话说，从基本上平行于衬底102的表面1021或表面1022的方向观看，接合线103与开口107的内壁(表面1024或表面1026)重叠。
图12A是根据本公开的实施例的半导体设备封装20的俯视图，并且图12B展示了沿图12A中的线B-B截取的横截面视图。如图12A和图12B所示，半导体设备封装20包含衬底201和202、半导体设备2031、2032、2033、2034、2035、2036、2041、2042、2043和2044、接合线203、包封料205和电连接208。在一些实施例中，衬底201可以是芯衬底或无芯衬底。衬底201可以包含用于电连接的迹线、衬垫或互连。衬底201具有表面2011和与表面2011相对的表面2012。在衬底201的表面2011上安置或安装多个半导体设备2041、2042、2043和2044。半导体设备2041、2042、2043和2044可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备2041、2042、2043和2044可以通过倒装芯片接合或引线接合电连接到衬底201。进一步地，在衬底201的表面2012上安装或安置多个电连接208。电连接208可以包含用于连接如PCB等外部组件的焊球或如C4凸点等焊料凸点。
在一些实施例中，衬底202可以是芯衬底或无芯衬底。衬底202可以包含用于电连接的迹线、衬垫或互连。衬底202具有面向衬底201的表面2011的表面2021以及与表面2021相对的表面2022。因此，衬底202基本上布置在衬底201上方。在衬底202的表面2021上安置或安装多个半导体设备2034、2035和2036，并且在衬底202的表面2022上安置或安装多个半导体设备2031、2032和2033。半导体设备2031、2032、2033、2034、2035和2036可以是管芯、有源设备、无源设备和/或其它电子设备。半导体设备2031、2032、2033、2034、2035和2036可以通过倒装芯片接合或引线接合电连接到衬底22。
衬底201具有表面2013(例如，侧表面)并且衬底202具有表面2023(例如，侧表面)。在本公开的一些实施例中，表面2013和表面2023彼此共面。在本公开的一些实施例中，衬底22包含穿过衬底22的开口207。因此，衬底202具有彼此连接的侧表面2024和2026，并且表面2024和2026是开口207的内壁的部分。从俯视图角度看，表面2024和2026可以安置在衬底201的表面2011上。
如图12A和图12B所示，多个接合线203电连接衬底201并电连接衬底202，并且穿过开口207。因此，衬底201和202通过接合线203彼此电连接。参考图12B，接合线203的一端接触衬底202的表面2022并且接合线203的另一端接触衬底201的表面2011，并且接合线203穿过开口207。从俯视图角度看，接合线203与衬底202的表面2021和衬底2011的表面2011重叠。此外，由于接合线203穿过开口207，因此从与表面2024正交的方向观看，接合线203与表面2024重叠，并且从与侧表面2026正交的方向观看，接合线203与表面2026重叠。也就是说，从侧视图角度看，接合线203与表面2024或表面2026重叠。换句话说，从基本上平行于衬底202的表面2021或表面2022的方向观看，接合线203与开口207的内壁(表面2024或表面2026)重叠。
如本文所使用的，除非上下文另有明确指示，否则单数形式“一个/种(a/an)”和“所述(the)”可以包含复数指代物。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。例如，当与数值结合使用时，所述术语可以指代小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果两个数值之间的差值小于或等于平均值的±10％，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％，则所述数值可以被视为“基本上”相同或相等。例如，“基本上”平行可以指相对于0°小于或等于±10°，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°角度变化范围。例如，“基本上”垂直可以指相对于90°小于或等于±10°，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°角度变化范围。
另外，量、比率和其它数值在本文中有时以范围格式呈现。应当理解的是，此范围格式是为了方便和简洁而使用的，并且应该灵活地理解为包含明确指定为范围的界限的数值，而且还包含所述范围内涵盖的所有单独数值或子范围，如同每个数值和子范围被明确指定一样。
虽然已经参考本公开的具体实施例描述和展示了本公开，但是这些描绘和图示不限制本公开。本领域的技术人员应当理解，在不脱离如由权利要求限定的本公开的精神和范围的情况下，可以作出各种改变并且可以取代等同物。图示可能不一定按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际装置之间可能存在区别。可以存在未明确展示的本公开的其它实施例。说明书和附图应被视为说明性的而非限制性的。可以作出修改以使特定情况、材料、物质构成、方法或过程适于本公开的目标、精神和范围。所有此类修改均旨在落入所附权利要求的范围内。虽然参考以特定顺序执行的特定操作描述了本文所公开的方法，但是应理解，可以在不脱离本公开的教导的情况下对这些操作进行组合、细分或重新排列以形成等效方法。因此，除非本文明确指出，否则操作的顺序和分组并不是本公开的限制。

Claims (20)

1.一种半导体设备封装，其包括：
第一衬底，所述第一衬底具有第一侧表面；
第二衬底，所述第二衬底布置在所述第一衬底上方，其中所述第二衬底具有与所述第一衬底的所述第一侧表面共面的第一侧表面，并且其中所述第二衬底具有开口；以及
互连件，所述互连件穿过所述开口并连接到所述第一衬底和所述第二衬底，其中从侧视图角度看，所述互连件与所述开口的侧表面重叠。
2.根据权利要求1所述的半导体设备封装，其进一步包括：包封料，所述包封料覆盖所述互连件、所述第一衬底以及所述第二衬底的第二侧表面。
3.根据权利要求1所述的半导体设备封装，其中所述第一衬底具有面向所述第二衬底的第一表面，并且其中从俯视图角度看，所述开口的第一侧表面和第二侧表面安置在所述第一衬底的所述第一表面上。
4.根据权利要求1所述的半导体设备封装，其中所述开口具有第一侧表面和第二侧表面，所述第二侧表面连接到所述第一侧表面并且彼此不共面，并且其中从所述侧视图角度看，所述互连件与所述开口的所述第一侧表面和所述第二侧表面中的至少一个侧表面重叠。
5.根据权利要求4所述的半导体设备封装，其中所述开口的所述第一侧表面和所述第二侧表面之一连接到所述第二衬底的所述第一侧表面。
6.根据权利要求1所述的半导体设备封装，其中所述互连件包含导线。
7.根据权利要求6所述的半导体设备封装，其中所述第一衬底具有面向所述第二衬底的第一表面，并且所述第二衬底具有背离所述第一衬底的第一表面，并且其中所述导线的第一端与所述第二衬底的所述第一表面接触并且所述导线的第二端与所述第一衬底的所述第一表面接触。
8.根据权利要求2所述的半导体设备封装，其中所述互连件包含从所述包封料的上表面延伸到所述第一衬底的导通孔。
9.根据权利要求8所述的半导体设备封装，其中所述导通孔与所述开口的所述第一侧表面和所述第二侧表面间隔开。
10.根据权利要求1所述的半导体设备封装，其中所述第一衬底具有面向所述第二衬底的第一表面，并且所述第二衬底具有面向所述第一衬底的第二表面，并且其中至少一个半导体设备安装在所述第一衬底的所述第一表面或所述第二衬底的所述第二表面上。
11.根据权利要求10所述的半导体设备封装，其中所述第二衬底具有背离所述第一衬底的第一表面，并且其中至少一个电子组件安装在所述第二衬底的所述第一表面上。
12.一种半导体设备封装，其包括：
第一衬底，所述第一衬底具有第一表面和第一侧表面；
第二衬底，所述第二衬底布置在所述第一衬底上方，其中所述第二衬底具有第一表面、第二表面、第一侧表面以及第二侧表面，所述第一表面面向所述第一衬底的所述第一表面，所述第二表面与所述第二衬底的所述第一表面相对，所述第一侧表面与所述第一衬底的所述第一侧表面共面，从俯视图角度看，所述第二侧表面安置在所述第一衬底的所述第一表面上；以及
互连件，所述互连件连接到所述第一衬底和所述第二衬底并且邻近所述第二衬底的所述第二侧表面，
其中从所述俯视图角度看，所述互连件与所述第一衬底的所述第一表面和所述第二衬底的所述第一表面重叠。
13.根据权利要求12所述的半导体设备封装，其进一步包括：包封料，所述包封料覆盖所述互连件、所述第一衬底的所述第一表面以及所述第二衬底的所述第一表面和所述第二表面。
14.根据权利要求12所述的半导体设备封装，其中所述互连件包含导线。
15.一种用于制造半导体设备封装的方法，所述方法包括：
提供包括多个第一衬底的第一条带衬底；
在所述第一条带衬底上方堆叠第二条带衬底，其中所述第二条带衬底包括多个第二衬底和至少一个开口；以及
形成互连件，其中所述互连件连接所述第一条带衬底和所述第二条带衬底，并且穿过所述开口。
16.根据权利要求15所述的方法，其进一步包括：形成包封料以包封所述第一条带衬底和所述第二条带衬底。
17.根据权利要求16所述的方法，其进一步包括：单切所述第一条带衬底、所述包封料和所述第二条带衬底以随后形成所述半导体设备封装。
18.根据权利要求17所述的方法，其中所述单切是沿穿过所述开口的切割路径实现的。
19.根据权利要求15所述的方法，其进一步包括：去除所述第二条带衬底的一部分以形成所述开口。
20.根据权利要求19所述的方法，其中所述第二条带衬底的所述开口是通过激光钻孔工艺形成的。
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