CN113555336A - 封装结构及其制造方法 - Google Patents

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CN113555336A
CN113555336A CN202011304294.9A CN202011304294A CN113555336A CN 113555336 A CN113555336 A CN 113555336A CN 202011304294 A CN202011304294 A CN 202011304294A CN 113555336 A CN113555336 A CN 113555336A
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conductive
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package
peripheral side
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高金利
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Advanced Semiconductor Engineering Inc
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Advanced Semiconductor Engineering Inc
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Abstract

提供一种封装结构和一种用于制造封装结构的方法。所述封装结构包含第一导电结构和第二导电结构。所述第一导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层。所述第二导电结构接合到所述第一导电结构。所述第二导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层。所述第一导电结构的所述电路层的分布密度大于所述第二导电结构的所述电路层的分布密度。所述第二导电结构的大小小于所述第一导电结构的大小。

Description

封装结构及其制造方法
技术领域
本发明涉及一种封装结构和一种制造方法，并且涉及包含至少两个附接或接合在一起的导电结构和包含具有不同分布密度的电路层的封装结构及其制造方法。
背景技术
连同电子行业的快速发展和半导体处理技术的进展，半导体芯片与增大数目个电子组件集成以实现更好的电气性能和更多功能。因此，半导体芯片具备更多的输入/输出(I/O)连接。为了制造包含具有增大数目个I/O连接的半导体芯片的半导体封装，可相对应地增大用于携带半导体芯片的半导体衬底的电路层。因此，半导体衬底的厚度可能相对应地增大，并且半导体衬底的良率可能降低。
发明内容
在一些实施例中，封装结构包含第一导电结构和第二导电结构。第一导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层。第二导电结构接合到第一导电结构。第二导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层。第一导电结构的电路层的分布密度大于第二导电结构的电路层的分布密度。第二导电结构的大小小于第一导电结构的大小。
在一些实施例中，封装结构包含第一导电结构、第二导电结构和保护层。第一导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层。第二导电结构接合到第一导电结构。第二导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层。第一导电结构的电路层的分布密度大于第二导电结构的电路层的分布密度。保护层在第一导电结构与第二导电结构之间。一部分保护层沿着第二导电结构的外围侧表面延伸。
在一些实施例中，一种制造封装结构的方法包含以下操作：(a)形成第一导电结构，其包含至少一个电介质层及与所述电介质层接触的至少一个电路层，其中所述第一导电结构进一步包含至少一个单元；(b)形成至少一个第二导电结构，其包含至少一个电介质层及与所述电介质层接触的至少一个电路层，其中第一导电结构的电路层的分布密度大于第二导电结构的电路层的分布密度，且第二导电结构的大小小于第一导电结构的单元的大小；及(c)将至少一个第二导电结构接合至第一导电结构的单元。
附图说明
当结合附图阅读时，从以下具体实施方式易于理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且出于论述清楚起见，可任意增大或减小各种结构的尺寸。
图1说明根据本发明的一些实施例的封装结构的截面视图。
图2说明根据本发明的一些实施例的封装结构的截面视图。
图3说明根据本发明的一些实施例的封装结构的截面视图。
图4说明根据本发明的一些实施例的封装结构的截面视图。
图5说明根据本发明的一些实施例的封装结构的截面视图。
图6说明根据本发明的一些实施例的封装结构的截面视图。
图7说明根据本发明的一些实施例的封装结构的截面视图。
图8说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
图9说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
图10说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
图10A说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段的俯视图。
图10B说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段的俯视图。
图11说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
图12说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
图13说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
具体实施方式
贯穿图式和具体实施方式使用共用参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本发明的实施例。
以下揭示内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件及布置的具体实例以简化本发明的某些方面。当然，这些只是实例且并不意为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
图1说明根据本发明的一些实施例的封装结构1的截面视图。封装结构1包含第一导电结构2、第二导电结构3、保护层12、至少一个导电连接元件13、至少一个半导体装置15和封装体(encapsulant)16。
第一导电结构2可包含电介质结构(dielectric structure)25和至少一个电路层(包含例如由金属、金属合金或其它导电材料形成的电路层26和28)。电介质结构25可包含至少一个电介质层，且至少一个电路层可与所述至少一个电介质层接触。在一些实施例中，电介质结构25可由固化光可成像电介质(cured photoimageable dielectric,PID)材料(例如包含光引发剂的环氧树脂或聚酰亚胺(polyimide,PI))制成。另外，电介质结构25可不包含纤维(例如，玻璃纤维)。在一些实施例中，第一导电结构2可被称为“堆叠结构”或“高密度导电结构”或“高密度堆叠结构”。在一些实施例中，高密度导电结构(例如，第一导电结构2)的电路层的分布密度大于低密度导电结构(例如，第二导电结构3)的电路层的分布密度。在一些实施例中，第一导电结构2的电路层(包含例如电路层26和28)也可被称作“高密度电路层”。在一些实施例中，高密度电路层的电路线(包含例如迹线或衬垫)的分布密度大于低密度电路层的电路线的分布密度。也就是说，高密度电路层的单位面积中的电路线(包含例如迹线或衬垫)的计数(count)大于低密度电路层的相等单位面积中的电路线的计数，例如约1.2倍或更大，约1.5倍或更大，或约2倍或更大。替代地或组合地，高密度电路层的线宽/线距(line width/line space,L/S)小于低密度电路层的L/S，例如约90％或更小，约50％或更小，或约20％或更小。另外，包含高密度电路层的导电结构可指定为“高密度导电结构”，且包含低密度电路层的导电结构可指定为“低密度导电结构”。
在一些实施例中，第一导电结构2可为凸块级重布结构(bumping levelredistribution structure)。电路层26及28可为扇出电路层或重布层(redistributionlayer,RDL)，且电路层26及28的L/S可小于或等于约10μm/约10μm、约5μm/约5μm、约2μm/约2μm，或小于或等于约1.8μm/约1.8μm。在一些实施例中，电路层26和28嵌入于电介质结构25中。在一些实施例中，电路层28的顶表面281可与电介质结构25的顶表面251大致上共面。在一些实施例中，电路层26包含水平地连接或延伸的电路层。
第一导电结构2可进一步包含多个内部导孔(inner via)27。在一些实施例中，一些内部导孔27安置于两个邻近电路层26之间以用于电连接所述两个电路层26。在一些实施例中，一些内部导孔27安置于电路层26与电路层28之间以用于电连接电路层26与电路层28。在一些实施例中，每一内部导孔27和对应的电路层26可一体地形成为单片或单件式结构(monolithic or one-piece structure)。在一些实施例中，每一内部导孔27和对应的电路层28可一体地形成为单片或单件式结构。每一内部导孔27沿着从电介质结构25的底表面252朝向顶表面251的方向向上逐渐变窄。也就是说，内部导孔27的顶部部分的大小(例如，宽度)小于更靠近底表面252的内部导孔27的底部部分的大小(例如，宽度)。
如图1中所示，第一导电结构2具有顶表面21(也被称作“第一表面”)、与顶表面21相对的底表面22(也被称作“第二表面”)以及在顶表面21与底表面22之间延伸的多个外围侧表面23、24。底表面22面向第二导电结构3。在一些实施例中，电介质结构25的顶表面251形成第一导电结构2的顶表面21的一部分。在一些实施例中，电介质结构25的底表面252形成第一导电结构2的底表面22的一部分。
第二导电结构3接合到第一导电结构2。第二导电结构3可包含电介质结构35、至少一个电路层(包含例如由金属、金属合金或其它导电材料形成的电路层36、36a、38和38a)。电介质结构35可包含至少一个电介质层，且至少一个电路层可与所述至少一个电介质层接触。在一些实施例中，电介质结构35可由例如聚丙烯(polypropylene,PP)或味之素堆积膜(Ajinomoto Build-up Film；ABF)制成。在一些实施例中，多个纤维(例如，玻璃纤维)可嵌入电介质结构35的电介质层中，以改进电介质结构35的材料强度。
在一些实施例中，第二导电结构3可被称为“堆叠结构”或“低密度导电结构”或“低密度堆叠结构”。在一些实施例中，第二导电结构3的电路层(包含例如电路层36、36a、38和38a)也可被称作“低密度电路层”。在一些实施例中，高密度电路层的电路线(包含例如迹线或衬垫)的分布密度大于低密度电路层的电路线的分布密度。在一些实施例中，第一导电结构2的电路层的分布密度大于第二导电结构3的电路层的分布密度。
在一些实施例中，第二导电结构3可为衬底级导电结构(substrate levelconductive structure)。在一些实施例中，第二导电结构3的电路层(例如，电路层36、36a、38和38a)的L/S可大于或等于约10μm/约10μm。因此，第二导电结构3的电路层(例如，电路层36、36a、38和38a)的L/S可大于或等于第一导电结构2的电路层(例如，电路层26和28)的L/S的约五倍。
在一些实施例中，第二导电结构3可进一步包含芯部分30a。在一些实施例中，第二导电结构3的芯部分30a可包含树脂材料，且任选地进一步包含加强元件，例如玻璃纤维。替代地，第二导电结构3的芯部分30a可仅包含均质树脂。另外，芯部分30a的材料可包含味之素堆积膜(Ajinomoto build-up film,ABF)、双马来酰亚胺三嗪(bismaleimide triazine,BT)或环氧树脂。
在一些实施例中，第二导电结构3可进一步包含延伸穿过芯部分30a以用于竖直连接的至少一个互连导孔30b。在一些实施例中，每一互连导孔30b包含基底金属层30b1及绝缘材料30b2，且绝缘材料30b2填充由基底金属层30b1界定的中心穿透孔。在一些实施例中，电路层38安置于芯部分30a的顶表面301上，电路层36a安置于芯部分30a的底部部分302上，且每一互连导孔30b电连接电路层38和电路层36a。
在一些实施例中，第二导电结构3可进一步包含至少一个电子装置30。在一些实施例中，电子装置30嵌入于第二导电结构3的芯部分30a中。在一些实施例中，电子装置30可为或包含无源组件，例如电容器、电感器、电阻器或类似者。
在一些实施例中，第二导电结构3可进一步包含至少一个内部导孔(包含例如互连导孔37、37'和37a)。在一些实施例中，一些互连导孔37'安置于电路层38与电子装置30之间以用于电连接电路层38与电子装置30。导电凸块30c可安置于互连导孔37'与电子装置30之间以用于电连接互连导孔37'与电子装置30。在一些实施例中，一些互连导孔37安置于电路层36a与电子装置30之间以用于电连接电路层36a与电子装置30。导电凸块30d可安置于互连导孔37与电子装置30之间以用于电连接互连导孔37与电子装置30。在一些实施例中，一些互连导孔37中安置于电路层36a与电路层36之间以用于电连接电路层36a与电路层36。在一些实施例中，一些互连导孔37安置于两个邻近电路层36之间用于电连接两个邻近电路层36。在一些实施例中，一些互连导孔37a安置于电路层36与电路层38a之间以用于电连接电路层36与电路层38a。
如图1中所示，第二导电结构3具有顶表面31(也被称作“第一表面”)、与顶表面31相对的底表面32(也被称作“第二表面”)以及在顶表面31与底表面32之间延伸的多个外围侧表面33、34。在一些实施例中，第二导电结构3进一步包含邻近于第二导电结构3的底表面32的焊接掩模(solder mask)35a。在一些实施例中，焊接掩模35a安置于电介质结构35的底表面352上。在一些实施例中，如图1中所示，电路层38a安置于第二导电结构3的电介质结构35的底表面352上且从所述底表面352突出。在一些实施例中，焊接掩模35a覆盖电介质结构35的一部分和电路层38a的一部分，且界定多个开口以暴露部分电路层38a。
在一些实施例中，第二导电结构3(也被称作“低密度导电结构”)的大小小于第一导电结构2(也被称作“高密度导电结构”)的大小。在一些实施例中，第二导电结构3的宽度W2小于第一导电结构2的宽度W1。在一些实施例中，从俯视图来看，第二导电结构3的顶表面31的表面积小于第一导电结构2的底表面22的表面积。
在一些实施例中，第二导电结构3的外围侧表面33(也被称作“第一外围侧表面”)从第一导电结构2的外围侧表面23(也被称作“第一外围侧表面”)凹入或与所述外围侧表面23通过间隙G1错开。在一些实施例中，第二导电结构3的外围侧表面33和第一导电结构2的外围侧表面23面朝相同方向。在一些实施例中，形成于第二导电结构3的外围侧表面33与第一导电结构2的外围侧表面23之间的间隙G1等于或小于约75μm，或等于或小于约50μm。
导电连接元件13安置于第二导电结构3与第一导电结构2之间，且将第二导电结构3与第一导电结构2接合在一起。接合衬垫26a可安置于电路层26与导电连接元件13之间以用于电连接电路层26与导电连接元件13。在一些实施例中，导电连接元件13可为或包含焊料凸块或其它导电凸块。
在一些实施例中，保护层12可为或包含底填充料(underfill)。保护层12安置于第一导电结构2与第二导电结构3之间的空间中以覆盖并保护导电连接元件13。在一些实施例中，保护层12包含部分121(也被称作“第一部分”)，且保护层12的部分121沿着第二导电结构3的外围侧表面33延伸。在一些实施例中，保护层12的部分121在界面121s处直接接触第二导电结构3的外围侧表面33，并且界面121s具有长度L1。在一些实施例中，第二导电结构3的外围侧表面33具有长度L2。在一些实施例中，界面121s的长度L1可等于或小于第二导电结构3的外围侧表面33的长度L2。
在一些实施例中，如图1中所示，保护层12的部分121沿着方向DR1从面向第一导电结构2的第二导电结构3的顶表面31(也被称作“第一表面”)朝向第二导电结构3的与顶表面31相对的底表面32(也被称作“第二表面”)逐渐变窄。在一些实施例中，如图1中所示，保护层12的部分121的外围侧表面1211与第一导电结构2的外围侧表面23大致上共面。在一些实施例中，保护层12的部分121的底表面1213与第二导电结构3的底表面32大致上共面。在一些实施例中，保护层12的部分121进一步具有在外围侧表面1211与底表面1213之间延伸的弯曲表面1212。在一些实施例中，弯曲表面1212朝向第二导电结构3的外围侧表面33凹入。在一些实施例中，保护层12的部分121直接接触焊接掩模35a。在一些实施例中，保护层12的部分121的底表面1213与焊接掩模35a的底表面35a1大致上共面。
在一些实施例中，第二导电结构3进一步具有与外围侧表面33相对的外围侧表面34(也被称作“第二外围侧表面”)。在一些实施例中，保护层12进一步包含部分122(也被称作“第二部分”)，且保护层12的部分122沿着第二导电结构3的外围侧表面34延伸。在一些实施例中，保护层12的部分122直接接触第二导电结构3的外围侧表面34。在一些实施例中，如图1中所示，保护层12的部分122沿着方向DR1从第二导电结构3的顶表面31朝向第二导电结构3的底表面32逐渐变窄。在一些实施例中，保护层12的部分122具有外围侧表面1221，且外围侧表面1221为倾斜表面。在一些实施例中，外围侧表面1221在第一导电结构2的外围侧表面24与第二导电结构3的底表面32之间延伸。
在一些实施例中，如图1中所示，保护层12的部分121的轮廓不同于保护层12的部分122的轮廓。举例来说，保护层12的部分121可包含主要部分1214和锥形部分1215。主要部分1214可具有大致上恒定的厚度T1。厚度T1可大致上等于间隙G1。举例来说，主要部分1214的厚度T1可等于或小于约75μm，或等于或小于约50μm。主要部分1214可具有平坦的外围侧表面1211，且锥形部分1215可具有弯曲表面1212。也就是说，锥形部分1215可具有从主要部分1214到保护层12的部分121的底部表面1213减小的厚度。另外，锥形部分1215可大致上为直角三角形。如图1中所示，锥形部分1215可具有从第一导电结构2的底表面22到第二导电结构3的底表面32减小的厚度。
半导体装置15电连接到第一导电结构2。在一些实施例中，至少一个导电连接元件14安置于半导体装置15与第一导电结构2之间以连接半导体装置15与第一导电结构2。在一些实施例中，导电连接元件14可包含焊料141和连接到焊料141的凸块142。导电连接元件14安置于半导体装置15与内部导孔27之间以连接半导体装置15与内部导孔27，以进一步连接到第一导电结构2的电路层28。在一些实施例中，底填充料143形成于半导体装置15与第一导电结构2的顶表面21之间以覆盖导电连接元件14。在一些实施例中，底填充料143的材料与保护层12的材料可相同。在一些实施例中，半导体装置15可为或包含例如专用IC(ASIC)等有源组件、例如高带宽存储器(HBM)组件等存储器组件或另一有源组件。在一些实施例中，如图1中所示，封装结构1包含三个半导体装置15，但本发明不限于此。
封装体16包封半导体装置15。在一些实施例中，封装体16的外围侧表面161(也被称作“第一外围侧表面”)与第一导电结构2的外围侧表面23大致上共面。在一些实施例中，封装体16的外围侧表面161与保护层12的部分121的外围侧表面1211大致上共面。在一些实施例中，封装体16进一步具有与外围侧表面161相对的外围侧表面162(也被称作“第二外围侧表面”)。在一些实施例中，封装体16的外围侧表面162与第一导电结构2的外围侧表面24大致上共面。在一些实施例中，封装体16可为或包含模制化合物(molding compound)。
在一些实施例中，封装结构1可进一步包含在第二导电结构3的底表面32上的至少一个导电连接元件18。在一些实施例中，UBM 39在导电连接元件18与电路层38a的暴露部分之间以用于电连接导电连接元件18与电路层38a。在一些实施例中，导电连接元件18可为或包含焊料凸块或其它导电凸块。
在衬底和扇出结构通过粘合层接合在一起并且衬底与扇出结构之间的电连接是通过激光技术制造的导电通孔的情况下，I/O计数可能过低(例如，低于10000个I/O计数)，这归因于由激光技术形成的导电通孔的大小相对较大(例如，50到60μm或更大)。此外，激光钻孔过程可能成本高。根据本发明的一些实施例，通过例如软焊接合(solder joint)技术(例如，使用导电连接元件13)将第一导电结构2和第二导电结构3接合在一起，使得可省略通过此类激光技术制造导电通孔，且因此可极大地改进由于由激光技术形成的导电通孔的大小相对较大而导致的低I/O密度(低I/O计数)问题。
此外，为了满足增加I/O计数的规范，衬底的电介质层的数目应增加，且一个电路层可嵌入一个对应电介质层中。在一些比较性实施例中，如果封装具有10000个I/O计数，那么此类衬底可包含十二层的电路层和电介质层。此类衬底的制造成本较低，但此类衬底的单层(包含一个电路层和一个电介质层)的制造良率也可能较低，例如90％。因此，此类衬底的良率可以是(0.9)12＝28.24％。根据本发明的一些实施例，封装结构1为第一导电结构2与第二导电结构3的组合，其中第一导电结构2的电路层26和28具有细间距、高良率和低厚度，且第二导电结构3的电路层(例如，电路层36、36a、38和38a)具有低制造成本。因此，封装结构1具有良率和制造成本的有利折衷，且封装结构1具有相对较低的厚度。举例来说，第一导电结构2的电路层26和28的单层制造良率可为99％，且第二导电结构3的电路层的单层制造良率可为90％。因此，封装结构1的良率可得到改进。
图2说明根据本发明的一些实施例的封装结构1a的截面视图。除了保护层12的结构以外，封装结构1a类似于图1中展示的封装结构1。
在一些实施例中，保护层12的部分121的轮廓大致上与保护层12的部分122的轮廓相同。在一些实施例中，保护层12的部分122的外围侧表面1221与第一导电结构2的外围侧表面24大致上共面。在一些实施例中，保护层12的部分122的底表面1223大致上与第二导电结构3的底表面32共面。在一些实施例中，保护层12的部分122进一步具有在外围侧表面1221与底表面1223之间延伸的弯曲表面1222。在一些实施例中，弯曲表面1222朝向第二导电结构3的外围侧表面34凹入。在一些实施例中，保护层12的部分122直接接触焊接掩模35a。在一些实施例中，保护层12的部分122的底表面1223与焊接掩模35a的底表面35a1大致上共面。
图3说明根据本发明的一些实施例的封装结构1b的截面视图。除了保护层12的结构以外，封装结构1b类似于图1中展示的封装结构1。
在一些实施例中，保护层12的部分121部分地覆盖外围侧表面33且暴露外围侧表面33的一部分。在一些实施例中，保护层12的部分122部分地覆盖外围侧表面34且暴露外围侧表面34的一部分。
在一些实施例中，保护层12的部分121在界面121s处直接接触第二导电结构3的外围侧表面33，并且界面121s的长度L1与第二导电结构3的外围侧表面33的长度L2的比率大于约0.8。在一些实施例中，保护层12的部分122在界面121s1处直接接触第二导电结构3的外围侧表面34，且界面121s1的长度L3与第二导电结构3的外围侧表面34的长度L4的比率大于约0.8。在一些实施例中，界面121s的长度L1可等于或不等于界面121s1的长度L3。
在一些实施例中，焊接掩模35a具有与底表面35a1成角度的侧向表面35a2，且焊接掩模35a的侧向表面35a2从保护层12的部分121暴露。在一些实施例中，焊接掩模35a的侧向表面35a2从保护层12的部分122暴露。
图4说明根据本发明的一些实施例的封装结构1c的截面视图。除了保护层12的结构以外，封装结构1c类似于图1中展示的封装结构1。
在一些实施例中，保护层12的部分121从第二导电结构3的底表面32突出。在一些实施例中，保护层12的部分121部分地覆盖第二导电结构3的底表面32。在一些实施例中，保护层12的部分121的底表面1213和第二导电结构3的底表面32处于不同高度。在一些实施例中，保护层12的部分121与导电连接元件18间隔开。在一些实施例中，保护层12的部分121覆盖焊接掩模35a的侧向表面35a2。在一些实施例中，保护层12的部分121覆盖焊接掩模35a的底表面35a1的一部分。
在一些实施例中，保护层12的部分122从第二导电结构3的底表面32突出。在一些实施例中，保护层12的部分122部分地覆盖第二导电结构3的底表面32。在一些实施例中，保护层12的部分122的底表面1223和第二导电结构3的底表面32处于不同高度。在一些实施例中，保护层12的部分122与导电连接元件18间隔开。在一些实施例中，保护层12的部分122覆盖焊接掩模35a的侧向表面35a2。在一些实施例中，保护层12的部分122覆盖焊接掩模35a的底表面35a1的一部分。在一些实施例中，保护层12的部分121的底表面1213和保护层12的部分122的底表面1223可处于相同或不同高度。
图5说明根据本发明的一些实施例的封装结构1d的截面视图。除了保护层12的结构以外，封装结构1d类似于图4中展示的封装结构1c。如图5中所示，保护层12的部分121和保护层12的部分122并不覆盖或接触第二导电结构3的底表面32。也就是说，保护层12的部分121和保护层12的部分122并不延伸以覆盖焊接掩模35a的底表面35a1。
图6说明根据本发明的一些实施例的封装结构1e的截面视图。除了保护层12和焊接掩模35a的结构以外，封装结构1e类似于图5中所展示的封装结构1d。
在一些实施例中，焊接掩模35a的侧向表面35a2从第二导电结构3的外围侧表面33、34凹入。在一些实施例中，保护层12的部分121、122可部分地覆盖或完全覆盖焊接掩模35a的侧向表面35a2。在一些实施例中，焊接掩模35a的底表面35a1不含保护层12的部分121、122。在一些实施例中，保护层12的部分121的底表面1213和部分122的底表面1223从第二导电结构3的底表面32突出。在一些实施例中，保护层12的部分121、122直接接触电介质结构35的底表面352的一部分。
图7说明根据本发明的一些实施例的封装结构1f的截面视图。封装结构1f类似于图1中展示的封装结构1，不同之处在于图1的封装结构1的保护层12可由接合层17替换，且可省略图1的封装结构1的导电连接元件13。
在一些实施例中，接合层17安置于第一导电结构2与第二导电结构3之间，且将第二导电结构3与第一导电结构2接合在一起。在一些实施例中，接合层17具有顶表面171和与顶表面172相对的底表面172。顶表面171粘附到第一导电结构2，且底表面172粘附到第二导电结构3。在一些实施例中，接合层17进一步具有在顶表面171与底表面172之间延伸的外围侧表面173(也被称作“第一外围侧表面”)和与外围侧表面173相对的外围侧表面174(也被称作“第二外围表面”)。在一些实施例中，接合层17的外围侧表面173与第一导电结构2的外围侧表面23大致上共面。在一些实施例中，接合层17的外围侧表面174与第一导电结构2的外围侧表面24大致上共面。
在一些实施例中，封装结构1f进一步包含至少一个互连导孔19，其延伸穿过第二导电结构3的芯部分30a和电介质结构35以及接合层17以用于竖直连接。在一些实施例中，每一互连导孔19包含基底金属层191和绝缘材料192，且绝缘材料192填充由基底金属层19界定的中心穿透孔。在一些实施例中，每一互连导孔19电连接第一导电结构2与导电连接元件18。在一些实施例中，每一互连导孔19电连接到第一导电结构2的电路层26。在一些实施例中，每一互连导孔19可延伸穿过电路层38a，以便通过UBM39电连接到导电连接元件18。
图8到图13说明根据本发明的一些实施例的用于制造封装结构的方法。在一些实施例中，所述方法用于制造图1中所展示的封装结构1。
参考图8，形成第一导电结构2A。第一导电结构2A包含电介质结构25A和至少一个电路层(包含例如由金属、金属合金或其它导电材料形成的电路层26和28)，电介质结构25A包含至少一个电介质层，并且至少一个电路层与至少一个电介质层接触。
在一些实施例中，如图8中所示，第一导电结构2A形成于载体26上。在一些实施例中，第一导电结构2A具有顶表面21(也被称作“第一表面”)和与顶表面21相对的底表面22(也被称作“第二表面”)，并且第一导电结构2A的顶表面21直接接触载体26。在一些实施例中，接合衬垫26a可形成于第一导电结构2的底表面22上。
在一些实施例中，第一导电结构2A进一步包含至少一个单元。在一些实施例中，第一导电结构2A包含由多个假想切割线40界定的多个单元2、2'。举例来说，单元2和2'中的每一者在切割步骤之后可变为图1的第一导电结构2。在一些实施例中，第一导电结构2A可呈晶片类型、面板类型或条带类型。
在一些实施例中，对第一导电结构2A进行功能测试步骤。根据本发明的一些实施例，在接合到第二导电结构3(将在下文中论述)之前测试第一导电结构2A；因此，只有已知的良好单元2、2'可选择性地接合到第二导电结构3。可丢弃任何不良(或不合格)单元2、2'。替代地，不良(或不合格)单元2、2'可被标记且可被接合到虚设导电结构。因此，封装结构1的良率可得到改进。
参考图9，形成至少一个第二导电结构3。第二导电结构3包含电介质结构35和至少一个电路层(包含例如由金属、金属合金或其它导电材料形成的电路层36、36a、38和38a)。电介质结构35包含至少一个电介质层，且至少一个电路层与所述至少一个电介质层接触。在一些实施例中，第一导电结构2A的电路层的分布密度大于第二导电结构3的电路层的分布密度，且第二导电结构3的大小小于第一导电结构2A的单元2、2'的大小。在一些实施例中，形成至少一个第二导电结构3包含形成多个第二导电结构3。
在一些实施例中，第二导电结构3可为单元结构。
在一些实施例中，对第二导电结构3进行功能测试步骤。根据本发明的一些实施例，可在接合在一起之前个别地测试第二导电结构3和第一导电结构2A。因此，只有已知的良好第二导电结构3和第一导电结构2A的已知的良好单元2、2'可选择性地接合在一起。可丢弃不良(或不合格)第二导电结构3。替代地，不良(或不合格)第二导电结构3可接合到不良(或不合格)单元2、2'。因此，可在切割步骤之后丢弃具有不良(或不合格)单元2、2'的不良(或不合格)第二导电结构3。因此，可进一步改进封装结构1的良率。
在一些实施例中，第一导电结构2A和第二导电结构3可同时在不同制造位置(例如，在不同制造腔室中)中制造。因而，用于制造封装结构1的总体时间可显著减小。
参考图10，至少一个第二导电结构3接合到第一导电结构2A的单元2、2'。在一些实施例中，第二导电结构3通过软焊接合技术接合到第一导电结构2A。在一些实施例中，至少一个导电连接元件13在第一导电结构2A与第二导电结构3之间以将第一导电结构2A与第二导电结构3接合在一起。在一些实施例中，导电连接元件13可为或包含可控塌陷芯片连接(controlled collapse chip connection,C4)凸块、球栅阵列(ball grid array,BGA)、平面网格阵列(land grid array,LGA)或类似者。
在一些实施例中，如图10中所示，第二导电结构3并排安置于第一导电结构2A上，且两个第二导电结构3之间的间隙G2小于约150μm。在一些实施例中，两个第二导电结构3之间的间隙G2小于约100μm。
参考图10A和图10B，其说明在接合在一起之后第二导电结构3在第一导电结构2A上的布置的俯视图。在一些实施例中，第二导电结构3可布置成包含第二导电结构3的多列和多行的阵列。在一些实施例中，每两个邻近的第二导电结构3之间间隔一间隙(例如，间隙G2、G2a、G2b、G2c、G2d、G2e和G2f)，且间隙中的每一者小于约150μm。在一些实施例中，间隙中的每一者小于约100μm。在一些实施例中，这些间隙(例如间隙G2、G2a、G2b、G2c、G2d、G2e和G2f)具有相同大小。在一些实施例中，这些间隙中的两个或更多个可彼此不同。
参考图11，保护层12A形成于第一导电结构2A与第二导电结构3之间。如图11中所示，在一些实施例中，保护层12A的一部分沿着第二导电结构3的外围侧表面33、34延伸。在一些实施例中，保护层12A可通过在第一导电结构2A与第二导电结构3之间分配可流动材料而形成，且所述可流动材料通过毛细管现象引入到第二导电结构3之间的间隙G2中。因此，保护层12A可形成于第一导电结构2与第二导电结构3之间的空间中，且进一步形成于第二导电结构3之间的间隙G2中。在一些实施例中，在可流动材料填充间隙G2之后，可对可流动材料进行固化过程以形成经固化保护层12A。
在间隙G2大于150μm的情况下，可减小驱动待引入到间隙G2中的可流动材料的毛细管力。因此，可流动材料或保护层12A可不填充间隙G2，且凹部123可从可流动材料或保护层12A的底表面凹入。另一方面，在间隙G2太小(例如，小于150μm)的情况下，可流动材料流入的空间可能较小。因此，可流动材料或保护层12A可填充间隙G2，或甚至从第二导电结构3的底表面32突出且覆盖第二导电结构3的底表面32。根据本发明的一些实施例，邻近的第二导电结构3之间的间隙G2小于约150μm和/或约100μm有利于毛细管现象的产生，且因此有助于在第二导电结构3之间形成保护层12A。
另外，在一些实施例中，为单独衬底单元的第二导电结构3接合到呈晶片类型、面板类型或条带类型的第一导电结构2A，使得间隙G2形成于每两个第二导电结构3之间。因此，每两个邻近间隙G2之间的距离相对较短，可流动材料流动穿过第一导电结构2与第二导电结构3之间的空间且到达间隙G2所需的时间减少，且因此有利的是，可流动材料流动到第一导电结构2与第二导电结构3之间的空间并填充所述空间，且流动到第二导电结构3之间的间隙G2并填充所述间隙G2。
此外，在保护层12A安置于第二导电结构3之间的间隙G2中的情况下，由于保护层12A可增强图11中所示的经接合组合件结构的结构强度，且因此可在从第一导电结构2A移除载体26之后执行单切阶段(下文将论述)，可回收面板类型载体26，且因此可降低制造成本。
此外，在衬底和扇出结构通过粘合层接合在一起的情况下，并且衬底与扇出结构之间的电连接是通过激光技术制造的导电通孔的情况下，I/O计数可能过低(例如，低于10000个I/O计数)，这归因于由激光技术形成的导电通孔的大小相对较大(例如，50到60μm或更高)。此外，激光钻孔过程可能成本高。根据本发明的一些实施例，第一导电结构2A和第二导电结构3通过软焊接合技术(例如，使用导电连接元件13)接合在一起，使得可省略通过此类激光技术制造导电通孔，且因此可极大地改进由于由激光技术形成的导电通孔的大小相对较大而导致的低I/O密度(低I/O计数)问题。
在一些实施例中，在移除载体26之前(下文将论述)，可对经接合组合件结构进行功能测试。在一些实施例中，可在半导体装置15接合到经接合组合件结构之前个别地测试第二导电结构3和第一导电结构2A(下文将论述)，且接着对所测试的经接合组合件结构进行筛选(sorting)步骤。在一些实施例中，可在筛选步骤中标记经接合组合件结构的不良(或不合格)单元(包含第二导电结构3和第一导电结构2A的单元2、2')。
参考图12，移除载体26。在一些实施例中，在移除载体26之后暴露第一导电结构2A的顶表面21。
参考图13，至少一个半导体装置15电连接到第一导电结构2A的顶表面21。在一些实施例中，至少一个焊料141形成于半导体装置15的至少一个凸块142上，且半导体装置15接着通过所述至少一个焊料141接合到第一导电结构2A的经暴露内部导孔27。可形成底填充料143以覆盖并保护所述至少一个凸块142和所述至少一个焊料141。接下来，可形成封装体16以覆盖所述至少一个半导体装置15和所述底填充料143，且接着可进行平坦化过程以部分地移除封装体16且暴露至少一个半导体装置15的顶表面151。
在一些实施例中，至少一个半导体装置15电连接到第一导电结构2A的已知良好单元2、2'和已知良好第二导电结构3(即，在筛选步骤中经接合组合件结构的良好(或合格)单元)。此外，至少一个虚设半导体装置可连接到经接合组合件结构的经标记的不良(或不合格)单元。因此，不浪费已知良好半导体装置15，可维持总体结构平衡，且可进一步改进封装结构1的良率。
随后，对第一导电结构2A进行切割步骤(也被称作“单切阶段”)。在一些实施例中，沿着邻近第二导电结构3之间的切割线40进行切割步骤。在一些实施例中，对在邻近第二导电结构3之间的间隙G2中的保护层12A进行切割步骤。在一些实施例中，切割步骤将第一导电结构2A的单元2、2'分离。因而，获得图1的封装结构1。
在比较实施例中，在其上附接面板类型玻璃载体的经接合组合件结构上进行单切阶段，可能容易发生分层(delamination)。另外，在将面板类型玻璃载体切割成单元之后，无法回收移除的玻璃载体单元，且因此不合需要地增加制造成本。根据本发明的一些实施例，在移除载体26之后对第一导电结构2A和保护层12A执行切割步骤，使得可有效地防止由载体26的切割引起的分层，且可回收载体26，这显著地减少制造成本且增加良率。
除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的定向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不会因此类布置而有偏差。
如本文中所使用，术语“大致”、“基本上”、“实质”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当与数值结合使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大致上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面的或大致上共面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述(the)”可包含复数指示物。
如本文中所使用，术语“导电(conductive/electrically conductive)”、和“电导率(electrical conductivity)”指代转移电流的能力。导电材料通常指示展示对于电流流动的极少或零对抗的那些材料。导电性的一个量度是西门子/米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而改变。除非另外规定，否则在室温下测量材料的电导率。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。所述图解可能未必按比例绘制。由于制造工艺和公差，本发明中的工艺再现与实际装置之间可存在区别。可存在未特定说明的本发明的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有所述修改都既定在此所附权利要求书的范围内。虽然本文中揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (24)

1.一种封装结构，其包括：
第一导电结构，其包含至少一个电介质层和与所述电介质层接触的至少一个电路层；及
第二导电结构，其接合到所述第一导电结构，所述第二导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层；
其中所述第一导电结构的所述电路层的分布密度大于所述第二导电结构的所述电路层的分布密度，且所述第二导电结构的大小小于所述第一导电结构的大小。
2.根据权利要求1所述的封装结构，其中所述第二导电结构的外围侧表面与所述第一导电结构的外围侧表面之间的间隙等于或小于75μm。
3.根据权利要求1所述的封装结构，其进一步包括：
至少一个导电连接元件，其安置于所述第二导电结构与所述第一导电结构之间，且将所述第二导电结构与所述第一导电结构接合在一起。
4.根据权利要求1所述的封装结构，其进一步包括：
保护层，其安置于所述第一导电结构与所述第二导电结构之间，其中所述保护层包含直接接触所述第二导电结构的第一外围侧表面的第一部分。
5.根据权利要求4所述的封装结构，其中所述保护层进一步包含直接接触所述第二导电结构的第二外围侧表面的第二部分。
6.根据权利要求4所述的封装结构，其中所述保护层包含底填充料。
7.根据权利要求1所述的封装结构，其进一步包括：
至少一个半导体装置，其电连接到所述第一导电结构；以及
封装体，其包封所述至少一个半导体装置，其中所述封装体的外围侧表面与所述第一导电结构的外围侧表面大致上共面。
8.根据权利要求7所述的封装结构，其进一步包括：
保护层，其安置于所述第一导电结构与所述第二导电结构之间，其中所述保护层包含沿着所述第二导电结构的外围侧表面延伸的部分，且所述保护层的所述部分的外围侧表面与所述封装体的所述外围侧表面大致上共面。
9.根据权利要求8所述的封装结构，其中所述第二导电结构具有面向所述第一导电结构的第一表面和与所述第一表面相对的第二表面，并且所述保护层的所述部分从所述第二导电结构的所述第二表面突出。
10.一种封装结构，其包括：
第一导电结构，其包含至少一个电介质层和与所述电介质层接触的至少一个电路层；
第二导电结构，其接合到所述第一导电结构，所述第二导电结构包含至少一个电介质层和与所述电介质层接触的至少一个电路层，其中所述第一导电结构的所述电路层的分布密度大于所述第二导电结构的所述电路层的分布密度；及
保护层，其位于所述第一导电结构与所述第二导电结构之间，其中所述保护层的一部分沿着所述第二导电结构的外围侧表面延伸。
11.根据权利要求10所述的封装结构，其中所述保护层的所述部分的厚度等于或小于75μm。
12.根据权利要求10所述的封装结构，其中所述保护层的所述部分沿着从所述第二导电结构的面向所述第一导电结构的第一表面朝向所述第二导电结构的与所述第一表面相对的第二表面的方向逐渐变窄。
13.根据权利要求12所述的封装结构，其中所述保护层的所述部分在界面处直接接触所述第二导电结构的所述外围侧表面，且所述界面的长度与所述第二导电结构的所述外围侧表面的长度的比率大于0.8。
14.根据权利要求10所述的封装结构，其中所述第二导电结构具有面向所述第一导电结构的第一表面和与所述第一表面相对的第二表面，并且所述保护层的所述部分部分地覆盖所述第二导电结构的所述第二表面。
15.根据权利要求10所述的封装结构，其中所述第二导电结构具有面向所述第一导电结构的第一表面和与所述第一表面相对的第二表面，所述第二导电结构进一步包含邻近于所述第二导电结构的所述第二表面的焊接掩模，且所述保护层的所述部分直接接触所述焊接掩模。
16.根据权利要求15所述的封装结构，其中所述焊接掩模从所述第二导电结构的所述外围侧表面凹入。
17.根据权利要求10所述的封装结构，其中所述保护层包含底填充料。
18.根据权利要求10所述的封装结构，其进一步包括：
至少一个导电连接元件，其安置于所述第二导电结构与所述第一导电结构之间，且将所述第二导电结构与所述第一导电结构接合在一起。
19.一种用于制造封装结构的方法，其包括：
(a)形成第一导电结构，其包含至少一个电介质层和与所述电介质层接触的至少一个电路层，其中所述第一导电结构进一步包括至少一个单元；
(b)形成至少一个第二导电结构，其包含至少一个电介质层和与所述电介质层接触的至少一个电路层，其中所述第一导电结构的所述电路层的分布密度大于所述第二导电结构的所述电路层的分布密度，且所述第二导电结构的大小小于所述第一导电结构的所述单元的大小；及
(c)将所述至少一个第二导电结构接合到所述第一导电结构的所述单元。
20.根据权利要求19所述的方法，其中在(c)之后，所述方法进一步包括：
(d)形成保护层在所述第一导电结构与所述第二导电结构之间，其中所述保护层的一部分沿着所述第二导电结构的外围侧表面延伸。
21.根据权利要求19所述的方法，其中在(a)之后，所述方法进一步包括：
(a1)对所述第一导电结构进行功能测试步骤；
且在(b)之后，所述方法进一步包括：
(b1)对所述第二导电结构进行功能测试步骤。
22.根据权利要求19所述的方法，其中在(a)中，所述第一导电结构包含多个单元；其中在(b)中，所述至少一个第二导电结构包含多个第二导电结构；其中在(c)中，所述第二导电结构并排安置于所述第一导电结构上，并且两个所述第二导电结构之间的间隙小于150μm。
23.根据权利要求19所述的方法，其中在(a)中，所述第一导电结构形成于载体上；且
在(c)之后，所述方法进一步包括：
(d)移除所述载体。
24.根据权利要求23所述的方法，进一步包括：
(e)将至少一个半导体装置电连接到所述第一导电结构；及
(f)对所述第一导电结构进行切割步骤。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
CN114388471A (zh) * 2020-10-06 2022-04-22 欣兴电子股份有限公司 封装结构及其制作方法
US20230065615A1 (en) * 2021-08-27 2023-03-02 Advanced Semiconductor Engineering, Inc. Electronic device
US20230300982A1 (en) * 2022-03-16 2023-09-21 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component Carrier with Stack-Stack Connection for Connecting Components

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9761571B2 (en) * 2015-09-17 2017-09-12 Deca Technologies Inc. Thermally enhanced fully molded fan-out module
US9653391B1 (en) * 2016-06-30 2017-05-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaging structure and manufacturing method thereof
US11004786B2 (en) * 2019-03-15 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US11482465B2 (en) * 2019-10-18 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface materials, 3D semiconductor packages and methods of manufacture

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