CN1135632C - 联栅晶体管 - Google Patents

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Abstract

一种联栅晶体管，包括硅衬底片、集电区、发射区、基区、栅区及相应的金属电极层，硅衬底片的上表面有多条第一导电类型的高掺杂浓度的发射区，每条发射区的周围有第二导电类型的基区，基区的侧面连着第二导电类型掺杂浓度比基区高、深度比基区深度深的槽形栅区，其槽的底部是第二导电类型高掺杂区；每条槽的底面和侧面覆盖着绝缘层，侧面绝缘层延伸到硅衬底片的上表面；发射区的上面连接着第一导电类型的掺杂多晶硅层，掺杂多晶硅层与发射极金属层连接。它可提高电流密度、改善电流分布的均匀性、提高开关速度、增强可靠性。

Description

联栅晶体管
技术领域
本发明涉及一种联栅晶体管，属于硅半导体器件技术领域。
背景技术
双极晶体管是最常用的晶体管，由于它有电导调制效应，所以饱和压降比较小、电流密度比较大、生产成本比较低。但是，对高频高速下工作的双极晶体管，若要提高其耐压将有相当的困难，因为高耐压要求有较大的基区宽度，以防止基区在高压下穿通，这就会导致电流增益的减小和特征频率的下降。为了缓解这个问题，Hisao Kondo于1979年提出了联栅晶体管，随后进行了详细的分析(见IEEE Trans.Electron Device，vol.ED-27，PP.373-379.1980)，其结构如图5所示：硅衬底片4的下层42为第一导电类型(当时取第一导电类型为N型)低电阻率层，硅衬底片4的上层41为第一导电类型高电阻率层，在硅衬底片上层41的上表面有多条第一导电类型的高掺杂浓度的发射区3，发射区3与发射极金属层1连接，每条发射区3的周围有第二导电类型(当时取第二导电类型为P型)的基区11，基区11的侧面连着第二导电类型掺杂浓度比基区11高、深度比基区11深的栅区6，栅区6与栅极金属层2相连，硅衬底片上层41中位于基区11和栅区6的以下部分为集电区，硅衬底片的下层42为集电极，集电极42的下表面与集电极金属层8相连。
联栅晶体管可以认为是在双极晶体管的基区11中增设了两个通过深扩散而形成的栅极区6，所以称为联栅晶体管GAT(Gate Associated Transistor)。在功能上可把它看作双极晶体管与结型场效应管串联的复合管，它能实现高耐压、薄基区的要求，在高压下，联栅晶体管GAT的深栅区6与集电区41之间的空间电荷区发生横向扩展，把两个栅区6之间的沟道夹断，对基区11起静电屏蔽作用，抑制了基区11的穿通效应，因此对高压晶体管，也可以做到基区11很薄，从而得到很高的电流增益和高的特征频率。
但是，这类联栅晶体管GAT都是采用平面结构，深的栅区是通过深的杂质扩散形成的。深的扩散不仅往纵向扩散很深，而且同时往横向扩散很宽，因此使每一个栅区6占的区域很大。例如18微米深的栅区6，其宽度一般要在30微米左右。宽栅区6的中部导电能力是很弱的，这就减弱了联栅晶体管GAT的平均电流密度，一般比双极晶体管低，这就使联栅晶体管GAT的管芯面积比较大、生产成本比较高。为了使联栅晶体管GAT的平均电流密度不至于过小，基区11的宽度一般要比栅区6的宽度大，对18微米深的栅区6，其宽度达到30微米，基区宽度取50-100微米为宜。由于栅区6的宽度和基区11的宽度仍然比较大，所以正向导通时的电流集边效应和转关时的电流夹紧效应仍然比较大，电流在整个芯片上的分布仍不够均匀，致使已有技术的联栅晶体管GAT的可靠性和开关速度难以进一步提高。
此外，这类联栅晶体管GAT，其发射区3直接与发射极金属层铝1相连。由于发射区3的表面与发射极金属层铝1之间的载流子的复合率比较大，限制了发射效率的提高。同时，从发射极金属层铝1进入绝缘层sio210中的可动Na+离子，通过静电感应造成基区11的上表面电学不稳定，从而使晶体管的电特性不稳定。日本专利平3-219640(图6)采用控制绝缘层下面的基区11的表面浓度的方法缓解这一矛盾，但不能根本阻止可动Na+离子进入绝缘层sio210并在基区11的表面上方积累，使晶体管长期工作的可靠性仍然受到影响。
发明内容
鉴于上述，本发明的目的就是提供一种新结构的联栅晶体管，它可提高联栅晶体管的电流密度、改善电流分布的均匀性、提高开关速度、增强可靠性。
本发明的目的是这样实现的：
一种联栅晶体管，在下层为第一导电类型低电阻率层、上层为第一导电类型高电阻率层的硅衬底片的上表面有多条第一导电类型的高掺杂浓度的发射区，发射区与发射极金属层连接，每条发射区的周围有第二导电类型的基区，基区的侧面连着第二导电类型掺杂浓度比基区高、深度比基区深度深的栅区，栅区与栅极金属层相连，硅衬底片的上层在基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连，其特征在于：
所述栅区是槽形的，该槽的底部是第二导电类型高掺杂区；
所述发射区的上面连接着第一导电类型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接；
所述每条槽的底面和侧面覆盖着绝缘层，侧面的绝缘层延伸到硅衬底片的上表面。
在本发明的实施措施中：
所述每条槽的底面和侧面是第二导电类型高掺杂区。
所述第一导电类型是N型，第二导电类型是P型。
所述第一导电类型可以是P型，第二导电类型可以是N型。
所述每条槽的底面、侧面和上表面的绝缘层上连接掺杂多晶硅层。
所述硅衬底片的第一导电类型的上层为两层，靠上一层的电阻率高于下一层。
所述槽的深度为2～10微米。所述两条相邻槽的间距是3～40微米。
附图说明
以下结合实例对本发明作详细描述。
图1～4是本发明的结构示意图；
图5～6为已有技术的结构示意图。
具体实施方式
请参见图1。本发明是一种联栅晶体管GAT，在下层为第一导电类型低电阻率层42、上层为第一导电类型高电阻率层41的硅衬底片4的上表面有多条第一导电类型的高掺杂浓度的发射区3，发射区3与发射极金属层1连接，每条发射区3的周围有第二导电类型的基区11，基区11的侧面连着第二导电类型掺杂浓度比基区11高、深度比基区11深度深的栅区6，栅区6与栅极金属层相连(栅极金属层由侧面引出，图中未示)，硅衬底片4的上层41在基区11以下和栅区6以下的部分为集电区，硅衬底片4的下层42是集电极，集电极42的下表面与集电极金属层8相连，其特征是：所述栅区6是槽形的，该槽5的底部是第二导电类型高掺杂区；所述发射区3的上面连接着第一导电类型的掺杂多晶硅层9，该掺杂多晶硅层9与发射极金属层1连接；所述每条槽5的底面和侧面覆盖着绝缘层10，侧面的绝缘层10延伸到硅衬底片4的上表面。
本发明的栅区6采用槽形结构，该槽5是通过反应离子刻蚀形成的。由于反应离子刻蚀可以将槽刻得很陡直，所以第二导电类型高浓度掺杂栅区6的纵向深度虽然很深，其横向宽度却可以做得很窄。由于宽栅区的中间部分基本上没有电流通过，传统联栅晶体管的栅区较宽，受此影响而使得平均电流密度比较小，但窄栅区则不影响电流的流通，因此，具有窄栅区6的本发明联栅晶体管的平均电流密度比较大。由于本发明的栅区6比较窄，相应的基区11也可以做得比较窄，使晶体管正向导通时的电流集边效应和转关时的电流夹紧效应可大大降低，整个芯片上的电流平均分布比较均匀，实际使用的平均电流密度比较大而不会出现局部过热，这就进一步提高了本发明的实用平均电流密度。本发明的发射区3与掺杂多晶硅层9相连，杂质在多晶硅中的浓度可以比杂质在硅中的固溶度高，而且发射区3的表面与掺杂多晶硅层9之间的载流子的复合率比较低。这两条使本发明的发射效率提高、电流放大倍数增大，进一步增大了实用的平均电流密度。当阻断电压为500V时，传统联栅晶体管的平均电流密度为100A/cm2，双极晶体管的平均电流密度为200A/cm2，而本发明的平均电流密度为300A/cm2，峰值电流密度达1000A/cm2。
由于本发明的栅区6和基区11比较窄，在开关过程中能实现少数载流子的快速注入和快速抽取，使本发明的开关速度更快。当阻断电压为500V时，双极晶体管的特征频率为50MHZ，传统联栅晶体管的特征频率可达100MHZ，而本发明的特征频率可达200MHZ；阻断电压为200V时，传统联栅晶体管的特征频率为400MHZ，本发明的特征频率高达800MHZ。由于本发明的栅区6和基区11都比较窄，电流的集边效应和夹紧效应比较弱，电流在整个芯片的分布比较均匀，这就消除了电流不均匀造成的热点，使本发明的可靠性提高。本发明采用了掺杂多晶硅层9与发射区3相连，发射极金属层1与掺杂多晶硅层9相连，掺杂多晶硅层9有阻挡可动Na+离子进入绝缘siu210的作用，从而使基区11的表面稳定，整个晶体管的电特性稳定，进一步提高了晶体管的可靠性。
综上，本发明可以获得更大的电流密度、更均匀的电流分布、更快的开关速度、更高的可靠性。
本发明在槽5刻出来以后，为了使槽形栅区6、基区11与发射区3之间的PN结不至于短路，要在每条槽5的底面和侧面覆盖绝缘层10，侧面绝缘层10要延伸到硅衬底片4的表面。
本发明可以取第一导电类型为N型、第二导电类型为P型，形成NPN晶体管；也可以取第一导电类型为P型、第二导电类型为N型，形成PNP晶体管。
下面举几个实施例。
图1是实现本发明较好的实施例。硅衬底片4的下层漏区42为集电极，其为厚度420μm电阻率0.01Ω·cm的N+型硅，上层41为集电区，其为厚度60μm电阻率60Ω·cm的N-型硅。在硅衬底片4的上表面开有多条平行的长条形槽5，槽5宽3-6μm，两个相邻槽5的间距为4-20μm，槽5深2-5μm。槽底通过注入硼离子并加以推进而形成P+型高浓度槽形栅区6，硼的表面浓度为1E19-5E20/cm3，结深3-6μm。硅衬底上层41的上表面通过硼离子注入和扩散，形成P型基区11，P型基区11中硼的表面浓度为1E17-5E18/cm3，结深1-3μm。硅衬底上层41的上表面覆盖着一层厚度为0.4-0.5μm的掺磷多晶硅9，掺磷多晶硅层9与槽5的底部和侧面之间隔着一层由二氧化硅、磷硅玻璃、氮化硅或它们的复合物构成的绝缘层10，绝缘层10延伸到硅衬底片4的上表面，绝缘层10的厚度为0.3-1μm，在相邻两个槽5之间的硅衬底上层41的上表面为高磷浓度N+型发射区3，磷的表面浓度高达1-3E21/cm3，N+型发射区3的深度小于1μm。N+型发射区3是通过把绝缘层10开孔，使掺磷多晶硅9与硅衬底上层41的上表面相连，并通过掺磷多晶硅9把磷扩散进入硅衬底上层41的上表面而形成的。发射极金属层1是厚度为2-3μm的铝层，集电极金属层8是厚度为1-2μm的钛镍金三层金属。对阻断电压为500伏的器件，正常使用的电流密度高达300A/cm2，比传统联栅晶体管高出200A/cm2，而峰值电流密度更高达1000A/cm2。这种结构由于高掺杂浓度的P+栅区只在槽的底部形成，离发射区比较远，所以基射间反向击穿电压BVbe比较高，也容易控制。
图2是实现本发明的另一个较好的实施例。它与图1的不同在于：槽5更深些，一般为5-10μm；相邻两槽5的间距更宽些，一般为20-40μm。更重要的不同在于：在槽5刻蚀出来以后，用硼扩散的方法，不仅在槽5的底部、而且在槽5的侧面都形成了高掺杂浓度的P+型栅区。这种结构的好处是在开关工作时，直接从高掺杂浓度高电导的侧面注入和抽取少数载流子，使开关速度更快。
图3是实现本发明的另一个较好的实施例。它与图1的不同在于：硅衬底片的上层N-高阻层41分为两层，靠上面一层411的电阻率高些，为60Ω·cm，厚度为40μm，靠下面一层412的电阻率低些，为10Ω·cm，厚度为20μm。这种双层结构的高阻层，能够有效地抑制集电极与基极之间的PN结势垒在大电流的转移收缩效应，提高器件的抗二次击穿能力，从而提高了器件长期工作的可靠性。
图4是实现本发明的另一个实施例。它与图1的不同在于：掺杂多晶硅层9没有覆盖槽5的侧面和底部，各条发射区3上面的掺杂多晶硅层9之间是用发射极金属层1相连的。

Claims (8)

1.一种联栅晶体管，在下层为第一导电类型低电阻率层、上层为第一导电类型高电阻率层的硅衬底片的上表面有多条第一导电类型的高掺杂浓度的发射区，每条发射区的周围有第二导电类型的基区，基区的侧面连着第二导电类型掺杂浓度比基区高、深度比基区深度深的栅区，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连，其特征在于：
所述栅区是槽形的，其槽的底部是第二导电类型高掺杂区；
所述发射区的上面连接着第一导电类型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接；
所述每条槽的底面和侧面覆盖着绝缘层，侧面绝缘层延伸到硅衬底片的上表面。
2.如权利要求1所述的联栅晶体管，其特征在于：所述每条槽的底面和侧面是第二导电类型高掺杂区。
3.如权利要求1所述的联栅晶体管，其特征在于：所述第一导电类型是N型，第二导电类型是P型。
4.如权利要求1所述的联栅晶体管，其特征在于：所述第一导电类型是P型，第二导电类型是N型。
5.如权利要求1所述的联栅晶体管，其特征在于：所述每条槽的底面、侧面和上表面的绝缘层上连接掺杂多晶硅层。
6.如权利要求1所述的联栅晶体管，其特征在于：所述硅衬底片的第一导电类型的上层为两层，靠上一层的电阻率高于下一层。
7.如权利要求1所述的联栅晶体管，其特征在于：所述槽的深度为2-10μm。
8.如权利要求1所述的联栅晶体管，其特征在于：所述两条相邻槽的间距是3-40μm。
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