CN113508434A - 用于限定存储器子块的系统和方法 - Google Patents

Abstract

本发明涉及一种用于存储器块管理的方法，该方法包括识别第一组位线，该第一组位线对应于三维存储器阵列的存储器块。该方法还包括使用相应位线偏压晶体管来将第一组位线偏压到第一电压。该方法还包括针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与第一组位线相交的字线。该方法还包括对与第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

Description

用于限定存储器子块的系统和方法

相关申请的交叉引用

本申请要求2019年12月5日提交的名称为“用于限定存储器子块的系统和方法(SYSTEMS AND METHODS FOR DEFINING MEMORY SUB-BLOCKS)”的美国非临时申请序列号16/704,729的优先权和权益，其内容以引用方式并入本文。

技术领域

本公开涉及存储器系统，并且具体地讲，涉及用于通过对位线分组来限定存储器子块的系统和方法。

背景技术

非易失性存储器系统是一种无需外部电源即可保留所存储的信息的存储器类型。非易失性存储器被广泛用于各种电子设备和独立的存储器设备。例如，非易失性存储器可存在于膝上型计算机、数字音频播放器、数码相机、智能电话、视频游戏、科学仪器、工业机器人、医疗电子器件、固态驱动器、USB驱动器、存储卡等中。可以电的方式对非易失性存储器进行编程/重新编程和擦除。

非易失性存储器系统的示例包括闪存存储器，例如NAND闪存或NOR闪存。NAND闪存结构通常将多个存储器单元晶体管(例如，浮栅晶体管或电荷俘获晶体管)与两个选择栅极(例如，漏极侧选择栅极和源极侧选择栅极)串联布置并位于两个选择栅极之间。串联的存储器单元晶体管和选择栅极可以被称为NAND串。为了降低每位的成本，可缩小NAND闪存存储器的尺寸。

发明内容

本公开整体涉及存储器管理系统和方法。

本发明所公开的实施方案的一方面是一种用于存储器块管理的方法。该方法包括识别第一组位线，该第一组位线对应于三维存储器阵列的存储器块。该方法还包括使用相应的位线偏压晶体管来将第一组位线偏压到第一电压。该方法还包括针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与第一组位线相交的字线。该方法还包括对与第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

本发明所公开的实施方案的另一方面是一种控制器，该控制器包括总线接口和处理器。总线接口与三维存储器阵列的多个存储器块通信。处理器被配置为：识别第一组位线，该第一组位线对应于存储器块；使用相应的位线偏压晶体管来将第一组位线偏压到第一电压：针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与第一组位线相交的字线；以及对与第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

所公开的实施方案的另一方面是一种用于限定存储器系统中的子存储器块的方法。该方法包括识别多个位线组，该多个位线组对应于三维存储器阵列的存储器块。该方法还包括使用对应于多个位线组中的每个相应位线组的位线偏压晶体管来将多个位线组中的每个位线组偏压到相应电压。该方法还包括针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与多个位线组中的相应位线组相交的字线。该方法还包括对每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

本公开的这些和其它方面在以下对实施方案、所附权利要求书和附图的详细描述中有所公开。

附图说明

以下具体实施方式在结合附图阅读时，可以最好地理解本公开。要强调的是，根据惯例，附图的各种特征部并未按比例绘制。相反，为了清楚起见，各种特征部的尺寸被任意放大或缩小。

图1A至图1B整体示出了根据本公开的原理的示例性非易失性存储器系统的框图。

图2A整体示出了根据本公开的原理的控制器的示例性部件的框图。

图2B整体示出了根据本公开的原理的非易失性存储器存储系统的示例性部件的框图。

图3整体示出了根据本公开的原理的存储器块。

图4整体示出了根据本公开的原理的存储器阵列。

图5是示出根据本公开的原理的子存储器块定义方法的流程图。

图6A和图6B整体示出了根据本公开的原理的用于多种存储器设备的多种存储器擦除操作。

图7A和图7B整体示出了根据本公开的原理的多种存储器设备。

图8整体示出了根据本公开的原理的存储器设备上的擦除操作。

具体实施方式

以下讨论涉及本发明的各种实施方案。尽管这些实施方案中的一个或多个可能是优选的，但所公开的实施方案不应被解释为或以其它方式用作限制本公开的范围，包括权利要求书。此外，本领域的技术人员将会理解，以下描述具有广泛的应用，并且对任何实施方案的讨论仅旨在作为该实施方案的示例，并非旨在暗示本公开的范围(包括权利要求书)限于该实施方案。

如所描述的，非易失性存储器系统是一种无需外部电源即可保留所存储的信息的存储器类型。非易失性存储器被广泛用于各种电子设备和独立的存储器设备。例如，非易失性存储器可存在于膝上型计算机、数字音频播放器、数码相机、智能电话、视频游戏、科学仪器、工业机器人、医疗电子器件、固态驱动器、USB驱动器、存储卡等中。可以电的方式对非易失性存储器进行编程/重新编程和擦除。

非易失性存储器系统的示例包括闪存存储器，例如NAND闪存或NOR闪存。NAND闪存结构通常将多个存储器单元晶体管(例如，浮栅晶体管或电荷俘获晶体管)与两个选择栅极(例如，漏极侧选择栅极和源极侧选择栅极)串联布置并位于两个选择栅极之间。串联的存储器单元晶体管和选择栅极可以被称为NAND串。为了降低每位的成本，可缩小NAND闪存存储器的尺寸。然而，随着工艺几何尺寸的缩小，出现了许多设计和工艺挑战。这些挑战包括晶体管特性的可变性随工艺、电压以及温度的变化而增加。

在典型的存储器系统中，与存储器系统的存储器块通信的控制器执行操作，诸如读取操作、编程操作、擦除操作等。此类操作由控制器在存储器块级处执行。例如，控制器可在对整个存储器块执行擦除操作之后继续后续存储器块。因此，控制器对三维存储器系统(例如，具有较大的存储器块尺寸)的存储器块执行此类操作可能是相对低效的。例如，垃圾回收可能不方便，编程(例如，写入)操作的执行可能由于不必要的循环而被放大，等等。另外，未选定的存储器块上的擦除抑制通常使用相对高的电压。此类高电压可导致较高的电流消耗(例如，由于存储器系统内生成高电压期间的低效率)。

因此，限定子存储器块的系统和方法(诸如本文所述的那些)可能是期望的，该子存储器块的尺寸比存储器系统的对应存储器块小。在一些实施方案中，本文所述的系统和方法可使用具有不同误差电压信号控制的字线沿着存储器阵列的x方向来限定子存储器块。本文所述的系统和方法可使用对应于存储器阵列的选定位线组的偏压晶体管来控制误差电压。本文所述的系统和方法可将存储器块划分成多个位线组。例如，16千字节页面可被分成两个8千字节位线组、四个4千字节位线组、八个2千字节位线组或十六个1千字节位线组。

在一些实施方案中，本文所述的系统和方法可被配置为使用伪随机访问模式来执行具有共同分组位线的部分页面程序。在一些实施方案中，本文所述的系统和方法可被配置为对共同分组的位线执行擦除操作，诸如漏极侧栅极诱导漏极泄漏(GIDL)擦除操作。

在一些实施方案中，本文所述的存储器系统可包括位于阵列存储器结构下方的互补金属氧化物半导体(CMOS)(CUA)。在一些实施方案中，本文所述的存储器系统可包括与阵列存储器结构相邻的CMOS(CAA)。在一些实施方案中，本文所述的存储器系统可包括阵列存储器结构旁边的CMOS(CNA)。

在一些实施方案中，本文所述的系统和方法可被配置为识别第一组位线，该第一组位线对应于三维存储器阵列的存储器块。本文所述的系统和方法可被配置为使用相应的位线偏压晶体管来将第一组位线偏压到第一电压。本文所述的系统和方法可被配置为针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与第一组位线相交的字线。本文所述的系统和方法可被配置为对与第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

在一些实施方案中，本文所述的系统和方法可被配置为识别多个位线组，该多个位线组对应于三维存储器阵列的存储器块。本文所述的系统和方法可被配置为使用对应于多个位线组中的每个相应位线组的位线偏压晶体管来将多个位线组中的每个位线组偏压到相应电压。本文所述的系统和方法可被配置为针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与多个位线组中的相应位线组相交的字线。本文所述的系统和方法可被配置为对每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

在一些实施方案中，本文所述的系统和方法可被配置为提供：更快的垃圾回收速度(例如，由于更小的子存储器块尺寸)；降低的执行写入操作的放大；在执行部分擦除操作期间降低的电流需求(例如，由于用于执行擦除操作的相对有限的区域以及在擦除操作期间电荷泵的较少负载)；以及经改善的擦除操作执行(例如，因为误差电压预充电可能耗时较少)。另外，本文所述的系统和方法被配置为限定用于存储器阵列的对应存储器块的子存储器块，而无需附加的存储器硬件或改变存储器硬件。

图1A示出了包括非易失性存储器的示例性系统架构100的框图。具体地讲，示例性系统架构100包括存储系统102(例如，其可被称为存储器系统)、控制器104和主机106。在各种实施方案中，主机106可包括利用存储系统102的任何设备或系统。在一些实施方案中，控制器104的各个方面可由主机106实现，或者主机106可包括其自己的被配置为用于执行存储在存储系统102中的指令的控制器(例如，处理器)，并且主机106还可访问存储在存储系统102中的数据。

主机106的示例包括计算设备，诸如台式计算机、机架安装式服务器、膝上型计算机、智能电话、平板电脑或其它合适的计算设备。主机106还可包括系统和设备，诸如游戏系统、数字电话、数字相机(例如，数字静态相机和数字电影相机)、便携式媒体播放器、数字相框、遥控器、电视棒、智能电视等。此外，系统架构100可在存储卡诸如安全数字(SD)卡或微型安全数字(micro-SD)卡的中实现。在一些实施方案中，系统架构100例如作为安装在膝上型计算机中的固态磁盘(SSD)驱动器嵌入主机中。

在系统架构100在存储卡内实现的实施方案中，主机106可包括用于一种或多种类型的存储卡或闪存驱动器(例如，通用串行总线(USB)端口或存储卡插槽)的内置插座。除此之外或另选地，主机106可包括其中可插入存储卡的适配器。主机的前述示例并不意味着是限制性示例。相反，主机106可包括访问存储系统102的任何类型的设备、系统和装置。

在图1A中，存储系统102包括存储器控制器和驱动器(例如，控制器104)，如下面进一步所述，然而，在存储系统102的一些实施方案中，存储系统102可包括仅存储器单元，该仅存储器单元改为由主机106上的控制器执行的软件来控制(例如，计算设备的处理器控制存储系统102，包括其错误处理)。此外，尽管图1A示出存储系统102与主机106分离，但在一些实施方案中，存储系统102嵌入有主机106，其中存储器、控制器和驱动器形成于单个集成电路芯片上。

主机106可使用总线112与存储系统102通信，该总线实现使存储系统102和主机106能够进行通信的任何已知或以后开发的通信协议。通信协议可包括安全数字(SD)协议、记忆棒(MS)协议、USB协议、高级微控制器总线架构(AMBA)或其它合适的通信协议。

在各种实施方案中，控制器104充当主机106与存储系统102之间的接口。主机106可经由与总线112相关联的总线接口与控制器104通信。控制器104可包括单个电路部件、处理电路(例如，逻辑门和开关)、处理器、微处理器、具有控制软件的微控制器或现场可编程门阵列(FPGA)。此外，示例性控制器104包括存储能够由处理器执行的计算机可读程序代码(例如，软件或固件)的计算机可读介质。在一些实施方案中，控制器104是闪存存储器控制器。在一些实施方案中，控制器104是在主机106内执行的处理器。

仍然参考图1A，根据一些实施方案，控制器104充当主机106与存储系统102之间的接口，并且管理存储在存储系统102上的数据。例如，主机106可通过经由与总线112相关联的总线接口向控制器104提供逻辑地址来访问存储在存储系统102中的数据，控制器104将逻辑地址转换为物理地址。控制器104可访问与物理地址相关联的数据和/或特定存储位置，并且有利于在存储系统102与主机106之间传输数据。在存储系统102包括闪存存储器的一些实施方案中，控制器104格式化闪存存储器以确保存储器正常工作，标出坏的闪存存储器单元，并分配备用单元以用于将来的故障单元或用于保持固件以操作闪存存储器控制器(例如，控制器104)。

因此，控制器104执行各种存储器管理功能，诸如磨损找平(例如，分配写操作以延长存储器块的寿命)、垃圾回收(例如，将有效的数据页移动到新块并擦除先前使用的块)以及错误检测和校正(例如，读取错误处理)。

仍然参考图1A，存储系统102包括非易失性存储器(NVM)块110，其可包括多个存储器管芯110-1至110-N。在一些实施方案中，NVM块110定义了存储器管芯的物理集合，诸如存储器管芯110-1至110-N。在其它实施方案中，NVM块110定义了存储器管芯的逻辑集合，其中NVM块110包括来自若干物理上不同的存储器管芯集合的存储器管芯。在图1A中定义NVM块110的方式并不意味着是限制性的。

每个存储器管芯例如存储器管芯110-1包括非易失性存储器单元，诸如NAND闪存存储器单元、NOR闪存存储器单元或其它合适的存储器单元。由于存储器单元是非易失性的，因此即使供应到存储器单元和/或存储系统102的电力存在中断，存储系统102中的存储器单元也能保留数据。因此，存储系统102可容易地传输，并且存储系统102可用于不总是连接到电源的存储卡和其它存储设备中。

在各种实施方案中，存储器管芯110中的存储器单元是固态存储器单元(例如，闪存)，并且是一次可编程的、几次可编程的或许多次可编程的。另外，存储器管芯110中的存储器单元可包括单级单元(SLC)、多级单元(MLC)或三级单元(TLC)。在一些实施方案中，存储器单元以平面方式(例如，2D NAND(NOT-AND)闪存)或以堆叠或分层方式(例如，3D NAND闪存)来制造。即，平面闪存存储器包括单层存储器单元，而堆叠闪存存储器包括以多层垂直堆叠的存储器单元(例如，称为平面)。

在一些实施方案中并且如图1A所示，控制器104和NVM块110通过实现任何已知或以后开发的通信协议的接口114通信地耦接。在存储系统102为闪存存储器的实施方案中，接口114为闪存接口，诸如切换模式200、400、800，或通用闪存存储器接口(CFI)。在各种实施方案中，接口114可由设置在控制器104与单个存储器管芯110-1至110-N之间的若干沟道(即，物理连接)来实现。此外，其上建立有接口114的沟道的数量基于控制器104的能力而变化。另外，单个通道可被配置为通信地耦接多于一个的存储器管芯。对单个接口114的描绘并不意味着是限制性的。相反，单个接口表示可在部件之间使用的示例性接口，并且一个或多个接口可用于通信地耦接相同部件。

图1B整体示出了根据本公开的原理的系统架构100的框图。系统架构100可被实现为更大系统架构的一部分。例如，如图1B所示，系统架构150包括存储模块156，该存储模块进一步包括若干存储系统102。在示例性系统架构150内，存储模块156通过存储控制器152与主机106通信地耦接。具体地讲，主机106与存储模块156之间的接口154包括实现任何已知或以后开发后的通信协议的总线接口，诸如串行高级技术附件(SATA)或外围部件接口快速(PCIe)接口。在一些实施方案中，存储模块156是SSD(例如，在膝上型计算机或平板电脑中)。

系统架构100的一些具体实施包括分级存储系统。分级存储系统可包括多个存储控制器152，该多个存储控制器中的每一个控制相应的存储系统102。此外，多个主机106可各自访问分级存储系统。主机106可经由总线接口访问分级存储系统内的存储器，该总线接口实现任何已知或以后开发的通信协议，包括非易失性存储器快速(NVMe)或以太网光纤通道(FCoE)接口。分级存储系统可被实现为可由多个主机计算机(例如，数据中心)访问的机架安装式存储系统。

接口154可由设置在存储控制器152与存储模块156之间的若干沟道(即，物理连接)来实现。在一些实施方案中，其上建立有接口154的沟道的数量基于存储控制器152的能力而变化。对单个接口的描绘并不意味着是限制性的，并且单个接口表示可在部件之间使用的示例性接口，其中一个或多个接口可用于通信地耦接各种部件。

图2A整体示出了根据本公开的原理的存储系统102的框图200。存储系统102的框图200包括先前在图1A中描述的部件，诸如控制器104和NVM存储器块110。可存在于存储系统102内的另外部件包括随机存取存储器(RAM)230、只读存储器(ROM)232和其它部件234。在一些实施方案中，ROM 232存储系统引导代码。

尽管RAM 230和ROM 232显示为存储系统102内的单独模块，但例示的架构并不意味着是限制性的。例如，RAM 230和ROM 232可位于控制器104内。在一些实施方案中，RAM230或ROM 232的多个部分分别位于控制器104外部和控制器104内。在其它实施方案中，控制器104、RAM 230和ROM 232可位于单独的半导体管芯上。在各种实施方案中，其它部件234包括外部电接口、外部RAM、电阻器、电容器、逻辑门或与控制器104接口的其它部件。

在一些实施方案中，控制器104包括与主机106接口的模块202、与NVM存储器块110接口的模块204以及各种其它模块，下面将进一步描述。控制器内的模块(例如，模块202和204)通过总线206彼此通信地耦接。

对控制器104内所描绘的各种模块的以下讨论是例示性的而非限制性的。例如，图2A中整体示出的各种模块不限于在控制器104内执行，并且在一些实施方案中，一个或多个模块可在控制器104外部执行。

模块202与主机106接口并且包括主机接口208和物理层接口210，物理层接口提供主机106或下一级存储控制器与控制器104之间的电接口。主机接口208便于数据、控制信号和定时信号的传送。主机接口208的示例包括SATA、SATA快速、串行连接SCSI(SAS)、光纤通道、USB、PCIe和NVMe。

仍然参考图2A，在各种实施方案中，模块204被配置为与NVM块110通信并且包括纠错码(ECC)引擎212。在一些实施方案中，ECC引擎212对从主机106接收的数据进行编码并将编码的数据存储在NVM块110中。当从NVM存储器块110中读出数据时，ECC引擎212对数据进行解码并校正在数据内检测到的错误。为了检测错误，ECC引擎212使用例如低密度奇偶校验(LDPC)码、Bose-Chaudhuri-Hocquenghem(BCH)码、软读取和/或额外奇偶校验的算法来实现各种类型的错误检查。

示例性模块204还包括定序器214和独立驱动器冗余阵列(RAID)模块216。在各种实施方案中，定序器214生成命令序列，诸如传送到NVM存储器块110的编程和擦除命令序列。RAID模块216生成故障数据的RAID奇偶校验和恢复。RAID奇偶校验可用于对写入NVM存储器块110的数据提供附加级别的完整性保护。在一些实施方案中，ECC引擎212实现RAID模块216的功能。

示例性模块204还包括存储器接口218，该存储器接口向NVM存储器块110提供命令序列并从NVM存储器块110接收状态信息。例如，存储器接口218实现任何已知或以后开发的通信协议，包括双倍数据速率(DDR)接口，诸如切换模式200、400或800接口。模块204还包括控制模块204的整体操作的闪存控制层220。

仍然参考图2A中的控制器104内的示例性模块，控制器104内的另外模块包括虚拟字线(DW)图案生成模块222、DW错误分析模块224和读取参数调整模块226。虚拟字线被放置在非易失性存储器管芯上，用于分析和跟踪相应非易失性存储器管芯的行为和健康的目的。在各种实施方案中，DW图案生成模块222将已知数据图案放入虚拟字线中，并且通过从虚拟字线中读回数据并将数据与已知数据图案进行比较来跟踪或周期性地检查错误。

在各种实施方案中，读取参数调整模块226调整与特定的非易失性存储器管芯相关联的参数。例如，并且如下文进一步讨论，读取参数调整模块226可在操作(即，读取或写入)期间调整与特定非易失性存储器管芯相关联的参数，以调整或重新调整读取参数。在重新调整读取参数的操作期间，读取参数调整模块226调整特定存储器块的读取参数，从存储器块中读出数据，并且验证所得的BER。如果所得的BER等于或低于目标或期望BER，则读取参数调整模块226存储存储器块的读取参数。随后，在读取存储器块内的任何字线期间使用存储的读取参数。因此，读取参数对于存储器块可以是唯一的。

示例性控制器104内的另外模块包括缓冲器管理器/总线控制器228，其管理例如RAM 230中的缓冲器并控制控制器104中总线206的内部总线仲裁。除此之外或另选地，控制器104可包括执行NVM存储器块110的磨损找平的媒体管理层236。如前所述，关于控制器104描述的各种模块并不意味着对控制器104的架构进行限制。例如，物理层接口210、RAID模块216、媒体管理层236和缓冲器管理/总线控制器228可为控制器104内的任选部件的示例。

此外，在存储系统102包括闪存存储器的实施方案中，媒体管理层236可集成为处理闪存错误并与主机106接口的闪存管理的一部分。具体地讲，媒体管理层236可包括算法(例如，存储器设备中的固件)，该算法将从主机106接收的写入命令转换为对NVM存储器块110的写入。

图2B整体示出了存储系统102内的NVM存储器块110的各种特征的框图。由于控制器104的细节先前已经描述(在图2A中)，因此在图2B中，控制器104被示出为单个块。另外，在图2B中包括先前描述的RAM 230、ROM 232和其它部件234以帮助定位读取器。接下来，讨论示例存储器管芯110-1内的细节。尽管讨论的重点是存储器管芯110-1，但关于存储器管芯110-1讨论的每个特征同样适用于NVM存储器块110内的所有存储器管芯。

在一些实施方案中，示例性存储器管芯110-1包括控制电路250、读/写电路252、行解码器254、列解码器256和存储器阵列260。存储器阵列260可包括存储器单元的二维阵列或三维阵列。读/写电路252并行地读取和编程存储器管芯110-1内的存储器的页面。在各种实施方案中，存储器阵列260经由行解码器254通过字线访问并且经由列解码器256通过位线访问。

存储器管芯110-1的架构不意味着是限制性的，并且可在不脱离本公开的范围的情况下使用可执行访问存储器阵列260的功能的任何已知架构。例如，在各种实施方案中，通过各种外围电路对存储器阵列260的访问可在存储器阵列260的相对侧上以对称方式实现，这将减小存储器阵列260的每一侧上的接入线路和电路的密度。

仍然参考图2B，在各种实施方案中，示例性控制电路250包括功率控制电路266、地址解码器268和状态机270。在一些实施方案中，功率控制电路266、地址解码器268和状态机270可统称为管理电路。控制电路250及其各种管理电路通过各种接口(例如，接口262和264)通信地耦接到行解码器254和列解码器256。在各种实施方案中，控制电路250对存储器阵列260执行各种操作，包括读取或写入存储器单元。

功率控制电路266控制在存储器阵列260的操作期间提供给字线和位线的功率和电压。地址解码器268提供地址接口，该地址接口转换由主机106提供的地址与行解码器254和列解码器256所使用的地址之间的地址。示例性地址解码器268将主机106提供的地址转换为被理解并与行解码器254和列解码器256使用的格式兼容的地址。状态机270提供存储器操作的芯片级控制。

因此，存储系统102包括各种部件，包括控制器104和NVM存储器块110，其细节已在上面的图1A、图1B、图2A和图2B中描述。现在开始讨论示例性存储器阵列260的示例性架构，具体地讲是可执行以改善存储系统102中的读取性能的方法。

图3进一步说明了存储器阵列260。存储器阵列260被分成若干存储器块302。在闪存存储器中，存储器块被定义为擦除单位。即，每个存储器块302包括被一起或作为块擦除的多个存储器单元。在一些实施方案中，存储器阵列260可被划分成任意数量的块，例如，存储器阵列260包括1024个块。除此之外或另选地，存储器块302中的每一个可在概念上被分为定义为编程单位的多个页面。在一些实施方案中，一页数据可存储在一行存储器单元中。每个页面可包括用户数据和开销数据，其中开销数据包括利用用户数据计算出的CC。在一些实施方案中，存储器块302-1至302-N可包括固态NAND存储器块。

每个存储器块302(例如，存储器块302-1)包括多个位线304、字线306和选择线308。每个位线(例如，位线304-1)连接到串联连接的若干存储器单元。更更具体地讲，在每个存储器单元是浮栅晶体管的实施方案中，浮栅晶体管串联连接以形成NAND串310(例如，在虚线框内示出)。尽管图3中示出了四个存储器单元，但NAND串内的存储器单元的数目并不意味着是限制性的。例如，在NAND串中可连接16、32、64、128或任何其它数量的存储器单元。每个相应的位线304耦接到块302内的相应NAND串。

仍然参考图3，读取存储在特定存储器单元(例如，存储器单元316)中的数据的方法包括向块302的选择线308施加电压，该选择线继而耦接到块302内的相应NAND串，包括具有存储器单元316的NAND串310。施加到选择线308的电压大于选择晶体管312和314的阈值电压。选择晶体管312由选择栅极漏极线(SGD)308-1控制，并且选择晶体管314由选择栅极源极线(SGS)308-2控制。另外，为了读取存储器单元316中的数据，NAND串319中的所有其它存储器单元或未选定的存储器单元被接通(例如，不论它们是被编程还是被擦除都传导电流)。未选定的存储器单元具有读取通过电压(即，读取参数)，该读取通过电压被施加到其接通未选定存储器单元的相应字线。

在示例性读取操作期间，各种读取比较电平(即，电压)被施加到字线306-2，以确定存储在存储器单元316中的值。在一些实施方案中，测量存储器单元316的传导电流以确定存储在存储器单元316内的值。访问每个存储器单元的方法以及在读取或写入期间访问的存储器单元的数量是变化的。例如，可同时编程或读取存储器块302-1的所有位线。在各种实施方案中，沿着共享字线的存储器单元可在同一时间(即，并发地)进行编程。在其它实施方案中，位线可被分为偶数位线和奇数位线。在奇数/偶数位线架构中，沿着共享字线并连接到奇数位线的存储器单元被同时编程，而沿着共享字线并连接到偶数位线的存储器单元在不同时间被编程。

每次将数据写入存储器块时，数据由ECC引擎212处理，这包括对数据进行编码(例如，使用特定的纠错码)以及将编码的数据存储在存储器块中。从存储器块中读回数据时，数据由ECC引擎212处理，这包括解码数据、校正错误(例如，作为BER进行跟踪)以及将数据返回给用户(通过控制器104)。在一些实施方案中，ECC引擎212将数据返回到控制器104所花费的时间量被定义为吞吐时间。

在一些实施方案中，控制器104对存储器阵列260执行数据合并操作。控制器104从存储器阵列260的存储器块302-1至存储器块302-N中选择源块，用于合并或压缩。例如，控制器104可选择存储器块302-1作为用于合并或压缩的源块。在本文描述的示例性实施方案中，存储器块302-1可被称为源块302-1。源块302-1可包括多个存储器片段，诸如16个存储器片段或任何合适数量的存储器片段。存储器片段可包括在主机写入操作期间由主机106写入的数据。存储器片段可属于相应的逻辑组，并且在源块302-1中可以是分散或混乱的，使得与相同逻辑组相关联的存储器片段可以不顺序地存储或组织在源块302-1中。除此之外或另选地，尽管一些存储器片段包括在主机写入操作期间由主机106写入的数据，但分散在整个源块302-1中的其它存储器片段可以是空白的(例如，已被主机106或控制器104擦除或尚未被主机106写入)。

在一些实施方案中，存储系统102可包括一个或多个电荷泵，该电荷泵生成由控制器104用来对存储器块302-1至302-N的一个或多个存储器单元执行诸如擦除操作、编程操作、写入操作、读取操作等操作的电压。电荷泵可增大或减小电源电压，并且向存储器单元提供电压脉冲(例如，使用增大或减小的电压)。例如，电荷泵可将来自电源电压的电压加倍，将来自电源电压的电压增加三倍，将来自电源电压的电压减半，或者将来自电源电压的电压增大或减小到电源电压的任何合适因数，以便以执行存储器单元操作所需的电压产生电压脉冲。

在一些实施方案中，电荷泵连接到一个或多个电容器。例如，电荷泵可并联或串联连接到一个或多个电容器。在一些实施方案中，电荷泵可并联连接到一些电容器并且串联连接到一些电容器。在电荷泵操作的第一脉冲期间，电荷泵使用电源电压可对一个或多个电容器充电(例如，使电容器达到与电源电压相同的电压)。电荷泵可包括或连接到合适的开关装置。

电荷泵可使用开关装置来重新配置电荷泵与一个或多个电容器之间的连接，这可改变一个或多个电容器连接到电荷泵的方式(例如，从串联到并联，从并联到串联，或其组合)。在电荷泵的第二脉冲期间，电荷泵可将来自电压源的电压供应给一个或多个电容器(例如，电容器被充电到电压源的电压)，这可使一个或多个电容器处的电压加倍。应当理解，电荷泵可以任何合适的方式连接到任何数量的电容器，并且可使用电源电压和开关装置来将电容器充电到任何合适的电压。除此之外或另选地，电荷泵可使用任何数量的脉冲来给电容器充电。控制器104可使用由电荷泵存储在电容器中的电压来对存储器单元进行编程。

在一些实施方案中，存储系统102可包括与阵列存储器结构相邻的互补金属氧化物半导体(CMOS)(CAA)。在一些实施方案中，存储系统102可包括阵列存储器结构旁边的CMOS(CNA)。在一些实施方案中，存储系统102可包括阵列存储器结构下方的CMOS(CUA)。CUA存储器结构可包括单元源极线，该单元源极线在CMOS晶体管上方形成。此类结构可通过使用聚合物或金属基板而不是硅基板来降低电阻。

图6A整体示出了对具有CNA存储器结构的存储器单元600执行耦合擦除操作。对存储器单元600执行耦合擦除操作可包括通过开口(例如，孔)从单元P阱注入误差电压。在存储器单元600中，在执行耦合擦除操作期间，位线电压通过耦合变为误差电压。

然而，为了在具有CUA存储器结构的存储器单元(诸如图6B中整体示出的存储器单元602)上执行类似的擦除操作，擦除操作可从常规的耦合擦除操作改变为GIDL擦除操作。诸如执行存储器操作，诸如擦除操作。例如，执行GIDL擦除操作可能需要另选的位线连接(BLHU)(例如，因为从位线施加误差电压)。如图6B所示，在源极栅极漏极(SGD)区中的GIDL擦除操作中生成开口。从位线施加误差电压，根据该位线接收另一个电路的误差电压。

图7A整体示出了常规位线连接晶体管700(BLHU Tr)。BLHU Tr 700可能需要在执行编程操作和/或读取操作(例如，栅极导通)期间从感测放大器704到位线706的电压传输，并且可在位线706处于擦除电平时(例如，在执行擦除操作期间，栅极截止)保持截止。

在一些实施方案中，存储系统102可被配置为执行GIDL擦除操作，如所描述的。存储系统102所包括的存储器单元可包括位线偏压晶体管(BLBIAS Tr)，诸如BLBIAS Tr 702，如图7A中整体所示。例如，存储系统102的存储器单元可包括BLBIAS Tr 702，以使得能够在具有CUA存储器结构的存储器单元中执行GIDL擦除操作。在一些实施方案中，BLBIAS Tr702可提供误差电压作为存储器单元的位线706中的每个的传输门。例如，BLBIAS Tr 702可能需要在执行编程操作和/或读取操作期间(例如，在位线选择708处栅极-导通)从感测放大器704到位线706的电压传输，以及在执行擦除操作期间(例如，在偏压710处栅极-导通)的电压传输。

如所描述的，控制器104可被配置为限定子存储器块所具有的尺寸比存储系统102的对应存储器块302-1至302-N的尺寸小。如图4中整体所示，如所描述的，存储系统102可包括三维结构，该三维结构包括水平堆叠或分层的多个存储器块302-1至302-N。多个存储器块302-1至302-N可由对应的位线304(例如，304-1至304-N)连接。针对每个存储器块，位线304可连接到多个存储器块302-1至302-N中的每个存储器块。多个存储器块302-1至302-N中的每个存储器块包括或连接到对应的字线306-1至306-N。例如，存储器块302-1可连接到字线306-1；存储器块302-2可连接到字线306-2，依此类推。

在一些实施方案中，控制器104可被配置为限定子存储器块，诸如子存储器块404-1至404-N+1。控制器104可识别多组位线402-1至402-N。多组位线402-1至402-N中的每组可包括任何合适数量的位线。例如，多组位线402-1至402-N中的每组可包括8千字节位线组、4千字节位线组、2千字节位线组或1千字节位线组，或者用于每组位线402-1至402-N的任何合适数量的位线。除此之外或另选地，控制器104可识别任何合适数量组的位线402-1至402-N/例如，2组位线、4组位线、8组位线、16组位线或任何合适数量组的位线。

如上所述，控制器104可识别第一组位线402-1。控制器104可选择性地控制对应于第一组位线402-1中的每个位线的位线晶体管，以偏压第一组位线402-1的位线。例如，控制器104可选择性地控制位线晶体管，以将第一组位线402-1的位线偏压到第一电压。第一电压可包括任何合适的电压。例如，第一电压可小于或等于擦除电压。擦除电压可包括控制器104在存储器块302-1至302-N上执行擦除操作期间所使用的电压。

控制器104可被配置为选择性地控制对应于多组位线402-1至402-N中的其他组位线的其他位线晶体管，以将对应于多组位线402-1至402-N中的其他组位线的位线偏压到其他相应电压。例如，控制器104可选择性地控制对应于该组位线402-N中的每个位线的位线晶体管，以将该组位线402-N的位线偏压到第二电压。第二电压可不同于第一电压并且可等于或小于误差电压。

在一些实施方案中，控制器104被配置为识别子存储器块，该子存储器块对应于与第一组位线402-1的位线相交的字线306-1至306-N。例如，控制器104可识别包括存储器单元的第一子存储器块404-1，该存储器单元对应于存储器块302-1的字线306-1与第一组位线402-1的位线的相交。控制器104可识别包括存储器单元的第二子存储器块404-2，该存储器单元对应于存储器块302-2的字线306-2与第一组位线402-1的位线的相交。控制器104可继续识别包括存储器单元的其他子存储器块，该存储器单元对应于存储器块302-1至302-N的字线与第一组位线402-1的位线的相交。除此之外或另选地，控制器104可继续识别所有子存储器块404-1至404-N，该所有存储器块对应于与多组位线402-1至402-N中的每一组相交的字线306-1至306-N。

在一些实施方案中，存储系统102可包括位于多组位线402-1至402-N中的每一组之间的虚拟位线408。该虚拟位线可被配置为减轻每个相应组位线402-1至402-N的电压的电场泄漏。例如，位线与位线分解，并且具有共用字线的相邻大线中的擦除干扰可导致电子从一个位线泄漏到另一个位线。虚拟位线408吸收泄漏的电子，这可保持位线304-1到304-N的电压。

控制器104被配置为对对应于子存储器块404-1至404-N的存储器块302-1的存储器单元进行逻辑分组。例如，控制器104可将对应于子存储器块404-1的存储器单元的存储器地址存储在逻辑地址表中。逻辑地址表可包括对应于逻辑存储器块(诸如子存储器块404-1至404-N)的存储器单元的物理存储器地址的地址映射。控制器104可继续将对应于其他所识别的子存储器块(诸如子存储器块404-2至404-N)的存储器单元的存储器地址存储在逻辑地址表中。

如所描述的，控制器104被配置为对存储系统102的逻辑存储器块执行各种操作。例如，控制器104可执行存储系统102的擦除操作存储器块。在执行擦除操作期间，控制器104可使用逻辑地址表来识别一个或多个子存储器块404-1至404-N。然后，控制器104可对一个或多个所识别的子存储器块404-1至404-2执行擦除操作。

在一些实施方案中，控制器104可被配置为通过使用逻辑地址表识别一个或多个子存储器块404-1至404-N来使用伪随机访问模式执行部分页面程序。在一些实施方案中，控制器104可被配置为对子存储器块404-1至404-N中的一个或多个子存储器块执行漏极侧栅极诱导漏极泄漏(GIDL)擦除操作。

在一些实施方案中，控制器104可执行本文所述的方法。然而，由控制器104执行的本文所述的方法并不意味着是限制性的，并且在控制器上执行的任何类型的软件都可执行本文所述的方法而不脱离本公开的范围。例如，控制器诸如执行主机106内的软件或存储系统102内的固件(例如，存储在ROM 232或NVM存储器块110上)的处理器可执行本文所述的方法。

图5是示出根据本公开的原理的子存储器块定义方法500的流程图。在502处，方法500识别位线组。例如，控制器104可识别多组位线402-1至402-N。在504处，方法500偏压每个位线组。例如，控制器104可选择性地控制对应于每个相应组位线402-1至402-N的相应位线的位线晶体管。控制器104可使用位线晶体管来将相应位线偏压到相应电压。例如，控制器104可使用对应于该组位线402-1的相应位线的位线晶体管来将该组位线402-1的位线偏压到第一电压。在506处，方法500识别针对每个位线组的子存储器块。例如，控制器104可通过识别与所述组位线402-1至402-N中的相应组位线相交的字线306-1至306-N来识别子存储器块404-1至404-N。在508处，方法500对对应于子存储器块的存储器地址进行逻辑分组。例如，控制器104对对应于子存储器块404-1至404-N中的相应子存储器块的存储器单元进行逻辑分组。控制器104可将对应于子存储器块404-1至404-N中的相应子存储器块的存储器单元的存储器地址存储在逻辑地址表中，以便使存储器单元的物理地址成为子存储器块404-1至404-N的相应逻辑地址。

在一些实施方案中，一种用于存储器块管理的方法包括识别第一组位线，该第一组位线对应于三维存储器阵列的存储器块。该方法还包括使用相应的位线偏压晶体管来将第一组位线偏压到第一电压。该方法还包括针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与第一组位线相交的字线。该方法还包括对与第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

在一些实施方案中，该方法还包括在至少一个子存储器块上执行操作。在一些实施方案中，该操作包括擦除操作。在一些实施方案中，存储器阵列包括位于阵列存储器结构下方的互补金属氧化物半导体(CUA)。在一些实施方案中，存储器阵列包括与阵列存储器结构相邻的互补金属氧化物半导体(CAA)。在一些实施方案中，每个相应子存储器块包括8千字节子存储器块。在一些实施方案中，每个相应子存储器块包括4千字节子存储器块。在一些实施方案中，该方法还包括识别对应于存储器块的第二组位线，以及使用相应的位线偏压晶体管来将第二组位线偏压到不同于第一电压的第二电压。在一些实施方案中，该方法还包括针对每个存储器块识别与第二组位线相交的每个存储器块的字线相对应的相应子存储器块，以及对与第二组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

在一些实施方案中，控制器包括总线接口和处理器。总线接口与三维存储器阵列的多个存储器块通信。处理器被配置为：识别第一组位线，该第一组位线对应于存储器块；使用相应的位线偏压晶体管来将第一组位线偏压到第一电压：针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与第一组位线相交的字线；以及对与第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

在一些实施方案中，处理器被进一步配置为对至少一个子存储器块执行操作。在一些实施方案中，该操作包括擦除操作。在一些实施方案中，存储器阵列包括位于阵列存储器结构下方的互补金属氧化物半导体(CUA)。在一些实施方案中，存储器阵列包括与阵列存储器结构相邻的互补金属氧化物半导体(CAA)。在一些实施方案中，每个相应子存储器块包括8千字节子存储器块。在一些实施方案中，每个相应子存储器块包括4千字节子存储器块。在一些实施方案中，处理器被进一步配置为：识别第二组位线，该第二组位线对应于存储器块；以及使用相应的位线偏压晶体管来将第二组位线偏压到不同于第一电压的第二电压。在一些实施方案中，处理器被进一步配置为：针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与第二组位线相交的字线；以及对与第二组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

在一些实施方案中，一种用于定义存储器系统中的子存储器块的方法包括识别多个位线组，该多个位线组对应于三维存储器阵列的存储器块。该方法还包括使用对应于多个位线组中的每个相应位线组的位线偏压晶体管来将多个位线组中的每个位线组偏压到相应电压。该方法还包括针对每个存储器块，识别相应子存储器块，该相应子存储器块对应于每个存储器块的与多个位线组中的相应位线组相交的字线。该方法还包括对每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

在一些实施方案中，该方法还包括对子存储器块中的选定子存储器块执行擦除操作。

以上讨论旨在举例说明本发明的原理和各种实施方案。一旦充分理解上述公开内容，许多变型形式和修改形式对于本领域的技术人员将变得显而易见。旨在将以下权利要求解释为涵盖所有此类变型形式和修改形式。在以上说明书和权利要求书中，术语“包括(including)”和“包括(comprising)”以开放式的方式使用，因此应当理解为是指“包括但不限于…”。此外，术语“耦接(couple)”或“耦接(couples)”旨在表示间接连接或直接连接。因此，如果第一设备耦接至第二设备，则该连接可通过直接连接或通过经由其他设备和连接的间接连接来进行。

词语“示例”在本文中用于表示用作示例、实例或说明。本文描述为“示例”的任何方面或设计不必被理解为比其它方面或设计更优选或更有利。相反，使用词语“示例”旨在以具体方式呈现概念。如本申请中所用，术语“或”旨在表示包含性的“或”而非排他性的“或。”即，除非另外指明，或者从上下文中明确指明，“X包括A或B”旨在表示任何天然包含的排列。即，如果X包括A；则X包括B；或者X包括A和B，那么在任何前述实例下满足“X包括A或B”。另外，本申请和所附权利要求中使用的冠词“一个”(“a”和“an”)通常应理解为表示“一个或多个”，除非另有说明或从上下文明确地指示为单数形式。此外，除非如此描述，否则在全文中使用术语“具体实施”或“一个具体实施”并非旨在表示相同的实施方案或具体实施。

本文所述的系统、算法、方法、指令等的具体实施可以硬件、软件或它们的任何组合来实现。硬件可包括例如计算机、知识产权(IP)内核、专用集成电路(ASIC)、可编程逻辑阵列、光学处理器、可编程逻辑控制器、微代码、微控制器、服务器、微处理器、数字信号处理器或任何其它合适的电路。在权利要求书中，术语“处理器”应被理解为单独地或组合地涵盖任何前述硬件。术语“信号”和“数据”可互换使用。

如本文所用，术语“模块”可包括被设计成与其它部件一起使用的封装功能硬件单元、可由控制器(例如，执行软件或固件的处理器)执行的指令集、被配置成用于执行特定功能的处理电路，以及与大型系统接口的独立成套硬件或软件部件。例如，模块可包括专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、离散电路、门和其它类型的硬件或它们的组合。在其它实施方案中，模块可包括存储可由控制器执行以实现模块特征的指令的存储器。在一些实施方案中，控制器104在主机106内实现，其可配置有硬件和/或固件以执行本文所述的各种功能。

“控制器”应指单个电路部件、专用集成电路(ASIC)、具有控制软件的微控制器、数字信号处理器(DSP)、具有控制软件的处理器、现场可编程门阵列(FPGA)或它们的组合。

此外，在一方面，例如，本文所述的系统可使用具有计算机程序的通用计算机或通用处理器来实现，该计算机程序在被执行时执行本文所述的相应方法、算法和/或指令中的任一者。除此之外或另选地，例如，可利用专用计算机/处理器，其可包含用于执行本文所述的任何方法、算法或指令的其它硬件。

此外，本公开的全部或部分具体实施可采取可从例如计算机可用或计算机可读介质访问的计算机程序产品的形式。计算机可用或计算机可读介质可以是例如可有形地包含、存储、通信或传输程序以供任何处理器使用或与任何处理器连接的任何设备。介质可以是例如电子、磁性、光学、电磁或半导体设备。也提供其它合适的介质。

已经描述了上述实施方案、具体实施和方面，以便容易理解本发明并且不限制本发明。相反，本发明旨在涵盖所附权利要求书的范围内包括的各种修改和等同布置，该范围被赋予最宽泛的解释，以涵盖法律允许的所有此类修改和等同结构。

Claims (20)

1.一种用于存储器块管理的方法，所述方法包括：

识别第一组位线，所述第一组位线对应于三维存储器阵列的存储器块；

使用相应位线偏压晶体管来将所述第一组位线偏压到第一电压；

针对每个存储器块，识别相应子存储器块，所述相应子存储器块对应于每个存储器块的与所述第一组位线相交的字线；以及

对与所述第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

2.根据权利要求1所述的方法，还包括对至少一个子存储器块执行操作。

3.根据权利要求2所述的方法，其中所述操作包括擦除操作。

4.根据权利要求1所述的方法，其中所述存储器阵列包括位于阵列存储器结构下方的互补金属氧化物半导体(CUA)。

5.根据权利要求1所述的方法，其中所述存储器阵列包括与所述阵列存储器结构相邻的互补金属氧化物半导体(CAA)。

6.根据权利要求1所述的方法，其中每个相应子存储器块包括8千字节子存储器块。

7.根据权利要求1所述的方法，其中每个相应子存储器块包括4千字节子存储器块。

8.根据权利要求1所述的方法，还包括：

识别第二组位线，所述第二组位线对应于所述存储器块；以及

使用相应位线偏压晶体管来将所述第二组位线偏压到不同于所述第一电压的第二电压。

9.根据权利要求8所述的方法，还包括：

针对每个存储器块，识别相应子存储器块，所述相应子存储器块对应于每个存储器块的与所述第二组位线相交的字线；以及

对与所述第二组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

10.一种控制器，所述控制器包括：

总线接口，所述总线接口与三维存储器阵列的多个存储器块通信；和

处理器，所述处理器被配置为：

识别第一组位线，所述第一组位线对应于所述存储器块；

使用相应位线偏压晶体管来将所述第一组位线偏压到第一电压；

针对每个存储器块，识别相应子存储器块，所述相应子存储器块对应于每个存储器块的与所述第一组位线相交的字线；以及

对与所述第一组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

11.根据权利要求10所述的控制器，其中所述处理器被进一步配置为对至少一个子存储器块执行操作。

12.根据权利要求11所述的控制器，其中所述操作包括擦除操作。

13.根据权利要求10所述的控制器，其中所述存储器阵列包括位于所述阵列存储器结构下方的互补金属氧化物半导体(CUA)。

14.根据权利要求10所述的控制器，其中所述存储器阵列包括与所述阵列存储器结构相邻的互补金属氧化物半导体(CAA)。

15.根据权利要求10所述的控制器，其中每个相应子存储器块包括8千字节子存储器块。

16.根据权利要求10所述的控制器，其中每个相应子存储器块包括4千字节子存储器块。

17.根据权利要求10所述的控制器，其中所述处理器被进一步配置为：

识别第二组位线，所述第二组位线对应于所述存储器块；以及

使用相应位线偏压晶体管来将所述第二组位线偏压到不同于所述第一电压的第二电压。

18.根据权利要求17所述的控制器，其中所述处理器被进一步配置为：

针对每个存储器块，识别相应子存储器块，所述相应子存储器块对应于每个存储器块的与所述第二组位线相交的字线；以及

对与所述第二组位线相关联的每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

19.一种用于定义存储器系统中的子存储器块的方法，所述方法包括：

识别多个位线组，所述多个位线组对应于三维存储器阵列的存储器块；

使用对应于所述多个位线组中的每个相应位线组的位线偏压晶体管来将所述多个位线组中的每个位线组偏压到相应电压；

针对每个存储器块，识别相应子存储器块，所述相应子存储器块对应于每个存储器块的与所述多个位线组中的相应位线组相交的字线；以及

对每个相应子存储器块的存储器单元的存储器地址进行逻辑分组。

20.根据权利要求19所述的方法，还包括对所述子存储器块中的选定子存储器块执行擦除操作。

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