CN113491071A - 单片多本征区二极管开关 - Google Patents

单片多本征区二极管开关 Download PDF

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Abstract

描述了多个单片多掷二极管开关。单片多掷二极管开关可以包括具有不同本征区的混合布置的二极管，所有二极管被形成在同一半导体衬底上方。在一个示例中，单片多掷二极管开关中的两个PIN二极管具有不同的本征区厚度。第一PIN二极管具有较薄的本征区，而第二PIN二极管具有较厚的本征区。这种配置允许针对薄本征区PIN二极管和厚本征区PIN二极管两者进行单独地优化。作为一个示例，对于在专用的发射/接收模式下运行的开关，第一发射PIN二极管可以具有比第二接收PIN二极管更厚的本征区，以使发射臂的功率处理最大化，以及最大化接收臂中的接收灵敏度和插入损耗。

Description

单片多本征区二极管开关
相关申请的交叉引用
本申请要求于2019年2月28日提交的题为“MONOLITHIC MULTI-THROW MULTI-IREGION PIN DIODE SWITCHES”的美国临时申请第62/811,734号的优先权的权益，该美国临时申请的全部内容在此通过引用并入本文。
背景技术
PIN(P型-本征-N型)二极管是在P型半导体区与N型半导体区之间具有未掺杂的本征半导体区的二极管。通常，已经通过在衬底上的层的垂直生长、沉积或其他布置来制造PIN二极管器件。PIN二极管是在P型半导体区与N型半导体区之间具有未掺杂的本征半导体区的二极管。由于P型区和N型区用于欧姆接触部，因此P型区和N型区通常是重掺杂的。在P型区与N型区之间包括本征区与不包括本征区的普通PN二极管形成对比。
顶部的P型区为PIN二极管的阳极，而底部的N型区或衬底为PIN二极管的阴极。当没有偏置时，PIN二极管处于高阻抗状态，并且可以表示为电容器，其电容由C＝AAnodeDsiEo/T给出，其中，AAnode是阳极的面积，Dsi是本征硅的介电常数，Eo是自由空间的电容率，并且T是阳极与阴极之间的距离。
如果相对于阴极向阳极施加大于阈值的正电压，则电流将流过PIN二极管，并且阻抗将减小。正向偏置状态下的PIN二极管可以表示为电阻器，其值随着通过PIN二极管的电流的增加而减小到最小值。将PIN二极管从高阻抗(截止)状态改变为低阻抗(导通)状态的偏置可以是DC或AC。在AC电压的情况下，幅值必须大于阈值，并且正电压的持续时间必须比载流子穿过本征区的渡越时间长。
发明内容
描述了用于射频电路中的应用的多个单片二极管开关。在一个示例中，单片多掷二极管开关包括公共端口、第一端口和第二端口。该开关还包括第一PIN二极管，该第一PIN二极管包括以第一深度形成至本征层中的第一P型区，使得第一PIN二极管包括具有第一厚度的第一有效本征区，其中，第一PIN二极管电耦接至公共端口与第一端口之间的节点。该开关还包括第二PIN二极管，该第二PIN二极管包括以第二深度形成至本征层中的第二P型区，使得第二PIN二极管包括具有第二厚度的第二有效本征区，其中，第二PIN二极管电耦接至公共端口与第二端口之间的节点。该开关还包括用于第一PIN二极管的偏置控制的第一偏置网络以及用于第二PIN二极管的偏置控制的第二偏置网络。
在实施方式的一个方面中，第一PIN二极管的第一厚度大于第二PIN二极管的第二厚度。这种配置允许针对较薄本征区PIN二极管和较厚本征区PIN二极管两者进行单独地优化。作为一个示例，对于在专用的发射/接收模式下运行的开关，第一发射PIN二极管可以具有比第二接收PIN二极管厚的本征区，以使发射臂的功率处理最大化以及使接收臂中的接收灵敏度和插入损耗最大化。
在实施方式的另一方面中，开关还可以包括在本征层上方形成的作为单片多掷二极管开关的一部分的至少一个电容器和至少一个电感器。在其他示例中，开关还可以包括在本征层上方形成的作为单片多掷二极管开关的一部分的至少一个传输线。与分立解决方案相比，这些附加的电路元件以及将开关的所有元件互连的金属层可以以单片方式被实现，以改善开关的整体可靠性、电路健壮性、射频(RF)性能、电路尺寸和整体成本。
作为本文描述的单片二极管开关拓扑的示例，第一PIN二极管可以串联连接在公共端口与第一端口之间的节点上，以及第二PIN二极管可以串联连接在公共端口与第二端口之间的节点上。在另一情况下，第一PIN二极管可以从公共端口与第一端口之间的节点并联连接至地，以及第二PIN二极管可以从公共端口与第二端口之间的节点并联连接至地。在又一情况下，第一PIN二极管可以串联连接在公共端口与第一端口之间的节点上，以及第二PIN二极管可以从第一PIN二极管的阴极并联连接至地。本文描述了其他拓扑。
在实施方式的其他方面，单片二极管开关还可以包括在本征层上方的介电层，其中，介电层包括多个开口，第一P型区通过多个开口中的第一开口形成，以及第二P型区通过多个开口中的第二开口形成。第一开口的第一宽度可以与第二开口的第二宽度不同。
在另一实施方式中，描述了单片多掷二极管开关的制造方法。该方法包括在N型半导体衬底上提供本征层，将第一P型区以第一深度注入至本征层中以形成包括具有第一厚度的第一有效本征区的第一PIN二极管，将第二P型区以第二深度注入至本征层中以形成包括具有第二厚度的第二有效本征区的第二PIN二极管，以及在本征层上方形成至少一个金属层以将第一PIN二极管电耦接至开关的公共端口与第一端口之间的节点，并且将第二PIN二极管电耦接至开关的公共端口与第二端口之间的节点。在该实施方式的一个方面中，第一厚度大于第二厚度。该方法还可以包括在本征层上方形成至少一个电容器和至少一个电感器作为单片多掷二极管开关的一部分。
该方法还可以包括在本征层上形成绝缘层，以及在绝缘层中形成第一开口。在这种情况下，注入第一P型区可以包括通过第一开口注入第一P型区。在注入第一P型区之后，该方法还可以包括在绝缘层中形成第二开口。在这种情况下，注入第二P型区可以包括通过第二开口注入第二P型区。在该示例中，第一开口的第一宽度与第二开口的第二宽度不同。
附图说明
可以参照以下附图更好地理解本公开内容的各方面。注意，附图中的元素不一定按比例绘制，而是重点在于清楚地示出实施方式的原理。在附图中，相似的附图标记表示贯穿多个图的相似或对应但不一定相同的元素。
图1A示出了根据本文描述的各种实施方式的具有多厚度本征区的示例垂直平面硅PIN二极管结构。
图1B示出了根据本文描述的各种实施方式的形成图1A所示的PIN二极管结构的示例方法。
图2示出了根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构。
图3示出了根据本文描述的各种实施方式的另一示例HMIC硅PIN二极管结构。
图4A示出了根据本文描述的各种实施方式的具有多厚度本征区的另一示例HMIC硅PIN二极管结构。
图4B示出了根据本文描述的各种实施方式的具有多厚度本征区的另一示例HMIC硅PIN二极管结构。
图5示出了根据本文描述的各种实施方式的具有多厚度本征区的另一示例HMIC硅PIN二极管结构。
图6示出了根据本文描述的各种实施方式的示例串联连接的单极双通(SPDT)开关。
图7示出了根据本文描述的各种实施方式的示例并联连接的SPDT开关。
图8示出了根据本文描述的各种实施方式的示例串联-并联连接的SPDT开关。
图9示出了根据本文描述的各种实施方式的示例串联连接的TEE SP3T开关。
图10示出了根据本文描述的各种实施方式的示例串联-并联连接的环形开关。
具体实施方式
分立的PIN二极管能够以各种形式例如以裸管芯形式或分立管芯形式、以塑料封装以及以各种类型的陶瓷封装(例如，表面安装、丸状封装等)来获得。以陶瓷封装形式的PIN二极管特别适合波导应用、同轴应用和表面安装应用，而以裸管芯形式的PIN二极管通常用于芯片高频微波应用和导线高频微波应用。
然而，用于PIN二极管的许多当前设计技术和制造技术是有限的。这些技术不能用于在单个硅晶片上形成不同的PIN二极管结构，例如具有不同本征区厚度的PIN二极管。因此，多掷RF开关的当前设计通常需要使用多个分立的PIN二极管，每个PIN二极管由不同的硅晶片形成，以将具有不同本征区厚度的PIN二极管合并到一个多掷开关中。这些开关是通过使用安装在PCB或其他多芯片模块格式上的单个分立的PIN二极管的混合装配而形成的。级的数目和各级中的PIN二极管的具体布置确定了低电平RF开启、平坦泄漏以及功率处理/限制和频率响应。与分立解决方案相比，单片(即，集成硅)解决方案将改善多掷开关和其他电路的整体可靠性、电路健壮性、RF性能、电路尺寸和整体成本。
如上所述，用于平面PIN二极管的当前设计技术和制造技术限制了可以在硅晶片上实现的二极管结构的类型。例如，用于PIN二极管的一种制造技术将在硅晶片上制造的所有PIN二极管限制为各自具有相同的“I”(即，本征)区厚度。这由于几个因素而导致的。首先，PIN二极管几乎完全是垂直结构，其中在高掺杂N型衬底上生长或晶片接合冶金“I”区，其中N型衬底形成N+阴极。然后通过离子注入或固态沉积P型掺杂剂在“I”区中形成P+阳极，随后进行热循环以激活P型掺杂剂激活并将其扩散到“I”区中的一定深度。热驱动循环后P+阳极的结深度将导致冶金“I”区厚度的减小，从而产生有效或电“I”区厚度。该方法导致晶片和随后的派生管芯具有仅一种厚度的“I”区。换言之，通过该方法形成的每个PIN二极管具有相同的“I”区厚度。然而，对于许多高频电路功能，需要有具有多个“I”区厚度的PIN二极管，以实现在所需频率范围内的控制响应，例如用于其他操作特性。
在美国专利号7,868,428中描述了用于PIN二极管的另一示例制造技术。美国专利号7,868,428描述了使用光刻工艺在单个晶片上形成多厚度“I”区以及分开的P+区与N+区之间的横向间隙。P+区和N+区被离子注入/扩散到未掺杂的本征硅晶片或晶片的本征区。这种横向表面控制方法的困难在于如下事实：相对高的表面泄漏产生非常不一致的导通特性，该相对高的表面泄漏通常是对于大体垂直器件观察到的泄漏水平的至少10倍。
部分地由于上述限制，多掷开关的当前设计通常需要使用多个分立的PIN二极管，每个PIN二极管由不同的硅晶片形成，以将具有不同“I”区厚度的PIN二极管合并到一个多掷开关中。这些开关使用安装在例如印刷电路板(PCB)或其他多芯片模块格式上的单个分立的PIN二极管的混合装配。多掷开关的每个臂中的PIN二极管的具体布置确定每个开关臂的插入损耗、隔离度、入射功率处理、灵敏度、线性度和RF失真。与分立解决方案相比，单片(即，集成硅)解决方案将改善多掷开关的整体可靠性、电路健壮性、性能、尺寸和整体成本。
同样由于上述限制，单片多掷开关通常针对所有PIN二极管合并具有相同的“I”区厚度的PIN二极管，而不管各开关臂的预期功能能力。目前，单片多掷HMIC开关在每个开关臂中仅使用PIN二极管的一个“I”区厚度。这种单片HIMC方法相对于插入损耗、隔离度、功率处理、线性度和失真产生了折衷解决方案，这是因为它没有考虑不同开关臂的特定功能响应。例如，对于发射/接收(T/R)开关中的发射臂的主要设计关注点包括入射功率处理、隔离度、线性度和失真，而需要针对插入损耗和灵敏度对接收臂进行优化。这些单独的RF性能需求要求PIN二极管具有不同的本征“I”区厚度。
本文描述的概念使用多个不同的“I”区厚度实现了用于HMIC多掷开关的完全单片解决方案。该解决方案允许针对每个开关臂/终端的插入损耗、隔离度和功率处理进行单独优化。与混合分立解决方案相比，可以利用所述概念来显著减小开关的尺寸并提高开关的RF性能。
首先，说明了了有具有不同的“I”区厚度的多个PIN二极管的单片的、垂直的、平面的半导体结构。该半导体结构包括N型硅衬底、在N型硅衬底上形成的本征层以及在该本征层上形成的介电层。在介电层中形成多个开口。多个阳极通过介电层中形成的开口顺序地形成至本征层中。例如，第一P型区通过开口中的第一开口以第一深度形成至本征层中，并且第二P型区通过开口中的第二开口以第二深度形成至本征层中。可以在本征层中以其他深度形成附加P型区。当在多掷开关的设计中使用具有不同本征区的这些PIN二极管时，与当前的分立解决方案相比，开关表现出改善的可靠性、健壮性、RF性能、尺寸和成本。
附加地，描述了多个不同的单片多掷PIN二极管开关。单片多掷二极管开关可以包括具有不同本征区的混合布置的二极管，所有二极管被形成在同一半导体衬底上方。在一个示例中，单片多掷二极管开关中的两个PIN二极管具有不同的本征区厚度。第一PIN二极管具有较薄的本征区，而第二PIN二极管具有较厚的本征区。这种配置允许针对薄本征区PIN二极管和厚本征区PIN二极管两者进行单独地优化。作为一个示例，对于在专用的发射/接收模式下运行的开关，第一发射PIN二极管可以具有比第二接收PIN二极管更厚的本征区，以使发射臂的功率处理最大化，并且使接收臂中的接收灵敏度和插入损耗最大化。图1A示出了根据本文描述的各种实施方式的具有多厚度本征区的示例垂直平面硅PIN二极管结构100。在图1A中作为代表性示例示出包括三个PIN二极管器件的PIN二极管结构100。附加的PIN二极管器件(即，多于三个二极管器件)可以被形成为PIN二极管结构100的一部分。在图1A中不必按比例绘制PIN二极管结构100的各个层的形状、尺寸和相对尺寸。图1A中所示的层并非是详尽无遗的，并且PIN二极管结构100可以包括未单独示出的其他层和元件。PIN二极管结构100还可以与其他二极管、电容器、电感器、电阻器和金属层组合形成为较大的集成电路装置的一部分，用于将电路元件电互连在一起以形成开关、限制器和如下所述的其他装置。另外，通过互换下面描述的P型掺杂剂和N型掺杂剂，多个NIP二极管器件也可以被形成为具有与图1A所示的结构类似的结构。
PIN二极管结构100包括N型半导体衬底112、本征层114、本征层114中形成的第一P型区116、本征层114中形成的第二P型区117和本征层114中形成的第三P型区118。如下面进一步详细描述的，分别通过绝缘层120中的宽度为W1至W3的开口形成P型区116至118。N型半导体衬底112形成PIN二极管结构100的阴极。P型区116至118分别形成PIN二极管结构100的第一阳极、第二阳极和第三阳极。PIN二极管结构100还包括形成在N型半导体衬底112上的阴极接触部130、形成在第一P型区116上方的第一阳极接触部132、形成在第二P型区117上方的第二阳极接触部134以及形成在第三P型区118上方的第三阳极接触部136。
图1A所示的PIN二极管结构100包括三个PIN二极管器件，但是PIN二极管结构100可以形成为包括任何合适数量的PIN二极管器件。在阴极接触部130与第一阳极接触部132之间可获得与第一PIN二极管器件的电接触。在阴极接触部130与第二阳极接触部134之间可获得与第二PIN二极管器件的电接触。在阴极接触部130与第三阳极接触部136之间可获得与第三PIN二极管器件的电接触。
为了形成图1A中所示的PIN二极管结构100，如下面参照图1B描述的，P型阳极区116至118可以顺序地或者依次形成在本征层114中。P型阳极区116以最小程度扩散到本征层114中，P型阳极区117以较大程度扩散到本征层114中，并且P型阳极区118以最大程度扩散到本征层114中。因此，P型阳极区116下方的有效本征区I21大于P型阳极区117下方的有效本征区I22，并且有效本征区I22大于P型阳极区118下方的有效本征区I23。在一个示例中，有效本征区I21可以在约20μm至23μm之间，有效本征区I22可以约为12μm，并且有效本征区I23可以约为5μm，然而其他范围也在实施方式的范围内。
绝缘层120下方的P型区116至118的横向扩散Ld1、Ld2和Ld3的程度也变化，其中横向扩散Ld1最小，并且横向扩散Ld3最大。在一些情况下，为了控制每个单独的PIN二极管的电容特性和高频特性，绝缘层120中形成的开口的宽度W1至W3可以彼此相比而变化。例如，W3可以小于W2，并且W2可以小于W1。
图1B示出了形成图1A所示的PIN二极管结构100的示例方法。替选地，如下所述，也可以使用该方法通过互换P型掺杂剂和N型掺杂剂来形成NIP二极管结构。尽管在图1B中以特定顺序示出方法图，但是顺序或步骤可以与所描述的顺序或步骤不同。例如，在一些情况下，可以相对于所示的顺序打乱两个或更多个步骤的顺序。此外，可以至少部分地同时执行相继示出的两个或更多个步骤。在一些情况下，可以跳过或省略步骤中的一个或更多个步骤。在其他情况下，可以利用图1B中未示出的附加步骤，例如在图1B中所示步骤之中或之后的步骤。
在步骤150处，该方法包括提供或形成N型半导体衬底112。半导体衬底112可以通过以下来形成：将硅与砷以及其他合适的掺杂剂熔化并混合到约2×1019砷原子/cm3的浓度并然后固化该混合物，然而可以通过其他方法以其他电荷载流子浓度形成衬底112。另外地或替选地，步骤150可以包括例如在从制造商获得或购买半导体衬底112的情况下提供或获得半导体衬底112。在另一示例中，可以使用图1B中所示的方法形成NIP二极管结构。在这种情况下，该方法将包括在步骤150处使用例如硼或另外的P型掺杂剂而不是砷来形成P型半导体衬底。
在步骤152处，该方法包括在半导体衬底112上方提供本征层114。可以使用沉积、晶片接合或另外合适的技术在半导体衬底112上提供或形成本征层114。在一些情况下，如图1A所示，本征层14可以具有约7μm至100μm之间的厚度“Th”，然而本征层14在其他情况下可以更厚(例如，高达约400μm)。
在步骤154处，该方法包括在本征层114上方形成绝缘层120。可以通过在炉或反应器中的湿氧化或干氧化、本征层114上方的局部氧化或其他合适的(多个)工艺步骤在本征层114上方形成绝缘层120。在本征层14的上表面上，绝缘层120可以被形成为二氧化硅的钝化介电层以及其他合适的介电绝缘体。绝缘层120可以被形成为约
Figure BDA0003231595790000081
至约
Figure BDA0003231595790000082
之间的厚度，然而可以利用其他合适的厚度。
在步骤156处，该方法包括在绝缘层120中形成第一开口。返回参照图1B，可以在步骤156处形成宽度为W3的开口。可以通过以下在绝缘层120中形成宽度为W3的开口：使用湿化学、施加等离子体或使用另外合适的技术来蚀刻正性光致抗蚀剂掩模。在步骤156处不形成其他开口。
在步骤158处，该方法包括将P型区118注入到本征层114的顶部中。可以通过以下来形成P型区118：通过在步骤156处在绝缘层120中形成的开口进行高浓度P型掺杂剂的离子注入或固体源沉积。可以通过用硼掺杂本征层114例如掺杂到约2×1019原子/cm3的浓度而形成P型区118，尽管其他P型掺杂剂可以用于其他电荷载流子浓度以形成结。当形成P型区118时，在P型区118与本征层114之间形成结。
步骤158还可以包括将用于P型区118的掺杂元素热驱动并扩散到本征层114中。快速高温热处理或退火工艺步骤可以用于热驱动。可以通过高温热驱动来设置P型区118的深度和有效本征区I23的尺寸。在一些情况下，不单独利用步骤158处的热驱动来将P型区118扩散或驱动到图1A中所示的完全程度。如下所述，在一些情况下，步骤162和166处的热驱动还可以至少部分地有助于P型区118扩散到本征层114中。
替选地，为了形成NIP二极管结构，步骤158可以包括将N型区注入到本征层114的顶部中。可以通过用例如砷或另外合适的N型掺杂剂将本征层114掺杂到合适的浓度来形成N型区。步骤158还可以包括将N型掺杂剂热驱动并扩散到本征层114中。
在步骤160处，该方法包括在绝缘层120中形成第二开口。返回参照图1B，可以在步骤160处形成宽度为W2的开口。可以通过以下在绝缘层120中形成宽度为W2的开口：使用湿化学、施加等离子体或使用另外合适的技术来蚀刻正性光致抗蚀剂掩模。在步骤160处不形成其他开口。
在一些情况下，宽度W2可以与宽度W1相同。然而，PIN二极管结构100的一个考虑因素涉及在步骤158、162和166处的高温热驱动期间产生的横向扩散Ld1、Ld2和Ld3的程度。随着P型区116至118的结的深度增加，横向扩散Ld1、Ld2和Ld3以及所得到的阳极的整体尺寸也增加。为了控制每个单独的PIN二极管的电容特性和高频特性，在步骤156、160和164处形成的开口的物理尺寸可以彼此相比而变化，以控制横向扩散的量。例如，W3可以被形成为小于W2，并且W2可以被形成为小于W1。
在步骤162处，该方法包括将P型区117注入到本征层114的顶部中。可以通过以下来形成P型区117：通过在步骤160处在绝缘层120中形成的开口进行高浓度P型掺杂剂的离子注入或固体源沉积。可以通过用硼掺杂本征层114例如掺杂到约2×1019原子/cm3的浓度而形成P型区117，然而其他P型掺杂剂也可以用于其他电荷载流子浓度以形成结。当形成P型区117时，在P型区117与本征层114之间形成结。
步骤162还可以包括将用于P型区117的掺杂元素热驱动并扩散到本征层114中。快速热处理或退火工艺步骤可以用于热驱动。可以通过高温热驱动来设置P型区117的深度和有效本征区I22。在一些情况下，不单独利用步骤162处的热驱动来将P型区117扩散或驱动到图1A中所示的程度。如下所述，在一些情况下，步骤166处的热驱动还可以至少部分地有助于P型区117扩散到本征层114中。
理想地，在步骤162处的P型区117的热驱动不会影响或改变P型区118扩散到本征层114中的程度。然而，如果不能满足该热限制，则用于步骤158处的热驱动的热预算必须结合或考虑步骤162处的热驱动。换言之，在一些情况下，步骤162处的热驱动还可以有助于P型区118进一步扩散到本征层114中，并且当设置用于步骤158处的热驱动的热预算时可以考虑该扩散。
替选地，为了形成NIP二极管结构，步骤162可以包括将N型区注入到本征层114的顶部中。可以通过用例如砷将本征层114掺杂到合适的浓度来形成N型区，然而也可以使用其他N型掺杂剂。步骤162还可以包括将N型掺杂剂热驱动并扩散到本征层114中。
在步骤164处，该方法包括在绝缘层120中形成第三开口。返回参照图1B，可以在步骤164处形成宽度为W3的开口。可以通过以下在绝缘层120中形成宽度为W3的开口：使用湿化学、施加等离子体或使用另外合适的技术来蚀刻正性光致抗蚀剂掩模。在步骤164处不形成其他开口。
在步骤166处，该方法包括将P型区116注入到本征层114的顶部中。可以通过以下来形成P型区116：通过在步骤164处在绝缘层120中形成的开口离子注入或固体源沉积高浓度的P型掺杂剂。可以通过用例如硼将本征层114掺杂到约2×1019原子/cm3的浓度而形成P型区116，然而其他P型掺杂剂也可以用于其他电荷载流子浓度以形成结。当形成P型区116时，在P型区116与本征层114之间形成结。
步骤166还可以包括将用于P型区116的掺杂元素热驱动并扩散到本征层114中。快速热处理或退火工艺步骤可以用于热驱动。可以通过高温热驱动来设置P型区116的深度和有效本征区I21。在一些情况下，步骤166处的热驱动还可以至少部分地有助于P型区117和118扩散到本征层114中。理想地，在步骤166处的P型区116的热驱动不会影响或改变P型区117和P型区118扩散到本征层114中的程度。然而，如果不能满足该热限制，则步骤158和步骤162处用于热驱动的热预算必须结合或考虑步骤166处的热驱动。
替选地，为了形成NIP二极管结构，步骤166可以包括将N型区注入到本征层114的顶部中。可以通过用例如砷将本征层114掺杂到合适的浓度来形成N型区，然而也可以使用其他N型掺杂剂。步骤166还可以包括将N型掺杂剂热驱动并扩散到本征层114中。
图1B所示的方法还可以包括在PIN二极管结构10中形成更多窗口并注入附加阳极的工艺步骤。还可以利用包括背面处理步骤的附加工艺步骤来形成阴极接触部130和阳极接触部132、阳极接触部134和阳极接触部136。可以利用其他步骤来形成作为较大的集成电路装置的一部分的PIN二极管结构100上的部件，所述较大的集成电路装置包括二极管、电容器、电感器、电阻器和用于将部件电互连在一起的金属层，以形成开关、限制器和其他装置。特别地，可以利用附加步骤来形成电容器、电感器、电阻器和用于将部件电互连在一起的金属层以形成下面参照图6至图10描述的单片多掷开关。
图1A和图1B涵盖包括具有不同本征区的多个二极管的单片的、垂直的、平面的半导体结构。二极管具有彼此相比厚度不同的本征区。二极管还可以以单片电路格式与单片半导体结构上的其他部件例如电容器、电阻器和电感器集成。与使用分立二极管的常规技术相比，单片格式可以提供许多优点，诸如更小的尺寸、降低的成本以及更好且更可控的频率响应。
图1A和图1B所示的概念可以扩展到其他类型的二极管器件和以及扩展到二极管器件的其他布置。例如，尽管在下面描述的其他示例实施方式中的二极管(以及二极管的阴极)可以彼此分离，但是在图1A中二极管的阴极电连接在一起。另外，如下所述，顶侧接触可以被形成用于二极管的阳极和阴极二者，并且背面接触可以针对每个二极管被隔离，或者在一些情况下甚至被省略。二极管还可以以单片电路格式与单片半导体结构上的其他部件例如电容器、电阻器和电感器集成。与使用分立二极管的常规技术相比，单片格式可以提供许多优点，诸如更小的尺寸、降低的成本以及更好且更可控的频率响应。根据下述实施方式的各方面，当在单片多掷开关的设计中使用具有不同本征区的这些二极管器件时，与当前的分立解决方案相比，该开关表现出改善的可靠性、健壮性、RF性能、尺寸和成本。
转向其他实施方式，图2示出了根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构200。与图1A所示的二极管结构100相比，二极管结构200包括诸如玻璃的高度绝缘材料以形成一种类型的异质微波集成电路(HMIC)。PIN二极管结构200在图2中作为代表性示例示出。PIN二极管结构200的层的形状和尺寸不必按比例绘制。图2中所示的层并非是详尽无遗的，并且PIN二极管结构200可以包括未单独示出的其他层和元件。另外，PIN二极管结构200可以与其他二极管、电容器、电感器、电阻器和金属层组合形成为较大的集成电路装置的一部分，用于将电路元件电互连在一起，以形成开关、限制器和其他装置。在其他实施方式中，通过互换P型掺杂剂和N型掺杂剂，一个或更多个NIP二极管也可以形成为具有与图2中所示的结构类似的结构。
PIN二极管结构200包括N型半导体衬底212、本征层214和本征层214中形成的P型区216。与如图1A所示的结构100中的相应层相比，这些层可以在形式和尺寸上类似。N型半导体衬底212形成PIN二极管结构200的阴极，而P型区216形成PIN二极管结构200的阳极。通过绝缘层220中的宽度为W20的开口形成P型区216。P型区216可以在本征层214中形成为约2μm至5μm之间的深度。例如，对于100μm厚的本征层214，有效本征区I31的尺寸的范围可以在约8μm至95μm之间。
PIN二极管结构200包括在P型区216上方形成的顶侧阳极接触部232。PIN二极管结构200还包括背面阴极接触部230以及顶侧阴极接触部234A和顶侧阴极接触部234B。金属侧壁导体240A和240B从背面阴极接触部230延伸并将背面阴极接触部230电连接至顶侧阴极接触部234A和234B，并且N+型掺杂侧壁242A和242B使金属侧壁导体240A和240B与本征层214绝缘。
如图2所示，沿着本征层214和衬底212的侧壁形成N+型掺杂侧壁242A和242B以及金属侧壁导体240A和240B。本征层214和衬底212的侧壁通过本征层214和衬底212的垂直蚀刻而暴露，这将本征层214和衬底212形成为如所示的基座类型。在一个示例中，可以在形成P型区216之后但在形成顶侧阳极接触部232以及阴极接触部234A和阴极接触部234B之前执行蚀刻工艺步骤。可以利用湿化学蚀刻或干蚀刻技术来暴露侧壁，这是因为可以通过任一技术获得深腔。
在衬底212具有足够厚度的情况下，蚀刻工艺可以向下蚀刻穿过本征层214并进入衬底212直到从PIN二极管结构200的顶侧起总深度约为150μm至160μm。如果利用湿化学蚀刻，则本征层214和衬底212的侧壁可以从PIN二极管结构200的顶表面以一定角度(例如，以约54.7度)向下延伸。如果利用干蚀刻，则本征层214和衬底212的侧壁可以基本上垂直向下延伸(例如，从PIN二极管结构200的顶表面以约90度的角度向下延伸)。
可以在蚀刻之后形成N+型掺杂侧壁242A和242B以及金属侧壁导体240A和240B。可以通过将例如磷或另外的N+型掺杂剂扩散到本征层214和衬底212的暴露的侧壁中来形成N+型掺杂侧壁242A和242B。然后，可以通过在N+型掺杂侧壁242A和242B上方沉积诸如硅化钴(CoSi2)的金属来形成金属侧壁导体240A和240B。
然后，可以在金属侧壁导体240A和240B周围形成绝缘体250，并且如果形成多个二极管，则可以在二极管之间形成绝缘体250。可以例如通过低压化学气相沉积(LPCVD)以约
Figure BDA0003231595790000131
的氮化硅的均厚沉积开始施加绝缘体250，随后沉积约
Figure BDA0003231595790000132
的低温氧化物(LTO)。这些层(尽管在图2中未示出)可以在施加绝缘体250的过程中封装并保护二极管。然后，绝缘体250可以被熔合到金属侧壁导体240A和240B周围的区域中，从而形成保形层。绝缘体250可以形成为比垂直蚀刻的深度高至少50μm的厚度，以允许玻璃平坦化的步骤。
绝缘体250可以是例如硼硅酸盐玻璃，其表现出类似于硅的低介电常数、低损耗角正切和热膨胀系数，以在宽的温度范围内获得健壮性，尽管也可以利用其他类型的绝缘体。尽管图2中示出单个二极管器件，但是如下面参照图4A、图4B和图5描述的，也可以利用绝缘体250来分离多个不同的并排二极管器件。绝缘体250还通过将二极管彼此隔离而允许二极管之间的各种不同的电连接。
在绝缘体250被熔合之后，可以执行多个背面处理步骤。衬底212的背面可以被向下研磨直到绝缘体250被暴露。然后，背面阴极接触部230可以形成为在金属侧壁导体240A和240B以及衬底212的底侧上方延伸。当形成时，背面阴极接触部230电连接至金属侧壁导体240A和240B。然后，背面阴极接触部230经由金属侧壁导体240A和240B电连接至顶侧阴极接触部234A和234B。因此，通过包括金属侧壁导体240A和240B以及顶侧阴极接触部234A和234B，可在PIN二极管结构200的顶部上利用阳极接触部和阴极接触部二者。这样，PIN二极管结构200被设计成便于二极管之间的并联连接。
在另一实施方式中，图3示出了示例HMIC硅PIN二极管结构300。与图2所示的PIN二极管结构300相比，PIN二极管结构300还包括在N型半导体衬底212与背面阴极接触部230之间的绝缘材料层260，例如氮化硼或热环氧树脂以及其他合适的绝缘体。半导体衬底212可以从半导体衬底212的背面蚀刻到约50μm的深度，为绝缘材料层260打开区域或空隙。因此，二极管结构300特别适于二极管之间的串联连接。出于机械管芯附接的目的，阴极接触部230可以可选地包括在图3所示的实施方式中。在一些情况下，可以省略阴极接触部230。
图2所示的PIN二极管结构200和图3所示的PIN结构300二者可以扩展到NIP结构。另外，如下所述，PIN二极管结构200和PIN结构300二者可以以单片格式扩展为包括具有不同“I”区厚度的多个二极管。
图4A示出根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构400。PIN二极管结构400在图4A中作为代表性示例示出。PIN二极管结构400的层的形状和尺寸不必按比例绘制。图4A中所示的层并非是详尽无遗的，并且PIN二极管结构400可以包括未单独示出的其他层和元件。另外，PIN二极管结构400可以形成为较大的集成电路装置的一部分，所述PIN二极管结构400与其他二极管、电容器、电感器、电阻器和金属层组合用于将电路元件电互连在一起，以形成开关、限制器和其他装置。在其他实施方式中，通过互换P型掺杂剂和N型掺杂剂，一个或更多个NIP二极管也可以被形成为具有与图4A中所示的结构类似的结构。
PIN二极管结构400包括形成为第一基座、第二基座和第三基座的PIN二极管器件360、362和364。PIN二极管器件360包括N型半导体衬底312和本征层314，所述N型半导体衬底312和本征层314通过如下所述的蚀刻形成为第一基座。与图2所示的结构200中的相应层相比，这些层在垂直厚度上类似。在本征层314中形成P型区316。N型半导体衬底312形成PIN二极管器件360的阴极，而P型区316形成PIN二极管器件360的阳极。通过绝缘层320中的宽度为W31的开口形成P型区316。PIN二极管器件362和364也包括如所示的类似的N型半导体衬底和本征层，其通过蚀刻分别形成为第一基座和第二基座。
与PIN二极管器件360相比，PIN二极管器件362和364在形式和尺寸上类似。然而，P型区317比P型区316扩散得更深，并且P型区318比P型区317扩散得更深。为了获得这种形式，制造PIN二极管结构400的方法可以遵循上面描述的图1B所示的工艺步骤。具体地，P型区316至318可以根据图1B所示的工艺步骤顺序地或者依次形成在本征层314中。以此方式，P型区316以最小程度扩散到本征层314中，P型区317以较大程度扩散到本征层314中，并且P型区318以最大程度扩散到本征层314中。因此，P型区316下方的有效本征区I31大于P型区317下方的有效本征区I32，并且有效本征区I32大于P型区318下方的有效本征区I33。在一个示例中，有效本征区I31可以在约20μm至23μm之间，有效本征区I32可以约为12μm，并且有效本征区I33可以约为5μm，尽管其他范围也在实施方式的范围内。
P型区316至318的横向扩散Ld1、Ld2和Ld3的程度也可以如上所述变化，其中横向扩散Ld1最小，并且横向扩散Ld3最大。在一些情况下，为了单独地控制PIN二极管器件360、362和364的电容和高频特性，绝缘层320中形成的开口的宽度W31至W33可以彼此相比而变化。例如，W33可以小于W32，并且W32可以小于W31。
PIN二极管器件360包括形成在P型区316上方的顶侧阳极接触部332。PIN二极管器件360还包括背面阴极接触部330以及顶侧阴极接触部334A和顶侧阴极接触部334B。金属侧壁导体340A和340B从背面阴极接触330延伸并将背面阴极接触部330电连接至顶侧阴极接触部334A和顶侧阴极接触部334B，并且N+型掺杂侧壁342A和342B使金属侧壁导体340A和340B与本征层314绝缘。与图2所示的结构200中的相应特征相比，这些特征可以在形式和尺寸上类似。PIN二极管器件362和364可以包括如图5A所示的类似特征。
沿着PIN二极管器件360的本征层314和衬底312的侧壁形成N+型掺杂侧壁342A和342B以及金属侧壁导体340A和340B。但是在所有PIN二极管器件360、362和364之中，本征层314和衬底312的侧壁以类似于上面参照图2描述的方式通过本征层314和衬底312的垂直蚀刻而暴露。然后可以在金属侧壁导体340A和340B以及PIN二极管器件362和364的相应侧壁特征周围形成绝缘体350。
绝缘体350的施加可以例如通过LPCVD以氮化硅的均厚沉积开始，随后是LTO的沉积。这些层(尽管在图5A中未示出)可以在施加绝缘体350的过程中封装并保护PIN二极管器件360、362和364。然后，绝缘体350可以被熔合到PIN二极管器件360、362和364周围的蚀刻区域中，形成保形层。绝缘体350可以形成为比垂直蚀刻的深度高至少50μm的厚度，以允许玻璃平坦化的步骤。绝缘体350可以是例如硼硅酸盐玻璃，其表现出类似于硅的低介电常数、低损耗角正切和热膨胀系数，以在宽的温度范围内获得健壮性，尽管也可以利用其他类型的绝缘体。
在绝缘体350被熔合之后，可以执行多个背面处理步骤。衬底312的背面可以被向下研磨直到绝缘体350被暴露。然后，背面阴极接触部330可以形成为在金属侧壁导体340A和340B以及衬底312的底侧上方延伸。当形成时，背面阴极接触部330电连接至金属侧壁导体340A和340B。然后，背面阴极接触部330经由金属侧壁导体340A和340B电连接至顶侧阴极接触部334A和334B。PIN二极管结构400被设计成便于PIN二极管器件360、362和364之间的并联连接。
图4B示出了根据本文描述的各种实施方式的另一示例HMIC硅PIN二极管结构400B。PIN二极管结构400B包括PIN二极管器件360B、362B和364B。PIN二极管结构400B类似于图5A中所示的PIN二极管结构400。然而，与图4A中所示的PIN二极管器件360相比，图4B中的PIN二极管器件360B还包括绝缘材料层352，其类似于图3中的绝缘材料层260。PIN二极管器件362B和364B也包括类似的绝缘材料层。因此，PIN二极管结构400B被形成用于PIN二极管器件360B、362B和364B之间的串联连接。出于机械管芯附接的目的，阴极接触部例如阴极接触部330，可以可选地包括在图4B所示的实施方式中。在一些情况下，可以省略阴极接触部。
在其他示例中，包括如图4A所示的PIN二极管器件360、362和364的组合以及如图4B所示的PIN二极管器件360B、362B和364B的组合的二极管结构可以在同一衬底上一起形成。在这种情况下，多个PIN二极管可以与适于微波电路应用的单片电路格式中的各种部件一起以串联配置和并联配置进行布置。
图5示出了根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构500。PIN二极管结构500在图5中作为代表性示例示出。PIN二极管结构500的层的形状和尺寸不必按比例绘制。图5中所示的层并非是详尽无遗的，并且PIN二极管结构500可以包括未单独示出的其他层和元件。另外，PIN二极管结构500可以与其他二极管、电容器、电感器、电阻器和金属层组合以形成为较大的集成电路装置的一部分，用于将电路元件电互连在一起，以形成开关、限制器和其他装置。在其他实施方式中，通过互换P型掺杂剂和N型掺杂剂，一个或更多个NIP二极管也可以形成为具有与图5所示的结构类似的结构。
PIN二极管结构500包括PIN二极管器件460、462和464。PIN二极管器件460包括N型半导体衬底412、本征层414以及形成在本征层414中的P型区416。N型半导体衬底412形成PIN二极管器件460的阴极，而P型区416形成PIN二极管器件460的阳极。通过绝缘层420中的宽度为W41的开口形成P型区416。PIN二极管器件460包括形成在P型区416上方的顶侧阳极接触部432。PIN二极管器件460还包括背面阴极接触部430。
与PIN二极管器件460相比，PIN二极管器件462和464在形式和尺寸上类似。然而，P型区417比P型区416扩散得更深，并且P型区418比P型区417扩散得更深。为了获得这种形式，制造PIN二极管结构500的方法可以遵循图1B所示以及上面描述的工艺步骤。具体地，可以根据图1B所示的工艺步骤顺序地或者依次将P型区416至418形成在本征层414中。以此方式，P型阳极区416以最小程度扩散到本征层414中，P型区417以较大程度扩散到本征层414中，并且P型区418以最大程度扩散到本征层414中。因此，P型区416下方的有效本征区I41大于P型区417下方的有效本征区I42，并且有效本征区I42大于P型区418下方的有效本征区I43。在一个示例中，有效本征区I41可以在约20μm至23μm之间，有效本征区I42可以约为12μm，并且有效本征区I43可以约为5μm，然而其他范围也在实施方式的范围内。
还可以沿着PIN二极管器件460的本征层414和衬底412的侧壁形成侧壁绝缘体415。侧壁绝缘体415可以包括钝化介电层或氧化物层。但是在所有PIN二极管器件460、462和464之中，为了形成侧壁绝缘体415，本征层414和衬底412的侧壁以类似于上面参照图2描述的方式通过垂直蚀刻而暴露。然后可以在PIN二极管器件460的侧壁以及PIN二极管器件462和464的相应侧壁上形成侧壁绝缘体415，以确保在那些器件中的阳极与阴极之间没有垂直泄漏路径。
然后可以以类似于上面描述的方式将绝缘体450熔合在PIN二极管器件460、462和464之中。绝缘体450的施加可以例如通过LPCVD以氮化硅的均厚沉积开始，随后是LTO的沉积。这些层(尽管在图5中未示出)可以在施加绝缘体450的过程中封装并保护PIN二极管器件460、462和464。然后，绝缘体450可以被熔合到PIN二极管器件460、462和464周围的蚀刻区域中，形成保形层。绝缘体450可以形成为比垂直蚀刻的深度高至少50μm的厚度，以允许玻璃平坦化的步骤。绝缘体450可以是例如硼硅酸盐玻璃，其表现出类似于硅的低介电常数、低损耗角正切和热膨胀系数，以在宽的温度范围内获得健壮性，然而也可以利用其他类型的绝缘体。
在绝缘体450被熔合之后，可以执行多个背面处理步骤。衬底412的背面可以被向下研磨直到绝缘体450被暴露。然后，背面阴极接触部430可以被形成为在衬底412的底侧上方延伸。在一些情况下，可以形成单个背面阴极接触部以延伸跨过所有PIN二极管器件460、462和464的N型半导体衬底，而不是如图5所示为PIN二极管器件460、462和464中的每一个形成单独的背面阴极接触部。PIN二极管结构500被设计成便于PIN二极管器件460、462和464之间的并联连接。
由于对于PIN二极管的并联配置不需要顶侧阴极反馈，因此可以利用图5所示的方法来控制各个PIN二极管器件460、462和464的电容。在图5中，蚀刻工艺被用来确定P型区416、417和418的物理尺寸，而与阳极的结深度和绝缘层420中的窗口W41至W43的尺寸无关。因此，可以根据图5所示的方法来控制关于其他实施方式中的横向扩散Ld1、Ld2和Ld3的程度的关注。换言之，蚀刻工艺用来确定P型区416、417和418的物理尺寸，以控制每个单独的PIN二极管的电容特性和高频特性。
上述的二极管结构和方法可以用于制造多种有用的集成电路。例如，上述二极管可以以适于微波电路应用的单片电路格式与各种部件集成。二极管可以与形成在单片半导体结构上的电容器、电阻器和电感器集成。与使用分立二极管的常规技术相比，单片格式可以提供许多优点，诸如更小的尺寸、降低的成本以及更好且更可控的频率响应。根据下述实施方式的各方面，当在单片多掷开关的设计中使用不同本征区的二极管时，与当前的分立解决方案相比，该开关表现出改善的可靠性、健壮性、RF性能、尺寸和成本。
图6示出了根据本文描述的各种实施方式的示例串联连接的SPDT开关700。开关700被示出为用于讨论在单片开关的设计中使用具有不同本征区的二极管的单片结构的优点的代表性示例。具有附加端口的串联连接的PIN二极管开关(例如，串联连接的SP3T、SP4T等开关)的其他布置在实施方式的范围内。
如图6所示，开关700包括RF公共端口、第一RF端口、第二RF端口、第一偏置输入节点和第二偏置输入节点。在操作中，开关700可以在RF公共端口与第一RF端口之间以及在RF公共端口与第二RF端口之间使RF信号“通过”或“截止”。特别地，开关700可以基于施加在第一偏置输入处的电压偏置在RF公共端口与第一RF端口之间使RF信号通过或截止。开关700还可以基于施加在第二偏置输入处的电压偏置在RF公共端口与第二RF端口之间使RF信号通过或截止。
开关700包括电耦接或串联连接在RF公共端口与第一RF端口之间的电容器702、PIN二极管704和电容器706。因此，PIN二极管704电耦接至RF公共端口与第一RF端口之间的节点。开关700还包括串联连接在RF公共端口与第二RF端口之间的电容器708、PIN二极管710和电容器712。因此，PIN二极管710电耦接至RF公共端口与第二RF端口之间的节点。开关700包括RF扼流圈714或电感器，其一端连接在电容器706与PIN二极管704之间的节点处，并且另一端连接至地。开关700还包括RF扼流圈716或电感器，其一端连接在电容器712与PIN二极管710之间的节点处，并且另一端连接至地。开关700还包括第一偏置网络，该第一偏置网络包括从第一偏置输入连接至地的电容器720以及从第一偏置输入连接至PIN二极管704的阳极的RF扼流圈722。开关700还包括第二偏置网络，该第二偏置网络包括从第二偏置输入连接至地的电容器730以及从第二偏置输入连接至PIN二极管710的阳极的RF扼流圈734。
在开关700中，当正向偏置时，PIN二极管704和PIN二极管710中的每一个可以被置于“通过”状态下。PIN二极管704可以通过在第一偏置输入处施加足够的电压而正向偏置。PIN二极管710可以通过在第二偏置输入处施加足够的电压而正向偏置。当正向偏置时，PIN二极管704和PIN二极管710中的每一个在RF公共端口与RF端口中的一个之间呈现相应的低正向电阻RS。对于“截止”状态，PIN二极管704和PIN二极管710可以被零偏置或反向偏置。当反向偏置时，PIN二极管704和PIN二极管710中的每一个在RF输入端口与RF端口之间呈现高阻抗。
在诸如开关700的串联连接的开关中，插入损耗和功率耗散是PIN二极管704和PIN二极管710的正向串联导通电阻RS的函数。可获得的最大隔离度主要是相应的PIN二极管704和PIN二极管710的电容XC的函数。在串联连接的SPST开关中，插入损耗IL和隔离度ISO通过以下给出(以dB为单位)：
Figure BDA0003231595790000191
Figure BDA0003231595790000201
对于多掷串联连接开关，由于由“截止”臂中任意PIN二极管的电容引起的不匹配，插入损耗略高。此外，对于多掷开关，由于终端的特性阻抗，可以对隔离度数字加6dB，以引起“截止”臂两端的百分之50电压降低。
在其他操作特性中，相应的PIN二极管704和PIN二极管710的正向电阻和电容是二极管结构特性(包括“I”区厚度)的函数。使用本文描述的技术和结构，可以在单个封装中使用具有不同“I”区厚度的一个或更多个PIN二极管的组合以单片方式来实现开关700。可以使用例如图1A、图4A、图4B或图5所示的结构的PIN二极管的组合来实施PIN二极管704和PIN二极管710，其中，PIN二极管具有不同“I”区厚度。例如，如果开关700在专用的发射/接收模式下运行，则发射PIN二极管704可以具有比接收PIN二极管710更厚的“I”区以使发射臂的功率处理最大化以及使接收臂中的接收灵敏度/插入损耗最大化。
虽然图6示出了串联连接的开关700的SPDT配置，但是本文描述的概念可以扩展为具有更多端口(例如，高达SP8T或更多)和更多输入(例如，DPDT等)。所述配置也不限于每臂一个串联连接的二极管。SPDT开关可以在每个臂中包括两个、三个或者更多个串联连接的PIN二极管，并且在任意给定的臂中串联连接PIN二极管中的每一个都可以具有相同或不同的“I”区厚度。这些配置也可以在单个封装中以单片方式实现。使用本文描述的概念，可以形成有具有不同“I”区厚度的PIN二极管的组合的单片多掷串联连接的开关。
制造开关700的过程可以包括上面参照图1B描述的步骤中的一个或更多个以形成PIN二极管704和PIN二极管710。可以利用附加的过程步骤来形成图6所示的电容器、电感器、传输线、偏置网络和其他元件。可以在PIN二极管704和PIN二极管710的本征层上方形成附加的电路元件。还可以利用附加的过程步骤来形成金属层并且实现图6中所示的电路元件之间的电连接。例如，所述步骤可以包括在PIN二极管704和PIN二极管710的本征层上方形成至少一个金属层，以将第一PIN二极管电耦接至开关700的RF公共端口与第一端口之间的节点，以及将第二PIN二极管电耦接至开关700的RF公共端口与第二端口之间的节点。
图7示出了根据本文描述的各种实施方式的示例并联连接的SPDT开关800。开关800被示出为用于讨论在单片开关的设计中使用具有不同本征区的二极管的单片结构的优点的代表性示例。具有附加的端口的并联连接的PIN二极管开关的其他布置在实施方式的范围内。
如图7所示，开关800包括RF公共端口、第一RF端口、第二RF端口、第一偏置输入和第二偏置输入。在操作中，开关800可以在RF公共端口与第一RF端口之间以及与在RF公共端口与第二RF端口之间使RF信号“通过”或“截止”。特别地，开关800可以基于施加在第一偏置输入处的电压偏置在RF公共端口与第一RF端口之间使RF信号通过或截止。开关800还可以基于施加在第二偏置输入处的电压偏置在RF公共端口与第二RF端口之间使RF信号通过或截止。
开关800包括电耦接或串联连接在RF公共端口与第一RF端口之间的电容器802、传输线804和电容器806。在一个示例中，传输线804可以是四分之一波长(即，λ/4)传输线，并且电容器802和电容器804可以沿传输线804电耦接在任意合适的位置处。开关800还包括电耦接或串联连接在RF公共端口与第二RF端口之间的电容器808、传输线810和电容器812。在一个示例中，传输线810可以是四分之一波长(即，λ/4)传输线，并且电容器808和电容器812可以沿传输线810电耦接在任意合适的位置处。
开关800还包括PIN二极管814，PIN二极管814具有连接在电容器806与电容器802之间的阳极，以及连接至地的阴极。因此，PIN二极管814电耦接至RF公共端口与第一RF端口之间的节点。开关800还包括PIN二极管816，PIN二极管816具有连接在电容器808与电容器812之间的阳极，以及连接至地的阴极。因此，PIN二极管816电耦接至RF公共端口与第二RF端口之间的节点。开关800还包括第一偏置网络，该第一偏置网络包括从第一偏置输入连接至地的电容器820以及从第一偏置输入连接至PIN二极管814的阳极的RF扼流圈822。开关800还包括第二偏置网络，该第二偏置网络包括从第二偏置输入连接至地的电容器830以及从第二偏置输入连接至PIN二极管816的阳极的RF扼流圈834。
在开关800中，当正向偏置时，PIN二极管814和PIN二极管816中的每一个可以被置于“通过”状态下。对于“截止”状态，可以通过在第一偏置输入处施加足够的电压而正向偏置PIN二极管814。可以通过在第二偏置输入处施加足够的电压而正向偏置PIN二极管816。当正向偏置时，PIN二极管814和PIN二极管816中的每一个相对于地呈现相应的低正向电阻RS。对于“通过”状态，PIN二极管814和PIN二极管816可以被零偏置或反向偏置。当被反向偏置时，PIN二极管814和PIN二极管710中的每一个相对于地呈现高阻抗。
并联连接的开关为许多应用提供高隔离度。因为PIN二极管814和PIN二极管816可以在一个电极处耦接至散热器，所以在许多情况下，开关800可以处理比开关800相对更多的RF功率。在诸如开关800的并联连接的开关设计中，隔离度和功率耗散是PIN二极管814和PIN二极管816的正向电阻RS的函数。插入损耗主要取决于相应PIN二极管814和PIN二极管816的电容XC。在并联连接的SPST开关中，插入损耗IL和隔离度ISO通过以下被给出(以dB为单位)：
Figure BDA0003231595790000221
Figure BDA0003231595790000222
Figure BDA0003231595790000223
Figure BDA0003231595790000224
对于多掷并联连接的开关(例如，图7中所示的SPDT开关800，并且该多掷并联连接的开关多于双掷)，可以对隔离度数字加6dB。
在其他操作特性中，PIN二极管814和PIN二极管816中的每一个的正向电阻和电容是PIN二极管814和PIN二极管816的结构特性(包括“I”区厚度)的函数。使用本文描述的技术，可以在单个封装中使用具有不同结构特性和“I”区厚度的一个或更多个PIN二极管的组合以单片方式实现开关800。可以使用图1A、图4A、图4B或图5所示的PIN二极管的混合组合来实施PIN二极管814和PIN二极管816，其中PIN二极管具有不同“I”区厚度。例如，PIN二极管814可以具有比PIN二极管816更厚的“I”区。
虽然图7示出了并联连接的开关800的SPDT配置，但是本文描述的概念可以被扩展为具有更多端口(例如，高达SP8T或更多)和更多输入(例如，DPDT等)。所述配置也不限于每臂一个并联连接的二极管。SPDT开关可以在每个臂中包括两个、三个或更多个并联连接的PIN二极管。使用本文描述的概念，可以形成有具有不同“I”区厚度的PIN二极管的任意适当组合的单片多掷并联连接的开关。
制造开关800的过程可以包括上面参照图1B描述的步骤中的一个或更多个以形成PIN二极管814和PIN二极管816。可以利用附加的过程步骤来形成图7中所示的电容器、电感器、传输线、偏置网络和其他元件。可以在PIN二极管814和PIN二极管816的本征层上方形成附加电路元件。还可以利用附加的过程步骤来形成金属层并且实现图7中所示的电路元件之间的电连接。例如，所述步骤可以包括在PIN二极管814和PIN二极管816的本征层上方形成至少一个金属层，以将第一PIN二极管电耦接至开关800的公共RF端口与第一端口之间的节点，以及将第二PIN二极管电耦接至开关800的公共RF端口与第二端口之间的节点。
图8示出了根据本文描述的各种实施方式的示例串联-并联连接的SPDT开关。开关900被示出为用于讨论在单片开关的设计中使用具有不同本征区的二极管的单片结构的优点的代表性示例。具有附加端口的串联连接的PIN二极管开关(例如，串联连接的SP3T、SP4T等开关)的其他布置在实施方式的范围内。
如图8所示，开关900包括RF公共、第一RF端口、第二RF端口、第一偏置输入和第二偏置输入。在操作中，开关900可以在RF公共端口与第一RF端口之间以及与在RF公共端口与第二RF端口之间使RF信号“通过”或“截止”。特别地，开关900可以基于施加在第一偏置输入处的电压偏置在RF公共端口与第一RF端口之间使RF信号通过或截止。开关900还可以基于施加在第二偏置输入处的电压偏置在RF公共端口与第二RF端口之间使RF信号通过或截止。
开关900包括电耦接或串联连接在RF公共端口与第一RF端口之间的电容器902、PIN二极管904和电容器906。开关900还包括串联连接在RF公共端口与第二RF端口之间的电容器908、PIN二极管910和电容器912。开关900还包括PIN二极管914，PIN二极管914具有连接在PIN二极管904与电容器806之间的阳极以及连接至地的阴极。开关900还包括PIN二极管916，PIN二极管916具有连接在PIN二极管910与电容器912之间的阳极以及连接至地的阴极。开关900还包括第一偏置网络，该第一偏置网络包括从第一偏置输入连接至地的电容器920以及从第一偏置输入连接至PIN二极管904的阴极的RF扼流圈922。开关900还包括第二偏置网络，该第二偏置网络包括从第二偏置输入连接至地的电容器930以及从第二偏置输入连接至PIN二极管910的阴极的RF扼流圈934。
在开关900中，基于第二偏置输入处的电压，PIN二极管904和PIN二极管914在被正向偏置时可以被置于“通过”状态下，而PIN二极管904和PIN二极管914在被反向偏置时可以被置于“截止”状态下。类似地，基于第二偏置输入处的电压，PIN二极管910和PIN二极管916在被正向偏置时可以被置于“通过”状态下，而PIN二极管910和PIN二极管916在被反向偏置时可以被置于“截止”状态下。当被正向偏置时，PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916中的每一个表现出相应的低正向电阻RS。当被反向偏置时，PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916中的每一个表现出高阻抗。
在开关的臂中使用无论是串联连接还是并联连接的单个PIN二极管可能难以实现足够的隔离度。为了克服这个限制，存在采用串联二极管和并联二极管的组合(例如，串联-并联连接开关或复合开关)的开关设计以及采用谐振结构的开关(例如，调谐开关)以提高隔离度。出于此目的，图8所示的串联-并联连接配置是常见的。在针对复合开关的插入损耗状态下，串联二极管被正向偏置并且并联二极管处于零偏置或反向偏置。隔离度状态则相反。与简单的串联连接的开关或并联连接的开关相比，这对偏置电路增加了一些复杂度。
在诸如开关900的串联-并联连接的开关中，插入损耗、功率耗散和最大隔离度是PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916的正向电阻RS和电容XC两者的函数。功率耗散或损耗主要受通过串联的PIN二极管904和PIN二极910的正向电阻的限制，并且是通过串联的PIN二极管904和PIN二极910的正向电阻的函数。在串联-并联连接的SPST开关中，插入损耗IL和隔离度ISO通过以下被给出(以dB为单位)：
Figure BDA0003231595790000241
Figure BDA0003231595790000251
在其他操作特性中，PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916中的每一个的正向电阻和电容是PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916的结构特性(包括“I”区厚度)的函数。可以使用具有相同“I”区厚度的PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916中的每一个来实现开关900。在这种情况下，开关900的臂将是对称的，并且发射臂和接收臂将被同等地对待。在针对PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916中的每一个的常规的单片设计中将必须具有相同的“I”区厚度。然而，由于单个“I”区厚度，必须在对称开关中的发射功能与接收功能之间做出折衷。使用本文描述的技术，可以使用具有不同结构特性和“I”区厚度的一个或更多个PIN二极管的组合在单个封装中单片化地来实现开关900。可以使用图1A、图4A、图4B或图5中所示的PIN二极管的混合组合来实施PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916，其中PIN二极管具有不同“I”区厚度。一旦为发射功能或接收功能选择了开关900中的特定臂，通过针对结电容、阳极面积、反向击穿、串联电阻、这些特性的任意组合或其他电气特性定制“I”区厚度就可以针对射频性能来优化相应臂中的“I”区厚度。
如式(1)至式(6)所呈现的，串联导通电阻RS和截止状态电容XC产生用于每个开关拓扑的插入损耗IL和隔离度ISO的基本式(basic equations)，其中，假设每个臂中的串联和并联PIN二极管的RS和XC相同。式(1)至式(5)为一阶近似，并且不包括互连寄生，也不包括向开关添加多个臂的影响。在实际设计中，必须考虑这些次级影响，并且在所有情况下可以考虑在并联二极管设计和阻抗匹配的情况下四分之一波变换的优点。
在研究典型有源元件的导通电阻特性的影响时，可以通过式(1)论证：对于仅串联配置的开关，插入损耗IL完全取决于导通电阻的值，并且截止状态总输出电容基本上与开关插入损耗无关。对于串联-并联配置的开关，输出电容确实起作用，但对式(5)的研究表明，其也受控于器件导通状态串联电阻。作为查看对串联配置的开关的这种串联电阻依赖性的另一方式，“导通”臂中的RF能量流过有源元件。从式(1)至式(5)可以看出，插入损耗和与之成正比的RF功率处理受到该串联元件中的损耗和耗散的限制。
可以对仅并联配置的开关进行类似的评估，如式(3)所示。在这种情况下，“导通”臂中的RF能量不流过有源元件，而是通过低损耗、高“Q”传输线从输入传送至输出。在这种情况下，RF耗散主要是由于具有截止状态下被DC反向偏置的有源阻断元件的金属导体中的I2R损耗导致的。如式(3)所表达的，这种并联配置中的插入损耗仅受输出并联电容的限制。对于多掷开关配置来说，四分之一波变换器的损耗需要在开关臂之间提供隔离度，并且即使是对于具有相当大的串联导通电阻的有源元件结构，IL也将会产生低值。如式(4)中可以看出的，这种仅并联的开关配置中的难点在于高导通状态电阻将导致降低的隔离度ISO。如果正向导通电阻太高，则每个开关臂中的隔离度可能会很差以致于使得开关无法使用。
使用式(1)至式(4)中的这些简化假设，可以看出：对于仅串联的开关和仅并联的开关，串联导通电阻和截止状态电容的优化可以显著改变高频开关性能。对于只能采用单个“I”区厚度的现存的PIN二极管单片开关设计，单个有源元件的这种优化只能通过修改PIN结构的有源区域(阳极)来实现。本文描述的实施方式通过允许修改特定“I”区厚度来使得每个分立PIN二极管能够单独地被调整从而改变这种模式。
在串联-并联配置中，经常发现，通过使每个臂中的串联元件和并联元件具有不同的面积从而修改串联电阻和截止状态电容来改善高频开关性能。以现有的单片设计，面积变化是影响这些变化的唯一方法。本文描述的实施方式利用具有多厚度“I”区的各种PIN二极管，为单片解决方案提供了附加的优化因数。
虽然图8示出了开关900的SPDT配置，本文描述的概念可以扩展为具有更少的端口(例如，串联-并联连接的SPST开关)或更多的端口(例如，高达SP8T或更多)。所述概念还可以扩展为具有更多输入(例如，DPDT等)。所述配置也不限于每臂一对串联-并联连接的二极管。串联-并联连接的开关可以在每个臂中包括两个、三个或更多个串联-并联连接的PIN二极管。使用本文描述的概念，可以形成有具有不同“I”区厚度的PIN二极管的任意适当组合的单片多掷并联连接的开关。
制造开关900的过程可以包括上面参照图1B描述的步骤中的一个或更多个以形成PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916。可以利用附加的过程步骤来形成图8中所示的电容器、电感器、传输线、偏置网络和其他元件。可以在PIN二极管904、PIN二极管914、PIN二极管910和PIN二极管916的本征层上方形成附加的电路元件。还可以利用附加的过程步骤来形成金属层并实现图8中所示的电路元件之间的电连接。
图9示出了根据本文描述的各种实施方式的示例串联连接的TEE SP3T开关1000。开关1000被示出为用于讨论在单片开关的设计中使用具有不同本征区的二极管的单片结构的优点的代表性示例。具有附加端口的其他布置(例如，串联连接的TEE SP4T等开关)包含在实施方式的范围内。
如图9所示，开关1000包括RF公共端口、第一RF端口、第二RF端口、第三RF端口、第一偏置输入、第二偏置输入和第三偏置输入。开关1000包括串联在RF公共端口与第一RF端口之间的第一PIN二极管1002、串联在RF公共端口与第二RF端口之间的第二PIN二极管1004，以及串联在RF公共端口与第三RF端口之间的第三PIN二极管1006。如图9所示，开关1000还包括用于第一偏置输入、第二偏置输入和第三偏置输入的偏置网络。在操作中，开关1000可以基于施加在第一偏置输入、第二偏置输入和第三偏置输入处的电压偏置在RF公共端口与RF端口之间使RF信号“通过”或“截止”。
在其他操作特性中，PIN二极管1002、PIN二极管1004和PIN二极管1006中的每一个的正向电阻和电容是PIN二极管1002、PIN二极管1004和PIN二极管1006的结构特性(包括“I”区厚度)的函数。可以使用具有相同“I”区厚度的PIN二极管1002、PIN二极管1004和PIN二极管1006中的每一个来实现开关1000。在这种情况下，开关1000的臂将是对称的，并且发射臂和接收臂将被同等地对待。在针对PIN二极管1002、PIN二极管1004和PIN二极管1006中的每一个的常规的单片设计中将必须具有相同的“I”区厚度。然而，由于单个“I”区厚度，必须在对称开关中的发射功能与接收功能之间做出折衷。使用本文描述的技术，可以在单个封装中使用具有不同结构特性和“I”区厚度的一个或更多个PIN二极管的组合以单片方式实现开关1000。一旦为发射功能或接收功能选择了开关1000中的特定臂，通过针对结电容、阳极面积、反向击穿、串联电阻、这些特性的任意组合或其他电气特性定制“I”区厚度，就可以针对射频性能优化相应臂中的“I”区厚度。
可以使用图1A、图4A、图4B或图5中所示的PIN二极管的混合组合来实施PIN二极管1002、PIN二极管1004和PIN二极管1006，其中PIN二极管具有不同“I”区厚度。例如，PIN二极管1002可以具有比PIN二极管1004厚的“I”区，并且PIN二极管1004可以具有比PIN二极管1006厚的“I”区。
制造开关1000的过程可以包括上面参照图1B描述的步骤中一个或更多个以形成PIN二极管1002、PIN二极管1004和PIN二极管1006。可以利用附加的过程步骤来形成图9所示的电容器、电感器、传输线、偏置网络和其他元件。可以在PIN二极管1002、PIN二极管1004和PIN二极管1006的本征层上方形成附加的电路元件。还可以利用附加的过程步骤来形成金属层并实现图9中所示的电路元件之间的电连接。
图10示出了根据本文描述的各种实施方式的示例串联-并联连接的环形开关1100。如图10所示，开关1100包括三个RF公共端口和三个偏置输入。在操作中，开关1100可以基于施加在偏置输入处的电压偏置在RF公共端口之间使RF信号“通过”或“截止”。
在开关1100中，对于具有三个臂的环形开关，节点“A”可以电耦接至节点“A’”。然而，开关1100可以扩展为在环形配置中包括任意数量的臂。在其他部件中，开关1100的一个臂包括PIN二极管1102与PIN二极管1104之间的串联-并联连接以及PIN二极管1112与PIN二极管1114之间的串联-并联连接。当正向偏置时，PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114中的每一个分别呈现低正向电阻RS。当反向偏置时，PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114中的每一个呈现高阻抗。
对于串联-并联连接的开关，例如在开关1100中，插入损耗、功率耗散和最大隔离度是PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114的正向电阻RS和电容XC两者的函数。功率耗散或损耗主要受到通过串联的PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114的正向电阻的限制，并且是通过串联的PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114的正向电阻的函数。在其他操作特性中，PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114中的每一个的正向电阻和电容是PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114的结构特性(包括“I”区厚度)的函数。使用本文描述的技术，可以在单个封装中使用具有不同结构特性和“I”区厚度的一个或更多个PIN二极管的组合以单片方式实现开关1100。可以使用图1A、图4A、图4B或图5所示的PIN二极管的混合组合来实施PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114，其中PIN二极管具有不同“I”区厚度。
制造开关1100的过程可以包括上面参照图1B描述的步骤中的一个或更多个以形成PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114。可以利用附加的过程步骤来形成图10中所示的电容器、电感器、传输线、偏置网络和其他元件。可以在PIN二极管1102、PIN二极管1104、PIN二极管1112和PIN二极管1114的本征层上方形成附加的电路元件。还可以利用附加的过程步骤来形成金属层并实现图10中所示的电路元件之间的电连接。
图6至图10中示出的开关是作为示例提供的，并且其他的开关拓扑在实施方式的范围内。本文描述的结构和方法可以用于制造多种有用的集成电路，例如开关、限制器和其他装置。特别地，具有各种“I”区厚度的上述PIN二极管和NIP二极管的组合可以在微波电路应用中以适于开关、限制器、以及其他装置的单片电路格式与各种部件(例如，阻塞电容器、传输线、RF扼流圈、电阻器等)集成。
本文描述的实施方式的特征具有代表性，并且在替选实施方式中，可以添加或省略某些特征和元素。另外，在不脱离所附权利要求书所限定的本发明的精神和范围的情况下，本领域技术人员可以对本文描述的实施方式的各方面进行修改，权利要求书的范围将被给予最广泛的解释以便涵盖修改和等效结构。

Claims (20)

1.一种单片多掷二极管开关，包括：
公共端口、第一端口和第二端口；
第一PIN二极管，所述第一PIN二极管包括以第一深度形成至本征层中的第一P型区，使得所述第一PIN二极管包括具有第一厚度的第一有效本征区，所述第一PIN二极管电耦接至所述公共端口与所述第一端口之间的节点；
第二PIN二极管，所述第二PIN二极管包括以第二深度形成至所述本征层中的第二P型区，使得所述第二PIN二极管包括具有第二厚度的第二有效本征区，所述第二PIN二极管电耦接至所述公共端口与所述第二端口之间的节点；
第一偏置网络，所述第一偏置网络用于所述第一PIN二极管的偏置控制；以及
第二偏置网络，所述第二偏置网络用于所述第二PIN二极管的偏置控制。
2.根据权利要求1所述的单片多掷二极管开关，其中，所述第一厚度大于所述第二厚度。
3.根据权利要求1所述的单片多掷二极管开关，还包括形成在所述本征层上方的作为所述单片多掷二极管开关的一部分的至少一个电容器和至少一个电感器。
4.根据权利要求1所述的单片多掷二极管开关，还包括形成在所述本征层上方的作为所述单片多掷二极管开关的一部分的至少一个传输线。
5.根据权利要求1所述的单片多掷二极管开关，其中：
所述第一PIN二极管串联连接在所述公共端口与所述第一端口之间的节点上；以及
所述第二PIN二极管串联连接在所述公共端口与所述第二端口之间的节点上。
6.根据权利要求1所述的单片多掷二极管开关，其中：
所述第一PIN二极管从所述公共端口与所述第一端口之间的节点并联连接至地；以及
所述第二PIN二极管从所述公共端口与所述第二端口之间的节点并联连接至地。
7.根据权利要求1所述的单片多掷二极管开关，其中：
所述第一PIN二极管串联连接在所述公共端口与所述第一端口之间的节点上；以及
所述第二PIN二极管从所述第一PIN二极管的阴极并联连接至地。
8.根据权利要求1所述的单片多掷二极管开关，还包括：
在所述本征层上方的介电层，所述介电层包括多个开口，其中：
通过所述多个开口中的第一开口形成所述第一P型区；以及
通过所述多个开口中的第二开口形成所述第二P型区。
9.根据权利要求8所述的单片多掷二极管开关，其中，所述第一开口的第一宽度与所述第二开口的第二宽度不同。
10.根据权利要求1所述的单片多掷二极管开关，其中，所述第一PIN二极管和所述第二PIN二极管为异质微波集成电路HMIC PIN二极管。
11.根据权利要求1所述的单片多掷二极管开关，还包括第三PIN二极管，所述第三PIN二极管包括以第三深度形成至所述本征层中的第三P型区，使得所述第三PIN二极管包括具有第三厚度的第三有效本征区。
12.根据权利要求11所述的单片多掷二极管开关，其中：
所述第一厚度大于所述第二厚度；并且
所述第二厚度大于所述第三厚度。
13.根据权利要求1所述的单片多掷二极管开关，还包括N型硅衬底，其中，所述第一PIN二极管和所述第二PIN二极管两者都形成在所述N型硅衬底上。
14.一种单片多掷二极管开关的制造方法，所述制造方法包括：
在N型半导体衬底上提供本征层；
将第一P型区以第一深度注入至所述本征层中以形成第一PIN二极管，所述第一PIN二极管包括具有第一厚度的第一有效本征区；
将第二P型区以第二深度注入至所述本征层中以形成第二PIN二极管，所述第二PIN二极管包括具有第二厚度的第二有效本征区；以及
在所述本征层上方形成至少一个金属层，以将所述第一PIN二极管电耦接至所述开关的公共端口与第一端口之间的节点，并将所述第二PIN二极管电耦接至所述开关的所述公共端口与第二端口之间的节点。
15.根据权利要求14所述的制造方法，其中，所述第一厚度大于所述第二厚度。
16.根据权利要求14所述的制造方法，还包括在所述本征层上方形成至少一个电容器和至少一个电感器以作为所述单片多掷二极管开关的一部分。
17.根据权利要求14所述的制造方法，其中：
所述第一PIN二极管串联连接在所述公共端口与所述第一端口之间的节点上；以及
所述第二PIN二极管串联连接在所述公共端口与所述第二端口之间的节点上。
18.根据权利要求14所述的制造方法，其中：
所述第一PIN二极管从所述公共端口与所述第一端口之间的节点并联连接至地；以及
所述第二PIN二极管从所述公共端口与所述第二端口之间的节点并联连接至地。
19.根据权利要求14所述的制造方法，其中：
所述第一PIN二极管串联连接在所述公共端口与所述第一端口之间的节点上；以及
所述第二PIN二极管从所述第一PIN二极管的阴极并联连接至地。
20.根据权利要求14所述的制造方法，还包括：
在所述本征层上形成绝缘层；
在绝缘层中形成第一开口，其中，注入所述第一P型区包括通过所述第一开口注入所述第一P型区；以及
在注入所述第一P型区之后，在所述绝缘层中形成第二开口，其中，注入所述第二P型区包括通过所述第二开口注入所述第二P型区，其中，
所述第一开口的第一宽度与所述第二开口的第二宽度不同。
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