CN106165071A - 用于高频开关的半导体装置、高频开关和高频模块 - Google Patents

用于高频开关的半导体装置、高频开关和高频模块 Download PDF

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Abstract

本发明提供一种用于射频开关的半导体装置，其包含SOI衬底和栅极电极。所述SOI衬底在载体衬底上包含埋入式氧化物膜和半导体层。所述栅极电极被设置于所述半导体层上。所述半导体层包含位于所述栅极电极下方的第一区域和所述第一区域以外的第二区域。第三区域被设置于所述第二区域的至少一部分中。第四区域被设置于所述第一区域的至少一部分中。所述第四区域具有与所述第三区域的厚度不同的厚度。

Description

用于高频开关的半导体装置、高频开关和高频模块
技术领域
本公开内容涉及一种用于(例如)天线或功率放大器(PA)中的射频(RF)开关的半导体装置、一种包含所述用于射频开关的半导体装置的射频开关和一种包含所述射频开关的射频模块。
背景技术
移动通信终端装置(例如，移动电话)的前端可设置有可开关射频(RF)的射频开关(RF-SW)。到目前为止，射频开关已利用基于化合物(例如，基于GaAs)的场效应晶体管(FET)作为其开关元件。但最近，使用SOI衬底的FET也一直在增加(例如，参见非专利文献1和非专利文献2)。
引用列表
非专利文献
非专利文献1：Randy Wolf等人，“用于无线前端开关应用的SOI上的高电阻衬底CMOS(Highly Resistive Substrate CMOS on SOI for Wireless Front-End SwitchApplications)"，CS MANTECH，2011年
非专利文献2：C.Tinella等人，“用于多标准手持机的0.13μm CMOS SOI SP6T天线开关(0.13μm CMOS SOI SP6T Antenna Switch for Multi-Standard Handsets)"，SiRF，2006年
发明内容
射频开关的重要特性可由插入损耗和隔离例示。插入损耗可与其中允许来自天线或PA的信号以小损耗穿过的情况有关。隔离可与其中发生到外围电路中的极少信号泄漏的情况有关。为增强这些，已寻求一种技术来减小处于导通状态中的FET电阻(导通电阻)与处于截止状态中的FET电容(截止电容)的乘积(Ron*Coff)。
因此期望提供一种使得可能减小导通电阻与截止电容的乘积(Ron*Coff)的用于射频开关的半导体装置、一种包含所述用于射频开关的半导体装置的射频开关和一种包含所述射频开关的射频模块。
一种根据本公开内容的一实施例的用于射频开关的第一半导体装置包含SOI衬底和栅极电极。所述SOI衬底在载体衬底上包含埋入式氧化物膜和半导体层。所述栅极电极被设置于所述半导体层上。所述半导体层包含位于所述栅极电极下方的第一区域和所述第一区域以外的第二区域。第三区域被设置于所述第二区域的至少一部分中。第四区域被设置于所述第一区域的至少一部分中。所述第四区域具有与所述第三区域的厚度不同的厚度。
在根据本公开内容的所述实施例的所述用于射频开关的第一半导体装置中，所述半导体层包含位于所述栅极电极下方的所述第一区域和所述第一区域以外的所述第二区域。所述第三区域被设置于所述第二区域的至少一部分中。所述第四区域被设置于第一区域的至少一部分中。所述第四区域具有与所述第三区域的厚度不同的厚度。因此，对所述第四区域的厚度的调整视情况允许所述第四区域和相邻于所述第四区域的区域之间的结电容变得微小的察觉不出，从而导致截止电容的减小。此导致导通电阻与截止电容的乘积(Ron*Coff)的减小。
一种根据本公开内容的实施例的用于射频开关的第二半导体装置包含SOI衬底和栅极电极。所述SOI衬底在载体衬底上包含埋入式氧化物膜和半导体层。所述栅极电极被设置于所述半导体层上并且在一个方向上延伸。所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域。所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
在根据本公开内容的所述实施例的所述用于射频开关的第二半导体装置中，所述半导体层包含所述第六区域和具有与所述第六区域的厚度不同的厚度的所述第七区域。所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。因此，对所述第七区域的厚度的调整视情况允许所述第七区域和相邻于所述第七区域的区域之间的结电容在垂直于所述栅极电极的纵向方向截取的横截面中变得微小的察觉不出，从而导致截止电容的减小。此导致导通电阻与截止电容的乘积(Ron*Coff)的减小。
一种根据本公开内容的一实施例的第一射频开关设置有开关区和逻辑区。所述开关区包含用于射频开关的半导体装置。所述逻辑区包含用于逻辑的半导体装置。所述用于射频开关的半导体装置包含SOI衬底和第一栅极电极。所述SOI衬底在载体衬底上包含埋入式氧化物膜和半导体层。所述第一栅极电极被设置于所述半导体层上。所述半导体层包含位于所述第一栅极电极下方的第一区域和所述第一区域以外的第二区域。第三区域被设置于所述第二区域的至少一部分中。第四区域被设置于所述第一区域的至少一部分中。所述第四区域具有与所述第三区域的厚度不同的厚度。
一种根据本公开内容的一实施例的第二射频开关设置有开关区和逻辑区。所述开关区包含用于射频开关的半导体装置。所述逻辑区包含用于逻辑的半导体装置。所述用于射频开关的半导体装置包含SOI衬底和栅极电极。所述SOI衬底在载体衬底上包含埋入式氧化物膜和半导体层。所述栅极电极被设置于所述半导体层上并且在一个方向上延伸。所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域。所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
在根据本公开内容的所述实施例的所述第一射频开关中或在根据本公开内容的所述实施例的所述第二射频开关中，在开关区中，实施信号的输入和输出之间的切换。在逻辑区中，实施对开关区的控制。
一种根据本公开内容的一实施例的第一射频模块设置有射频开关。所述射频开关包含开关区和逻辑区。所述开关区包含用于射频开关的半导体装置。所述逻辑区包含用于逻辑的半导体装置。所述用于射频开关的半导体装置包含SOI衬底和第一栅极电极。所述SOI衬底在载体衬底上包含埋入式氧化物膜和半导体层。所述第一栅极电极被设置于所述半导体层上。所述半导体层包含位于所述第一栅极电极下方的第一区域和所述第一区域以外的第二区域。第三区域被设置于所述第二区域的至少一部分中。第四区域被设置于所述第一区域的至少一部分中。所述第四区域具有与所述第三区域的厚度不同的厚度。
一种根据本公开内容的一实施例的第二射频模块设置有射频开关。所述射频开关包含开关区和逻辑区。所述开关区包含用于射频开关的半导体装置。所述逻辑区包含用于逻辑的半导体装置。所述用于射频开关的半导体装置包含SOI衬底和栅极电极。所述SOI衬底在载体衬底上包含埋入式氧化物膜和半导体层。所述栅极电极被设置于所述半导体层上并且在一个方向上延伸。所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域。所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
在根据本公开内容的所述实施例的所述第一射频模块中或在根据本公开内容的所述实施例的所述第二射频模块中，在射频开关的开关区中，实施信号的输入和输出之间的切换。在逻辑区中，实施对开关区的控制。
根据本公开内容的所述实施例的所述用于射频开关的第一半导体装置，所述半导体层包含位于所述栅极电极下方的所述第一区域和所述第一区域以外的所述第二区域。所述第三区域被设置于所述第二区域的至少一部分中。所述第四区域被设置于所述第一区域的至少一部分中。所述第四区域具有与所述第三区域的厚度不同的厚度。根据本公开内容的所述实施例的所述用于射频开关的第二半导体装置，所述半导体层包含所述第六区域和具有与所述第六区域的厚度不同的厚度的所述第七区域。所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。因此，可减小导通电阻与截止电容的乘积(Ron*Coff)。
根据根据本公开内容的所述实施例的所述第一或第二射频开关或根据根据本公开内容的所述实施例的所述第一或第二射频模块，射频开关的开关区包含其中导通电阻与截止电容的乘积(Ron*Coff)减小的根据本公开内容的所述实施例的所述第一或第二用于射频开关的半导体装置。因此，可增强与其中允许信号以小损耗穿过的情况有关的插入损耗，和与其中发生到外围电路中的极少信号泄漏的情况有关的插入。
应注意，此处所述的一些效果未必具有限制性，并且可实现本文中所述其它效果中的任何效果。
附图说明
图1是根据本公开内容的第一实施例的用于射频开关的半导体装置的配置的平面图。
图2是图1中示出的用于射频开关的半导体装置沿着线II-II截取的横截面视图。
图3是图1中示出的用于射频开关的半导体装置的总体配置的实例的平面图。
图4是图1中示出的用于射频开关的半导体装置的总体配置的另一实例的平面图。
图5示出根据参考实例1的用于射频开关的半导体装置，其中导通电阻分解成若干分量。
图6示出根据参考实例1的用于射频开关的半导体装置，其中截止电容分解成若干分量。
图7示出根据参考实例2的用于射频开关的半导体装置，其中截止电容分解成若干分量。
图8是按工序次序示出制造图2中示出的用于射频开关的半导体装置的方法的横截面视图。
图9是示出图8之后的工艺的横截面视图。
图10是示出图9之后的工艺的横截面视图。
图11是示出图10之后的工艺的横截面视图。
图12是示出图11之后的工艺的横截面视图。
图13是示出图12之后的工艺的横截面视图。
图14是示出图13之后的工艺的横截面视图。
图15是根据本公开内容的第二实施例的用于射频开关的半导体装置的配置的横截面视图。
图16是按工序次序示出制造图15中示出的用于射频开关的半导体装置的方法的横截面视图。
图17是示出图16之后的工艺的横截面视图。
图18是示出图17之后的工艺的横截面视图。
图19是示出图18之后的工艺的横截面视图。
图20是根据修改实例1的用于射频开关的半导体装置的配置的横截面视图。
图21是根据本公开内容的第三实施例的用于射频开关的半导体装置的配置的平面图。
图22是图21中示出的用于射频开关的半导体装置沿着线XXII-XXII截取的横截面视图。
图23是示出图22中示出的用于射频开关的半导体装置的有效栅极长度的增加的横截面视图。
图24是图21中示出的用于射频开关的半导体装置沿着线XXIV-XXIV截取的横截面视图。
图25是图21中示出的用于射频开关的半导体装置沿着线XXV-XXV截取的横截面视图。
图26是图21中示出的用于射频开关的半导体装置的总体配置的实例的平面图。
图27是图21中示出的用于射频开关的半导体装置的总体配置的另一实例的平面图。
图28是图21中示出的用于射频开关的半导体装置的总体配置的又一实例的平面图。
图29是图21中示出的用于射频开关的半导体装置的总体配置的又一实例的平面图。
图30是图21中示出的用于射频开关的半导体装置的总体配置的又一实例的平面图。
图31是根据本公开内容的第四实施例的用于射频开关的半导体装置的配置的横截面视图。
图32是根据修改实例2的用于射频开关的半导体装置的配置的横截面视图。
图33是根据修改实例3的用于射频开关的半导体装置的配置的横截面视图。
图34是射频开关的示意性配置的平面图。
图35是构成图34中示出的开关区的用于射频开关的半导体装置的配置的横截面视图。
图36是构成图34中示出的逻辑区的用于逻辑的半导体装置的配置的横截面视图。
图37是作为开关区的实例的SP10T开关的电路图。
图38是充当图37中示出的SP10T开关的基本配置的SPST开关的电路图。
图39是图38中示出的SPST开关的等效电路图。
图40是处于导通状态中的图39中示出的SPST开关的等效电路图。
图41是处于截止状态中的图39中示出的SPST开关的等效电路图。
图42是射频模块的实例的框图。
具体实施方式
在下文中，参考图式详细描述本公开内容的一些实施例。注意，按以下次序进行描述。
1.第一实施例(其中半导体层包含位于栅极电极下方的第一区域；通道区被设置于所述第一区域中；并且所述通道区具有比源极区和漏极区的厚度小的厚度的实例)
2.第二实施例(其中在前述第一实施例中，低介电区域在LDD区域上方被设置于层间绝缘膜中的实例)
3.修改实例1(其中低介电区域被设置于栅极电极上方的实例)
4.第三实施例(其中半导体层包含具有不同厚度的第六区域和第七区域；并且所述第六区域和所述第七区域沿着栅极电极的纵向方向交替布置的实例)
5.修改实例2(其中在前述第三实施例中，低介电区域在第七区域上方被设置于层间绝缘膜中的实例)
6.修改实例3(其中低介电区域被设置于第六区域上方的实例)
7.修改实例4(其中低介电区域沿着栅极电极的纵向方向延伸的实例)
8.应用实例(射频开关和射频模块)
(第一实施例)
图1和图2分别示出根据本公开内容的第一实施例的用于射频开关的半导体装置的平面配置和横截面配置。用于射频开关的半导体装置1可用于(例如)天线开关中。用于射频开关的半导体装置1包含(例如)SOI衬底10和栅极电极20。SOI衬底10在载体衬底11上包含埋入式氧化物膜12和半导体层13。栅极电极20被设置于半导体层13上。栅极电极20可在一个方向上(例如，在Y方向上)延伸，如图1中示出。
应注意，在以下描述和图中，栅极电极20的纵向方向表示为Y方向，并且横向方向表示为X方向。正交于其两者的方向表示为Z方向。
SOI衬底10在载体衬底11上包含(例如)埋入式氧化物膜12和半导体层13。载体衬底11可由高电阻硅(Si)衬底制成。埋入式氧化物膜12可由氧化硅膜(SiO2)制成。半导体层13可由硅(Si)制成。半导体层13包含位于栅极电极20下方的第一区域A1和第一区域A1以外的第二区域A2。源极区域A3S和漏极区域A3D可被设置于第二区域A2中。源极区域A3S和漏极区域A3D可包含可以是高浓度扩散层的源极扩散层13S和漏极扩散层13D。源极扩散层13S和漏极扩散层13D可被设置于源极区域A3S和漏极区域A3D的整个厚度(从上表面到下表面)上方。通道区域A4可被设置于第一区域A1中。
通道区域A4的厚度D4不同于源极区域A3S和漏极区域A3D的厚度D3。在一个具体实例中，通道区域A4的厚度D4小于源极区域A3S和漏极区域A3D的厚度D3。因此，在用于射频开关的半导体装置1中，可减小导通电阻与截止电容的乘积(Ron*Coff)。
此处，源极区域A3S和漏极区域A3D对应于本公开内容的一个实施例的“第三区域”的一个具体实例。通道区域A4对应于本公开内容的一个实施例的“第四区域”的一个具体实例。
LDD(轻掺杂漏极)区域A5可被设置于通道区域A4和源极区域A3S之间以及通道区域A4和漏极区域A3D之间。LDD区域A5可抑制单通道效应。LDD区域A5可包含LDD扩散层13LDD，其可以是低浓度扩散层。LDD扩散层13LDD可被设置于LDD区域A5的整个厚度(从上表面到下表面)上方。
LDD区域A5的厚度D5可(例如)等于通道区域A4的厚度D4。一个具体实例可如下。根据市售SOI衬底的技术规范，半导体层13的厚度可为约100nm至200nm(包含两个端值)。在源极区域A3S和漏极区域A3D中，可实施轮廓设计以允许源极扩散层13S和漏极扩散层13D到达埋入式氧化物膜12。在LDD区域A5中，可实施轮廓设计以允许LDD扩散层13LDD的深度成为源极扩散层13S和漏极扩散层13D的深度的一半。因此，当半导体层13的原始厚度为(例如)约100nm至200nm(包含两个端值)时，通道区域A4的厚度D4和LDD区域A5的厚度D5可为(例如)约50nm至100nm(包含两个端值)。
在一个优选实例中，凸肩S可提供在LDD区域A5和源极区域A3S之间的边界上以及LDD区域A5和漏极区域A5D之间的边界上。凸肩S可以是简单配置，但使得可能在通道区域A4的厚度D4或LDD区域A5的厚度D5与源极区域A3S和漏极区域A3D的厚度D3之间提供厚度差。换句话说，通道区域A4和LDD区域A5可相对于源极区域A3S和漏极区域A3D构成凹面区域，即，具有比源极区域A3S和漏极区域A3D从埋入式氧化物膜12的上表面起的高度小的从埋入式氧化物膜12的上表面起的高度的凹陷区域。从通道区域A4和LDD区域A5的上表面到埋入式氧化物膜12的距离可小于从源极区域A3S和漏极区域A3D的上表面到埋入式氧化物膜12的距离。
此处，LDD区域A5对应于本公开内容的一个实施例的“第五区域”的一个具体实例。
层间绝缘膜30可被设置于半导体层13和栅极电极20上。层间绝缘膜30可由(例如)氧化硅(SiO2)膜制成。源极电极40S和漏极电极40D可被设置于层间绝缘膜30上。源极电极40S可通过被设置于层间绝缘膜30中的源极侧接触插塞31S耦合至源极区域A3S。漏极电极40D可通过被设置于层间绝缘膜30中的漏极侧接触插塞31D耦合至漏极区域A3D。源极电极40S和漏极电极40D可在与栅极电极20平行的Y方向上延伸，如图1中示出。
图3示出用于射频开关的半导体装置1的总体配置。在用于射频开关的半导体装置1中，栅极电极20可具有数个毫米的长度，以便允许大电流。在一个具体实例中，栅极电极20可具有(例如)约2mm至5mm(包含两个端值)的长度，这取决于FET特性。因此，如图3中示出，各自具有一特定单位长度的栅极电极20的并排布置可提供栅极电极20的所期望长度。在一个具体实例中，当栅极电极20的单位长度为25μm时，具有160片栅极电极20的布置的布局配置可提供栅极电极20的为4mm的长度。
如图3中示出，该并排布置中的多个栅极电极20可由(例如)连结部件21耦合在一起。与通道区域R4和LDD区域R5一样，如图3中示出，半导体层13位于连结部件21下方并且在连结部件21附近的区域可具有比源极区域R3S和漏极区域R3D的厚度小的厚度。
连结部件21可被设置于栅极电极20的一端处，如图3中示出。可选择地，连结部件21可被设置于栅极电极20的另一端处，如图4中示出。
在下文中，参考图5至图7关于用于射频开关的半导体装置1的配置更详细地给出描述。
(参考实例1)
图5和图6示出根据参考实例1的用于射频开关的半导体装置1R1，分别其中导通电阻和截止电容分解成若干分量。在根据参考实例1的用于射频开关的半导体装置1R1中，通道区域A4和LDD区域A5不薄化，但具有与源极区域A3S和漏极区域A3D的厚度相等的厚度。否则，根据参考实例1的用于射频开关的半导体装置1R1可具有与根据如所描述的此实施例的用于射频开关的半导体装置1的配置相同的配置。
如图5中示出，导通电阻可包含(例如)以下电阻。在源极区域A3S和漏极区域A3D中产生的扩散层电阻R3S和R3D。在通道区域A4中产生的通道电阻R4。在LDD区域A5中产生的LDD电阻R5。在源极电极40S和漏极电极40D中产生的电阻R40S和R40D。在源极区域A3S和源极侧接触插塞31S之间产生的接触电阻R3S-P。在漏极区域A3D和漏极侧接触插塞31D之间产生的接触电阻R3D-P。
如图6中示出，截止电容可包含FET自身的电容和布线间电容。布线间电容可以是在源极电极40S和漏极电极40D之间产生的布线间电容CS-D。FET自身的电容可包含以下电容。在源极区域A3S或漏极区域A3D和载体衬底11之间产生的电容C12。在源极区域A3S或漏极区域A3D和栅极电极20之间产生的电容C30。在通道区域A4和LDD区域A5之间产生的通道-LDD结电容C4-5。在半导体层13的深部和源极区域R3S或漏极区域R3D之间产生的源极主体和漏极主体结电容CS-B和CD-B。
为减小布线间电容CS-D，可期望增大FET尺寸(栅极电极20之间的间距)。然而，此可有助于射频开关的尺寸的增大以及在源极区域A3S和漏极区域A3D中产生的扩散层电阻R3S和R3D的增大，从而导致导通电阻的增大。
同时，为减小截止电容，可期望减小FET尺寸。然而，此可导致布线间电容CS-D的增大，从而导致截止电容的增大，但难点在于导通电阻与截止电容的乘积(Ron*Coff)的减小。换句话说，在导通电阻和截止电容之间存在折衷。(参考实例2)
图7示出根据参考实例1的用于射频开关的半导体装置1R2，其中截止电容分解成若干分量。在根据参考实例2的用于射频开关的半导体装置1R2中，源极区域A3S和漏极区域A3D薄化至与通道区域A4和LDD区域A5的厚度相等的厚度。否则，根据参考实例2的用于射频开关的半导体装置1R2可具有与根据如上所述的此实施例的用于射频开关的半导体装置1的配置相同的配置。
在参考实例2中，可减小图6中示出的参考实例1的源极主体和漏极主体结电容CS-B和CD-B。源极主体和漏极主体结电容CS-B和CD-B可在半导体层13的深部和源极区域A3S或漏极区域A3D之间产生。同时，源极区域A3S和漏极区域A3D的厚度变得更小。此导致扩散层电阻R3S和R3D的增大以及接触电阻R3S-P和R3D-P的增大。
与此相反，在根据此实施例的用于射频开关的半导体装置1中，通道区域A4的厚度D4和LDD区域A5的厚度D5可小于源极区域A3S和漏极区域A3D的厚度D3。因此，在用于射频开关的半导体装置1中，可减小在图6中示出的参考实例1中在半导体层13的深部和源极区域R3S或漏极区域R3D之间产生的源极主体和漏极主体结电容CS-B和CD-B。此导致截止电容的减小。此外，源极区域A3S和漏极区域A3D的厚度可很小。此允许避免因如图5中示出的扩散层电阻R3S和R3D的增大以及接触电阻R3S-P和R3D-P的增大导致的导通电阻的增大。因此，在根据此实施例的用于射频开关的半导体装置1中，可减小导通电阻与截止电容的乘积(Ron*Coff)。
用于射频开关的半导体装置1(例如)可如下制造。
图8至图14按工序次序示出一种制造用于射频开关的半导体装置1的方法。首先，如图8中示出，可制备SOI衬底10。SOI衬底10可在载体衬底11上包含埋入式氧化物膜12和半导体层13。SOI衬底10的表面可经受热氧化以形成氧化硅(SiO2)膜14A。氧化硅膜14A可具有(例如)约20nm的厚度。
接下来，同样如图8中示出，可通过(例如)CVD(化学气相沉积)方法在氧化硅层14A上形成氮化硅(Si3N4)膜14B。氮化硅膜14B可具有(例如)约200nm的厚度。
此后，同样如图8中示出，可在氮化硅膜14B上形成抗蚀膜14C。抗蚀膜14C可设置有可面对通道区域A4和LDD区域A5的孔口。可去除通道区域A4和LDD区域A5上的氮化硅膜14B和氧化硅膜14A。
此后，如图9中示出，可去除抗蚀膜14C。可在(例如)1000℃至1050℃(包含两个端值)下通过蒸汽氧化在通道区域A4和LDD区域A5中形成氧化硅膜(SiO2)14D。在一个优选实例中，当形成具有(例如)约50nm的高度的凸肩S时，氧化硅膜14D的厚度可为约100nm。
在形成氧化硅膜14D之后，如图10中示出，可通过(例如)湿式工艺去除氧化硅膜14D。因此，凸肩S可形成于LDD区域A5和源极区域A3S之间的边界上以及LDD区域A5和漏极区域A3D之间的边界上。
在形成凸肩S之后，如图11中示出，可在半导体层20上形成栅极电极20。通过一般制造工序，可形成通道区域A4和LDD区域A5中的LDD扩散层13LDD。通道区域A4的厚度D4和LDD区域A5的厚度D5可变成小于源极区域A3S和漏极区域A3D的厚度D3。
此后，同样如图11中示出，可形成用于侧壁的形成的绝缘膜14E。可使用氧化硅(SiO2)膜、氮化硅(Si3N4)膜或其堆叠膜作为绝缘膜14E。
在形成绝缘膜14E之后，如图12中示出，可通过干式蚀刻在栅极电极20的侧表面上形成侧壁14F。此后，如图13中示出，可在源极区域A3S和漏极区域A3D中形成源极扩散层13S和漏极扩散层13D。此后，如图14中示出，可去除侧壁14F。应注意，侧壁14F可留在那里。
此后，如图2中示出，可在栅极电极20和半导体层13上形成层间绝缘膜30。层间绝缘膜30可由(例如)氧化硅(SiO2)膜制成。可在层间绝缘膜30中形成源极侧接触插塞31S和漏极侧接触插塞31D。源极电极40S和漏极电极40D可耦合至源极区域A3S和漏极区域A3D。因此，可完成如图2中示出的用于射频开关的半导体装置1。
在用于射频开关的半导体装置1中，通道区域A4的厚度D4和LDD区域A5的厚度D5可小于源极区域A3S和漏极区域A3D的厚度D3。此导致在图6中示出的参考实例1中在半导体层13的深部和源极区域R3S或漏极区域R3D之间产生的源极主体和漏极主体结电容CS-B和CD-B的减小。因此，截止电容可减小。根据模拟结果，当通道区域A4的厚度D4和LDD区域A5的厚度D5是源极区域A3S和漏极区域A3D的厚度D3的一半时，截止电容可减小约10％。此外，源极区域A3S和漏极区域A3D的厚度可很大，从而允许避免因如图5中示出的扩散层电阻R3S和R3D的增大以及接触电阻R3S-P和R3D-P的增大导致的导通电阻的增大。因此，导通电阻与截止电容的乘积(Ron*Coff)可减小。
如所描述，在此实施例中，通道区域A4的厚度D4可小于源极区域A3S和漏极区域A3D的厚度D3。因此，可减小导通电阻与截止电容的乘积(Ron*Coff)。此允许是射频开关的重要特性的插入损耗和隔离的增强。
(第二实施例)
图15示出根据本公开内容的第二实施例的用于射频开关的半导体装置1A的横截面配置。在用于射频开关的半导体装置1A中，低介电区域32可被设置于层间绝缘膜30中。此允许如图6中示出的布线间电容CS-D的减小，从而导致截止电容的进一步减小。否则，用于射频开关的半导体装置1A可具有与根据前述第一实施例的用于射频开关的半导体装置1的配置相同的配置。
低介电区域32可具有比构成层间绝缘膜30的氧化硅(SiO2)膜的介电常数(介电常数3.9)低的介电常数。低介电区域32可以是(例如)空腔。关于空腔的内侧，无特别限制。例如，空气(介电常数1.0)可存在于空腔的内侧中。可选择地，空腔的内侧可以是真空。此外，对低介电区域32的位置无特别限制。在一个优选实例中，低介电区域32可被设置于源极侧LDD区域A5S和漏极侧LDD区域A5D上方。
可(例如)如下制造用于射频开关的半导体装置1A。
图16至19按工序次序示出一种制造用于射频开关的半导体装置1A的方法。应注意，参考图8至图14描述与第一实施例中的工艺重叠的工艺。
首先，以与第一实施例类似的方式，如在图8至图14中示出的工艺中，可在SOI衬底10的半导体层13中形成凸肩S。此后，可形成栅极电极20、通道区域A4、LDD区域A5、源极区域A3S和漏极区域A3D。
接下来，如图16中示出，可通过(例如)通过CVD方法的沉积和平滑化工艺在栅极电极20和半导体层13上形成下部层间绝缘膜30A。下部层间绝缘膜30A可由(例如)氧化硅(SiO2)膜制成，并且具有(例如)约1μm的厚度。可在下部层间绝缘膜30A上形成抗蚀膜33。可在抗蚀膜33中形成孔口。所述孔口可面对LDD区域A5。
此后，如图17中示出，可借助充当掩模的抗蚀膜33通过RIE(反应离子蚀刻)在下部层间绝缘膜30A中形成凹槽34。
此后，如图18中示出，可通过(例如)等离子体-CVD方法形成上部层间绝缘膜30B。上部层间绝缘膜30B可由具有低平滑度的氧化硅(SiO2)膜制成，并且具有(例如)约0.3μm的厚度。由于低平滑度，上部层间绝缘膜30B可能未能在凹槽34内侧充分沉积。因此，空腔(即，低介电区域32)可形成于凹槽34内侧。
此后，如图19中示出，可在层间绝缘膜30中形成源极侧接触插塞31S和漏极侧接触插塞31D。源极电极40S和漏极电极40D可耦合至源极区域A3S和漏极区域A3D。因此，可完成图15中示出的用于射频开关的半导体装置1A。
在用于射频开关的半导体装置1A中，除前述第一实施例的工作原理和效果以外，可通过低介电区域32减小布线间电容CS-D，并且甚至更多减小截止电容。因此，可甚至更多减小导通电阻与截止电容的乘积(Ron*Coff)，从而导致是射频开关的重要特性的插入损耗和隔离的进一步增强。
(修改实例1)
应注意，在前述实施例中，关于其中低介电区域32可被设置于LDD区域A5上方的情况给出描述。然而，例如，如图20中示出，低介电区域32可被设置于栅极电极20上方。可选择地，低介电区域32可被设置于不同于如图15或图20中示出的位置的位置处。
(第三实施例)
图21和图22分别示出根据本公开内容的第三实施例的用于射频开关的半导体装置的平面配置和横截面配置。用于射频开关的半导体装置1B可用于(例如)天线开关中。用于射频开关的半导体装置1B包含(例如)SOI衬底10和栅极电极20。SOI衬底10在载体衬底11上包含埋入式氧化物膜12和半导体层13。栅极电极20被设置于半导体层13上并且在一个方向上(例如，在Y方向上)延伸。
SOI衬底10在载体衬底11上包含(例如)埋入式氧化物膜12和半导体层13。载体衬底11可由高电阻硅(Si)衬底制成。埋入式氧化物膜12可由氧化硅(SiO2)膜制成。半导体层13可由硅(Si)制成。
半导体层13包含第六区域A6和第七区域A7。第七区域A7的厚度D7不同于第六区域A6的厚度D6。在一个具体实例中，第七区域A7的厚度D7可小于第六区域A6的厚度D6。第六区域A6和第七区域A7沿着栅极电极20的纵向方向(Y方向)交替布置。因此，在用于射频开关的半导体装置1B中，可减小导通电阻与截止电容的乘积(Ron*Coff)。
在一个优选实例中，凸肩S可被设置于第六区域A6和第七区域A7之间的边界上。凸肩S可以是简单配置，但使得可能在第六区域A6的厚度D6和第七区域A7的厚度D7之间提供厚度差。换句话说，第七区域A7可相对于第六区域A6构成凹面区域，即，具有比第六区域A6从埋入式氧化物膜12的上表面起的高度小的从埋入式氧化物膜12的上表面起的高度的凹陷区域。从第七区域A7的上表面到埋入式氧化物膜12的距离可小于从第六区域A6的上表面到埋入式氧化物膜12的距离。
此外，在此实施例中，第六区域A6和第七区域A7沿着栅极电极20的纵向方向(Y方向)交替布置。此导致栅极电极20的有效长度的增大，从而导致提供具有所期望长度的栅极电极20的FET尺寸的减小。
在一个实例中，如图23中示出，当栅极电极20在Y方向上的长度为25μm并且凸肩S的间距PS为0.25μm时，可形成五十个凸出部P13。五十个凸出部P13各自可在两侧上具有凸肩S。让我们在假定第六区域A6的厚度D6为150nm的情况下计算栅极电极20的有效长度，凸肩S的高度HS为75nm，并且第七区域A7的厚度D7为75nm。由于凸出部P13的侧壁包含在栅极电极20的长度中，因此按每一凸出部P13计，栅极电极20的有效长度在一侧上可增大75μn，在两侧上可增大150μm。因此，借助五十个凸出部P13，栅极电极20的有效长度可增大7.5μm，从而允许FET尺寸达所述量的减小。此导致每一张晶片理论产量的增大，此同样在成本方面有利。
图24示出在第七区域A7中在栅极电极20的横向方向上的横截面配置。在用于射频开关的半导体装置1B的第七区域A7中的横截面配置中，通道区域A4的厚度D4和LDD区域A5的厚度D5可小于源极区域A3S和漏极区域A3D的厚度D3，与根据第一实施例的用于射频开关的半导体装置1一样。在第七区域A7中，因此可减小在图6中示出的参考实例1中在半导体层13的深部和源极区域R3S或漏极区域R3D之间产生的源极主体和漏极主体结电容CS-B和CD-B。此导致截止电容的减小。
图25示出在第六区域A6中在栅极电极20的横向方向上的横截面配置。在用于射频开关的半导体装置1B的第六区域A6中的横截面配置中，位于栅极电极20下方的第一区域A1的厚度D1可等于第一区域A1以外的第二区域A2的厚度D2。换句话说，通道区域A4和LDD区域A5可不薄化，但可具有与源极区域A3S和漏极区域A3D的厚度D3相等的厚度。
层间绝缘膜30可被设置于半导体层13和栅极电极20上。层间绝缘膜30可由(例如)氧化硅(SiO2)膜制成。源极电极40S和漏极电极40D可被设置于层间绝缘膜30上。源极电极40S可通过被设置于层间绝缘膜30中的源极侧接触插塞31S耦合至源极区域A3S。漏极电极40D可通过被设置于层间绝缘膜30中的漏极侧接触插塞31D耦合至漏极区域A3D。源极电极40S和漏极电极40D可在与栅极电极20平行的Y方向上延伸，如图21中示出。
图26示出用于射频开关的半导体装置1B的总体配置。在用于射频开关的半导体装置1B中，栅极电极20可具有数个毫米的长度，以便允许大电流。在一个具体实例中，栅极电极20可具有(例如)约2mm to 5mm(包含两个端值)的长度，这取决于FET特性。因此，如图26中示出，各自具有特定单位长度的栅极电极20的并排布置可提供栅极电极20的所期望长度。在一个具体实例中，当栅极电极20的单位长度为25μm时，具有160片栅极电极20的布置的布局配置可提供栅极电极20的为4mm的长度。
如图26中示出，该并排布置中的多个栅极电极20可通过(例如)连结部件21耦合在一起。如图26中示出，第七区域A7可被设置于位于连结部件21下方并且在连结部件21附近的区域中。在一个替代方案中，如图27中示出，第七区域A7可能不被设置于位于连结部件21下方并且在连结部件21附近的区域中。
连结部件21可被设置于栅极电极20的一端处，如图26和图27中示出。可选择地，连结部件21可被设置于栅极电极20的两端端处，如图28和图29中示出。
一种制造用于射频开关的半导体装置1B的方法可类似于制造根据前述第一实施例的用于射频开关的半导体装置1的方法。换句话说，用于射频开关的半导体装置1B可(例如)通过所期望图案的形成、热氧化和湿式蚀刻的组合的方法制造。可选择地，用于射频开关的半导体装置1B可(例如)通过所期望图案的形成和RIE的方法制造。应注意，利用不同于这些方法的方法也可行。
在用于射频开关的半导体装置1B中，具有不同厚度的第六区域A7和第七区域A7沿着栅极电极20的纵向方向(Y方向)交替布置。因此，在第七区域A7中，可减小在图6中示出的参考实例1中在半导体层13的深部和源极区域R3S或漏极区域R3D之间产生的源极主体和漏极主体结电容CS-B和CD-B。此导致截止电容的减小。此外，栅极电极20的有效长度可增大，从而允许提供具有所期望长度的栅极电极20的FET尺寸的减小。此导致每一张晶片理论产量的增大，此同样在成本方面有利。
应注意，在如所描述的第三实施例中，关于其中多个第六区域A6和多个第七区域A7沿着栅极电极20的延伸方向交替布置的情况给出描述。然而，如图30中示出，可为每一片栅极电极20提供单个第七区域A7。
(第四实施例)
图31示出根据本公开内容的第四实施例的用于射频开关的半导体装置1C的横截面配置。在用于射频开关的半导体装置1C中，在如所描述的第三实施例中，低介电区域32可被设置于层间绝缘膜30中。此允许如图6中示出的布线间电容C40SD的减小，从而导致截止电容的进一步减小。否则，用于射频开关的半导体装置1C可具有与根据前述第三实施例的用于射频开关的半导体装置1B的配置相同的配置。
低介电区域32可具有比构成层间绝缘膜30的氧化硅(SiO2)膜的介电常数(介电常数3.9)低的介电常数。低介电区域32可以是(例如)空腔。关于空腔的内侧无特别限制。例如，空气(介电常数1.0)可存在于空腔的内侧中。可选择地，空腔的内侧可以是真空。此外，关于低介电区域32的位置无特别限制。在一个优选实例中，低介电区域32可提供(例如)于其中半导体层13的厚度很小的第七区域A7中。
一种制造用于射频开关的半导体装置1C的方法可类似于第二和第三实施例的方法。换句话说，用于射频开关的半导体装置1C可以与前述第三实施例类似的方式制造，除了通过所期望图案的形成和RIE形成低介电区域32以外。应注意，利用不同于这些方法的方法也可行。
(修改实例2和修改实例3)
在前述第四实施例中，关于其中低介电区域32可被设置于第七区域A7上方的情况给出描述。然而，如图32中示出，低介电区域32可被设置于其中半导体层13的厚度很大的第六区域A6上方。在另一替代方案中，如图33中示出，低介电区域32可沿着栅极电极20的延伸方向连续被设置于第六区域A6和第七区域A7上方。
(应用实例)
如在前述实施例中所述的用于射频开关的半导体装置1以及1A至1C可用于(例如)移动通信系统或任何其它通信系统中的射频模块(无线通信装置)中。在一个具体实例中，如在前述实施例中所述的用于射频开关的半导体装置1以及1A至1C可用作射频模块(无线通信装置)的射频开关(天线开关)。
图34示出射频开关2的示意性配置。射频开关2在SOI衬底10上设置有(例如)开关区2A和逻辑区2B。
图35示出构成图34中示出的开关区2A的用于射频开关的半导体装置2A1的横截面配置。用于射频开关的半导体装置2A1可包含(例如)在前述第一实施例中所述的用于射频开关的半导体装置1。换句话说，在用于射频开关的半导体装置2A1中，通道区域A4的厚度D4和LDD区域A5的厚度D5可小于源极区域A3S和漏极区域A3D的厚度D3，与根据第一实施例的用于射频开关的半导体装置1一样。此允许在图6中示出的参考实例1中在半导体层13的深部和源极区域R3S或漏极区域R3D之间产生的源极主体和漏极主体结电容CS-B和CS-D的减小。此导致截止电容的减小。
应注意，用于射频开关的半导体装置2A1可包含在其它实施例或修改实例中所述的用于射频开关的半导体装置1A至1C中的任一者。
图36示出构成图23中示出的逻辑区2B的用于逻辑的半导体装置2B1的横截面配置。在用于逻辑的半导体装置2B1中，位于栅极电极20下方的第一区域A1的厚度D1可等于第一区域A1以外的第二区域A2的厚度D2。换句话说，通道区域A4、LDD区域A5、源极区域A3S和漏极区域A3D可不薄化。由于通道区域A4、LDD区域A5、源极区域A3S和漏极区域A3D的大厚度，用于逻辑的半导体装置2B1可具有足够FET击穿电压，并且可构成逻辑区2B的控制电路。
图37示出SP10T(单极10掷)开关2C作为开关区2A的一个实例。SP10T开关2C可包含(例如)一个极柱和十个触点。所述极柱可耦合至天线ANT。SP10T开关2C可具有如图38中示出的SPST(单极单掷)开关2D的基本配置。SPST开关2D的组合可构成SP10T开关2C。应注意，开关区2A并不限于如图37中示出的SP10T开关2C，而是可具有各种配置，例如SPDT(单极双掷),SP3T,…,SPNT(N是实数)。
图39示出图38中示出的SPST开关2D的等效电路。SPST开关2D可包含第一端口Port1、第二端口Port2、第一开关元件FET1和第二开关元件FET2。第一端口Port1可耦合至天线ANT。第一开关元件FET1可耦合在第一端口Port1和大地之间。第二开关元件FET2可耦合在第一端口Port1和第二端口Port2之间。
在SPST开关2D中，控制电压可通过电阻器施加至第一开关元件FET1和第二开关元件FET2的栅极以实施导通/截止控制。在导通状态中，如图40中示出，第一开关元件FET2可变成导电，而第一开关元件FET1可变成非导电。在截止状态中，如图41中示出，第一开关元件FET1可变成导电，而第二开关元件FET2可变成非导电。
图42示出射频模块(无线通信装置)的一个实例。射频模块(无线通信装置)3可以是(例如)可具有多个功能(例如声音、数据通信和LAN耦合)的移动电话系统。射频模块3可包含(例如)天线ANT、射频开关2、高功率放大器HPA、射频集成电路RFIC、基带单元BB、声音输出单元MIC、数据输出单元DT、接口I/F(例如，无线LAN(W-LAN；无线局域网)、Bluetooth(注册商标)和其它通信方法)。射频开关2可包含图33至39中示出的射频开关2。射频集成电路RFIC和基带单元BB可通过接口I/F耦合。
在射频模块3中，在发射期间，即，当发射信号从射频模块3的发射单元输出到天线ANT时，从基带单元BB输出的发射信号可通过射频集成电路RFIC、高功率放大器HPA和射频开关2输出到天线ANT。
在接收期间，即，当由天线ANT接收的信号输入到射频模块3的接收单元时，接收信号可通过射频开关2和射频集成电路RFIC输入到基带单元BB。由基带单元BB处理的信号可从输出单元(例如声音输出单元MIC、数据输出单元DT和接口I/F)输出。
虽然已通过给出如上所述实例性实施例作出描述，但本公开内容的内容并不限于上述实例性实施例并且可以多种方式修改。
例如，在前述第一实施例中，已关于其中LDD区域A5的厚度D5可等于通道区域A4的厚度D4的实例给出描述。然而，LDD区域A5的厚度D5可不等于通道区域A4的厚度D4。LDD区域A5的厚度D5可等于(例如)源极区域R3S和漏极区域R3D的厚度D3。在此情况下，在一个优选实例中，凸肩S可被设置于通道区域R4和LDD区域R5S之间的边界上。在另一替代方案中，LDD区域A5的厚度D5可以是介于通道区域A4的厚度D4与源极区域R3S和漏极区域R3D的厚度D3之间的中间值。
此外，例如，在前述第一实施例中，已关于其中凸肩S可被设置于LDD区域A5和源极区域R3S之间的边界上以及LDD区域A5和漏极区域R5D之间的边界上的实例给出描述。然而，在通道区域A4的厚度D4或LDD区域A5的厚度D5和源极区域R3S和漏极区域R3D的厚度D3之间提供厚度差的配置并不限于凸肩S。该厚度差可由任何其它配置提供。
此外，例如，在前述实例性实施例中，已关于用于射频开关的半导体装置1以及1A至1C、射频开关2和射频模块3的具体配置给出描述。然而，用于射频开关的半导体装置1以及1A至1C、射频开关2和射频模块3并不限于包含如所描述的所有组件的那些用于射频开关的半导体装置、射频开关和射频模块。而且，这些组件中一些可由另一组件或其它组件代替。
另外，如在前述实例性实施例中所述的层的形状、材料和厚度或沉积方法或者其它方法并不限于如上文所例示，而是可采用其它形状、材料和厚度或其它沉积方法。
此外，例如，在前述实例性实施例中，已关于其中SOI衬底10的载体衬底11可由高电阻硅衬底制成的情况给出描述。然而，SOI衬底10可以是包含由蓝宝石制成的载体衬底11的所谓SOS(蓝宝石上硅)衬底。由于由蓝宝石制成的载体衬底11具有绝缘性质，因此形成于SOS衬底上的用于射频开关的半导体装置1以及1A至1C可展现接近于基于化合物的FET(例如基于GaAs的FET)的特性的特性。
应注意，本文中描述的效果仅为例示性而不具有限制性，并且本公开内容的效果可以是其它效果或者可进一步包含其它效果。
本技术的内容可具有以下配置。
(1)
一种用于射频开关的半导体装置，其包含：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述栅极电极下方的第一区域和所述第一区域以外的第二区域，
第三区域被设置于所述第二区域的至少一部分中，并且
第四区域被设置于所述第一区域的至少一部分中，所述第四区域具有与所述第三区域的厚度不同的厚度。
(2)
根据(1)所述的用于射频开关的半导体装置，
其中所述第四区域的所述厚度小于所述第三区域的所述厚度。
(3)
根据(1)或(2)所述的用于射频开关的半导体装置，
其中所述第三区域充当源极区域和漏极区域。
(4)
根据(3)所述的用于射频开关的半导体装置，
其中所述半导体层在所述第四区域和所述源极区域之间或在所述第四区域和所述漏极区域之间进一步包含第五区域，所述第五区域具有等于或基本上等于所述第三区域的所述厚度的厚度。
(5)
根据(4)所述的用于射频开关的半导体装置，
其中所述半导体层在所述第五区域和所述源极区域之间的边界上或在所述第五区域和所述漏极区域之间的边界上进一步包含凸肩。
(6)
根据(1)至(5)中的任一项所述的用于射频开关的半导体装置，其在所述栅极电极上进一步包含层间绝缘膜，
其中低介电区域被设置于所述层间绝缘膜中，所述低介电区域具有比所述层间绝缘膜的介电常数低的介电常数。
(7)
根据(6)所述的用于射频开关的半导体装置，
其中所述低介电区域被设置于所述第五区域上方。
(8)
根据(6)或(7)所述的用于射频开关的半导体装置，
其中所述低介电区域是空腔。
(9)
一种用于射频开关的半导体装置，其包含：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上并且在一个方向上延伸，
其中所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域，并且
所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
(10)
根据(9)所述的用于射频开关的半导体装置，
其中所述第七区域的所述厚度小于所述第六区域的所述厚度。
(11)
根据(10)所述的用于射频开关的半导体装置，
其中所述半导体层在所述第六区域和所述第七区域之间的边界上进一步包含凸肩。
(12)
根据(9)至(11)中的任一项所述的用于射频开关的半导体装置，其在所述栅极电极上进一步包含层间绝缘膜，
其中低介电区域被设置于所述层间绝缘膜中，所述低介电区域具有比所述层间绝缘膜的介电常数低的介电常数。
(13)
根据(12)所述的用于射频开关的半导体装置，
其中所述低介电区域被设置于所述第七区域上方。
(14)
根据(12)或(13)所述的用于射频开关的半导体装置，
其中所述低介电区域是空腔。
(15)
一种设置有开关区和逻辑区的射频开关，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包含：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
第一栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第一栅极电极下方的第一区域和所述第一区域以外的第二区域，
第三区域被设置于所述第二区域的至少一部分中，并且
第四区域被设置于所述第一区域的至少一部分中，所述第四区域具有与所述第三区域的厚度不同的厚度。
(16)
根据(15)所述的射频开关，
其中所述用于逻辑的半导体装置包含：
所述SOI衬底；以及
第二栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第二栅极电极下方的所述第一区域和所述第一区域以外的所述第二区域，并且所述第一区域的厚度等于所述第二区域的厚度。
(17)
一种设置有开关区和逻辑区的射频开关，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包含：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上并且在一个方向上延伸，
其中所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域，并且
所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
(18)
根据(17)所述的射频开关，
其中所述用于逻辑的半导体装置包含：
所述SOI衬底；以及
第二栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第二栅极电极下方的所述第一区域和所述第一区域以外的所述第二区域，并且所述第一区域的厚度等于所述第二区域的厚度。
(19)
一种设置有射频开关的射频模块，
所述射频开关包含开关区和逻辑区，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包含：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
第一栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第一栅极电极下方的第一区域和所述第一区域以外的第二区域，
第三区域被设置于所述第二区域的至少一部分中，并且
第四区域被设置于所述第一区域的至少一部分中，所述第四区域具有与所述第三区域的厚度不同的厚度。
(20)
一种设置有射频开关的射频模块，
所述射频开关包含开关区和逻辑区，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包含：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上并且在一个方向上延伸，
其中所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域，并且
所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
(21)
一种制造用于射频开关的半导体装置的方法，所述方法包含：
在SOI衬底的半导体层中形成第一区域和所述第一区域以外的第二区域，所述SOI衬底在载体衬底上包含埋入式氧化物膜和所述半导体层，在所述第二区域的至少一部分中形成第三区域，并且在所述第二区域的至少一部分中形成第四区域，所述第四区域具有与所述第三区域的厚度不同的厚度；以及
在所述半导体层的所述第一区域上形成栅极电极。
(22)
一种制造用于射频开关的半导体装置的方法，所述方法包含：
在SOI衬底的半导体层中形成第六区域和具有与所述第六区域的厚度不同的厚度的第七区域，所述SOI衬底在载体衬底上包含埋入式氧化物膜和所述半导体层，并且沿着一个方向交替布置所述第六区域和所述第七区域；以及
沿着所述第六区域和所述第七区域的所述布置的所述方向在所述半导体层上形成栅极电极。
此申请要求于2014年4月18日提出申请的日本优先权专利申请JP2014-86804的权益，其整个内容以引用方式并入本文中。
所属领域的技术人员应理解，可根据设计要求和其它因素想出各种修改、组合、子组合和变更，只要其在所附权利要求或其等效内容的范围内即可。

Claims (20)

1.一种用于射频开关的半导体装置，其包括：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述栅极电极下方的第一区域和所述第一区域以外的第二区域，
第三区域被设置于所述第二区域的至少一部分中，并且
第四区域被设置于所述第一区域的至少一部分中，所述第四区域具有与所述第三区域的厚度不同的厚度。
2.根据权利要求1所述的用于射频开关的半导体装置，
其中所述第四区域的厚度小于所述第三区域的厚度。
3.根据权利要求1所述的用于射频开关的半导体装置，
其中所述第三区域充当源极区域和漏极区域。
4.根据权利要求3所述的用于射频开关的半导体装置，
其中所述半导体层在所述第四区域和所述源极区域之间或在所述第四区域和所述漏极区域之间进一步包含第五区域，所述第五区域具有等于或基本上等于所述第三区域的所述厚度的厚度。
5.根据权利要求4所述的用于射频开关的半导体装置，
其中所述半导体层在所述第五区域和所述源极区域之间的边界上或在所述第五区域和所述漏极区域之间的边界上进一步包含凸肩。
6.根据权利要求1所述的用于射频开关的半导体装置，其在所述栅极电极上进一步包括层间绝缘膜，
其中低介电区域被设置于所述层间绝缘膜中，所述低介电区域具有比所述层间绝缘膜的介电常数低的介电常数。
7.根据权利要求6所述的用于射频开关的半导体装置，
其中所述低介电区域被设置于所述第五区域上方。
8.根据权利要求6所述的用于射频开关的半导体装置，
其中所述低介电区域是空腔。
9.一种用于射频开关的半导体装置，其包括：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上并且在一个方向上延伸，
其中所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域，并且
所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
10.根据权利要求9所述的用于射频开关的半导体装置，
其中所述第七区域的厚度小于所述第六区域的厚度。
11.根据权利要求10所述的用于射频开关的半导体装置，
其中所述半导体层在所述第六区域和所述第七区域之间的边界上进一步包含凸肩。
12.根据权利要求9所述的用于射频开关的半导体装置，其在所述栅极电极上进一步包括层间绝缘膜，
其中低介电区域被设置于所述层间绝缘膜中，所述低介电区域具有比所述层间绝缘膜的介电常数低的介电常数。
13.根据权利要求12所述的用于射频开关的半导体装置，
其中所述低介电区域被设置于所述第七区域上方。
14.根据权利要求12所述的用于射频开关的半导体装置，
其中所述低介电区域是空腔。
15.一种射频开关，其设置有开关区和逻辑区，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包括：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
第一栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第一栅极电极下方的第一区域和所述第一区域以外的第二区域，
第三区域被设置于所述第二区域的至少一部分中，并且
第四区域被设置于所述第一区域的至少一部分中，所述第四区域具有与所述第三区域的厚度不同的厚度。
16.根据权利要求15所述的射频开关，
其中所述用于逻辑的半导体装置包含：
所述SOI衬底；以及
第二栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第二栅极电极下方的所述第一区域和所述第一区域以外的所述第二区域，并且所述第一区域的厚度等于所述第二区域的厚度。
17.一种射频开关，其设置有开关区和逻辑区，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包括：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上并且在一个方向上延伸，
其中所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域，并且
所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
18.根据权利要求17所述的射频开关，
其中所述用于逻辑的半导体装置包含：
所述SOI衬底；以及
第二栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第二栅极电极下方的所述第一区域和所述第一区域以外的所述第二区域，并且所述第一区域的厚度等于所述第二区域的厚度。
19.一种射频模块，其设置有射频开关，
所述射频开关包含开关区和逻辑区，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包括：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
第一栅极电极，其被设置于所述半导体层上，
其中所述半导体层包含位于所述第一栅极电极下方的第一区域和所述第一区域以外的第二区域，
第三区域被设置于所述第二区域的至少一部分中，并且
第四区域被设置于所述第一区域的至少一部分中，所述第四区域具有与所述第三区域的厚度不同的厚度。
20.一种射频模块，其设置有射频开关，
所述射频开关包含开关区和逻辑区，所述开关区包含用于射频开关的半导体装置，并且所述逻辑区包含用于逻辑的半导体装置，
所述用于射频开关的半导体装置包括：
SOI衬底，其在载体衬底上包含埋入式氧化物膜和半导体层；以及
栅极电极，其被设置于所述半导体层上并且在一个方向上延伸，
其中所述半导体层包含第六区域和具有与所述第六区域的厚度不同的厚度的第七区域，并且
所述第六区域和所述第七区域沿着所述栅极电极的纵向方向交替布置。
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