CN107275311B - 一种提高射频开关性能的射频晶体管、芯片及移动终端 - Google Patents

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Abstract

本发明公开了一种提高射频开关性能的射频晶体管、芯片及移动终端。该射频晶体管包括第一金属层、第二金属层、多晶硅层及有源区，第一金属层通过接触孔与有源区连接，第一金属层通过通孔与第二金属层连接。本发明一方面通过使第二金属层布线方向与多晶硅层布线方向垂直，减少了多晶硅层与第一金属层之间的并行区域及接触孔、通孔的数量，使得关断电容变小。另一方面，充分利用第一金属层布线和接触孔节约下来的空间，增加相同芯片面积的空间容纳的射频晶体管的沟道宽度，从而减小导通电阻。通过减小关断电容及导通电阻，有效提高射频开关的性能。

Description

一种提高射频开关性能的射频晶体管、芯片及移动终端
技术领域
本发明涉及一种射频晶体管，尤其涉及一种提高射频开关性能的射频晶体管，同时也涉及包括该射频晶体管的射频开关芯片及移动终端，属于射频集成电路技术领域。
背景技术
现有的移动终端设备如智能手机、平板电脑等都集成了使用不同频带(GSM/EDGE、TD-SCDMA/WCDMA、FDD/TD-LTE)的多项无线通信服务。这些移动终端设备不仅需要在多模多频的蜂窝式频带中工作，而且还提供了Wi-Fi、WiMAX、GPS、蓝牙、RFID和其他非蜂窝式通信服务。利用射频开关，能够实现对多模和多频带功率放大器的使用，从而降低设计的复杂性并减少成本和功耗。另外，Wi-Fi、蓝牙等模块同样需要依靠射频开关在传输和接收信号之间切换。此外，为了提高敏感性和避免串音，多天线设计越来越流行。这些原因使得射频开关在无线移动终端设备的射频前端设计中扮演越来越重要的角色。
带宽作为射频开关的主要性能指标之一，其决定了射频开关的最高工作频率和最低工作频率，通常用品质因数来表示。品质因数越低，带宽就越大，射频开关的性能越高。由于射频开关的关断电容和导通电阻直接影响其品质因数，只有减小射频开关的关断电容和导通电阻，才可以降低射频开关的品质因数。因此，如何减小射频开关的关断电容和导通电阻，实现提高射频开关的性能是目前急需解决的问题。
发明内容
本发明所要解决的首要技术问题在于提供一种提高射频开关性能的射频晶体管。
本发明所要解决的另一技术问题在于提供一种包括上述射频晶体管的射频开关芯片及移动终端。
为了实现上述发明目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种提高射频开关性能的射频晶体管，包括第一金属层、第二金属层、多晶硅层及有源区；其中，所述第一金属层设置在所述多晶硅层的上方，所述第一金属层穿过所述多晶硅层的空档区域后通过接触孔分别与所述有源区的源区和漏区连接，所述第二金属层与所述第一金属层的交叠区域通过通孔连接；
所述第二金属层的布线方向与所述多晶硅层的布线方向垂直，用以减少所述第一金属层与所述多晶硅层之间的并行区域及所述接触孔、所述通孔的数量。
其中较优地，所述多晶硅层与所述第二金属层采用梳状布线方式，所述第一金属层采用条形布线方式。
其中较优地，所述有源区包括源区和漏区，所述有源区的上方设置有直栅式或曲栅式的所述多晶硅层，所述多晶硅层伸出所述有源区；
当所述多晶硅层为曲栅式结构时，减少所述第一金属层与所述多晶硅层之间的并行区域及所述接触孔、所述通孔的数量，同时增加相同芯片面积的空间容纳的射频晶体管的沟道宽度，使得关断电容和导通电阻减小。
其中较优地，所述第一金属层上方设置有位置对称的所述第二金属层，所述第二金属层采用叉指状结构布线方式。
其中较优地，所述射频开关的品质因数为：Fom＝Coff×Ron，其中，Fom为品质因数，Coff为关断电容，Ron为导通电阻。
其中较优地，所述关断电容为：Coff＝Cfet+(C1+C2+C3+C4)/2，其中，Cfet为射频晶体管的本征电容，C1为所述接触孔与所述多晶硅层之间的并行电容，C2为所述第一金属层与所述多晶硅层之间的并行电容，C3为所述通孔与所述多晶硅层之间的并行电容，C4为所述第二金属层与所述多晶硅层之间的并行电容。
根据本发明实施例的第二方面，提供一种射频开关芯片，其中包括上述的射频晶体管。
根据本发明实施例的第三方面，提供一种移动终端，其中包括上述的射频晶体管。
本发明所提供的射频晶体管一方面通过使第二金属层的布线方向与多晶硅层的布线方向垂直，不仅减少了多晶硅层与第一金属层之间的并行区域，而且也减少了接触孔、通孔的数量，使得射频晶体管金属布线带入的电容会变小，从而使得关断电容变小。另一方面，该射频晶体管充分利用第一金属层布线和接触孔节约下来的空间，使得相同芯片面积的空间可以容纳更大的射频晶体管的沟道宽度，从而减小导通电阻。通过减小射频晶体管金属布线带入的电容及导通电阻，可以降低射频开关的品质因数，提升带宽，从而提高射频开关的性能。
附图说明
图1为射频晶体管的电容模型结构示意图；
图2为射频晶体管的布线方式中，第一金属层、第二金属层及有源区之间的连接关系示意图；
图3为现有技术中的射频晶体管的布线方式示意图；
图4为本发明的实施例1所提供的射频晶体管的布线方式示意图；
图5为本发明的实施例2所提供的射频晶体管的布线方式示意图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。
基于射频开关的最高工作频率和最低工作频率由带宽决定，而射频开关的最高工作频率和最低工作频率通常用品质因数来表示。其中，品质因数越低，带宽就越大。品质因数Fom可以表示为：
Fom＝Coff×Ron (1)
其中，Coff为关断电容，Ron为导通电阻。由公式(1)可以得出：关断电容Coff和导通电阻Ron直接影响了射频开关和整个通讯系统的性能。
在现有技术中，通常认为关断电容Coff主要由工艺参数决定，而忽视了射频开关的射频晶体管(主要指射频MOSFET晶体管，以下简称射频MOS管)的布线方式对关断电容Coff的影响。事实上，通过多次的仿真和实验证明，射频MOS管在不同的布线方式下关断电容Coff的数值有着明显的区别，并且频率越高区别越明显。关断电容Coff可以表示为：
Coff＝Cfet+Cline (2)
其中，Cfet为射频MOS管的本征电容，Cline为射频MOS管金属布线带入的电容。由于射频MOS管的本征电容Cfet基本全部集中在射频MOS管的有源区内，所以射频MOS管的本征电容Cfet的大小主要由射频MOS管的工艺参数和射频MOS管的沟道长度决定。在相同工艺下，射频MOS管的工艺参数是给定的，该工艺参数难以进行修改。那么，在射频开关中，为了减小关断电容Coff、导通电阻Ron以及节约射频开关面积，通常在工艺允许的情况下选择最小的射频MOS管的沟道长度。所以在给定的工艺条件下，很难通过调节射频MOS管的本征电容Cfet来改变关断电容Coff的大小。
射频MOS管金属布线带入的线路电容(Cline)可以表示为：
Cline＝Cgd×Cgs/(Cgd+Cgs)+Cds (3)
其中，Cgd为射频MOS管的栅极与漏极之间电容，Cgs为射频MOS管的栅极与源极之间的电容，Cds为射频MOS管的漏极与源极之间的电容。由于射频MOS管是对称器件，并考虑射频开关的对称性，因此，射频MOS管的源极与漏极的金属布线尽量对称一致。基于射频MOS管的源极与漏极近似对称一致，可以得出：射频MOS管的栅极与漏极之间电容Cgd与射频MOS管的栅极与源极之间的电容Cgs相等，所以公式(3)可以变形为：
Cline＝Cgs/2+Cds (4)
为了计算方便，本发明所提供的射频晶体管以比较常见的两层金属布线来构建计算模型。如图1所示，该射频MOS管包括第一金属层1、第二金属层2、多晶硅层3、有源区4。其中，有源区4设置于绝缘衬底9上，并且有源区4包括源区7与漏区8；源7区、漏区8分别通过相应的接触孔6实现与第一金属层1的连接。第一金属层1与第二金属层2之间通过相应的通孔5连接。射频MOS管的栅极与漏极之间电容Cgd或者射频MOS管的栅极与源极之间的电容Cgs为第一金属层1、第二金属层2、通孔5、接触孔6分别与多晶硅层3之间的电容的总和。其中，接触孔6与多晶硅层3之间的电容表示为C1，第一金属层1与多晶硅层3之间的电容表示为C2，通孔5与多晶硅层3之间的电容表示为C3，第二金属层2与多晶硅层3之间的电容表示为C4。由于射频MOS管的源极与漏极的金属布线尽量对称一致，所以接触孔6与多晶硅层3之间的电容C1、第一金属层1与多晶硅层3之间的电容C2、通孔5与多晶硅层3之间的电容C3在射频MOS管的源极和漏极对称一致。由于射频MOS管的漏极与源极之间的电容远小于射频MOS管的栅极与漏极之间电容Cgd或者射频MOS管的栅极与源极之间的电容Cgs，综上所述可以得出：
Cline＝(C1+C2+C3+C4)/2 (5)
将公式(5)带入公式(2)可以得出：
Coff＝Cfet+(C1+C2+C3+C4)/2 (6)
由于射频MOS管的本征电容Cfet是一个和工艺相关的参数，在工艺条件一致，且射频MOS管参数相同(主要指射频MOS管的沟道长度和宽度)的情况下，射频MOS管的本征电容Cfet可以认为是一个常数。那么，通过减小接触孔6与多晶硅层3之间的电容C1、第一金属层1与多晶硅层3之间的电容C2、通孔5与多晶硅层3之间的电容C3及第二金属层2与多晶硅层3之间的电容C4，即可实现减小关断电容Coff。
如图2所示，空白框区域为有源区4，向左倾斜的斜线框区域为第一金属层1，向右倾斜的斜线框区域为第二金属层2。其中，有源区4与第一金属层1之间通过接触孔6连接，第一金属层1与第二金属层2之间通过通孔5连接。
在目前通用的射频开关中，射频MOS管常用的布线方式如图3所示，该射频MOS管采用叉指状结构的布线方式。其中，在有源区4(源区和漏区)的上方设置有梳状布线方式的多晶硅层3，多晶硅层3通过接触孔6与条形布线方式第一金属层1连接，形成射频MOS管的栅端(栅极)。在多晶硅层3的上方设置有梳状布线方式的第一金属层1，第一金属层1通过接触孔6分别与有源区4连接，即第一金属层1通过接触孔6分别与射频MOS管的源区和漏区连接，并且分别与源区和漏区相连接的第一金属层1呈叉指状且位置对称。在第一金属层1的上方覆盖有梳状布线方式的第二金属层2，第一金属层1与第二金属层2之间通过通孔5连接，通过第二金属层2形成射频MOS管的源端和漏端(源极和漏极)。需要强调的是，由于射频MOS管的源极与漏极对称，所以源极和漏极具有可互换性。该射频MOS管还采用条形布线方式的第一金属层1通过接触孔6实现与射频MOS管的绝缘衬底9连接，形成衬底端。
由于接触孔6与多晶硅层3之间的电容C1为接触孔6与多晶硅层3之间的并行电容，第一金属层1与多晶硅层3之间的电容C2为第一金属层1与多晶硅层3之间的并行电容，通孔5与多晶硅层3之间的电容C3为通孔5与多晶硅层3之间的并行电容，第二金属层2与多晶硅层3之间的电容C4为第二金属层2与多晶硅层3之间的并行电容；那么在射频MOS管的沟道宽度给定的情况下，接触孔6与多晶硅层3之间的电容C1的电容值由接触孔6的数量及接触孔6与多晶硅层3之间的间距决定，第一金属层1与多晶硅层3之间的电容C2的电容值由第一金属层1布线与多晶硅层3布线之间的间距决定，通孔5与多晶硅层3之间的电容C3的电容值由通孔5的数量及通孔5与多晶硅层3之间的间距决定，第二金属层2与多晶硅层3之间的电容C4的电容值由第二金属层2布线与多晶硅层3布线之间的间距决定。
在上述射频MOS管的布线方式中，由于射频MOS管的多晶硅层3的布线方向与第一金属层1及第二金属层2的布线方向平行，增加了接触孔6、通孔5的数量，并且多晶硅层3与第一金属层1之间的并行区域也比较大，导致射频MOS管金属布线带入的线路电容(Cline)变大，使得关断电容Coff也变大。
为了减小射频MOS管金属布线带入的线路电容(Cline)，本发明所提供的射频晶体管采用两种布线方式，下面通过具体的实施例对两种布线方式进行具体说明。
实施例1
如图4所示，本实施例所提供的射频晶体管采用第一种布线方式。该布线方式为叉指状结构。在有源区4(源区和漏区)的上方设置有梳状布线方式的直栅式多晶硅层3，该多晶硅层3伸出有源区4，多晶硅层3通过接触孔6与条形布线方式的第一金属层1连接，形成射频MOS管的栅端(栅极)。在临近多晶硅层3的位置设置有与射频MOS管绝缘衬底9相连接的第一金属层1，该第一金属层1通过接触孔6与绝缘衬底9连接，形成衬底端。在多晶硅层3的上方均匀设置有条形布线方式的第一金属层1，第一金属层1穿过多晶硅层3梳状布线的空档区域，并且第一金属层1与空档区域无交叠。第一金属层1的通过接触孔6与有源区4连接，即第一金属层1通过接触孔6分别与射频MOS管的源区和漏区连接。由于射频MOS管的源极与漏极对称，所以源极和漏极具有可互换性，致使源区和漏区的位置也具有可互换性。在第一金属层1上方设置有位置对称的梳状布线方式的第二金属层2，第二金属层2的布线呈叉指状结构且与多晶硅层3的布线方向垂直。与有源区4相连接的第一金属层1和第二金属层2的交叠区域通过通孔5连接，通过第二金属层2形成射频MOS管的源端和漏端(源极和漏极)。
本实施例所提供的射频晶体管采用上述布线方式时，通过使第二金属层2的布线方向与多晶硅层3的布线方向垂直，减少了多晶硅层3与第一金属层1之间的并行区域，并且也减少了接触孔6、通孔5的数量，使得射频MOS管金属布线带入的线路电容(Cline)会变小，关断电容Coff也变小。通过仿真实验可以得出：本实施例所提供的射频晶体管采用第一种布线方式可以使关断电容Coff减小30％～100％，但是导通电阻Ron会增加0％～20％。由公式(1)可以得出：品质因数Fom整体变小，使得带宽变大，从而提高射频开关的性能。
实施例2
如图5所示，本实施例所提供的射频晶体管采用第二种布线方式。该布线方式与实施例1中的第一种布线方式的不同之处在于：多晶硅层3的布线方式为曲栅式结构。同样地，第一金属层1穿过多晶硅层3曲栅式布线的空档区域，并且第一金属层1与空档区域无交叠。第一金属层1的通过接触孔6与有源区4连接，即第一金属层1通过接触孔6分别与射频MOS管的源区和漏区连接。在本实施例中，其他部分的具体布线同实施例1所述，在此不再赘述。上述第二种布线方式中，通过使第二金属层2布线方向与多晶硅层3布线方向垂直，从而减少了多晶硅层3与第一金属层1之间的并行区域，并且也减少了接触孔6、通孔5的数量，使得射频MOS管金属布线带入的线路电容(Cline)会变小，关断电容Coff也变小。并且，采用上述第二种布线方式可以充分利用第一金属层1布线和接触孔6节约下来的空间，使得相同芯片面积的空间可以容纳更大的射频MOS管的沟道宽度，从而实现减小导通电阻Ron。由公式(1)可以得出：品质因数Fom会变得更小，使得带宽变得更大，从而提高射频开关的性能。
本发明所提供的提高射频开关性能的射频晶体管一方面通过使第二金属层布线方向与多晶硅层布线方向垂直，不仅减少了多晶硅层与第一金属层之间的并行区域，而且也减少了接触孔、通孔的数量，使得本射频晶体管金属布线带入的电容会变小，从而使得关断电容变小。另一方面，该射频晶体管充分利用第一金属层布线和接触孔节约下来的空间，使得相同芯片面积的空间可以容纳更大的射频晶体管的沟道宽度，从而实现减小导通电阻。通过减小射频晶体管金属布线带入的电容及导通电阻，可以降低射频开关的品质因数，提升带宽，从而提高射频开关的性能。
本发明所提供的射频晶体管可以被用在射频开关芯片中，用于提高射频开关性能。对于该射频开关芯片中的射频晶体管的具体结构，在此就不再一一详述了。
另外，上述射频晶体管还可以被用在移动终端中，作为射频集成电路的重要组成部分。这里所说的移动终端是指可以在移动环境中使用，支持GSM、EDGE、TD_SCDMA、TDD_LTE、FDD_LTE等多种通信制式的计算机设备，包括移动电话、笔记本电脑、平板电脑、车载电脑等。此外，本发明所提供的技术方案也适用于其他射频集成电路应用的场合，例如通信基站等。
以上对本发明所提供的提高射频开关性能的射频晶体管、芯片及移动终端进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。

Claims (9)

1.一种提高射频开关性能的射频晶体管，其特征在于包括第一金属层、第二金属层、多晶硅层及有源区，所述第一金属层设置在所述多晶硅层的上方，所述第一金属层穿过所述多晶硅层的空档区域后通过接触孔分别与所述有源区的源区和漏区连接，所述第二金属层与所述第一金属层的交叠区域通过通孔连接；
所述第二金属层的布线方向与所述多晶硅层的布线方向垂直，用以减少所述第一金属层与所述多晶硅层之间的并行区域及所述接触孔、所述通孔的数量。
2.如权利要求1所述的射频晶体管，其特征在于：
所述多晶硅层与所述第二金属层采用梳状布线方式，所述第一金属层采用条形布线方式。
3.如权利要求1所述的射频晶体管，其特征在于：
所述有源区包括源区和漏区，所述有源区的上方设置有直栅式或曲栅式的所述多晶硅层，所述多晶硅层伸出所述有源区。
4.如权利要求3所述的射频晶体管，其特征在于：
当所述多晶硅层为曲栅式结构时，减少所述第一金属层与所述多晶硅层之间的并行区域及所述接触孔、所述通孔的数量，同时增加相同芯片面积的空间容纳的射频晶体管的沟道宽度，使得关断电容和导通电阻减小。
5.如权利要求1所述的射频晶体管，其特征在于：
所述第一金属层上方设置有位置对称的所述第二金属层，所述第二金属层采用叉指状结构布线方式。
6.如权利要求1所述的射频晶体管，其特征在于：
所述射频开关的品质因数为：Fom＝Coff×Ron，其中，Fom为品质因数，Coff为关断电容，Ron为导通电阻。
7.如权利要求6所述的射频晶体管，其特征在于：
所述关断电容为：Coff＝Cfet+(C1+C2+C3+C4)/2，其中，Cfet为射频晶体管的本征电容，C1为所述接触孔与所述多晶硅层之间的并行电容，C2为所述第一金属层与所述多晶硅层之间的并行电容，C3为所述通孔与所述多晶硅层之间的并行电容，C4为所述第二金属层与所述多晶硅层之间的并行电容。
8.一种射频开关芯片，其特征在于所述射频开关芯片中包括有权利要求1～7中任意一项所述的射频晶体管。
9.一种移动终端，其特征在于所述移动终端中包括有权利要求1～7中任意一项所述的射频晶体管。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275311B (zh) * 2017-06-12 2019-06-21 唯捷创芯(天津)电子技术股份有限公司 一种提高射频开关性能的射频晶体管、芯片及移动终端
CN109037342A (zh) * 2018-08-29 2018-12-18 广东工业大学 一种晶体管、堆叠晶体管及射频开关芯片
CN110797338A (zh) * 2019-12-09 2020-02-14 苏州华太电子技术有限公司 带匹配的射频功率芯片管芯结构及射频功率放大器
CN112909029B (zh) * 2021-02-24 2023-06-30 上海华虹宏力半导体制造有限公司 射频开关器件
CN115939211A (zh) * 2022-10-11 2023-04-07 上海迦美信芯通讯技术有限公司 一种改善射频开关性能的mosfet结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110691A (zh) * 2010-12-03 2011-06-29 杭州矽力杰半导体技术有限公司 一种功率场效应晶体管及其布图方法
CN104733392A (zh) * 2015-04-17 2015-06-24 上海华虹宏力半导体制造有限公司 用于绝缘体上硅射频开关器件结构的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630715B2 (en) * 2001-10-01 2003-10-07 International Business Machines Corporation Asymmetrical MOSFET layout for high currents and high speed operation
JP5369544B2 (ja) 2008-08-29 2013-12-18 富士通株式会社 半導体装置およびその製造方法
US8519916B2 (en) * 2010-08-11 2013-08-27 Sarda Technologies, Inc. Low interconnect resistance integrated switches
US8869085B2 (en) * 2012-10-11 2014-10-21 International Business Machines Corporation Multi-finger transistor layout for reducing cross-finger electric variations and for fully utilizing available breakdown voltages
JP2015207639A (ja) * 2014-04-18 2015-11-19 ソニー株式会社 高周波スイッチ用半導体装置、高周波スイッチおよび高周波モジュール
JP2016012903A (ja) 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器
CN105742363B (zh) 2016-03-21 2019-01-04 上海华虹宏力半导体制造有限公司 射频开关器件及其形成方法
CN106656128A (zh) 2016-12-31 2017-05-10 唯捷创芯(天津)电子技术股份有限公司 用于多晶体管串联射频开关的电压均匀化方法及射频开关
CN107275311B (zh) 2017-06-12 2019-06-21 唯捷创芯(天津)电子技术股份有限公司 一种提高射频开关性能的射频晶体管、芯片及移动终端

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110691A (zh) * 2010-12-03 2011-06-29 杭州矽力杰半导体技术有限公司 一种功率场效应晶体管及其布图方法
CN104733392A (zh) * 2015-04-17 2015-06-24 上海华虹宏力半导体制造有限公司 用于绝缘体上硅射频开关器件结构的制造方法

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