CN113169169A - 具有多厚度本征区的pin二极管 - Google Patents

具有多厚度本征区的pin二极管 Download PDF

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Abstract

描述了有具有不同本征区的多个二极管的单片、垂直、平面半导体结构。二极管具有彼此相比不同厚度的本征区。在一个示例中，半导体结构包括N型硅衬底、在N型硅衬底上形成的本征层以及本征层上形成的介电层。在介电层中形成多个开口。多个阳极通过介电层中形成的开口顺序地形成至本征层中。例如，第一P型区通过开口中的第一开口以第一深度形成至本征层中，并且第二P型区通过开口中的第二开口以第二深度形成至本征层中。可以以其他深度形成附加P型区。

Description

具有多厚度本征区的PIN二极管
相关申请的交叉引用
本申请要求于2018年12月3日提交的标题为“PIN DIODES WITH MULTI-THICKNESSINTRINSIC REGIONS”的美国临时申请第62/774,577号的优先权的权益，该申请的全部内容在此通过引用并入本文。
背景技术
传统上，通过在衬底上层的垂直生长、沉积或其他布置来制造PIN(p型-本征-n型)二极管。PIN二极管是在P型半导体区与N型半导体区之间具有未掺杂的本征半导体区的二极管。由于P型区和N型区用于欧姆接触，因此P型区和N型区通常是重掺杂的。在P型区与N型区之间包括本征区与不包括本征区的普通PN二极管形成对比。
顶部的P型区为PIN二极管的阳极，而底部的N型区或衬底为PIN二极管的阴极。当没有偏置时，PIN二极管处于高阻抗状态，并且可以表示为电容器，其电容由C＝AAnodeDsiEo/T给出，其中：AAnode是阳极的面积，Dsi是本征硅的介电常数，Eo是自由空间的电容率，并且T是阳极与阴极之间的距离。
如果相对于阴极向阳极施加大于阈值的正电压，则电流将流过PIN二极管，并且阻抗将减小。正向偏置状态下的PIN二极管可以表示为电阻器，其值随着通过PIN二极管的电流的增加而减小到最小值。将PIN二极管从高阻抗(截止)状态改变为低阻抗(导通)状态的偏置可以是DC或AC。在AC电压的情况下，幅值必须大于阈值，并且正电压的持续时间必须比载流子穿过本征区的渡越时间长。
发明内容
描述了有具有不同本征区的多个二极管的单片、垂直、平面半导体结构。二极管具有彼此相比不同厚度的本征区。在一个示例中，半导体结构包括N型硅衬底、在N型硅衬底上形成的本征层以及本征层上形成的介电层。在介电层中形成多个开口。多个阳极通过介电层中形成的开口顺序地形成至本征层中。例如，第一P型区通过开口中的第一开口以第一深度形成至本征层中，并且第二P型区通过开口中的第二开口以第二深度形成至本征层中。可以以其他深度形成附加P型区。在一个实施方式中，二极管的半导体结构包括：N型硅衬底、在N型硅衬底上的本征层、以第一深度形成至本征层中的第一P型区以及以第二深度形成至本征层中的第二P型区。第一P型区的第一深度大于第二P型区的第二深度。
在一方面中，半导体结构还包括在本征层上的介电层，其中，介电层包括多个开口。第一P型区通过多个开口之中的第一开口形成，并且第二P型区通过多个开口之中的第二开口形成。第一开口的第一宽度与第二开口的第二宽度不同。
在另一方面中，半导体结构还包括以第三深度形成至本征层中的第三P型区，其中，第一深度大于第二深度，并且第二深度大于第三深度。多个附加P型区还可以以甚至更大的深度形成至本征层中。
在另一方面中，半导体结构包括在半导体结构的背面在N型硅衬底上形成的阴极接触。半导体结构还包括：在半导体结构的前面在第一P型区上形成的第一阳极接触，以及在半导体结构的前面在第二P型区上形成的第二阳极接触。
在另一实施方式中，二极管的半导体结构包括：第一基座，所述第一基座包括N型硅衬底、在N型硅衬底上的本征层以及以第一深度形成至本征层中的第一P型区。二极管的半导体结构还包括：第二基座，所述第二基座包括N型硅衬底、在N型硅衬底上的本征层以及以第二深度形成至本征层中的第二P型区。二极管的半导体结构还包括在第一基座与第二基座之间形成的绝缘体。第一P型区的第一深度大于第二P型区的第二深度。
在一方面中，半导体结构还包括在本征层上的介电层，其中，介电层包括多个开口。第一P型区通过多个开口之中的第一开口形成，并且第二P型区通过多个开口之中的第二开口形成。在多个开口之中，第一开口的第一宽度与第二开口的第二宽度不同。
在另一方面中，半导体结构还包括：第三基座，所述第三基座包括N型硅衬底、在N型硅衬底上的本征层以及以第三深度形成至本征层中的第三P型区，其中，绝缘体形成在第一基座、第二基座和第三基座之间。另外，第一深度大于第二深度，并且第二深度大于第三深度。还可以形成多个附加基座以及以以甚至更大的深度形成的P型区。
在另一方面中，半导体结构包括：在半导体结构的背面在第一基座的N型硅衬底上形成的第一阴极接触，以及在半导体结构的背面在第二基座的N型硅衬底上形成的第二阴极接触。半导体结构还包括：在半导体结构的前面在第一P型区上形成的第一阳极接触，以及在半导体结构的前面在第二P型区上形成的第二阳极接触。
在另一实施方式中，描述了一种制造半导体结构的方法。在一个示例中，该方法包括：提供N型半导体衬底；在N型半导体衬底上提供本征层；在本征层上形成绝缘层；在绝缘层中形成第一开口；通过绝缘层中的第一开口将第一P型区以第一深度注入到本征层中；在注入第一阳极区之后，在绝缘层中形成第二开口；以及通过绝缘层中的第二开口将第二P型区以第二深度注入到本征层中。在一个示例中，第一深度大于第二深度，并且第一开口的第一宽度与第二开口的第二宽度不同。在一方面中，该方法还包括：在注入第二阳极区之后，在绝缘层中形成第三开口；以及通过绝缘层中的第三开口将第三P型区以第三深度注入到本征层中。可以形成附加开口并且注入P型区。
在另一实施方式中，二极管的半导体结构包括：P型硅衬底、在P型硅衬底上的本征层、以第一深度形成至本征层中的第一N型区以及以第二深度形成至本征层中的第二N型区。第一N型区的第一深度大于第二N型区的第二深度。
在一方面中，半导体结构还包括在本征层上的介电层，其中，介电层包括多个开口。第一N型区通过多个开口之中的第一开口形成，并且第二N型区通过多个开口之中的第二开口形成。第一开口的第一宽度与第二开口的第二宽度不同。
在另一方面中，半导体结构还包括以第三深度形成至本征层中的第三N型区，其中，第一深度大于第二深度，并且第二深度大于第三深度。多个附加N型区还可以以甚至更大的深度形成至本征层中。
在另一方面中，半导体结构包括在半导体结构的背面在P型硅衬底上形成的接触。半导体结构还包括：在半导体结构的前面在第一N型区上形成的第一接触，以及在半导体结构的前面在第二N型区上形成的第二接触。
在另一实施方式中，二极管的半导体结构包括：第一基座，所述第一基座包括P型硅衬底、在P型硅衬底上的本征层以及以第一深度形成至本征层中的第一N型区。二极管的半导体结构还包括：第二基座，所述第二基座包括P型硅衬底、在P型硅衬底上的本征层以及以第二深度形成至本征层中的第二N型区。二极管的半导体结构还包括在第一基座与第二基座之间形成的绝缘体。第一N型区的第一深度大于第二N型区的第二深度。
在一方面中，半导体结构还包括在本征层上的介电层，其中，介电层包括多个开口。第一N型区通过多个开口之中的第一开口形成，并且第二N型区通过多个开口之中的第二开口形成。在多个开口之中，第一开口的第一宽度与第二开口的第二宽度不同。
在另一方面中，半导体结构还包括：第三基座，所述第三基座包括P型硅衬底、在P型硅衬底上的本征层以及以第三深度形成至本征层中的第三N型区，其中，绝缘体形成在第一基座、第二基座和第三基座之间。另外，第一深度大于第二深度，并且第二深度大于第三深度。还可以形成多个附加基座以及以以甚至更大的深度形成的N型区。
在另一方面中，半导体结构包括：在半导体结构的背面在第一基座的P型硅衬底上形成的第一接触，以及在半导体结构的背面在第二基座的P型硅衬底上形成的第二接触。半导体结构还包括：在半导体结构的前面在第一N型区上形成的第一接触，以及在半导体结构的前面在第二N型区上形成的第二接触。
在另一实施方式中，描述了一种制造半导体结构的方法。在一个示例中，该方法包括：提供P型半导体衬底；在P型半导体衬底上提供本征层；在本征层上形成绝缘层；在绝缘层中形成第一开口；通过绝缘层中的第一开口将第一N型区以第一深度注入到本征层中；在注入第一阳极区之后，在绝缘层中形成第二开口；以及通过绝缘层中的第二开口将第二N型区以第二深度注入到本征层中。在一个示例中，第一深度大于第二深度，并且第一开口的第一宽度与第二开口的第二宽度不同。在一方面中，该方法还包括：在注入第二阳极区之后，在绝缘层中形成第三开口；以及通过绝缘层中的第三开口将第三N型区以第三深度注入到本征层中。可以形成附加开口并且注入N型区。
附图说明
可以参照以下附图更好地理解本公开内容的各方面。注意，附图中的元素不一定按比例绘制，而是重点在于清楚地示出实施方式的原理。在附图中，相似的附图标记表示贯穿多个图的相似或对应但不一定相同的元素。
图1示出了根据本文描述的各种实施方式的示例垂直平面硅PIN二极管结构。
图2A示出了根据本文描述的各种实施方式的具有多厚度本征区的示例垂直平面硅PIN二极管结构。
图2B示出了根据本文描述的各种实施方式的形成图2A所示的PIN二极管结构的示例方法。
图3示出了根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构。
图4示出了根据本文描述的各种实施方式的另一示例HMIC硅PIN二极管结构。
图5A示出了根据本文描述的各种实施方式的具有多厚度本征区的示例HMIC硅PIN二极管结构。
图5B示出了根据本文描述的各种实施方式的具有多厚度本征区的另一示例HMIC硅PIN二极管结构。
图6示出了根据本文描述的各种实施方式的具有多厚度本征区的另一示例HMIC硅PIN二极管结构。
具体实施方式
用于平面PIN二极管的当前设计和制造技术限制了可以在硅晶片上实现的二极管结构的类型。例如，用于PIN二极管的一种制造技术将在硅晶片上制造的所有PIN二极管限制为各自具有相同的“I”(即，本征)区厚度。这是几个因素的结果。首先，PIN二极管几乎完全是垂直结构，其中在高掺杂N型衬底上生长或晶片接合冶金“I”区，其中N型衬底形成N+阴极。然后通过P型掺杂剂的离子注入或固态沉积在“I”区中形成P+阳极，随后进行热循环以将P型掺杂剂激活并扩散到“I”区中的一定深度。热驱动循环后P+阳极的结深度将导致冶金“I”区厚度的减小，从而产生有效或电“I”区厚度。该方法导致晶片和随后的派生管芯具有仅一个厚度的“I”区。换言之，通过该方法形成的每个PIN二极管具有相同的“I”区厚度。然而，对于许多高频电路功能，需要有具有多个“I”区厚度的PIN二极管，以实现例如在所需频率范围内的控制响应，以及用于其他操作特性。
在美国专利号7,868,428中描述了用于PIN二极管的另一示例制造技术。美国专利号7,868,428描述了使用光刻工艺在单个晶片上形成多厚度“I”区以及分开的P+与N+区之间的横向间隙。P+和N+区被离子注入/扩散到未掺杂的本征硅晶片或晶片的本征区。这种横向表面控制方法的困难在于如下事实：相对高的表面泄漏产生非常不一致的导通特性，该相对高的表面泄漏通常是对于整体垂直器件观察到的泄漏水平的至少10倍。
在上面概述的上下文中，描述了有具有不同本征区的多个PIN二极管的单片、垂直、平面半导体结构。PIN二极管具有彼此相比不同厚度的本征区。半导体结构包括N型硅衬底、在N型硅衬底上形成的本征层以及本征层上形成的介电层。在介电层中形成多个开口。多个阳极通过介电层中形成的开口顺序地形成至本征层中。例如，第一P型区通过开口中的第一开口以第一深度形成至本征层中，并且第二P型区通过开口中的第二开口以第二深度形成至本征层中。可以在本征层中以其他深度形成附加P型区。该方法导致如下单片半导体结构，其在不同PIN或NIP二极管之中具有多个不同的“I”区厚度。二极管还可以以单片电路格式与单片半导体结构上的其他部件例如电容器、电阻器和电感器集成。与使用分立二极管的常规技术相比，单片格式可以提供许多优点，诸如更小的尺寸、降低的成本以及更好且更可控的频率响应。
图1示出了根据本文描述的各种实施方式的示例垂直平面硅PIN二极管结构10。PIN二极管结构10在图1中作为代表性示例示出。PIN二极管结构10的各个层的形状、尺寸和相对尺寸在图1中不必按比例绘制。图1中所示的层并不详尽，并且PIN二极管结构10可以包括未单独示出的其他层和元件。另外，PIN二极管结构10可以形成为较大的集成电路装置的一部分，所述PIN二极管结构10与其他二极管、电容器、电感器、电阻器和用于将电路元件电互连在一起的金属层组合以形成开关、限制器和其他装置。通过互换下面描述的P型和N型掺杂剂，多个NIP二极管器件也可以形成为具有与图1所示的PIN二极管结构10类似的结构。
PIN二极管结构10包括N型半导体衬底12、本征层14、本征层14中形成的第一P型区16和本征层14中形成的第二P型区18。如下面进一步详细描述的，第一P型区16和第二P型区18通过绝缘层20中的宽度为“W”的开口形成。N型半导体衬底12形成结构10的阴极。P型区16和18分别形成结构10的第一阳极和第二阳极。PIN二极管结构10还包括N型半导体衬底12上形成的阴极接触30、第一P型区16上方形成的第一阳极接触32以及第二P型区16上方形成的第二阳极接触34。
图1所示的PIN二极管结构10包括两个PIN二极管器件。然而，可以在PIN二极管结构10中形成任何合适数量的PIN二极管器件。在阴极接触30和第一阳极接触32之间可获得与第一PIN二极管器件的电接触。在阴极接触30和第二阳极接触34之间可获得与第二PIN二极管器件的电接触。
为了形成PIN二极管结构10，N型半导体衬底12可以通过以下来提供或形成：将硅与砷以及其他合适的掺杂剂熔化并混合到约2×1019砷原子/cm3的浓度并然后固化该混合物，尽管衬底12可以通过其他方法形成为其他电荷载流子浓度。可以使用沉积、晶片接合或另外合适的技术在衬底12上方形成本征层14，其在一个示例中可以是硅。在一些情况下，图1中的本征层14可以具有约7μm至100μm之间的厚度“Th”，尽管本征层14在其他情况下可以更厚(例如，高达约400μm)。
在本征层14的上表面上，绝缘层20可以形成为二氧化硅的钝化介电层以及其他合适的介电绝缘体。绝缘层20可以具有约
Figure BDA0003092447510000071
至约
Figure BDA0003092447510000072
之间的厚度，并且可以通过在炉或反应器中的氧化、半导体衬底的局部氧化或其他合适的工艺步骤来形成。可以通过以下在绝缘层20中形成多个开口：使用湿化学和/或等离子体的施加以及其他合适的方法来蚀刻正性光致抗蚀剂掩模。可以形成开口以产生P型区16和18。在图1中，在绝缘层20中示出宽度为“W”的两个开口，但是可以在绝缘层20中形成任何合适数量的开口。换言之，可以在PIN二极管结构10中形成任何合适数量的PIN二极管。
可以通过以下在一个处理步骤中在本征层14的顶部处形成P型区16和18二者：通过绝缘层20中形成的开口进行高浓度P型掺杂剂的离子注入或固体源沉积。可以在同一处理步骤中通过用硼掺杂本征层14例如掺杂到约2×1019原子/cm3的浓度而形成P型区16和18，尽管其他P型掺杂剂可以用于其他电荷载流子浓度以形成结。当形成P型区16和18时，在P型区16和18与本征层14之间形成结。P型区16和18可以形成为从顶表面到本征层14中的一定深度，例如形成为约2μm至5μm之间的深度。在图1所示的示例中，P型区16和18二者形成为约2μm至5μm的相同深度。当形成时，P型区16和18可以在绝缘层20下方横向扩散一定距离，在图1中表示为Ld。
在图1所示的示例中，P型区16和18在本征层14中形成为相同的深度。因此，PIN二极管器件的本征区具有相同的尺寸。具体地，P型区16和18的底部与N型半导体衬底12的顶部之间的有效本征区I1的尺寸相同。在所示的示例中，本征区I1在约2μm至95μm之间。
使用上述方法，PIN二极管结构10包括具有相同(或几乎相同)本征区厚度的多个PIN二极管器件。换言之，通过该方法形成的每个PIN二极管具有相同的有效“I”区厚度。然而，对于许多高频电路功能，需要有具有多个“I”区厚度的PIN二极管，以实现例如在所需频率范围内的控制响应，以及用于其他操作特性。
因此，下面描述包括具有不同本征区的多个PIN二极管的新的单片、垂直、平面半导体结构。下面还描述了包括具有不同本征区的多个NIP二极管的新的单片半导体结构。二极管具有彼此相比厚度不同的本征区。二极管还可以以单片电路格式与单片半导体结构上的其他部件例如电容器、电阻器和电感器集成。与使用分立二极管的常规技术相比，单片格式可以提供许多优点，诸如更小的尺寸、降低的成本以及更好且更可控的频率响应。
图2A示出了根据本文描述的各种实施方式的具有多厚度本征区的示例垂直平面硅PIN二极管结构100。包括三个PIN二极管器件的PIN二极管结构100在图2A中作为代表性示例示出。附加的PIN二极管器件(即，多于三个)可以形成为PIN二极管结构100的一部分。PIN二极管结构100的各个层的形状、尺寸和相对尺寸在图2A中不必按比例绘制。图2A中所示的层并不详尽，并且PIN二极管结构100可以包括未单独示出的其他层和元件。PIN二极管结构100还可以形成为较大的集成电路装置的一部分，所述PIN二极管结构100与其他二极管、电容器、电感器、电阻器和用于将电路元件电互连在一起的金属层组合以形成开关、限制器和其他装置。另外，通过互换下面描述的P型和N型掺杂剂，多个NIP二极管器件也可以形成为具有与图2A所示的结构类似的结构。
PIN二极管结构100的层类似于图1的PIN二极管结构10所示的层。然而，在图2A所示的示例中，P型阳极区中的每一个在本征“I”层或区中形成为不同的深度。PIN二极管结构100包括N型半导体衬底112、本征层114、本征层114中形成的第一P型区116、本征层114中形成的第二P型区117和本征层114中形成的第三P型区118。如下面进一步详细描述的，P型区116至118分别通过绝缘层120中的宽度为W1至W3的开口形成。N型半导体衬底112形成PIN二极管结构100的阴极。P型区116至118分别形成PIN二极管结构100的第一阳极、第二阳极和第三阳极。PIN二极管结构100还包括N型半导体衬底112上形成的阴极接触130、第一P型区116上方形成的第一阳极接触132、第二P型区117上方形成的第二阳极接触134以及第三P型区118上方形成的第三阳极接触136。
图2A所示的PIN二极管结构100包括三个PIN二极管器件，但是PIN二极管结构100可以形成为包括任何合适数量的PIN二极管器件。在阴极接触130和第一阳极接触132之间可获得与第一PIN二极管器件的电接触。在阴极接触130和第二阳极接触134之间可获得与第二PIN二极管器件的电接触。在阴极接触130和第三阳极接触136之间可获得与第三PIN二极管器件的电接触。
为了形成图2A中所示的PIN二极管结构100，如下面参照图2B描述的，P型阳极区116至118可以顺序地或者依次形成在本征层114中。P型阳极区116以最小程度扩散到本征层114中，P型阳极区117以较大程度扩散到本征层114中，并且P型阳极区118以最大程度扩散到本征层114中。因此，P型阳极区116下方的有效本征区I21大于P型阳极区117下方的有效本征区I22，并且有效本征区I22大于P型阳极区118下方的有效本征区I23。在一个示例中，有效本征区I21可以在约20μm至23μm之间，有效本征区I22可以约为12μm，并且有效本征区I23可以约为5μm，尽管其他范围在实施方式的范围内。
绝缘层120下方的P型区116至118的横向扩散Ld1、Ld2和Ld3的程度也变化，其中横向扩散Ld1最小，横向扩散Ld3最大。在一些情况下，为了控制每个单独的PIN二极管的电容和高频特性，绝缘层120中形成的开口的宽度W1至W3可以彼此相比而变化。例如，W3可以小于W2，并且W2可以小于W1。
图2B示出了形成图2A所示的PIN二极管结构100的示例方法。替选地，如下所述，也可以使用该方法通过互换P型和N型掺杂剂来形成NIP二极管结构。尽管方法图示出了图2B中的特定顺序，但是顺序或步骤可以与所描述的顺序或步骤不同。例如，在一些情况下，可以相对于所示的顺序对两个或更多个步骤的顺序进行加扰。此外，可以同时至少部分地执行相继示出的两个或更多个步骤。在一些情况下，可以跳过或省略步骤中的一个或更多个步骤。在其他情况下，可能依靠图2B中未示出的附加步骤，例如在图2B中所示步骤之中或之后的步骤。
在步骤150处，该方法包括提供或形成半导体衬底112。半导体衬底112可以通过以下来形成：将硅与砷以及其他合适的掺杂剂熔化并混合到约2×1019砷原子/cm3的浓度并然后固化该混合物，尽管衬底12可以通过其他方法形成为其他电荷载流子浓度。另外地或替选地，步骤150可以包括例如在半导体衬底112从制造商获得或购买的情况下提供或获得半导体衬底112。在另一示例中，可以使用图2B中所示的方法形成NIP二极管结构。在这种情况下，该方法将包括在步骤150处使用例如硼或另外的P型掺杂剂而不是砷来形成P型半导体衬底。
在步骤152处，该方法包括在半导体衬底112上方提供本征层114。可以使用沉积、晶片接合或另外合适的技术在半导体衬底112上提供或形成本征层114。在一些情况下，如图2A所示，本征层14可以具有约7μm至100μm之间的厚度“Th”，尽管本征层14在其他情况下可以更厚(例如，高达约400μm)。
在步骤154处，该方法包括在本征层114上方形成绝缘层120。可以通过在炉或反应器中的湿氧化或干氧化、本征层114上方的局部氧化或其他合适的工艺步骤在本征层114上方形成绝缘层120。在本征层14的上表面上，绝缘层120可以形成为二氧化硅的钝化介电层以及其他合适的介电绝缘体。绝缘层120可以形成为约
Figure BDA0003092447510000101
至约
Figure BDA0003092447510000102
之间的厚度，尽管可以依靠其他合适的厚度。
在步骤156处，该方法包括在绝缘层120中形成第一开口。返回参照图2B，可以在步骤156处形成宽度为W3的开口。可以通过以下在绝缘层120中形成宽度为W3的开口：使用湿化学、等离子体的施加或使用另外合适的技术来蚀刻正性光致抗蚀剂掩模。在步骤156处不形成其他开口。
在步骤158处，该方法包括将P型区118注入到本征层114的顶部中。可以通过以下来形成P型区118：通过在步骤156处在绝缘层120中形成的开口进行高浓度P型掺杂剂的离子注入或固体源沉积。可以通过用硼掺杂本征层114例如掺杂到约2×1019原子/cm3的浓度而形成P型区118，尽管其他P型掺杂剂可以用于其他电荷载流子浓度以形成结。当形成P型区118时，在P型区118与本征层114之间形成结。
步骤158还可以包括将用于P型区118的掺杂元素热驱动并扩散到本征层114中。快速高温热处理或退火工艺步骤可以用于热驱动。可以通过高温热驱动来设置P型区118的深度和有效本征区I23的尺寸。在一些情况下，不单独依靠步骤158处的热驱动来将P型区118扩散或驱动到图2A中所示的完全程度。如下所述，在一些情况下，步骤162和166处的热驱动还可以至少部分地有助于P型区118扩散到本征层114中。
替选地，为了形成NIP二极管结构，步骤158可以包括将N型区注入到本征层114的顶部中。可以通过用例如砷或另外合适的N型掺杂剂将本征层114掺杂到合适的浓度来形成N型区。步骤158还可以包括将N型掺杂剂热驱动并扩散到本征层114中。
在步骤160处，该方法包括在绝缘层120中形成第二开口。返回参照图2B，可以在步骤160处形成宽度为W2的开口。可以通过以下在绝缘层120中形成宽度为W2的开口：使用湿化学、等离子体的施加或使用另外合适的技术来蚀刻正性光致抗蚀剂掩模。在步骤160处不形成其他开口。
在一些情况下，宽度W2可以与宽度W1相同。然而，PIN二极管结构100的一个考虑因素涉及在步骤158、162和166处的高温热驱动期间产生的横向扩散Ld1、Ld2和Ld3的程度。随着P型区116至118的结深度增加，横向扩散Ld1、Ld2和Ld3以及所得到的阳极的整体尺寸也增加。为了控制每个单独的PIN二极管的电容和高频特性，在步骤156、160和164处形成的开口的物理尺寸可以彼此相比而变化，以控制横向扩散的量。例如，W3可以形成为小于W2，并且W2可以形成为小于W1。
在步骤162处，该方法包括将P型区117注入到本征层114的顶部中。可以通过以下来形成P型区117：通过在步骤160处在绝缘层120中形成的开口进行高浓度P型掺杂剂的离子注入或固体源沉积。可以通过用硼掺杂本征层114例如掺杂到约2×1019原子/cm3的浓度而形成P型区117，尽管其他P型掺杂剂可以用于其他电荷载流子浓度以形成结。当形成P型区117时，在P型区117与本征层114之间形成结。
步骤162还可以包括将用于P型区117的掺杂元素热驱动并扩散到本征层114中。快速热处理或退火工艺步骤可以用于热驱动。可以通过高温热驱动来设置P型区117的深度和有效本征区I22。在一些情况下，不单独依靠步骤162处的热驱动来将P型区117扩散或驱动到图2A中所示的程度。如下所述，在一些情况下，步骤166处的热驱动还可以至少部分地有助于P型区117扩散到本征层114中。
理想地，在步骤162处的P型区117的热驱动不会影响或改变P型区118扩散到本征层114中的程度。然而，如果不能满足该热限制，则步骤158处用于热驱动的热预算必须结合或考虑步骤162处的热驱动。换言之，在一些情况下，步骤162处的热驱动还可以有助于P型区118进一步扩散到本征层114中，并且当设置步骤158处用于热驱动的热预算时可以考虑该扩散。
替选地，为了形成NIP二极管结构，步骤162可以包括将N型区注入到本征层114的顶部中。可以通过用例如砷将本征层114掺杂到合适的浓度来形成N型区，尽管可以使用其他N型掺杂剂。步骤162还可以包括将N型掺杂剂热驱动并扩散到本征层114中。
在步骤164处，该方法包括在绝缘层120中形成第三开口。返回参照图2B，可以在步骤164处形成宽度为W3的开口。可以通过以下在绝缘层120中形成宽度为W3的开口：使用湿化学、等离子体的施加或使用另外合适的技术来蚀刻正性光致抗蚀剂掩模。在步骤164处不形成其他开口。
在步骤166处，该方法包括将P型区116注入到本征层114的顶部中。可以通过以下来形成P型区116：通过在步骤164处在绝缘层120中形成的开口进行高浓度P型掺杂剂的离子注入或固体源沉积。可以通过用硼掺杂本征层114例如掺杂到约2×1019原子/cm3的浓度而形成P型区116，尽管其他P型掺杂剂可以用于其他电荷载流子浓度以形成结。当形成P型区116时，在P型区116与本征层114之间形成结。
步骤166还可以包括将用于P型区116的掺杂元素热驱动并扩散到本征层114中。快速热处理或退火工艺步骤可以用于热驱动。可以通过高温热驱动来设置P型区116的深度和有效本征区I21。在一些情况下，步骤166处的热驱动还可以至少部分地有助于P型区117和118扩散到本征层114中。理想地，在步骤166处的P型区116的热驱动不会影响或改变P型区117和118扩散到本征层114中的程度。然而，如果不能满足该热限制，则步骤158和162处用于热驱动的热预算必须结合或考虑步骤166处的热驱动。
替选地，为了形成NIP二极管结构，步骤166可以包括将N型区注入到本征层114的顶部中。可以通过用例如砷将本征层114掺杂到合适的浓度来形成N型区，尽管可以使用其他N型掺杂剂。步骤166还可以包括将N型掺杂剂热驱动并扩散到本征层114中。
图2B所示的方法还可以包括在PIN二极管结构10中形成更多窗口并注入附加阳极的工艺步骤。还可以依靠包括背面处理步骤的附加工艺步骤来形成阴极接触130和阳极接触132、134和136。可以依靠其他步骤来形成作为较大的集成电路装置的一部分的PIN二极管结构100上的部件，所述较大的集成电路装置包括二极管、电容器、电感器、电阻器和用于将部件电互连在一起的金属层，以形成开关、限制器和其他装置。
图2A和图2B涵盖包括具有不同本征区的多个二极管的单片、垂直、平面半导体结构。二极管具有彼此相比厚度不同的本征区。二极管还可以以单片电路格式与单片半导体结构上的其他部件例如电容器、电阻器和电感器集成。与使用分立二极管的常规技术相比，单片格式可以提供许多优点，诸如更小的尺寸、降低的成本以及更好且更可控的频率响应。
图2A和图2B所示的概念可以扩展到其他类型和布置的二极管器件。例如，尽管在下面描述的其他示例实施方式中二极管(以及二极管的阴极)可以彼此分离，但是在图2A中二极管的阴极电连接在一起。另外，如下所述，顶侧接触可以被形成用于二极管的阳极和阴极二者，并且背面接触可以针对每个二极管被隔离，或者在一些情况下甚至被省略。
转向其他实施方式，图3示出了根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构200。与图1和图2A所示的二极管结构10和100相比，二极管结构200包括诸如玻璃的高绝缘材料以形成一种类型的异质微波集成电路(HMIC)。PIN二极管结构200在图3中作为代表性示例示出。PIN二极管结构200的层的形状和尺寸不必按比例绘制。图3中所示的层并不详尽，并且PIN二极管结构200可以包括未单独示出的其他层和元件。另外，PIN二极管结构200可以形成为较大的集成电路装置的一部分，所述PIN二极管结构200与其他二极管、电容器、电感器、电阻器和用于将电路元件电互连在一起的金属层组合以形成开关、限制器和其他装置。在其他实施方式中，通过互换P型和N型掺杂剂，一个或更多个NIP二极管也可以形成为具有与图3中所示的结构类似的结构。
PIN二极管结构200包括N型半导体衬底212、本征层214和本征层214中形成的P型区216。与如图1和图2A所示的结构10和100中的相应层相比，这些层可以在形式和尺寸上类似。N型半导体衬底212形成PIN二极管结构200的阴极，而P型区216形成PIN二极管结构200的阳极。通过绝缘层220中的宽度为W20的开口形成P型区216。P型区216可以在本征层214中形成为约2μm至5μm之间的深度。例如，对于100μm厚的本征层214，有效本征区I31的尺寸可以在约8μm至95μm之间的范围内。
PIN二极管结构200包括P型区216上方形成的顶侧阳极接触232。PIN二极管结构200还包括背面阴极接触230以及顶侧阴极接触234A和234B。金属侧壁导体240A和240B从背面阴极接触230延伸并将背面阴极接触230电连接至顶侧阴极接触234A和234B，并且N+型掺杂侧壁242A和242B使金属侧壁导体240A和240B与本征层214绝缘。
如图3所示，沿着本征层214和衬底212的侧壁形成N+型掺杂侧壁242A和242B以及金属侧壁导体240A和240B。本征层214和衬底212的侧壁通过本征层214和衬底212的垂直蚀刻而暴露，这将本征层214和衬底212形成为如图所示的基座类型。在一个示例中，可以在形成P型区216之后但在形成顶侧阳极接触232以及阴极接触234A和234B之前执行蚀刻工艺步骤。可以依靠湿化学蚀刻或干蚀刻技术来暴露侧壁，因为可以通过任一技术获得深腔。
在衬底212具有足够厚度的情况下，蚀刻工艺可以向下蚀刻穿过本征层214并进入衬底212直到从PIN二极管结构200的顶侧起总深度约为150μm至160μm。如果依靠湿化学蚀刻，则本征层214和衬底212的侧壁可以从PIN二极管结构200的顶表面以一定角度(例如，以约54.7度)向下延伸。如果依靠干蚀刻，则本征层214和衬底212的侧壁可以基本上笔直向下延伸(例如，从PIN二极管结构200的顶表面以约90度的角度向下延伸)。
可以在蚀刻之后形成N+型掺杂侧壁242A和242B以及金属侧壁导体240A和240B。可以通过将例如磷或另外的N+型掺杂剂扩散到本征层214和衬底212的暴露的侧壁中来形成N+型掺杂侧壁242A和242B。然后，可以通过在N+型掺杂侧壁242A和242B上方沉积诸如硅化钴(CoSi2)的金属来形成金属侧壁导体240A和240B。
然后，可以在金属侧壁导体240A和240B周围形成绝缘体250，并且如果形成多个二极管，则可以在二极管之间形成绝缘体250。绝缘体250的施加可以例如通过低压化学气相沉积(LPCVD)以约
Figure BDA0003092447510000141
的氮化硅的均厚沉积开始，随后沉积约
Figure BDA0003092447510000142
的低温氧化物(LTO)。这些层(尽管在图3中未示出)可以在施加绝缘体250的过程中封装并保护二极管。然后，绝缘体250可以被熔合到金属侧壁导体240A和240B周围的区域中，从而形成保形层。绝缘体250可以形成为比垂直蚀刻的深度高至少50μm的厚度，以允许玻璃平坦化的步骤。
绝缘体250可以是例如硼硅酸盐玻璃，其表现出类似于硅的低介电常数、低损耗角正切和热膨胀系数，以在宽的温度范围内获得坚固性，尽管也可以依靠其他类型的绝缘体。尽管图3中示出单个二极管器件，但是如下面参照图5至图7描述的，可以依靠绝缘体250来分离多个不同的并排二极管器件。绝缘体250还通过将二极管彼此隔离而允许二极管之间的各种不同的电连接。
在绝缘体250被熔合之后，可以执行多个背面处理步骤。衬底212的背面可以被向下研磨直到绝缘体250被暴露。然后，背面阴极接触230可以形成为在金属侧壁导体240A和240B以及衬底212的底侧上方延伸。当形成时，背面阴极接触230电连接至金属侧壁导体240A和240B。然后，背面阴极接触230经由金属侧壁导体240A和240B电连接至顶侧阴极接触234A和234B。因此，通过包括金属侧壁导体240A和240B以及顶侧阴极接触234A和234B，可在PIN二极管结构200的顶部上利用阳极接触和阴极接触二者。这样，PIN二极管结构200被设计成便于二极管之间的并联(shunt)连接。
在另一实施方式中，图4示出了示例HMIC硅PIN二极管结构300。与图3所示的PIN二极管结构300相比，PIN二极管结构300还包括在N型半导体衬底212和背面阴极接触230之间的绝缘材料层260，例如氮化硼或热环氧树脂以及其他合适的绝缘体。半导体衬底212可以从半导体衬底212的背面蚀刻到约50μm的深度，为绝缘材料层260打开区域或空隙。因此，二极管结构300特别适合于二极管之间的串联连接。出于机械管芯附接的目的，阴极接触230可以可选地包括在图4所示的实施方式中。在一些情况下，可以省略阴极接触230。
图3所示的PIN二极管结构200和图4所示的PIN结构300二者可以扩展到NIP结构。另外，如下所述，PIN二极管结构200和PIN结构300二者可以以单片格式扩展为包括具有不同“I”区厚度的多个二极管。
图5A示出根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构400。PIN二极管结构400在图5A中作为代表性示例示出。PIN二极管结构400的层的形状和尺寸不必按比例绘制。图5A中所示的层并不详尽，并且PIN二极管结构400可以包括未单独示出的其他层和元件。另外，PIN二极管结构400可以形成为较大的集成电路装置的一部分，所述PIN二极管结构400与其他二极管、电容器、电感器、电阻器和用于将电路元件电互连在一起的金属层组合以形成开关、限制器和其他装置。在其他实施方式中，通过互换P型和N型掺杂剂，一个或更多个NIP二极管也可以形成为具有与图5A中所示的结构类似的结构。
PIN二极管结构400包括形成为第一基座、第二基座和第三基座的PIN二极管器件360、362和364。PIN二极管器件360包括N型半导体衬底312和本征层314，所述N型半导体衬底312和本征层314通过如下所述的蚀刻形成为第一基座。与图3所示的结构200中的相应层相比，这些层在垂直厚度上类似。在本征层314中形成P型区316。N型半导体衬底312形成PIN二极管器件360的阴极，而P型区316形成PIN二极管器件360的阳极。通过绝缘层320中的宽度为W31的开口形成P型区316。PIN二极管器件362和364也包括如图所示的类似的N型半导体衬底和本征层，其通过蚀刻分别形成为第一基座和第二基座。
与PIN二极管器件360相比，PIN二极管器件362和364在形式和尺寸上类似。然而，P型区317比P型区316扩散得更深，并且P型区318比P型区317扩散得更深。为了获得这种形式，制造PIN二极管结构400的方法可以遵循上面描述的图2B所示的工艺步骤。具体地，P型区316至318可以根据图2B所示的工艺步骤顺序地或者依次形成在本征层314中。以此方式，P型区316以最小程度扩散到本征层314中，P型区317以较大程度扩散到本征层314中，并且P型区318以最大程度扩散到本征层314中。因此，P型区316下方的有效本征区I31大于P型区317下方的有效本征区I32，并且有效本征区I32大于P型区318下方的有效本征区I33。在一个示例中，有效本征区I31可以在约20μm至23μm之间，有效本征区I32可以约为12μm，并且有效本征区I33可以约为5μm，尽管其他范围也在实施方式的范围内。
P型区316至318的横向扩散Ld1、Ld2和Ld3的程度也可以如上所述变化，其中横向扩散Ld1最小，横向扩散Ld3最大。在一些情况下，为了单独地控制PIN二极管器件360、362和364的电容和高频特性，绝缘层320中形成的开口的宽度W31至W33可以彼此相比而变化。例如，W33可以小于W32，并且W32可以小于W31。
PIN二极管器件360包括形成在P型区316上方的顶侧阳极接触332。PIN二极管器件360还包括背面阴极接触330和顶侧阴极接触334A和334B。金属侧壁导体340A和340B从背面阴极接触330延伸并将背面阴极接触330电连接至顶侧阴极接触334A和334B，并且N+型掺杂侧壁342A和342B使金属侧壁导体340A和340B与本征层314绝缘。与图3所示的结构200中的相应特征相比，这些特征可以在形式和尺寸上类似。PIN二极管器件362和364可以包括如图5A所示的类似特征。
沿着PIN二极管器件360的本征层314和衬底312的侧壁形成N+型掺杂侧壁342A和342B以及金属侧壁导体340A和340B。但是在所有PIN二极管器件360、362和364之中，本征层314和衬底312的侧壁以类似于上面参照图3描述的方式通过本征层314和衬底312的垂直蚀刻而暴露。然后可以在金属侧壁导体340A和340B以及PIN二极管器件362和364的相应侧壁特征周围形成绝缘体350。
绝缘体350的施加可以例如通过LPCVD以氮化硅的均厚沉积开始，随后是LTO的沉积。这些层(尽管在图5A中未示出)可以在施加绝缘体350的过程中封装并保护PIN二极管器件360、362和364。然后，绝缘体350可以被熔合到PIN二极管器件360、362和364周围的蚀刻区域中，形成保形层。绝缘体350可以形成为比垂直蚀刻的深度高至少50μm的厚度，以允许玻璃平坦化的步骤。绝缘体350可以是例如硼硅酸盐玻璃，其表现出类似于硅的低介电常数、低损耗角正切和热膨胀系数，以在宽的温度范围内获得坚固性，尽管也可以依靠其他类型的绝缘体。
在绝缘体350被熔合之后，可以执行多个背面处理步骤。衬底312的背面可以被向下研磨直到绝缘体350被暴露。然后，背面阴极接触330可以形成为在金属侧壁导体340A和340B以及衬底312的底侧上方延伸。当形成时，背面阴极接触330电连接至金属侧壁导体340A和340B。然后，背面阴极接触330经由金属侧壁导体340A和340B电连接至顶侧阴极接触334A和334B。PIN二极管结构400被设计成便于PIN二极管器件360、362和364之间的并联连接。
图5B示出了根据本文描述的各种实施方式的另一示例HMIC硅PIN二极管结构400B。PIN二极管结构400B包括PIN二极管器件360B、362B和364B。PIN二极管结构400B类似于图5A中所示的PIN二极管结构400。然而，与图5A中所示的PIN二极管器件360相比，图5B中的PIN二极管器件360B还包括绝缘材料层352，其类似于图4中的绝缘材料层260。PIN二极管器件362B和364B也包括类似的绝缘材料层。因此，PIN二极管结构400B被形成用于PIN二极管器件360B、362B和364B之间的串联连接。出于机械管芯附接的目的，阴极接触例如阴极接触330，可以可选地包括在图5B所示的实施方式中。在一些情况下，可以省略阴极接触。
图6示出了根据本文描述的各种实施方式的示例HMIC硅PIN二极管结构500。PIN二极管结构500在图6中作为代表性示例示出。PIN二极管结构500的层的形状和尺寸不必按比例绘制。图6中所示的层并不详尽，并且PIN二极管结构500可以包括未单独示出的其他层和元件。另外，PIN二极管结构500还可以形成为较大的集成电路装置的一部分，所述PIN二极管结构500与其他二极管、电容器、电感器、电阻器和用于将电路元件电互连在一起的金属层组合以形成开关、限制器和其他装置。在其他实施方式中，通过互换P型和N型掺杂剂，一个或更多个NIP二极管器件也可以形成为具有与6所示的结构类似的结构。
PIN二极管结构500包括PIN二极管器件460、462和464。PIN二极管器件460包括N型半导体衬底412、本征层414以及本征层414中形成的P型区416。N型半导体衬底412形成PIN二极管器件460的阴极，而P型区416形成PIN二极管器件460的阳极。通过绝缘层420中的宽度为W41的开口形成P型区416。PIN二极管器件460包括P型区416上方形成的顶侧阳极接触432。PIN二极管器件460还包括背面阴极接触430。
与PIN二极管器件460相比，PIN二极管器件462和464在形式和尺寸上类似。然而，P型区417比P型区416扩散得更深，并且P型区418比P型区417扩散得更深。为了获得这种形式，制造PIN二极管结构500的方法可以遵循上面描述的图2B所示的工艺步骤。具体地，P型区416至418可以根据图2B所示的工艺步骤顺序地或者依次形成在本征层414中。以此方式，P型阳极区416以最小程度扩散到本征层414中，P型区417以较大程度扩散到本征层414中，并且P型区418以最大程度扩散到本征层414中。因此，P型区416下方的有效本征区I41大于P型区417下方的有效本征区I42，并且有效本征区I42大于P型区418下方的有效本征区I43。在一个示例中，有效本征区I41可以在约20μm至23μm之间，有效本征区I42可以约为12μm，并且有效本征区I43可以约为5μm，尽管其他范围也在实施方式的范围内。
还可以沿着PIN二极管器件460的本征层414和衬底412的侧壁形成侧壁绝缘体415。侧壁绝缘体415可以包括钝化介电层或氧化物层。但是在所有PIN二极管器件460、462和464之中，为了形成侧壁绝缘体415，本征层414和衬底412的侧壁以类似于上面参照图3描述的方式通过垂直蚀刻而暴露。然后可以在PIN二极管器件460的侧壁以及PIN二极管器件462和464的相应侧壁上形成侧壁绝缘体415，以确保在那些器件中的阳极与阴极之间没有垂直泄漏路径。
然后可以以类似于上面描述的方式将绝缘体450熔合在PIN二极管器件460、462和464之中。绝缘体450的施加可以例如通过LPCVD以氮化硅的均厚沉积开始，随后是LTO的沉积。这些层(尽管在图6中未示出)可以在施加绝缘体450的过程中封装并保护PIN二极管器件460、462和464。然后，绝缘体450可以被熔合到PIN二极管器件460、462和464周围的蚀刻区域中，形成保形层。绝缘体450可以形成为比垂直蚀刻的深度高至少50μm的厚度，以允许玻璃平坦化的步骤。绝缘体450可以是例如硼硅酸盐玻璃，其表现出类似于硅的低介电常数、低损耗角正切和热膨胀系数，以在宽的温度范围内获得坚固性，尽管也可以依靠其他类型的绝缘体。
在绝缘体450被熔合之后，可以执行多个背面处理步骤。衬底412的背面可以被向下研磨直到绝缘体450被暴露。然后，背面阴极接触430可以形成为在衬底412的底侧上方延伸。在一些情况下，可以形成单个背面阴极接触以延伸跨过所有PIN二极管器件460、462和464的N型半导体衬底，而不是如图6所示为PIN二极管器件460、462和464中的每一个形成单独的背面阴极接触。PIN二极管结构500被设计成便于PIN二极管器件460、462和464之间的并联连接。
由于对于PIN二极管的并联配置不需要顶侧阴极返回，因此可以依靠图6所示的方法来控制各个PIN二极管器件460、462和464的电容。在图6中，蚀刻工艺被用来确定P型区416、417和418的物理尺寸，而与阳极的结深度和绝缘层420中的窗口W41至W43的尺寸无关。因此，可以根据图6所示的方法来控制关于其他实施方式中的横向扩散Ld1、Ld2和Ld3的程度的关注。换言之，蚀刻工艺用来确定P型区416、417和418的物理尺寸，以控制每个单独的PIN二极管的电容和高频特性。
本文描述的结构和方法可以用于制造多种有用的集成电路。例如，上述PIN和NIP二极管可以以适合于微波电路应用的单片电路格式与各种部件集成。尽管本文已经详细描述了实施方式，但是这些描述是作为示例。
本文描述的实施方式的特征具有代表性，并且在替选实施方式中，可以添加或省略某些特征和元素。另外，在不脱离所附权利要求书所限定的本发明的精神和范围的情况下，本领域技术人员可以对本文描述的实施方式的各方面进行修改，权利要求书的范围将被给予最广泛的解释以便涵盖修改和等效结构。

Claims (40)

1.一种二极管的半导体结构，包括：
N型硅衬底；
在所述N型硅衬底上的本征层；
以第一深度形成至所述本征层中的第一P型区；以及
以第二深度形成至所述本征层中的第二P型区。
2.根据权利要求1所述的半导体结构，其中，所述第一深度大于所述第二深度。
3.根据权利要求1至2中任一项所述的半导体结构，还包括在所述本征层上的介电层，所述介电层包括多个开口。
4.根据权利要求3所述的半导体结构，其中：
所述第一P型区通过所述多个开口之中的第一开口形成；并且
所述第二P型区通过所述多个开口之中的第二开口形成。
5.根据权利要求3所述的半导体结构，其中，所述多个开口之中的第一开口的第一宽度与所述多个开口之中的第二开口的第二宽度不同。
6.根据权利要求1至5中任一项所述的半导体结构，还包括：
以第三深度形成至所述本征层中的第三P型区，其中：
所述第一深度大于所述第二深度；并且
所述第二深度大于所述第三深度。
7.根据权利要求1至6中任一项所述的半导体结构，还包括在所述半导体结构的背面在所述N型硅衬底上形成的阴极接触。
8.根据权利要求1至7中任一项所述的半导体结构，还包括：
在所述半导体结构的前面在所述第一P型区上形成的第一阳极接触；以及
在所述半导体结构的前面在所述第二P型区上形成的第二阳极接触。
9.一种二极管的半导体结构，包括：
第一基座，所述第一基座包括N型硅衬底、在所述N型硅衬底上的本征层以及以第一深度形成至所述本征层中的第一P型区；
第二基座，所述第二基座包括所述N型硅衬底、在所述N型硅衬底上的所述本征层以及以第二深度形成至所述本征层中的第二P型区；以及
在所述第一基座与所述第二基座之间形成的绝缘体。
10.根据权利要求9所述的半导体结构，其中，所述第一深度大于所述第二深度。
11.根据权利要求9至10中任一项所述的半导体结构，还包括在所述本征层上的介电层，所述介电层包括多个开口。
12.根据权利要求11所述的半导体结构，其中：
所述第一P型区通过所述多个开口之中的第一开口形成；并且
所述第二P型区通过所述多个开口之中的第二开口形成。
13.根据权利要求11所述的半导体结构，其中，所述多个开口之中的第一开口的第一宽度与所述多个开口之中的第二开口的第二宽度不同。
14.根据权利要求9至13中任一项所述的半导体结构，还包括：
第三基座，所述第三基座包括所述N型硅衬底、在所述N型硅衬底上的所述本征层以及以第三深度形成至所述本征层中的第三P型区，其中：
所述绝缘体形成在所述第一基座、所述第二基座和所述第三基座之间；
所述第一深度大于所述第二深度；并且
所述第二深度大于所述第三深度。
15.根据权利要求9至14中任一项所述的半导体结构，还包括：
在所述半导体结构的背面在所述第一基座的所述N型硅衬底上形成的第一阴极接触；以及
在所述半导体结构的背面在所述第二基座的所述N型硅衬底上形成的第二阴极接触。
16.根据权利要求9至15中任一项所述的半导体结构，还包括：
在所述半导体结构的前面在所述第一P型区上形成的第一阳极接触；以及
在所述半导体结构的前面在所述第二P型区上形成的第二阳极接触。
17.一种半导体结构的制造方法，包括：
提供N型半导体衬底；
在所述N型半导体衬底上提供本征层；
在所述本征层上形成绝缘层；
在所述绝缘层中形成第一开口；
通过所述绝缘层中的所述第一开口将第一P型阳极区以第一深度注入到所述本征层中；
在注入所述第一阳极区之后，在所述绝缘层中形成第二开口；以及
通过所述绝缘层中的所述第二开口将第二P型阳极区以第二深度注入到所述本征层中。
18.根据权利要求17所述的制造方法，其中，所述第一深度大于所述第二深度。
19.根据权利要求17至18中任一项所述的制造方法，其中，所述第一开口的第一宽度与所述第二开口的第二宽度不同。
20.根据权利要求17至19中任一项所述的制造方法，还包括：
在注入所述第二阳极区之后，在所述绝缘层中形成第三开口；以及
通过所述绝缘层中的所述第三开口将第三P型阳极区以第三深度注入到所述本征层中。
21.一种二极管的半导体结构，包括：
P型硅衬底；
在所述P型硅衬底上的本征层；
以第一深度形成至所述本征层中的第一N型区；以及
以第二深度形成至所述本征层中的第二N型区。
22.根据权利要求21所述的半导体结构，其中，所述第一深度大于所述第二深度。
23.根据权利要求21至22中任一项所述的半导体结构，还包括在所述本征层上的介电层，所述介电层包括多个开口。
24.根据权利要求23所述的半导体结构，其中：
所述第一N型区通过所述多个开口之中的第一开口形成；并且
所述第二N型区通过所述多个开口之中的第二开口形成。
25.根据权利要求23所述的半导体结构，其中，所述多个开口之中的第一开口的第一宽度与所述多个开口之中的第二开口的第二宽度不同。
26.根据权利要求21至25中任一项所述的半导体结构，还包括：
以第三深度形成至所述本征层中的第三N型区，其中：
所述第一深度大于所述第二深度；并且
所述第二深度大于所述第三深度。
27.根据权利要求21至26中任一项所述的半导体结构，还包括在所述半导体结构的背面在所述P型硅衬底上形成的接触。
28.根据权利要求21至27中任一项所述的半导体结构，还包括：
在所述半导体结构的前面在所述第一N型区上形成的接触；以及
在所述半导体结构的前面在所述第二N型区上形成的接触。
29.一种二极管的半导体结构，包括：
第一基座，所述第一基座包括P型硅衬底、在所述P型硅衬底上的本征层以及以第一深度形成至所述本征层中的第一N型区；
第二基座，所述第二基座包括所述P型硅衬底、在所述P型硅衬底上的所述本征层以及以第二深度形成至所述本征层中的第二N型区；以及
在所述第一基座与所述第二基座之间形成的绝缘体。
30.根据权利要求29所述的半导体结构，其中，所述第一深度大于所述第二深度。
31.根据权利要求29至30中任一项所述的半导体结构，还包括在所述本征层上的介电层，所述介电层包括多个开口。
32.根据权利要求31所述的半导体结构，其中：
所述第一N型区通过所述多个开口之中的第一开口形成；并且
所述第二N型区通过所述多个开口之中的第二开口形成。
33.根据权利要求31所述的半导体结构，其中，所述多个开口之中的第一开口的第一宽度与所述多个开口之中的第二开口的第二宽度不同。
34.根据权利要求29至33中任一项所述的半导体结构，还包括：
第三基座，所述第三基座包括所述P型硅衬底、在所述P型硅衬底上的所述本征层以及以第三深度形成至所述本征层中的第三N型区，其中：
所述绝缘体形成在所述第一基座、所述第二基座与所述第三基座之间；
所述第一深度大于所述第二深度；并且
所述第二深度大于所述第三深度。
35.根据权利要求29至34中任一项所述的半导体结构，还包括：
在所述半导体结构的背面在所述第一基座的所述P型硅衬底上形成的第一接触；以及
在所述半导体结构的背面在所述第二基座的所述P型硅衬底上形成的第二接触。
36.根据权利要求29至35中任一项所述的半导体结构，还包括：
在所述半导体结构的前面在所述第一N型区上形成的第一接触；以及
在所述半导体结构的前面在所述第二N型区上形成的第二接触。
37.一种半导体结构的制造方法，包括：
提供P型半导体衬底；
在所述P型半导体衬底上提供本征层；
在所述本征层上形成绝缘层；
在所述绝缘层中形成第一开口；
通过所述绝缘层中的所述第一开口将第一N型区以第一深度注入到所述本征层中；
在注入所述第一阳极区之后，在所述绝缘层中形成第二开口；以及
通过所述绝缘层中的所述第二开口将第二N型区以第二深度注入到所述本征层中。
38.根据权利要求37所述的制造方法，其中，所述第一深度大于所述第二深度。
39.根据权利要求37至38中任一项所述的制造方法，其中，所述第一开口的第一宽度与所述第二开口的第二宽度不同。
40.根据权利要求37至39中任一项所述的制造方法，还包括：
在注入所述第二阳极区之后，在所述绝缘层中形成第三开口；以及
通过所述绝缘层中的所述第三开口将第三N型区以第三深度注入到所述本征层中。
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