CN113471142B - 平坦化方法 - Google Patents
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Abstract
本发明提供一种平坦化方法，包括：提供具有硅通孔的晶圆，硅通孔中填充有金属铜；对晶圆进行第一次热处理，形成第一铜凸起；去除第一铜凸起；对去除第一铜凸起的晶圆进行第二次热处理，形成第二铜凸起；去除第二铜凸起；对去除第二铜凸起的晶圆进行第三次热处理，并在晶圆表面形成介电层。本发明的平坦化方法减小了在后续工艺中由于出现铜凸起而造成的成品良率降低的风险，实现了对TSV的有效平坦化，且该平坦化方法工艺简单，降低了劳动量以及制造成本。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种平坦化方法。
背景技术
硅通孔(Through Silicon Via,TSV)是层间垂直互连的核心技术，TSV电镀填充之后的平坦化，是制造TSV的关键步骤。
TSV电镀填充铜后，对填充的铜进行退火处理，随着温度的升高，填充的铜的内部容易产生晶界错位缺陷，进而增大内部应力。在后续的工艺中，受到温度和应力的影响，铜会受挤压而在TSV的顶表面形成铜凸起，该凸起不仅会造成TSV接触失败，还会影响半导体器件的良率。
在所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种平坦化方法，能够降低TSV电镀铜内部的压力，有效去除铜凸起，提高成品良率，且工艺简单，降低了劳动量以及制造成本。
为了实现上述目的，本发明提供一种平坦化方法，包括：提供具有硅通孔的晶圆，所述硅通孔中填充有金属铜；对所述晶圆进行第一次热处理，形成第一铜凸起；去除所述第一铜凸起；对去除所述第一铜凸起的所述晶圆进行第二次热处理，形成第二铜凸起；去除所述第二铜凸起；对去除所述第二铜凸起的所述晶圆进行第三次热处理，并在所述晶圆表面形成介电层。
根据本发明的一示例性实施例，所述对所述晶圆进行第一次热处理包括：对所述晶圆加热，加热温度为150℃～400℃。
根据本发明的一示例性实施例，对所述晶圆加热，升温至150℃时，以2℃～5℃/min的速度升温至180℃，并保持180℃的温度60min～180min。
根据本发明的一示例性实施例，对所述晶圆进行第一次热处理还包括：在加热的同时提供氮气或氢气。
根据本发明的一示例性实施例，对去除所述第一铜凸起的所述晶圆进行第二次热处理，形成第二铜凸起包括：对所述晶圆烘烤，烘烤的温度为250℃～400℃。
根据本发明的一示例性实施例，对所述晶圆烘烤，以10℃～15℃/min的速度升温至350℃并保持350℃的温度120min～180min。
根据本发明的一示例性实施例，所述对去除所述第二铜凸起的所述晶圆进行第三次热处理，并在所述晶圆表面形成介电层包括：对去除所述第二铜凸起的所述晶圆加热，加热温度为250℃～400℃，并在所述晶圆表面沉积氮化硅，以形成所述介电层。
根据本发明的一示例性实施例，对去除所述第二铜凸起的所述晶圆加热，以10℃～15℃/min的速度升温至350℃并保持350℃的温度120min～180min。
根据本发明的一示例性实施例，所述对去除所述第二铜凸起的所述晶圆进行第三次热处理，并在所述晶圆表面形成介电层还包括：在加热的同时提供氨气或氢气。
根据本发明的一示例性实施例，去除所述第一铜凸起和去除所述第二铜凸起采用的工艺均为化学机械研磨工艺。
根据本发明的一示例性实施例，金属铜沉积至所述硅通孔中，并在所述晶圆的表面形成铜层。
根据本发明的一示例性实施例，在对所述晶圆进行第一次热处理之前包括：对所述硅通孔中的所述金属铜和所述铜层进行退火处理。
根据本发明的一示例性实施例，所述去除所述第一铜凸起还包括：去除所述铜层。
根据本发明的一示例性实施例，在所述提供具有硅通孔的晶圆，所述硅通孔中填充有金属铜之前，还包括：在所述晶圆衬底上形成所述硅通孔；在所述硅通孔的内壁上形成隔离层；在所述隔离层上形成阻挡层；在具有所述阻挡层的所述硅通孔中填充金属铜。
根据本发明的一示例性实施例，所述阻挡层的材料为Ta/TaN叠层。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
通过对填充的金属铜进行三次热处理，能够有效修复铜内部的晶界错位缺陷，使其内部应力释放，并将由该晶界错位缺陷导致的铜凸起去除，避免在后续工艺中再次产生铜凸起，减小了在后续工艺中由于出现铜凸起而造成的成品良率降低的风险，实现了对TSV的有效平坦化，且该平坦化方法工艺简单，降低了劳动量以及制造成本。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1为相关技术中平坦化方法示出的流程示意图；
图2为本发明一示例性实施方式示出的平坦化方法的流程图；
图3为本发明一示例性实施方式示出的在填充的铜中形成晶界错位缺陷的晶圆的示意图；
图4为本发明一示例性实施方式示出的第一次热处理后形成第一铜凸起的示意图；
图5为本发明一示例性实施方式示出的将第一铜凸起磨平后的示意图；
图6为本发明一示例性实施方式示出的第二次热处理后形成第二铜凸起的示意图；
图7为本发明一示例性实施方式示出的将第二铜凸起磨平后的示意图；
图8为本发明一示例性实施方式示出的第三次热处理后并在晶圆表面形成介电层的示意图。
附图标记说明：
1.晶圆；2.隔离层；3.阻挡层；4.铜；5.晶界错位缺陷；6.第一铜凸起；7.第二铜凸起；8.介电层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
另外，在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
如图1所示，在相关技术中，在TSV中填充电镀铜后，采用的平坦化方法为：利用CMP(化学机械研磨)去除位于晶圆1的表面的铜4，使TSV通孔中的铜4与晶圆1的表面平齐；在该晶圆1的表面以及铜4的表面沉积形成介电层8。
利用上述方法，虽然去除了晶圆1的表面的电镀铜4，但由于TSV内的铜4的内部存在晶界错位缺陷5，即电镀铜4存在局部非均匀性，在半导体器件的后续制造工艺中，位于TSV内的铜4很容易因为受热或者应力而导致该晶界错位缺陷5处的铜4被挤出产生铜凸起，该铜凸起使覆盖于其上的介电层8也会产生凸起，导致介电层8的表面不平整，进而影响后续的制造工艺，降低半导体器件的制造良率。
为了能够有效去除铜凸起，并且能够避免在后续的制造工艺中产生铜凸起，本发明实施例提供了一种平坦化方法。如图2所示，示出了本发明的平坦化方法的流程图。如图3至图8所示，示出了本发明的平坦化方法中，不同步骤中的晶圆1以及TSV中填充的铜4的示意图。如图2所示，本发明的平坦化方法包括：
步骤S200：提供具有硅通孔的晶圆1，硅通孔中填充有金属铜4。
步骤S400：对晶圆1进行第一次热处理，形成第一铜凸起6。
步骤S600：去除第一铜凸起6。
步骤S800：对去除第一铜凸起6的晶圆1进行第二次热处理，形成第二铜凸起7。
步骤S1000：去除第二铜凸起7。
步骤S1200：对去除第二铜凸起7的晶圆1进行第三次热处理，并在晶圆1的表面形成介电层8。
本发明的平坦化方法，通过对填充的金属铜4进行三次热处理，能够有效修复铜4内部的晶界错位缺陷5，使其内部应力释放，并将由该晶界错位缺陷5导致的铜凸起去除，避免在后续工艺中再次产生铜凸起，减小了在后续工艺中由于出现铜凸起而造成的成品良率降低的风险，实现了对TSV的有效平坦化，且该平坦化方法工艺简单，降低了劳动量以及制造成本。
下面对本发明的平坦化方法进行详细的说明。
步骤S200：提供具有硅通孔的晶圆1，硅通孔中填充有金属铜4。
该晶圆1可以包括晶圆衬底，在晶圆衬底上形成有浅沟槽隔离，浅沟槽隔离之间设有有源区(图中未示出)。晶圆衬底中还设有字线结构(图中未示出)和位线结构(图中未示出)。字线结构可以包括高介电常数介电层、多晶硅层、功函数层以及字线金属层等。
在一实施例中，本发明实施例的晶圆衬底的材料可以为硅、碳化硅、氮化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。
硅通孔的形成，是在步骤S200之前进行的，包括：
步骤S101：在晶圆衬底上形成硅通孔。
具体地，在晶圆衬底上，通过钻孔的方式形成硅通孔。或者在晶圆衬底的表面沉积一层氮化硅作为停止层，然后以该停止层作为掩膜层，蚀刻晶圆衬底，形成硅通孔。当然，形成硅通孔的方法不限于上述，可以采用其他方法，此处不做限定。
步骤S103：在硅通孔的内壁上形成隔离层2。
硅通孔制备完成后，在硅通孔的内壁上通过沉积工艺形成隔离层2，该隔离层2可以为SiO2。
步骤S105：在隔离层2上形成阻挡层3。
在隔离层2上通过沉积工艺形成阻挡层3，该阻挡层3可以为Ta/TaN叠层。
上述步骤中，通过沉积形成隔离层2与阻挡层3，能够保证金属铜4顺利填充至硅通孔中，并且，阻挡层3能够防止后续工艺中铜离子进入晶圆衬底中，而不会与晶圆衬底的其他部位产生掺杂，避免影响半导体器件的稳定性和其他性能，并使金属铜4与晶圆衬底的其他部位有效绝缘。
上述步骤中的沉积工艺可以采用原子层沉积工艺或化学气相沉积工艺，此处不做特殊限定。
步骤S107：在具有阻挡层3的硅通孔中填充金属铜4。
向硅通孔中填充电镀铜4，形成至少填满硅通孔的铜4。具体地，在硅通孔中形成铜4的种子层，通过电镀工艺在硅通孔中进行电镀，直至完全填满硅通孔。在一实施例中，如图3所示，金属铜4沉积至硅通孔中，并在晶圆1的表明形成铜层。如此，不仅能保证金属铜4将硅通孔填满，还能够降低工艺精度，进而降低制造成本。
之后对填充至硅通孔的金属铜4和铜层进行退火处理，以更好地释放填充的金属铜4内部的应力，并降低金属铜4的硬度。
步骤S400：对晶圆1进行第一次热处理，形成第一铜凸起6。
进行退火处理后，如图3所示，铜4内部易形成晶界错位缺陷5，如图4所示，在经过第一次热处理后，通过加热而调整该晶界错位缺陷5，使该缺陷处的铜4被挤压出来，在铜4的表面形成第一铜凸起6，使该晶界错位缺陷5处的应力得到释放，并且减小铜4的硬度，在后续工艺中，能够提高去除铜凸起的速率。
具体地，第一次热处理包括：对晶圆1加热，加热温度为150℃～400℃。在一实施例中，对该晶圆1加热至150℃时，以2℃～5℃/min的速度升温至180℃，并保持180℃的温度60min～180min。具体地，可以以3℃/min、4℃/min的速度升温至180℃，当然也可以升温至200℃、220℃、250℃、300℃、350℃、380℃或400℃，此处不做特殊限定。同时，在该实施例中，在加热时提供氮气或氢气(N2或H2)，两种气体能够保护铜4或晶圆衬底不被氧化，提高半导体器件的稳定性。
在一实施例中，第一次热处理包括对晶圆1加热烘烤，以10℃～15℃/min的速度升温至350℃并保持350℃的温度120min～180min。具体地，以12℃/min、13℃/min或14℃/min升温至300℃、350℃、380℃或400℃，并且可以保持150min或160min，此处不做特殊限定。与上述实施例不同的是，本实施例中并未将晶圆1快速升温至150℃之后再以一定的速度升温，而是直接以稳定的速度逐渐升温至350℃，如此能够稳定地减小晶界错位缺陷5，保持整个晶圆1的稳定性，并且能够将隔离层2以及阻挡层3中的水分缓慢烘出，保证金属铜4在硅通孔中的稳定性。
步骤S600：去除第一铜凸起6。
如图5所示，可以采用CMP工艺(化学机械研磨)，将沉积在晶圆衬底表面的铜层以及形成的第一铜凸起6一并去除，使铜4与晶圆衬底的表面平齐。在一些实施例中，在硅通孔以及晶圆1的表面沉积了隔离层2和阻挡层3，也可以将铜层、第一铜凸起6和位于晶圆1的表面的阻挡层3和/或隔离层2一同去除，如图5所示，位于晶圆1的上表面的阻挡层3被去除。
步骤S800：对去除第一铜凸起6的晶圆1进行第二次热处理，形成第二铜凸起7。
如图6所示，对去除第一铜凸起6的晶圆1进行第二次热处理，第二次热处理包括对该晶圆1烘烤，烘烤温度为250℃～400℃。具体地，在一实施例中，以10℃～15℃/min的速度升温至350℃并保持350℃的温度120min～180min。具体地，以12℃/min、13℃/min或14℃/min升温至300℃、350℃、380℃或400℃，并且可以将升温后的温度保持150min或160min，对于升温后的具体温度，此处不做特殊限定。通过稳定的速度逐渐升温至350℃，如此能够更加稳定地减小晶界错位缺陷5并释放应力，保持整个晶圆1的稳定性，并进一步保证金属铜4在硅通孔中的稳定性。
继续参考图6，由于晶界错位缺陷5的减小且应力得到释放，使得位于晶界错位缺陷5处的铜4被挤压出铜4表面形成第二铜凸起7，如此，使得硅通孔中的电镀铜4更加均匀，最大程度上调整了铜4的均匀性，并且减小晶界错位缺陷5。
步骤S1000：去除第二铜凸起7。
如图7所示，可以采用CMP工艺，调整至合适的工艺参数，将第二铜凸起7磨平，具体地，将隔离层2与第二铜凸起7去除，或者将晶圆1与铜4共同磨去一定厚度，使铜4表面与硅晶圆1的表面保持平齐。此时的晶界错位缺陷5已经非常小，不足以再产生铜凸起。
步骤S1200：对去除第二铜凸起7的晶圆1进行第三次热处理，并在晶圆1的表面形成介电层8。
具体地，对去除第二铜凸起7的晶圆1加热，加热温度为250℃～400℃，在一实施例中，以10℃～15℃/min的速度升温至350℃并保持350℃的温度120min～180min。具体地，以12℃/min、13℃/min或14℃/min升温至300℃、350℃、380℃或400℃，并且可以保持150min或160min，此处不做特殊限定。
参考图8可知，在第三次热处理后，硅通孔中的铜4的表面未再出现铜凸起，说明该铜4的内部缺陷几乎已经被完全修复，在后续的半导体器件制造工艺中，也不会再产生铜凸起。在一些实施例中，在加热至350℃时，在晶圆1的表面沉积氮化硅，形成介电层8。
在另一些实施例中，在第三次热处理的过程中，可以通入氨气或氢气(NH3或H2)，以保护铜4或晶圆衬底不被氧化，提高半导体器件的稳定性。
当然，在另一些实施例中，若对去除第二铜凸起7的晶圆1进行第三次热处理后，又形成了铜凸起，则可以继续利用CMP去除该铜凸起，之后继续第四次热处理，直至热处理后不会产生铜凸起为止。关于热处理的具体参数，同上述热处理，此处不再赘述。
在另一些实施例中，也可以不经过第一次热处理，直接将位于晶圆1的表面上方的铜层去除，再进行上述的第二次热处理，之后去除产生的铜凸起，再进行第三次热处理。即仅进行了两次热处理，这种情况适用于晶界错位缺陷5较小的情况下，经过两次热处理后就不会产生铜凸起。
本发明的平坦化方法，通过对填充的金属铜4进行至少三次热处理，能够有效修复铜4内部的晶界错位缺陷5，使其内部应力释放，并将由该晶界错位缺陷5的导致铜凸起去除，避免在后续工艺中再次产生铜凸起，减小了在后续工艺中由于出现铜凸起而造成的成品良率降低的风险，实现了对TSV的有效平坦化，且该平坦化方法工艺简单，降低了劳动量以及制造成本。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。
Claims (11)
1.一种平坦化方法，其特征在于，包括：
提供具有硅通孔的晶圆，所述硅通孔中填充有金属铜；
对所述晶圆进行第一次热处理，形成第一铜凸起，包括：对所述晶圆加热烘烤，以10℃~15℃/min的速度升温至350℃并保持350℃的温度120min~180min；
去除所述第一铜凸起；
对去除所述第一铜凸起的所述晶圆进行第二次热处理，形成第二铜凸起，包括：对所述晶圆烘烤，以10℃~15℃/min的速度升温至350℃并保持350℃的温度120min~180min；
去除所述第二铜凸起；
对去除所述第二铜凸起的所述晶圆进行第三次热处理，并在所述晶圆表面形成介电层。
2.根据权利要求1所述的平坦化方法，其特征在于，对所述晶圆进行第一次热处理还包括：在加热的同时提供氮气或氢气。
3.根据权利要求1所述的平坦化方法，其特征在于，所述对去除所述第二铜凸起的所述晶圆进行第三次热处理，并在所述晶圆表面形成介电层包括：对去除所述第二铜凸起的所述晶圆加热，加热温度为250℃~400℃，并在所述晶圆表面沉积氮化硅，以形成所述介电层。
4.根据权利要求3所述的平坦化方法，其特征在于，对去除所述第二铜凸起的所述晶圆加热，以10℃~15℃/min的速度升温至350℃并保持350℃的温度120min~180min。
5.根据权利要求3所述的平坦化方法，其特征在于，所述对去除所述第二铜凸起的所述晶圆进行第三次热处理，并在所述晶圆表面形成介电层还包括：在加热的同时提供氨气或氢气。
6.根据权利要求1所述的平坦化方法，其特征在于，去除所述第一铜凸起和去除所述第二铜凸起采用的工艺均为化学机械研磨工艺。
7.根据权利要求1所述的平坦化方法，其特征在于，金属铜沉积至所述硅通孔中，并在所述晶圆的表面形成铜层。
8.根据权利要求7所述的平坦化方法，其特征在于，在对所述晶圆进行第一次热处理之前包括：对所述硅通孔中的所述金属铜和所述铜层进行退火处理。
9.根据权利要求8所述的平坦化方法，其特征在于，所述去除所述第一铜凸起还包括：去除所述铜层。
10.根据权利要求1所述的平坦化方法，其特征在于，在所述提供具有硅通孔的晶圆，所述硅通孔中填充有金属铜之前，还包括：
在所述晶圆衬底上形成所述硅通孔；
在所述硅通孔的内壁上形成隔离层；
在所述隔离层上形成阻挡层；
在具有所述阻挡层的所述硅通孔中填充金属铜。
11.根据权利要求10所述的平坦化方法，其特征在于，所述阻挡层的材料为Ta/TaN叠层。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102339786A (zh) * | 2010-07-16 | 2012-02-01 | 中芯国际集成电路制造(上海)有限公司 | 处理沟槽内铜电镀层的方法 |
| CN103474395A (zh) * | 2013-09-13 | 2013-12-25 | 华进半导体封装先导技术研发中心有限公司 | 一种tsv平坦化方法 |
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Family Cites Families (4)
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|---|---|---|---|---|
| KR20090052024A (ko) * | 2007-11-20 | 2009-05-25 | 삼성전기주식회사 | 절연층의 손상 없는 금속 패턴 형성 방법 |
| DE102010039298B4 (de) * | 2010-08-13 | 2022-11-10 | Robert Bosch Gmbh | Verfahren zum Füllen von Hohlräumen in Wafern |
| US8691688B2 (en) * | 2012-06-18 | 2014-04-08 | United Microelectronics Corp. | Method of manufacturing semiconductor structure |
| KR20140073163A (ko) * | 2012-12-06 | 2014-06-16 | 삼성전자주식회사 | 반도체 장치 및 그의 형성방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102339786A (zh) * | 2010-07-16 | 2012-02-01 | 中芯国际集成电路制造(上海)有限公司 | 处理沟槽内铜电镀层的方法 |
| CN103474395A (zh) * | 2013-09-13 | 2013-12-25 | 华进半导体封装先导技术研发中心有限公司 | 一种tsv平坦化方法 |
| CN104795355A (zh) * | 2014-01-21 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔结构的制备方法 |
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