CN113451316A - 具有延伸栅极结结构的垂直串驱动器 - Google Patents

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Abstract

一种用于三维(3D)存储器器件的驱动器电路，其具有超级结结构作为场管理结构。超级结结构可以称为延伸结结构，其在用于串驱动器的垂直沟道与栅极导体之间分布结的电场。垂直沟道包括垂直连接在源极导体与漏极导体之间的沟道导体。延伸结结构平行于垂直沟道导体延伸，延伸结结构朝向漏极导体垂直延伸，延伸结结构具有大于栅极导体的高度的高度。

Description

具有延伸栅极结结构的垂直串驱动器
技术领域
说明书总体上涉及三维存储器结构，并且更特别地，说明书涉及垂直串驱动器。
背景技术
三维(3D)存储器器件包括堆叠的3D存储器阵列，其与水平存储器阵列相比具有增大的位密度。堆叠的存储器阵列是指具有3D架构的存储器阵列，3D架构在水平方向以及在垂直层堆叠体中都具有位单元。在堆叠的阵列中每单位集成电路面积的位密度较高，因为可以在垂直沟道周围而非仅在水平沟道周围形成单元。堆叠的存储器阵列具有可以用串驱动器控制的位串。
尽管存储器阵列是垂直堆叠的，但是用于堆叠硅CMOS(互补金属氧化物半导体)器件的传统串驱动器具有掩埋在堆叠的阵列下的水平几何结构。新兴的制造工艺能够缩小沟道并且减小3D阵列的水平布局。然而，具有水平几何结构的串驱动器需要管芯上的面积，这约束了增大垂直沟道的密度的能力。因此，在水平几何结构中增大密度的约束可以限制用于将垂直存储器器件缩放到更高密度的开发路线图。
附图说明
以下描述包括对附图的讨论，附图具有通过实施方式的示例的方式而给出的图示。应当以示例而非限制的方式来理解附图。如本文所用，对一个或多个示例的引用将被理解为描述包括在本发明至少一个实施方式中的特定特征、结构或特性。本文中出现的诸如“在一个示例中”或“在替代示例中”的短语提供了本发明的实施方式的示例，并且未必全部指相同的实施方式。然而，它们也未必相互排斥。
图1是具有堆叠存储器的电路的截面的示例的表示，该堆叠存储器具有阶梯区域，该阶梯区域具有带有延伸栅极结结构的垂直串驱动器。
图2是具有栅极连接结的垂直串驱动器的截面的示例的表示。
图3是具有源极连接结的垂直串驱动器的截面的示例的表示。
图4是具有延伸结结构的垂直串驱动器的截止状态中的电流响应的示例的图解表示。
图5A是具有垂直串驱动器的电路的俯视图的示例的表示。
图5B是具有栅极连接结结构的垂直串驱动器的俯视图的示例的表示。
图5C是具有源极连接结结构的垂直串驱动器的俯视图的示例的表示。
图5D是具有圆柱形轮廓的垂直串驱动器的布局的示例的表示。
图5E是具有六边形轮廓的垂直串驱动器的布局的示例的表示。
图5F是具有正方形轮廓的垂直串驱动器的布局的示例的表示。
图6A-图6L是具有栅极连接结的垂直串驱动器的处理阶段的截面的图解表示。
图7A-图7L是具有源极连接结的垂直串驱动器的处理阶段的截面的图解表示。
图8A是系统的示例的框图，该系统具有固态驱动器(SSD)的硬件视图，该固态驱动器具有非易失性阵列，该非易失性阵列具有带有延伸栅极结结构的垂直串驱动器
图8B是系统的逻辑视图的示例的框图，该系统具有固态驱动器(SSD)，该固态驱动器具有非易失性阵列，该非易失性阵列具有带有延伸栅极结结构的垂直串驱动器。
图9是用于创建具有延伸栅极结结构的垂直串驱动器的工艺的示例的流程图
图10是可以在其中实施具有带有延伸栅极结结构的垂直串驱动器的三维存储器的计算系统的示例的框图。
图11是可以在其中实施具有带有延伸栅极结结构的垂直串驱动器的三维存储器的移动设备的示例的框图。
以下是某些细节和实施方式的描述，包括可以描绘一些或所有示例的附图的非限制性描述，以及其他潜在的实施方式。
具体实施方式
如本文所述，用于三维(3D)存储器器件的驱动器电路具有超级结结构作为场管理结构。超级结结构可以称为延伸结结构，其用于在串驱动器的垂直沟道与栅极导体之间分布结的电场。垂直沟道包括垂直连接在源极导体与漏极导体之间的沟道导体。延伸结结构平行于垂直沟道导体延伸，延伸结结构朝向漏极导体垂直延伸，延伸结结构具有大于栅极导体的高度的高度。
当在源极导体与漏极导体之间存在电压差并且栅极导体未被偏置时的条件可以称为串驱动器的截止状态，其中，串驱动器在抑制高电压。延伸结结构在垂直沟道与栅极导体之间分布该界面的电场，从而降低在任何给定点处的整体电场强度。更具体地，电场的分布可以降低具有沟道的栅极导体的拐角处的场。因此，延伸结结构可以调节驱动器电路的电响应，使得电路能够具有更高的击穿电压和改进的驱动电流。因此，该驱动器电路可以实现在存储器阵列上方而非在存储器阵列电路下的可缩放垂直串驱动器。
堆叠的存储器阵列的示例包括3D NAND(存储具有反相与门的单元的存储器单元)阵列。可能需要用于3D NAND存储器器件的串驱动器来阻挡超过20V的或者在某些实施方式中近似大约30V的漏极到源极电压。这样的高电压超过了常规薄膜晶体管的结构极限，例如将用于垂直串驱动器的那些薄膜晶体管的结构极限。
预期垂直串驱动器在驱动器的截止状态中会保持高电压(例如，几十伏)。该高电压是可以被施加以用于对存储器阵列的选定部分编程的阻档电压。对保持高电压的提及是指能够具有从漏极到源极的电压电势，而不导致反向偏置击穿，反向偏置击穿可能导致载流子在栅极氧化物下的累积，这可能导致击穿栅极氧化物。应当理解，降低沟道的电导率并且延长沟道长度可以对保持高电压的能力具有积极影响。然而，降低电导率将导致较低的导通状态电流并且增大导通状态电阻。理想的串驱动器将具有很小或没有导通状态电阻。
用于截止状态的高阻挡电压和用于导通状态的低漏极到源极电阻之间的折中在传统上阻止了使用多晶硅(poly-Si或简称“poly”)作为用于沟道的候选材料。除了多晶硅之外的其他薄膜材料也可以是用于沟道的候选材料。例如，可以使用掺杂金属氧化物膜。更具体地，可以使用氧化锌(ZnO)、氧化镉(CdO)、氧化铟(InO)或其他导电金属氧化物。应当理解，在名称中未指定金属原子与氧原子的比例，并且可以使用可以包括不同的金属与氧原子比例的不同的氧化物化合物。在一个示例中，金属氧化物可以因掺杂而导电，类似于半导体材料的掺杂以调整电导率。掺杂剂可以包括铝、镓、铟或其他掺杂剂材料以使金属氧化物导电。本文的描述集中于具有用于垂直沟道中的沟道导体的多晶硅的示例。该描述将被理解为适用于将导电金属氧化物以及多晶硅用于沟道导体。出于简单的目的，描述可能仅提及多晶硅，并将被理解为不受此限制。
垂直串驱动器(VSD)中的场管理结构可以消除薄膜晶体管的栅极拐角周围的局部高电场。在一个示例中，该场管理结构可以被称为超级结或延伸栅极结。超级结可以在沟道中扩展电场(e场)以减小或消除栅极的拐角处的峰。
栅极界面周围到沟道的电场降低可以被认为类似于用于传统2D(二维)晶体管设计的RESURF(降低的表面场)架构。2D晶体管包括在晶体管沟道的顶部处的“表面”。2D高电压晶体管设计可以包括RESURF架构以降低沟道的表面处的电压。垂直沟道和传统2D沟道的架构是不同的，并且因此，传统RESURF架构将不适用于垂直沟道。然而，场管理结构可以实现类似的“RESURF”效应，因为可以降低栅极界面附近的电场。
因此，场管理结构可以允许采用多晶硅作为沟道材料。场管理结构设计可以通过消除薄膜晶体管的栅极拐角周围的局部高电场来提高击穿电压(BV)。因此，垂直串驱动器可以在截止状态中实现高阻挡电压，同时在导通状态中提供良好的导通电阻。校准的仿真表明，相对于没有场管理结构的类似设计，击穿电压提高了超过3倍。除了BV的三倍提高之外，相对于没有场管理结构的相同设计，仿真器件提供了增强的驱动器电流。
利用这样的场管理，垂直串驱动器可以提供期望的性能参数，使得能够在存储器阵列上方部署VSD，而不是使用掩埋在存储器阵列下的水平串驱动器。这样的VSD将可以随着存储器阵列的缩放而缩放，以用于水平特征尺寸减小，这节省了管芯面积。可以缩小用于存储器阵列的外围电路，而不是限制存储器器件芯片面积的缩放。
在一个示例中，超级结是沿着垂直沟道的导体的栅极状结结构。因此，超级结结构可以被视为平行于垂直沟道的垂直结构或垂直结结构。在一个示例中，沟道是掺杂的空沟道(DHC)。在一个示例中，相对于栅极导体的较高掺杂，超级结是相对较低掺杂的结构。在一个示例中，延伸结结构增大了与该结构接口连接的整个沟道中的电场。增大整体电场减小了电场峰，这可以增大BV并且改进驱动器电流。
图1是具有堆叠存储器的电路的截面的示例的表示，该堆叠存储器具有阶梯区域，该阶梯区域具有带有延伸栅极结结构的垂直串驱动器。电路100表示具有非易失性(NV)存储器的阶梯区域的存储器器件的一部分的截面。在一个示例中，电路100表示3D NAND存储器(例如，3D NAND闪存器件)的一部分。在一个示例中，电路100中的垂直串驱动器可以应用于3DXP(3D相交点)存储器或其他堆叠存储器。应当理解，电路100中的某些特征未必按比例绘制。相反，某些特征被强调，而其他特征不被强调。
电路100包括衬底110，衬底110表示在其上构建3D存储器结构的半导体表面。在一个示例中，电路100包括隔离层，例如隔离部120。隔离部120可以表示氧化物层(例如，二氧化硅(SO2))或氮化物层，氧化物层或氮化物层提供衬底与源极130的电导体的电隔离。源极130可以表示金属导体，或者被掺杂到期望电导率的多晶硅材料。源极130表示用于电流流过电路100的垂直沟道的源极导体。
在一个示例中，电路100包括源极130与选择栅极之间的另一个隔离层(未具体标记)。在一个示例中，对于3D结构而言，电路100包括选择栅极源极层SGS 132或等同物。另外，电路100可以包括选择栅极漏极层SGD 134作为用于存储器层的漏极。
存储器结构形成在字线(WL)140的层中的、处于SGS 132与SGD 134之间的层中。WL140的层的数量对于不同的存储器器件可以不同。WL 140的层形成位单元或存储单元的3D堆叠体。一般地，响应于用于存储器存取操作(例如，读或写)的行地址来激活字线。WL 140可以以阶梯图案垂直堆叠，阶梯图案具有到WL 140的连接，该连接经暴露以用于连接到导体柱162。
电路100包括响应于用于存储器存取操作的列地址而被充电的位线(BL)150。WL140连接到多行位单元，并且BL 150选择选定的一行或多行的单个位或位单元。WL 140的堆叠体取向可以基于视角而改变。例如，可以将堆叠体的顶部或堆叠体的顶层处的字线视为阶梯区域142的边缘附近的第一字线。在一个示例中，可以将堆叠体的底部或堆叠体的底层处的字线视为阶梯区域142中的第一字线。
如图所示，BL 150进入电路100中的页面中，并且WL 140在页面上从左到右排布。BL 150和WL 140彼此正交。在一个示例中，位单元处于BL和WL的交点处。在一个示例中，BL150具有穿过WL 140的层的垂直列或沟道。在一个示例中，NV介质包括在位线和字线的重叠处的位单元。
阶梯142示出了电路100的阶梯结构。阶梯结构可以被标识为阶梯堆叠体，并且指这样的事实：从使用衬底110作为参考“地面”的截面视图来看，另一字线层上方的字线层将不会延伸得与其下方的字线层一样远。因此，边缘处的字线层呈现出具有从最接近衬底110的字线到最远离衬底110的字线向上的阶梯。
阶梯142表示暴露用于垂直连接到连接器层160的各个字线的区域。连接器160表示层中的导电线，该导电线允许从用于其中将并入电路100的器件的外部I/O(输入/输出)对电路100进行电存取。在一个示例中，连接器160表示在图1的取向中从左到右延伸的多条平行导电线。连接器线可以与WL 140平行，并且与BL 150正交。
阶梯142表示WL 140的层的台阶区域，其中，各行在堆叠体的下部层级中进一步向外延伸，以接触垂直连接器或垂直柱162。垂直柱162将字线连接到连接器160。连接器160将字线连接到用于电路100的存储器芯片的外部接触部。连接器层160也可以称为接入层或接触部，并且位于电路100顶层处或附近。连接器160提供用于外部I/O的连接点。
在一个示例中，电路100包括垂直串驱动器(VSD)170。更具体地，垂直串驱动器被示出为SJ VSD或超级结VSD。超级结是指VSD 170内的场管理结构。在一个示例中，VSD 170由栅极172触发。栅极172表示用于控制VSD 170的导通状态和截止状态的栅极。继而，VSD170控制经过连接柱162的电流的流动。对经过柱162的电流流动的控制控制了WL 140的充电。
SJ VSD 170位于连接到阶梯142的柱的顶部处。在一个示例中，VSD 170在阶梯的顶部的位置使得能够缩小外围区域。电路100可以表示具有用于NAND串的垂直串驱动器的NAND器件。一般地，电路100表示具有用于应用多晶硅薄膜高电压器件的任何技术的垂直串驱动器的器件。
图2是具有栅极连接结的垂直串驱动器的截面的示例的表示。电路200提供了根据图1的VSD 170的垂直串驱动器的示例。电路200表示垂直串驱动器电路的截面图。
在一个示例中，电路包括栅极220，其是用于控制串驱动器的导通的栅极。电路200的串驱动器在源极254与漏极252之间提供导通。在一个示例中，源极254将电路200连接到垂直柱。在一个示例中，漏极252将电路200连接到用于驱动垂直连接器的连接器。
在一个示例中，电路200包括氧化物210作为栅极220与源极254之间以及栅极220与漏极252之间的隔离层。在一个示例中，替代氧化物210，电路200可以包括氮化物作为隔离层。从一个视角看，栅极220通过电隔离层与源极254垂直分隔，该电隔离层可以称为第一电隔离层。栅极220通过电隔离层与漏极252垂直分隔，该电隔离层可以称为第二电隔离层。
在一个示例中，源极254是金属或高掺杂N型(N+)多晶硅。在一个示例中，漏极252是金属或高掺杂N+多晶硅。N型多晶硅是指用材料掺杂以在材料传导电流时使电子为电流的多数载流子的多晶硅。N型多晶硅与P型多晶硅不同，P型多晶硅是指用其他材料掺杂以在材料传导电流时使空穴为电流的多数载流子的材料。在一个示例中，源极254或漏极252或源极254和漏极252两者包括多个层，例如金属和多晶硅(例如，高掺杂N+材料)层。应当理解，金属是固有地具有电子主导的载流子的材料。
高掺杂材料(对于N型材料是N+，并且对于P型材料是P+)是指具有相对高百分比的掺杂剂以产生相对高数量的载流子的多晶硅材料。低掺杂材料(对于N型材料是N-，并且对于P型材料是P-)是指具有相对低百分比的掺杂剂以产生相对低数量的载流子的多晶硅材料。应当理解，“高掺杂”和“低掺杂”是相对术语，其对于不同实施方式将是不同的。产生高掺杂或低掺杂的掺杂量可以取决于将传导的电流的量以及期望的电阻。一般地，这些术语是指在同一电路中某些材料相对于彼此具有不同的掺杂水平的事实。
在一个示例中，沟道232是高掺杂N+多晶硅沟道。在一个示例中，漏极252和源极254是金属或比沟道232更高掺杂的多晶硅。因此，在沟道232与漏极252的结处，以及在沟道232与源极254的结处，由于载流子分别从漏极和源极扩散，所以沟道可以具有更高掺杂。在电路200中通过结区域处沟道232的更暗阴影示出了这样的实施方式。结区域是沟道232电连接到漏极252和源极254的区域。
在一个示例中，沟道232为“中空沟道”，其中掺杂多晶硅作为导电沟道围绕电介质240。在一个示例中，电介质240是氧化物，其可以是与氧化物210相同的氧化物。沟道232以理想状态表示，具有从漏极252到源极254的平直沟道壁和对称尺寸。在实际的实施方式中，将要理解，沟道232可以具有锥形，其在漏极252附近的宽度比在源极254附近的宽度更宽。
在一个示例中，沟道232包括栅极氧化物234。栅极氧化物234也可以是与氧化物210和电介质240相同的材料。无论栅极氧化物234、氧化物210和电介质240是否是相同的材料，它们都以不同阴影表示，以表示它们在电路200的处理的不同步骤处被创建的事实。
在一个示例中，栅极220为多晶硅材料。在一个示例中，栅极220是高掺杂P+多晶硅栅极。应当理解，用于N+材料的掺杂剂的浓度未必与用于P+材料的掺杂剂的浓度相同，尽管二者可以相同。结260表示电耦合到栅极220的场管理结构。典型地，如果栅极220是p型材料，结260也将是p型材料。在一个示例中，结260(例如，P-)比栅极220(例如，P+)掺杂得更轻。
电路200示出了具有LG的高度(或垂直长度)的栅极220，LG是栅极的长度。栅极220与漏极252之间的氧化物210具有LDD的垂直长度或漏极区域的长度。LDD可以被视为漏极区域或沟道232的漂移区域或漂移空间的长度。漂移区域是指栅极220与漏极252之间的沟道232的长度，漂移区域允许电荷的累积，以允许电路200在高电压条件下操作或者耐受源极254与漏极252之间的高电压差。
在一个示例中，结260的垂直长度或高度(LSJ)比栅极220的LG或高度大得多。结260在电路200中被示为从栅极220的底部几乎延伸到漏极252。结260的高度可以根据用于电路200的掺杂和期望的场扩展而不同。
结260提供物理结构以影响沟道232的多晶硅中的电场。更具体地，在栅极220的栅极导体未被偏置时，结260可以减小在垂直沟道232中的场峰。在串驱动器处于截止状态中时，栅极220未被偏置，在截止状态中，不向栅极220施加偏置电压或偏置电流。在一个示例中，结260减小在栅极220的拐角处引起的沟道232中的电场峰。
结260可以称为超级结结构。在一个示例中，结260和栅极220的组合可以沿着沟道232朝向漏极252延伸栅极220的导电性。当串驱动器处于截止状态时，结260沿着沟道232的延伸将引起电场在沟道232中的分布。截止状态可以被视为当在源极254与漏极252之间存在电压差并且栅极220未被偏置电流充电时的状态。应当理解，无论LG或栅极220的长度如何，当在漏极252与源极254之间存在高的电压差时，栅极220的拐角将引起高电场。因此，即使将用于栅极220的材料层做得更厚，也不会去除拐角处的高电压场。
结260可以使电场沿沟道232的更大长度分布，从而降低栅极220的拐角处的场强。相对于仅具有栅极220的可比较电路，结260对电场的分布引起显著更高的击穿电压。在一个示例中，结260围绕串驱动器晶体管的耗尽区域中的沟道。
应当理解，电路200的截面图示出了用于沟道232的矩形截面。沟道可以是圆柱形或其他形状，如下文更详细所述。对沟道形状的引用可以指沟道自身或沟道俯视图的形状。无论沟道232是什么形状，结260都可以环绕用作串驱动器的薄膜晶体管提供分布结构。薄膜晶体管是指由栅极氧化物234的薄膜和沟道232的导体形成的晶体管，以在漏极252与源极254之间创建沟道，以通过在栅极220上施加偏置电流或偏置电压来选择性驱动该沟道。
根据上文所述，电路200可以具有与用于水平、平面晶体管的RESURF效应类似的效应。结260对沟道中的电场分布可以操作用于耗尽漂移区域。漂移区域的耗尽降低了沟道232的薄多晶硅膜上的电场。实际上，电场的扩散可以在反向偏置应用中延伸耗尽区域，这可以增大击穿电压。
沟道232可以称为垂直沟道。沟道232与栅极220的导体相交。沟道232可以被设计成与栅极220正交或近似正交，从而允许处理偏差。可以看出，结260以平行于沟道232和栅极氧化物234的方式升高到氧化物210中，栅极氧化物234将沟道232的导体与栅极220的导体分隔开。
在一个示例中，与不具有超级结结构的垂直串驱动器结构中的栅极氧化物相比，栅极氧化物234更厚。更厚的栅极可以为栅极220提供到沟道232的更大的电压势垒。在沟道232中的电场分布可以使沟道相对于传统的栅极结构更容易传导，这可以通过更厚的栅极氧化物来平衡。在一个示例中，结260是由栅极氧化物234分隔的与N+掺杂多晶硅沟道232平行的p型多晶硅结构。
图3是具有源极连接结的垂直串驱动器的截面的示例的表示。电路300提供了根据图1的VSD 170的垂直串驱动器的示例。电路300表示垂直串驱动器电路的截面。像图2的电路200那样，电路300包括场管理结构超级结。电路300的超级结电连接到源极导体而不是栅极导体。
图2对电路200的描述可以适用于图3的电路300的类比元件。更具体地，对氧化物210的描述可以适用于氧化物310，对栅极220的描述可以适用于栅极320，对沟道232的描述可以适用于沟道332，对栅极氧化物234的描述可以适用于栅极氧化物334，对电介质240的描述可以适用于电介质340，对漏极252的描述可以适用于漏极352，对源极254的描述可以适用于源极354。对结和结260的效果的一般描述也可以适用于结360。
在一个示例中，结360的垂直长度或高度(LSJ)比栅极320的LG或高度大得多。结360在电路300中被示为从源极354延伸到接近漏极352。结360的高度可以根据用于电路300的掺杂和期望的场扩展而不同。
结360提供物理结构以影响沟道332的多晶硅中的电场。更具体地，在栅极320的栅极导体未被偏置时，结360可以减小在垂直沟道332中的电场峰。在串驱动器处于截止状态中时，栅极320未被偏置，其中，不向栅极320施加偏置电压或偏置电流。在一个示例中，结360减小了在栅极320的拐角处引起的沟道332中的电场峰。
结360可以称为超级结结构。结360电连接到源极354，并且延伸沟道332的长度，该长度大于栅极320与沟道332的直接界面(该界面穿过栅极氧化物334)的长度。在一个示例中，结360可以沿沟道332朝向漏极352延伸电荷的导电性。当串驱动器处于截止状态时，结360沿沟道332的延伸将引起电场在沟道332中的分布。截止状态可以被视为当在源极354与漏极352之间存在电压差并且栅极320未被偏置电流充电时的状态。应当理解，无论LG或栅极320的长度如何，当在漏极352与源极354之间存在高的电压差时，栅极320的拐角将导致高的电场。因此，即使将用于栅极320的材料层做得更厚，也不会去除拐角处的高电压场。
结360可以沿沟道332的更大长度分布电场，从而减小栅极320拐角处的场强。相对于仅具有栅极320的可比较电路，由结360产生的电场的分布引起显著更高的击穿电压。在一个示例中，结360围绕在串驱动器晶体管的耗尽区域中的沟道。在图2的结260通过沟道232的沟道导体的栅极侧上的场管理来延伸耗尽区域的情况下，结360通过沟道332的沟道导体的电介质侧上的场管理来延伸耗尽区域。
应当理解，电路300的截面图示出了用于沟道332的矩形截面。沟道可以是圆柱形或其他形状，如下文更详细所述。对沟道形状的引用可以指沟道自身或沟道的俯视图的形状。无论沟道332是什么形状，结360都可以从用作串驱动器的薄膜晶体管内提供场分布结构。薄膜晶体管是指由栅极氧化物334的薄膜和沟道332的导体形成的晶体管，以在漏极352与源极354之间创建沟道，以通过在栅极320上施加偏置电流或偏置电压来选择性驱动该沟道。电路300的串晶体管还可以包括延伸栅极结构，其具有从源极354朝向漏极352延伸的栅极状材料。
根据上文所述，电路300可以具有与用于水平、平面晶体管的RESURF效应类似的效应。由结360产生的沟道中的电场分布可以用于耗尽漂移区域。漂移区域的耗尽降低了沟道332的薄多晶硅膜上的电场。实际上，电场的扩散可以在反向偏置应用中延伸耗尽区域，这可以增大击穿电压。
在一个示例中，沟道包括沟道332的导体与结360之间的附加栅极氧化物区域。与不具有超级结结构的垂直串驱动器结构中的栅极氧化物相比，该附加栅极氧化物可以更厚。更厚的栅极可以为沟道中由结360引起的耗尽区域提供更大的电压势垒。在沟道332中的电场分布可以使沟道相对于传统的栅极结构更容易传导，这可以通过更厚的栅极氧化物来平衡。在一个示例中，结360是由附加氧化物部分分隔的与N+掺杂多晶硅沟道332平行的p型多晶硅结构。在一个示例中，栅极氧化物334和电介质340是相同或相似的材料。在不同结构上处理时，可以认为氧化物是不同的。
图4是具有延伸结结构的垂直串驱动器的电流响应的示例的图解表示。示图400示出了被映射为截止状态电流相比于漏极与源极之间的电压差的三条曲线。电压沿着指向“+”号的箭头的方向增大。截止状态电流沿着指向“+”号的箭头的方向增大。
示图400中未示出电流和电压的具体值，其仅提供了如下文更详细所述的用于不同仿真情形的曲线的一般形式。在一个示例中，电流被绘制在对数轴而非线性轴上。曲线的一般形式示出了由场管理结构提供的改进。
曲线412为虚线，并且表示传统水平串驱动器的电流响应。标记为“BV-H”的粗虚线表示高电压击穿电压，例如，其可以超过20V。可以看出，曲线412具有在BV-H的虚线处的击穿电压。
曲线414为点划线，并且表示具有多晶硅沟道的传统垂直串驱动器的电流响应。可以看出，曲线414的击穿电压为BV-L，其表示低击穿电压。例如，BV-H可以比BV-L高三倍或四倍。
曲线416是实线，并且表示用于具有带有场管理结构的栅极、具有多晶硅沟道的垂直串驱动器的电流响应。可以看出，曲线416的击穿电压可以稍低于BV-H，但仍显著高于BV-L。因此，该场管理结构在垂直串驱动器的BV方面提供显著改进，并且给予垂直串驱动器与传统水平串驱动器类似的性能。校准的仿真已经证明具有场管理结构的垂直串驱动器与没有场管理结构的垂直串驱动器之间的3倍的BV改进。
图5A是具有垂直串驱动器的电路的俯视图示例的表示。示图500示出了根据图1的电路100的电路的示例的俯视图。在用于存储器器件的垂直串驱动器的实施方式中，示图500可以被视为用于存储器器件的阶梯区域的电路特征的布局。
该俯视图示出了电路的不同部分的取向。在示图500中，位线510在图的取向中向上和向下伸展。接触部530从右向左伸展，与位线510正交。未具体地示出字线，但字线可以平行于接触部530，并且可以在接触部530下伸展。接触部530可以表示连接到有源字线的连接器。另外，在示图500中未具体地示出用于控制VSD的栅极，但用于控制VSD的栅极也可以在接触部530下伸展以与SJ VSD 522相交。
并非具体地示出了字线，示图500用不同阴影示出了阶梯520，以表示阶梯区域的不同层级。在示图500中，垂直串驱动器的沟道被表示为接触部导电线上的实线圆，而虚线圆表示垂直串驱动器自身。SJ VSD 522表示垂直串驱动器的超级结或延伸栅极结构，或者具有超级结作为场管理结构的VSD。
图5B是具有栅极连接结结构的垂直串驱动器的俯视图的示例的表示。VSD 550表示VSD的圆柱形架构中的垂直串驱动器。栅极540表示诸如图1的栅极172的栅极。栅极540将被理解为在所示的其他层下通过。
栅极氧化物554表示用于VSD 550的晶体管的操作的栅极氧化物。沟道552表示沟道导体。电介质556表示被沟道552围绕的电介质。VSD 550包括结542，结542是根据本文对栅极连接结的任何描述的场管理结构。在一个示例中，结542与栅极氧化物554相邻定位，平行于沟道552延伸。
图5C是具有源极连接结结构的垂直串驱动器的俯视图的示例的表示。VSD 544表示VSD的圆柱形架构中的垂直串驱动器。栅极540表示诸如图1的栅极172的栅极。栅极540将被理解为在所示的其他层下通过。
栅极氧化物554表示用于VSD 550的晶体管的操作的栅极氧化物。沟道552表示沟道导体。电介质556表示被沟道552围绕的电介质。
VSD 544包括结546，结546是根据本文对源极连接结的任何描述的场管理结构。在一个示例中，结546位于沟道552内部，被电介质556围绕，平行于沟道552延伸。在一个示例中，示出为沟道552与结546之间的电介质556的附加膜的是栅极氧化物的另一膜，其程度上是栅极氧化物不同于电介质556。
图5D是具有圆柱形轮廓的垂直串驱动器的布局的示例的表示。示图570示出了具有圆柱形轮廓的VSD 572的偏移图案的示例。可以存在排列成行和列的VSD，而不是如图所示具有多行偏移的列。应当理解，示图570的图案提供了串驱动器的更密集的图案。将会看到，随着垂直沟道处理的缩小(对于未示出的垂直沟道)，相同的工艺缩放可以缩小VSD。
图5E是具有六边形轮廓的垂直串驱动器的布局的示例的表示。示图580示出了具有六边形轮廓的VSD 582的偏移图案的示例。示图580表示示图570中所示的圆柱形轮廓的替代。关于示图570描述的图案化选项适用于示图580。
图5F是具有正方形轮廓的垂直串驱动器的布局的示例的表示。示图590示出了具有正方形轮廓的VSD 592的偏移图案的示例。示图590表示示图570中所示的圆柱形轮廓或示图580的六边形轮廓的替代。关于示图570描述的图案化选项适用于示图590。
图6A-图6L是具有栅极连接结的垂直串驱动器的处理阶段的截面的示意图。出于示例的目的，图6A-图6L示出了创建具有场管理结构的垂直串驱动器的处理。图6A-图6L中示出的电路状态可以应用于具有结结构作为场管理结构的垂直串驱动器的任何示例，例如电路200。如图所示，垂直堆叠可以指使电路元件向外或向上并且远离其上处理器件的半导体衬底延伸的任何处理。
图6A示出了电路状态600，其中，在半导体衬底(例如，硅晶片)上处理导体630。未具体地示出半导体衬底。导体630可以是金属或高掺杂多晶硅(例如，N+掺杂多晶硅)或金属和多晶硅的组合。例如，可以沉积金属层，接着沉积多晶硅，多晶硅将提供创建其他层的优点，或提供用于刻蚀的停止层，或者一些其他处理改进。
隔离部632在导体630与多晶硅636的掺杂多晶硅材料之间提供分隔。多晶硅636表示用于选择栅极的多晶硅材料，选择栅极可以用于激活垂直串驱动器的操作。在一个示例中，多晶硅636为P+掺杂多晶硅。在一个示例中，在多晶硅636上处理隔离部640。多晶硅636用于栅极，并且隔离部640在栅极636与漏极之间提供隔离层。
图6B示出了电路状态602，其中，处理刻蚀或去除初始状态600的隔离部640的一部分。所得的经刻蚀的隔离层被表示为隔离部642。掩模652表示光刻掩模，例如光致抗蚀剂层。掩模652表示可以屏蔽不被去除的区域并且暴露要去除区域的图案化材料。在一个示例中，材料的去除可以通过干法刻蚀来完成。
图6C示出了电路状态604，其中，处理从隔离层去除更多材料，隔离层被示为隔离部644。掩模654允许从直接在导体630的顶部上的隔离层以及从多晶硅栅极层去除材料。导体630上的所得隔离层结构被表示为隔离部634。隔离部634上的所得多晶硅层被表示为多晶硅638。多晶硅638上的所得隔离层被表示为隔离部644。在一个示例中，材料的去除可以通过干法刻蚀来完成。
图6D示出了电路状态606，其中，处理在用于结660的暴露区域中形成材料。该处理去除掩模654并且形成结材料。在一个示例中，可以通过沉积p型多晶硅来形成结660。
图6E示出了电路状态608，其中，处理可以去除过剩的结材料。所得的结结构被示为结662。在一个示例中，结材料的去除可以通过多晶硅刻蚀来执行。
图6F示出了电路状态610，其中，处理在隔离部644、导体630之上以及在沟道柱的壁之上创建氧化物670。在一些示例中，隔离部634、隔离部644和氧化物670是相同的材料。在一个示例中，替代氧化物，该处理可以将氮化物应用于任一隔离层或应用于两个隔离层。在一个示例中，氧化物670的处理可以通过栅极氧化物沉积或热氧化来执行。
图6G示出了电路状态612，其中，处理从隔离部644并且从导体630去除氧化物。所得的结构被表示为氧化物672。在一个示例中，可以通过氧化物刻蚀来去除氧化物。
图6H示出了电路状态614，其中，处理可以形成沟道导体。沟道导体被表示为沟道680，形成在隔离部644、氧化物672的壁和导体630之上。在一个示例中，可以通过沉积n型多晶硅来执行沟道680的形成。
图6I示出了电路状态616，其中，处理可以从隔离部644的顶部，并且可选地从导体630去除沟道材料。在一个示例中，沟道材料的去除不包括从导体630去除材料。所得的沟道结构被表示为沟道682。在一个示例中，沟道材料的去除可以通过多晶硅刻蚀来执行。
图6J示出了电路状态618，其中，处理可以创建电介质690。在一个示例中，电介质690为氧化物材料。在一个示例中，电介质690的创建可以通过氧化物沉积和化学机械处理(CMP)或氧化物刻蚀来执行。
图6K示出了电路状态620，其中，处理可以通过去除一些电介质690，并且可以在电介质之上创建更多的沟道导体，从而封盖沟道。因此，在一个示例中，沟道导体完全围绕电介质690。沟道导体的新结构被表示为沟道684。
图6L示出了电路状态622，其中，处理可以在电路的顶部之上(包括在隔离部644之上和沟道684之上)创建导体692。在一个示例中，导体692的一些和导体630的一些扩散到沟道684中。导体692可以是金属或高掺杂多晶硅(例如，N+掺杂多晶硅)或金属和多晶硅的组合。
图7A-图7L是具有源极连接结的垂直串驱动器的处理阶段的截面的图解表示。出于示例的目的，图7A-图7L示出了创建具有场管理结构的垂直串驱动器的处理。图7A-图7L中示出的电路状态可以应用于具有结结构作为场管理结构的垂直串驱动器的任何示例，例如电路300。如图所示，垂直堆叠可以指使电路元件向外或向上并且远离其上处理器件的半导体衬底延伸的任何处理。
图7A示出了电路状态700，其可以被称为初始状态，其中，在半导体衬底(例如，硅晶片)上处理导体730。未具体地示出半导体衬底。导体730可以是金属或高掺杂多晶硅(例如，N+掺杂多晶硅)或金属和多晶硅的组合。例如，可以沉积金属层，接着沉积多晶硅，多晶硅将提供创建其他层的优点，或提供用于刻蚀的停止层，或者一些其他处理改进。
隔离层732在导体730与多晶硅736的掺杂多晶硅材料之间提供分隔。多晶硅736表示用于选择栅极的多晶硅材料，选择栅极可以用于激活垂直串驱动器的操作。在一个示例中，多晶硅736为P+掺杂多晶硅。在一个示例中，在多晶硅736上处理隔离部740。多晶硅736用于栅极，并且隔离部740在栅极736与漏极之间提供隔离层。
图7B示出了电路状态702，其中，处理从初始状态700刻蚀或去除用于沟道柱的材料。掩模752表示光刻掩模，例如光致抗蚀剂层。掩模752表示可以屏蔽不被去除的区域并且暴露要去除区域的图案化材料。掩模752允许从直接在导体730的顶部上的隔离层732、从多晶硅736、以及从栅极多晶硅层上的隔离部740去除材料。导体730上的所得隔离层结构被表示为隔离部734。隔离部734上的所得多晶硅层被表示为多晶硅738。多晶硅738上的所得隔离层被表示为隔离部742。在一个示例中，材料的去除可以通过干法刻蚀来完成。
图7C示出了电路状态704，其中，处理在隔离部742、导体730之上以及在沟道柱的壁之上创建氧化物760。在一些示例中，隔离部734、隔离部742和氧化物760是相同的材料。在一个示例中，替代氧化物，该处理可以将氮化物应用于任一隔离层或应用于两个隔离层。在一个示例中，氧化物760的处理可以通过栅极氧化物沉积或热氧化来执行。
图7D示出了电路状态706，其中，处理从隔离部742并且从导体730去除氧化物。所得的结构被表示为氧化物762。在一个示例中，可以通过氧化物刻蚀来去除氧化物。
图7E示出了电路状态708，其中，处理可以形成沟道导体。沟道导体被表示为沟道770，形成在隔离部742、氧化物762的壁和导体730之上。在一个示例中，可以通过沉积n型多晶硅来执行沟道770的形成。
图7F示出了电路状态710，其中，处理可以从隔离部742的顶部，并且从导体730去除沟道材料。所得的沟道结构被表示为沟道772。在一个示例中，沟道材料的去除可以通过多晶硅刻蚀来执行。
图7G示出了电路状态712，其中，处理在隔离部742、导体730之上以及沟道772之上创建氧化物。氧化物可以是更多栅极氧化物，并且与先前沉积的栅极氧化物组合。所得氧化物结构被表示为氧化物764，并且围绕沟道772的壁。在一个示例中，氧化物764的处理可以通过栅极氧化物沉积或热氧化来执行。
图7H示出了电路状态714，其中，处理从隔离部742并且从导体730去除氧化物。所得的结构被表示为氧化物766。在一个示例中，可以通过氧化物刻蚀来去除氧化物。
图7I示出了电路状态716，其中，处理在暴露区域中形成用于超级结的材料。所得的结结构被表示为结780。在一个示例中，可以通过沉积p型多晶硅来形成结780。
图7J示出了电路状态718，其中，处理可以去除过剩的结材料。所得的结结构被示为结782。在一个示例中，结材料的去除可以通过多晶硅刻蚀来执行。在一个示例中，该处理去除足够的结782的顶部，以在结结构与漏极之间留下空间。可以通过要将沟道电场在耗尽区域之上扩展多远来确定要留下材料的高度。在一个示例中，结782的去除可以通过多晶硅刻蚀来完成。
图7K示出了电路状态720，其中，处理可以创建电介质790。在一个示例中，电介质790为氧化物材料。在一个示例中，电介质790的创建可以通过氧化物沉积和化学机械处理(CMP)或氧化物蚀刻来执行。在一个示例中，电介质790填充结782的壁之间的柱或空间。在一个示例中，电介质790还封盖结782以在结结构与漏极导体之间提供隔离。电介质790可以是中空沟道中的材料。应当理解，中空沟道未必是指其内部没有材料的沟道。相反，中空沟道是指用于薄膜壁的导电材料填充有诸如氧化物或氮化物的非导电材料的通道。
在一个示例中，在形成电介质790之后，处理去除覆盖沟道772的顶部的氧化物766。所得氧化物结构被表示为氧化物768，氧化物768包括沟道772两侧的材料。在一个示例中，沟道772(朝向结782)内部的氧化物比沟道772(朝向栅极多晶硅738)外部的氧化物更厚。
图7L示出了电路状态722，其中，处理可以在电路的顶部之上(包括在隔离部742之上和沟道772之上)创建导体792。在一个示例中，导体792的一些和导体730的一些扩散到沟道772中。导体792可以是金属或高掺杂多晶硅(例如，N+掺杂多晶硅)或金属和多晶硅的组合。
图8A是系统示例的框图，该系统具有固态驱动器(SSD)的硬件视图，该固态驱动器具有非易失性阵列，该易失性阵列具有带有延伸栅极结结构的垂直串驱动器。系统802表示可以实施具有阶梯结构的非易失性介质的非易失性存储系统的部件，该阶梯结构具有根据所述任何示例(例如，电路100、电路200或电路300)的带有场管理结构的垂直串驱动器。
系统802包括与主机810耦合的SSD 820。主机810表示连接到SSD 820的主机硬件平台。主机810包括CPU(中央处理单元)812或其他处理器作为主机处理器或主机处理器设备。CPU 812表示生成用于存取存储在SSD 820上的数据的请求以读取数据或将数据写入储存器的任何主机处理器。这样的处理器可以包括单核或多核处理器、用于计算设备的主处理器、图形处理器、外围处理器、或补充或辅助处理器、或组合。CPU 812可以执行主机OS和其他应用程序以引起系统802的操作。
主机810包括芯片组814，芯片组814表示可以包括在CPU 812与SSD 820之间的连接中的硬件部件。例如，芯片组814可以包括互连电路和逻辑单元以实现对SSD 820的存取。因此，主机810可以包括硬件平台驱动互连，以将SSD 820耦合到主机810。主机810包括硬件以互连到SSD。同样地，SSD 820包括对应的硬件以互连到主机810。
主机810包括控制器816，控制器816表示主机侧上的储存器控制器或存储器控制器以控制对SSD 820的存取。在一个示例中，控制器816包括在芯片组814中。在一个示例中，控制器816包括在CPU 812中。控制器816可以被称为NV存储器控制器，以使得主机810能够将命定调度并且组织到SSD 820，以读取和写入数据。
SSD 820表示包括非易失性(NV)介质830以存储数据的固态驱动器或其他储存器系统或模块。SSD 820包括HW(硬件)接口822，HW(硬件)接口822表示与主机810接口连接的硬件部件。例如，HW接口822可以与一个或多个总线接口连接以实施高速接口标准，例如NVMe(非易失性存储器高速)或PCIe(外围部件互连高速)。
在一个示例中，SSD 820包括NV(非易失性)介质830作为用于SSD 820的主储存器。在一个示例中，NV介质830是或者包括块可寻址存储器技术，例如NAND(与非)或NOR(或非)。在一个示例中，NV介质830可以包括非易失性字节可寻址介质，其基于存储器单元的电阻状态或存储器单元的相位来存储数据。例如，NV介质830可以是或者包括基于硫属元素化物相变材料(例如，硫属元素化物玻璃)的三维相交点(3DXP)存储器或储存器阵列。在一个示例中，NV介质可以是或者包括多阈值电平NAND闪存存储器、NOR闪存存储器、单电平或多电平相变存储器(PCM)或具有开关的相变存储器(PCMS)、电阻式存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、并入了忆阻器技术的磁阻随机存取存储器(MRAM)、或自旋转移矩(STT)-MRAM、或以上任何的组合或其他存储器。
在一个示例中，NV介质830被实施为多个管芯，图示为N个管芯，管芯[0:{N-1)]。N可以是器件的任何数量，并且常常是二进制数字。SSD 820包括控制器840以控制对NV介质830的存取。控制器840表示SSD 820内的硬件和控制逻辑单元以执行对介质的控制。控制器840在非易失性储存器器件或模块内部，并且与主机810的控制器816分隔。
NV介质830的NV管芯包括3D NV阵列832，3D NV阵列832是基于NV介质的储存器单元的三维阵列。NV阵列832包括根据本文的任何示例的具有垂直串驱动器的阶梯结构。SJVSD 834表示超级结垂直串驱动器，其表示具有超级结场管理结构的垂直串驱动器。SJ VSD834可以是串驱动器电路，以控制从连接器迹线到3D NV阵列832的阶梯区域中的字线的暴露连接的电流。
图8B是系统的逻辑视图的示例的框图，该系统具有固态驱动器(SSD)，该固态驱动器具有非易失性阵列，该非易失性阵列具有带有延伸结结构的垂直串驱动器。系统804提供了根据图8A的系统802的系统的一个示例。系统804示出了根据系统802的硬件平台的主机和SSD的逻辑层。系统804可以表示系统802的示例的软件和固件部件、以及物理部件。在一个示例中，主机850提供主机810的一个示例。在一个示例中，SSD 860提供SSD 820的一个示例。
在一个示例中，主机850包括主机OS 852，主机OS 852表示用于该主机的主机操作系统或软件平台。主机OS 852可以包括应用程序、服务、代理和/或其他软件在其上执行的平台，并且被处理器执行。文件系统854表示用于控制对NV介质的存取的控制逻辑单元。文件系统854可以管理使用什么地址或存储器位置来存储什么数据。存在众多已知的文件系统，并且文件系统854可以实施已知的文件系统或其他专有系统。在一个示例中，文件系统854是主机OS 852的部分。
储存器驱动器856表示控制主机850的硬件的一个或多个系统级模块。在一个示例中，驱动器856包括软件应用程序以控制到SSD 860的接口，并且因此控制SSD 860的硬件。储存器驱动器856可以提供主机与SSD之间的通信接口。
SSD 860的控制器870包括固件874，固件874表示用于控制器的控制软件/固件。在一个示例中，控制器870包括主机接口872，主机接口872表示到主机850的接口。在一个示例中，控制器870包括介质接口876，介质接口876表示到NAND管芯862的接口。NAND管芯862表示NV介质的具体示例，并且包括相关联的3D NAND阵列864。NAND阵列864包括根据本文的任何示例的具有垂直串驱动器的阶梯结构。SJ VSD 866表示超级结垂直串驱动器，超级结垂直串驱动器表示具有超级结场管理结构的垂直串驱动器。SJ VSD 866可以是串驱动器电路，其用于控制从连接器迹线到3D NAND阵列864的阶梯区域中的字线的暴露连接的电流。
介质接口876表示在控制器870的硬件上执行的控制。应当理解，控制器870包括与主机850接口连接的硬件，与主机850接口连接的硬件可以被视为受到主机接口软件/固件874的控制。同样地，应当理解，控制器870包括与NAND管芯862接口连接的硬件。在一个示例中，用于主机接口872的代码可以是固件874的一部分。在一个示例中，用于介质接口876的代码可以是固件874的一部分。
在一个示例中，控制器870包括错误控件880，其用于处理所存取的数据中的数据错误，以及在遵循信令和通信接口方面的极端情况。错误控件880可以包括硬件或固件中、或者硬件和软件的组合中的实施方式。
图9是用于创建具有延伸栅极结结构的垂直串驱动器的工艺的示例的流程图。工艺900示出了用于创建具有垂直串驱动器的堆叠存储器或其他3D器件的工艺的示例。
在一个示例中，该处理在902处创建具有阶梯区域的非易失性堆叠存储器结构。在一个示例中，该处理在904处形成到阶梯的垂直连接器。垂直连接器允许选择电路元件(例如位单元)的串。
在一个示例中，该处理在906处创建垂直串驱动器以控制垂直连接器的选择。垂直串驱动器的创建可以包括在908处在衬底上创建VSD的源极和电隔离层，例如阶梯的顶部的氧化物或隔离层。
该处理在910处创建驱动器栅极层。该处理在912处在栅极层上形成隔离层。该处理在914处穿过隔离层和栅极层创建沟道柱以暴露源极导体。在一个示例中，该处理在916处形成沟道和平行于沟道多晶硅导体的垂直栅极延伸结构或超级结结构。
场板结构可以与所述的任何场板结构一致。在一个示例中，该处理在916处在场板和栅极之上创建电隔离层。栅极上以及漏极导体下方的隔离层可以称为第二隔离层。
在一个示例中，该处理形成具有薄膜掺杂多晶硅沟道导体的垂直沟道。垂直沟道包括氧化物以将沟道导体与栅极导体电隔离。在一个示例中，该处理沿栅极氧化物形成结结构，其中结结构与栅极导体形成电接触。该处理可以在形成结材料之后形成栅极氧化物、沟道导体和沟道电介质。
在一个示例中，该处理在形成结结构之前形成栅极氧化物和沟道导体。可以在沟道内部形成结结构，结结构通过栅极氧化物或电介质与沟道导体电隔离并且与源极导体形成电接触。沟道仍然可以被视为中空沟道，因为结结构的导体在沟道导通时不会导电。相反，结结构可以沿着沟道导体延伸、电隔离，但是能够沿着比直接在栅极周围的沟道的更大长度扩散沟道导体的电场。该处理可以在918处通过将沟道连接到顶部导体而完成电路。
图10是可以在其中实施具有带有延伸栅极结结构的垂直串驱动器的三维存储器的计算系统的示例的框图。系统1000表示根据本文的任何示例的计算设备，并且可以是膝上型计算机、台式计算机、平板计算机、服务器、游戏或娱乐控制系统、嵌入式计算设备或其他电子设备。系统1000提供了可以包括根据系统802或系统804的SSD、或根据电路100、电路200或电路300的具有带有场管理结构的垂直串驱动器的另一3D堆叠器件的系统的示例。
在一个示例中，系统1000包括具有NV阵列1088的储存器1084。NV阵列1088例如可以是3D NAND阵列。NV阵列1088包括根据本文的任何示例的具有垂直串驱动器的阶梯结构。SJ VSD 1090表示超级结垂直串驱动器，其表示根据所述任何示例的具有超级结场管理结构的垂直串驱动器。SJ VSD 1090可以是串驱动器电路，其用于控制从连接器迹线到NV阵列1088的阶梯区域中的字线的暴露连接的电流。
系统1000包括处理器1010，其可以包括任何类型的微处理器、中央处理单元(CPU)、图形处理单元(GPU)、处理核或其他处理硬件或组合，以为系统1000提供指令的处理或执行。处理器1010可以是主机处理器设备。处理器1010控制系统1000的总体操作，并且可以是或包括一个或多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑设备(PLD)，或此类设备的组合。
在一个示例中，系统1000包括耦合到处理器1010的接口1012，接口1012可以表示用于需要更高带宽连接的系统部件的更高速度的接口或高吞吐量的接口，例如存储器子系统1020或图形界面部件1040。接口1012表示接口电路，其可以是独立的部件或集成到处理器管芯上。接口1012可以作为电路集成到处理器管芯上或作为部件集成在片上系统上。在存在的情况下，图形接口1040接口连接到图形部件，以用于向系统1000的用户提供视觉显示。图形接口1040可以是独立部件或者集成到处理器管芯或片上系统上。在一个示例中，图形接口1040可以驱动向用户提供输出的高清晰度(HD)显示器或超高清晰度(UHD)显示器。在一个示例中，显示器可以包括触摸屏显示器。在一个示例中，图形接口1040基于存储在存储器1030中的数据或基于由处理器1010执行的操作或两者，来生成显示。
存储器子系统1020表示系统1000的主存储器，并且为要由处理器1010执行的代码或要在执行例程时使用的数据值提供存储。存储器子系统1020可以包括一个或多个存储器器件1030，例如只读存储器(ROM)、闪存存储器、随机存取存储器(RAM)的一个或多个变体(例如DRAM)、3DXP(三维相交点)或其他存储器器件、或此类器件的组合。除其他外，存储器1030存储并且容纳操作系统(OS)1032等，以提供用于在系统1000中执行指令的软件平台。另外，应用程序1034可以在来自存储器1030的OS 1032的软件平台上执行。应用程序1034表示具有其自身的操作逻辑以执行一个或多个功能的执行的程序。过程1036表示向OS 1032或一个或多个应用程序1034或组合提供辅助功能的代理或例程。OS 1032、应用程序1034和过程1036提供软件逻辑以为系统1000提供功能。在一个示例中，存储器子系统1020包括存储器控制器1022，存储器控制器1022是用于生成命令并向存储器1030发出命令的存储器控制器。应当理解，存储器控制器1022可以是处理器1010的物理部分或接口1012的物理部分。例如，存储器控制器1022可以是集成到具有处理器1010的电路上(例如，集成到处理器管芯或片上系统上)的集成存储器控制器。
尽管未具体示出，但应当理解，系统1000可以在器件之间包括一个或多个总线或总线系统，例如存储器总线、图形总线、接口总线等。总线或其他信号线可以将部件通信地或电气地耦合在一起，或者将部件既通信地又电气地耦合。总线可以包括物理通信线、点对点连接、桥、适配器、控制器或其他电路或组合。总线可以包括例如系统总线、外围部件互连(PCI)总线、超传输或行业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)或其他总线、或组合中的一种或多种。
在一个示例中，系统1000包括接口1014，接口1014可以耦合到接口1012。接口1014可以是比接口1012速度更低的接口。在一个示例中，接口1014表示接口电路，其可以包括独立部件和集成电路。在一个示例中，多个用户接口部件或外围部件或两者耦合到接口1014。网络接口1050为系统1000提供通过一个或多个网络与远程设备(例如，服务器或其他计算设备)通信的能力。网络接口1050可以包括以太网适配器、无线互连部件、蜂窝网络互连部件、USB(通用串行总线)或其他基于有线或无线标准或专用接口。网络接口1050可以与远程设备交换数据，交换数据可以包括发送存储在存储器中的数据或接收要存储在存储器中的数据。
在一个示例中，系统1000包括一个或多个输入/输出(I/O)接口1060。I/O接口1060可以包括一个或多个接口部件，用户通过一个或多个接口部件与系统1000交互(例如，音频、数字字母混合、触觉/触摸或其他交互)。外围设备接口1070可以包括上文未具体提到的任何硬件接口。外围设备一般地是指从属连接到系统1000的设备。从属连接是这样的连接：其中，系统1000提供在其上执行操作并且用户与其交互的软件平台或硬件平台或两者。
在一个示例中，系统1000包括储存器子系统1080，以便以非易失性方式存储数据。在一个示例中，在某些系统实施方式中，储存器1080的至少某些部件可以与存储器子系统1020的部件重叠。储存器子系统1080包括(一个或多个)储存器设备1084，储存器1084可以是或包括用于以非易失性方式存储大量数据的任何常规介质，例如一种或多种基于磁性、固态、3DXP或光学的盘、或组合。储存器1084以持久状态保存代码或指令和数据1086(即，即使到系统1000的电力中断，也保留值)。储存器1084可以被一般地视为是“存储器”，尽管存储器1030典型地是执行或操作存储器以向处理器1010提供指令。尽管储存器1084是非易失性的，但是存储器1030可以包括易失性存储器(即，如果到系统1000的电力中断，数据的值或状态是不确定的)。在一个示例中，储存器子系统1080包括控制器1082以与储存器1084接口连接。在一个示例中，控制器1082是接口1014或处理器1010的物理部分，或者可以包括处理器1010和接口1014两者中的电路或逻辑单元。
电源1002向系统100的部件提供电力。更具体地，电源1002典型地接口连接到系统1000中的一个或多个电源1004，以向系统1000的部件提供电力。在一个示例中，电源1004包括AC到DC(交流到直流)适配器，以插到墙壁插座中。此类AC电力可以是可再生能源(例如，太阳能)电源1002。在一个示例中，电源1002包括DC电源，例如外部AC到DC转换器。在一个示例中，电源1002或电源1004包括无线充电硬件，以经由接近充电场来充电。在一个示例中，电源1002可以包括内部电池或燃料电池电源。
图11是可以在其中实施具有带有延伸栅极结结构的垂直串驱动器的三维存储器的移动设备的示例的框图。系统1100表示移动计算设备，例如计算平板、移动电话或智能电话、可穿戴计算设备或其他移动设备或嵌入式计算设备。应当理解，某些部件被一般地示出，并非此类设备的所有部件都在系统1100中被示出。系统1100提供了可以包括根据电路100、电路200或电路300的具有带有场管理结构的垂直串驱动器的3D堆叠器件的系统的示例。
在一个示例中，系统1000包括具有NV阵列1166的存储器1162。NV阵列1166例如可以是3D NAND阵列。NV阵列1166包括根据本文任何示例的具有垂直串驱动器的阶梯结构。SJVSD 1190表示超级结垂直串驱动器，其表示根据所述任何示例的具有超级结场管理结构的垂直串驱动器。SJ VSD 1190可以是串驱动器电路，其用于控制从连接器迹线到NV阵列1166的阶梯区域中的字线的暴露连接的电流。
系统1100包括处理器1110，处理器1110执行系统1100的主要处理操作。处理器1110可以是主机处理器设备。处理器1110可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理设备。由处理器1110执行的处理操作包括执行操作平台或操作系统，应用程序和设备功能在操作平台或操作系统上执行。处理操作包括与和人类用户或其他设备的I/O(输入/输出)相关的操作、与电力管理相关的操作、与将系统1100连接到另一设备相关的操作或者组合。处理操作还可以包括与音频I/O、显示器I/O或其他接口相关的操作或者组合。处理器1110可以执行存储在存储器中的数据。处理器1110可以写入或编辑存储在存储器中的数据。
在一个示例中，系统1100包括一个或多个传感器1112。传感器1112表示嵌入式传感器或到外部传感器的接口或者组合。传感器1112使得系统1100能够监测或检测在其中实施系统1100的环境或设备的一个或多个条件。传感器1112可以包括环境传感器(例如温度传感器、运动检测器、光传感器、相机、化学传感器(例如，一氧化碳、二氧化碳或其他化学传感器))、压力传感器、加速度计、陀螺仪、医学或生理传感器(例如，生物传感器、心率监测仪或检测生理属性的其他传感器)或其他传感器或者组合。传感器1112还可以包括用于生物计量系统的传感器，所述生物计量系统例如指纹识别系统、人脸检测或识别系统、或检测或识别用户特征的其他系统。传感器1112应当被宽泛地理解，并且不限于可以与系统1100一起实施的很多不同类型的传感器。在一个示例中，一个或多个传感器1112经由与处理器1110集成的前端电路而耦合到处理器1110。在一个示例中，一个或多个传感器1112经由系统1100的另一部件而耦合到处理器1100。
在一个示例中，系统1100包括音频子系统1120，音频子系统1120表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)部件。音频功能可以包括扬声器或耳机输出、以及麦克风输入。用于这种功能的设备可以集成到系统1100中或连接到系统1100。在一个示例中，用户通过提供由处理器1110接收并处理的音频命令而与系统1100交互。
显示器子系统1130表示提供视觉显示以呈现给用户的硬件(例如，显示器设备)和软件部件(例如，驱动器)。在一个示例中，显示器包括用于用户与计算设备交互的触觉部件或触摸屏元件。显示器子系统1130包括显示器接口1132，显示器接口1132包括用于向用户提供显示的特定屏幕或硬件设备。在一个示例中，显示器接口1132包括与处理器1110(例如图形处理器)分隔的逻辑单元，以执行与显示器相关的至少一些处理。在一个示例中，显示器子系统1130包括向用户提供输出和输入两者的触摸屏设备。在一个示例中，显示器子系统1130包括向用户提供输出的高清晰度(HD)或超高清晰度(UHD)显示器。在一个示例中，显示器子系统包括或驱动触摸屏显示器。在一个示例中，显示器子系统1130基于存储在存储器中的数据或基于由处理器1110执行的操作或两者来生成显示信息。
I/O控制器1140表示与和用户的交互相关的硬件设备和软件部件。I/O控制器1140可以操作以管理作为音频子系统1120或显示器子系统1130或两者的一部分的硬件。另外，I/O控制器1140示出了用于连接到系统1100的附加设备的连接点，用户可以通过该附加设备与系统交互。例如，可以附接到系统1100的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示器设备、键盘或小键盘设备、按钮/开关、或用于与特定应用一起使用的其他I/O设备(例如，读卡器或其他设备)。
如上所述，I/O控制器1140可以与音频子系统1120或显示器子系统1130或两者交互。例如，通过麦克风或其他音频设备的输入可以为系统1100的一个或多个应用程序或功能提供输入或命令。另外，可以提供音频输出作为显示器输出的替代或补充。在另一示例中，如果显示器子系统包括触摸屏，则显示器设备还充当输入设备，其可以至少部分地由I/O控制器1140管理。系统1100上还可以存在附加的按钮或开关以提供由I/O控制器1140管理的I/O功能。
在一个示例中，I/O控制器1140管理诸如加速度计、相机、光传感器或其他环境传感器、陀螺仪、全球定位系统(GPS)或可以包括在系统1100中的其他硬件、或传感器1112的设备。输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作(例如，过滤噪声，针对亮度检测调节显示器，为相机应用闪光灯或其他特征)。
在一个示例中，系统1100包括电力管理1150，电力管理115管理电池电力使用、电池的充电和与电力节省操作相关的特征。电力管理1150管理来自电源1152的电力，电源1152向系统1100的部件提供电力。在一个示例中，电源1152包括AC到DC(交流到直流)适配器，以插到墙壁插座中。此类AC电力可以是可再生能源(例如，太阳能、基于运动的电力)。在一个示例中，电源1152仅包括DC电力，其可以由DC电源(例如，外部AC到DC转换器)提供。在一个示例中，电源1152包括无线充电硬件，以经由接近充电场来充电。在一个示例中，电源1152可以包括内部电池或燃料电池电源。
存储器子系统1160包括用于在系统1100中存储信息的(一个或多个)存储器器件1162。存储器子系统1160可以包括非易失性(如果到存储器器件的电力中断，状态不会改变)或易失性(如果到存储器器件的电力中断，状态不确定)存储器器件或者组合。存储器1160可以存储应用程序数据、用户数据、音乐、照片、文档、或其他数据，以及与系统1100的应用程序和功能的执行相关的系统数据(无论长期或暂时)。在一个示例中，存储器子系统1160包括存储器控制器1164(也可以被视为系统1100的控件的部分，并且可能被视为处理器1110的部分)。存储器控制器1164包括调度器以生成并且发出命令，以控制对存储器器件1162的存取。
连接1170包括硬件设备(例如，无线或有线连接器和通信硬件，或有线和无线硬件的组合)和软件部件(例如，驱动器、协议栈)，以使得系统1100能够与外部设备通信。外部设备可以是独立的设备，例如其他计算设备、无线接入点或基站，以及诸如头戴式耳机、打印机的外围设备或其他设备。在一个示例中，系统1100与外部设备交互数据，以用于存储在存储器中或用于显示在显示器设备上。交换的数据可以包括要存储在存储器中的数据，或者已经存储在存储器中的数据，以读取、写入或编辑数据。
连接1170可以包括多种不同类型的连接。概括来说，系统1100被示出为具有蜂窝连接1172和无线连接1174。蜂窝连接1172一般是指由无线运行商提供的蜂窝网络连接，例如经由GSM(全球移动通信系统)或变体或衍生物、CDMA(码分多址)或变体或衍生物、TDM(时分复用)或变体或衍生物、LTE(长期演进—也称为“4G”)、5G，或其他蜂窝服务标准提供的蜂窝网络连接。无线连接1174是指非蜂窝的无线连接，并且可以包括个域网(例如，蓝牙)、局域网(例如，WiFi)或广域网(例如，WiMax)或其他无线通信或者组合。无线通信是指通过使用调制的电磁辐射经由非固体介质来传输数据。有线通信通过固体通信介质发生。
外围连接1180包括硬件接口和连接器、以及软件部件(例如，驱动器、协议栈)以形成外围连接。应当理解，系统1100可以是到其他计算设备的外围设备(“到”1182)，也可以具有连接到其上的外围设备(“从”1184)。系统1100通常具有“对接”连接器，以连接到其他计算设备，以用于诸如管理(例如，下载、上载、改变、同步)系统1100上的内容的目的。另外，对接连接器可以允许系统1100连接到某些外围设备，这些外围设备允许系统1100控制例如输出到视听或其他系统的内容。
除了专有对接连接器或其他专有连接硬件之外，系统1100可以经由通用或基于标准的连接器形成外围连接1180。通用类型可以包括通用串行总线(USB)连接器(其可以包括若干不同硬件接口的任何一种)、包括MiniDisplayPort(MDP)的DisplayPort、高清晰度多媒体接口(HDMI)或其他类型。
一般地，关于本文的描述，在一个示例中，一种驱动器电路包括：在源极导体与漏极导体之间的栅极层，该栅极层通过第一电隔离层与源极导体垂直分隔，并且通过第二电隔离层与漏极导体垂直分隔，该栅极层包括栅极导体；与栅极层相交的垂直沟道，该垂直沟道包括垂直连接在源极导体与漏极导体之间的沟道导体，以及在沟道导体与栅极导体之间的氧化物层；以及结结构，该结结构平行于沟道导体延伸，该结结构朝向漏极导体垂直延伸，该结结构具有大于栅极层的高度的高度。
在一个示例中，该沟道导体包括n型(电子多数载流子)掺杂多晶硅。在一个示例中，沟道导体包括掺杂金属氧化物。在一个示例中，掺杂金属氧化物包括氧化锌(ZnO)。在一个示例中，该栅极导体包括p型(空穴多数载流子)掺杂多晶硅。在一个示例中，该结结构包括p型(空穴多数载流子)掺杂多晶硅。在一个示例中，该栅极导体具有比结结构更高的掺杂密度。在一个示例中，结结构包括在氧化物层与栅极导体之间的垂直结构，其中，该结结构电连接到栅极导体。在一个示例中，该垂直沟道还包括被沟道导体围绕的电介质材料，其中，该结结构包括在沟道导体与电介质材料之间的垂直结构，其中，该结结构电连接到源极导体。
一般地，关于本文的描述，在一个示例中，一种NAND存储器器件包括：三维(3D)NAND阵列，该3D NAND阵列包括以阶梯图案垂直堆叠的单元，其中，阶梯中的台阶用于暴露至3D NAND阵列的字线的连接；以及用于控制从连接器迹线到至3D NAND阵列的字线的暴露连接的电流的驱动器电路，该驱动器电路包括：在源极导体与漏极导体之间的栅极层，该栅极层通过第一电隔离层与源极导体垂直分隔，并且通过第二电隔离层与漏极导体垂直分隔，该栅极层包括栅极导体；其中，漏极导体电连接到连接器迹线，并且源极导体电连接到导电柱，该导电柱电连接到至字线的暴露连接；与栅极层相交的垂直沟道，该垂直沟道包括垂直连接在源极导体与漏极导体之间的沟道导体，以及在沟道导体与栅极导体之间的氧化物层；以及结结构，该结结构平行于沟道导体延伸，该结结构朝向漏极导体垂直延伸，该结结构具有大于栅极层的高度的高度。
在一个示例中，该沟道导体包括n型(电子多数载流子)掺杂多晶硅或n型掺杂金属氧化物。在一个示例中，该栅极导体包括p型(空穴多数载流子)掺杂多晶硅。在一个示例中，该结结构包括p型(空穴多数载流子)掺杂多晶硅。在一个示例中，该栅极导体具有比结结构更高的掺杂密度。在一个示例中，结结构包括在氧化物层与栅极导体之间的垂直结构，其中，该结结构电连接到栅极导体。在一个示例中，该垂直沟道还包括被沟道导体围绕的电介质材料，其中，该结结构包括在沟道导体与电介质材料之间的垂直结构，其中，该结结构电连接到源极导体。在一个示例中，该驱动器电路包括在3D NAND阵列阶梯的顶部处的驱动器电路。
一般地，关于本文的描述，在一个示例中，一种用于创建驱动器器件的方法包括：在源极导体上形成第一电隔离层；在第一电隔离层上形成栅极导体；在栅极导体上形成第二电隔离层；穿过第二电隔离层、栅极导体和第一电隔离层形成垂直沟道，该垂直沟道具有用于电接触源极导体的沟道导体，以及用于将沟道导体与栅极导体电隔离的氧化物；形成平行于沟道导体的垂直结结构，该垂直结结构朝向漏极导体垂直延伸，该垂直结结构具有大于栅极导体的高度的高度；以及形成漏极导体以电接触沟道导体。
在一个示例中，形成垂直结结构包括在栅极氧化物与栅极导体之间形成垂直导体，其中，该垂直结结构电连接到栅极导体。在一个示例中，形成沟道还包括形成电连接到栅极导体的垂直结结构。在一个示例中，形成垂直结结构包括在垂直沟道的沟道导体与电介质材料之间形成垂直导体，其中，该结结构电连接到源极导体。在一个示例中，形成沟道还包括形成电连接到源极导体的垂直结结构。
如本文中所示的流程图提供了各种工艺动作序列的示例。该流程图可以指示要由软件或固件例程执行的操作以及物理操作。流程图可以示出有限状态机(FSM)的状态的实施方式的示例，其可以以硬件和/或软件实施。尽管以特定序列或顺序示出，但除非另外指明，否则可以修改动作的顺序。于是，所示的图应该仅被理解为示例，并且可以以不同顺序执行所述工艺，并且可以并行执行某些动作。另外，可以省略一个或多个动作；从而，并非所有实施方式都将执行所有动作。
在本文中描述各种操作或功能的程度上，可以将它们描述或定义为软件代码、指令、配置和/或数据。内容可以是直接可执行的(“对象”或“可执行”形式)、源代码或差异代码(“差量”或“补丁”代码)。本文所述内容的软件内容可以经由其上存储有内容的制品来提供，或者经由操作通信接口以经由通信接口发送数据的方法来提供。机器可读存储介质可以使机器执行所述功能或操作，并且包括以机器(例如，计算设备、电子系统等)可存取的形式存储信息的任何机构，例如可记录/不可记录介质(例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光学存储介质、闪存存储器器件等)。通信接口包括与硬连线、无线、光学等介质中的任何一个接口连接以与另一设备通信的任何机构，例如存储器总线接口、处理器总线接口、因特网连接、磁盘控制器等。可以通过提供配置参数和/或发送信号来配置通信接口，以使通信接口准备好提供描述软件内容的数据信号。可以经由发送到通信接口的一个或多个命令或信号来存取通信接口。
本文描述的各种部件可以为用于执行所述操作或功能的装置。本文描述的每个部件包括软件、硬件或这些的组合。部件可以被实施为软件模块、硬件模块、特殊目的硬件(例如，专用硬件、专用集成电路(ASIC)、数字信号处理器(DSP)等)、嵌入式控制器、硬连线电路等。
除了本文所述的内容之外，在不脱离本发明的范围的情况下，可以对本发明所公开的内容和实施方式进行各种修改。因此，本文的说明和示例应当以说明性意义而非限制性意义来理解。本发明的范围应当仅通过参考所附权利要求来衡量。

Claims (22)

1.一种驱动器电路，包括：
在源极导体与漏极导体之间的栅极层，所述栅极层通过第一电隔离层与所述源极导体垂直分隔，并且通过第二电隔离层与所述漏极导体垂直分隔，所述栅极层包括栅极导体；
与所述栅极层相交的垂直沟道，所述垂直沟道包括垂直连接在所述源极导体与所述漏极导体之间的沟道导体、以及在所述沟道导体与所述栅极导体之间的氧化物层；以及
结结构，所述结结构平行于所述沟道导体延伸，所述结结构朝向所述漏极导体垂直延伸，所述结结构具有大于所述栅极层的高度的高度。
2.根据权利要求1所述的驱动器电路，其中，所述沟道导体包括n型(电子多数载流子)掺杂多晶硅。
3.根据权利要求1所述的驱动器电路，其中，所述沟道导体包括掺杂金属氧化物。
4.根据权利要求3所述的驱动器电路，其中，所述掺杂金属氧化物包括氧化锌(ZnO)。
5.根据权利要求1所述的驱动器电路，其中，所述栅极导体包括p型(空穴多数载流子)掺杂多晶硅。
6.根据权利要求5所述的驱动器电路，其中，所述结结构包括p型(空穴多数载流子)掺杂多晶硅。
7.根据权利要求6所述的驱动器电路，其中，所述栅极导体具有比所述结结构高的掺杂密度。
8.根据权利要求1所述的驱动器电路，其中，所述结结构包括在所述氧化物层与所述栅极导体之间的垂直结构，其中，所述结结构电连接到所述栅极导体。
9.根据权利要求1所述的驱动器电路，其中，所述垂直沟道还包括被所述沟道导体围绕的电介质材料，其中，所述结结构包括在所述沟道导体与所述电介质材料之间的垂直结构，其中，所述结结构电连接到所述源极导体。
10.一种NAND存储器器件，包括：
三维(3D)NAND阵列，所述3D NAND阵列包括以阶梯图案垂直堆叠的单元，其中，所述阶梯中的台阶用于暴露至所述3D NAND阵列的字线的连接；以及
驱动器电路，所述驱动器电路用于控制从连接器迹线到至所述3D NAND阵列的字线的暴露连接的电流，所述驱动器电路包括：
在源极导体与漏极导体之间的栅极层，所述栅极层通过第一电隔离层与所述源极导体垂直分隔，并且通过第二电隔离层与所述漏极导体垂直分隔，所述栅极层包括栅极导体，其中，所述漏极导体电连接到所述连接器迹线，并且所述源极导体电连接到导电柱，所述导电柱电连接到至所述字线的所述暴露连接；
与所述栅极层相交的垂直沟道，所述垂直沟道包括垂直连接在所述源极导体与所述漏极导体之间的沟道导体、以及在所述沟道导体与所述栅极导体之间的氧化物层；以及
结结构，所述结结构平行于所述沟道导体延伸，所述结结构朝向所述漏极导体垂直延伸，所述结结构具有大于所述栅极层的高度的高度。
11.根据权利要求10所述的NAND存储器器件，其中，所述沟道导体包括n型(电子多数载流子)掺杂多晶硅或n型掺杂金属氧化物。
12.根据权利要求10所述的NAND存储器器件，其中，所述栅极导体包括p型(空穴多数载流子)掺杂多晶硅。
13.根据权利要求12所述的NAND存储器器件，其中，所述结结构包括p型(空穴多数载流子)掺杂多晶硅。
14.根据权利要求13所述的NAND存储器器件，其中，所述栅极导体具有比所述结结构高的掺杂密度。
15.根据权利要求10所述的NAND存储器器件，其中，所述结结构包括在所述氧化物层与所述栅极导体之间的垂直结构，其中，所述结结构电连接到所述栅极导体。
16.根据权利要求10所述的NAND存储器器件，其中，所述垂直沟道还包括被所述沟道导体围绕的电介质材料，其中，所述结结构包括在所述沟道导体与所述电介质材料之间的垂直结构，其中，所述结结构电连接到所述源极导体。
17.根据权利要求10所述的NAND存储器器件，其中，所述驱动器电路包括在所述3DNAND阵列阶梯的顶部处的驱动器电路。
18.一种用于创建驱动器器件的方法，包括：
在源极导体上形成第一电隔离层；
在所述第一电隔离层上形成栅极导体；
在所述栅极导体上形成第二电隔离层；
穿过所述第二电隔离层、所述栅极导体和所述第一电隔离层形成垂直沟道，所述垂直沟道具有用于电接触所述源极导体的沟道导体、以及用于将所述沟道导体与所述栅极导体电隔离的氧化物；
形成平行于所述沟道导体的垂直结结构，所述垂直结结构朝向漏极导体垂直延伸，所述垂直结结构具有大于所述栅极导体的高度的高度；以及
形成用于电接触所述沟道导体的漏极导体。
19.根据权利要求18所述的方法，其中，形成所述垂直结结构包括在栅极氧化物与所述栅极导体之间形成垂直导体，其中，所述垂直结结构电连接到所述栅极导体。
20.根据权利要求19所述的方法，其中，形成沟道还包括形成电连接到所述栅极导体的所述垂直结结构。
21.根据权利要求18所述的方法，其中，形成所述垂直结结构包括在所述垂直沟道的所述沟道导体与电介质材料之间形成垂直导体，其中，所述结结构电连接到所述源极导体。
22.根据权利要求21所述的方法，其中，形成所述沟道还包括形成电连接到所述源极导体的所述垂直结结构。
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