CN113410227A - 集成电容元件与对应的生产方法 - Google Patents

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Abstract

本公开的实施例涉及集成电容元件与对应的生产方法。一种集成电路，包括包含在半导体衬底中的第一半导体阱和包含在第一半导体阱中的第二半导体阱。一种用于集成电路的电容元件，包括第一电极和第二电极，其中第一电极包括至少一个竖直导电结构，填充竖直延伸到第一半导体阱中的沟槽。竖直导电结构通过覆盖基部和沟槽侧面的介电包封层与第一半导体阱电隔离。竖直导电结构至少在沟槽的一个纵向端部处穿透第二半导体阱。第二电极包括第一半导体阱和第二半导体阱。

Description

集成电容元件与对应的生产方法
优先权要求
本申请要求于2020年3月16日提交的法国专利申请No.2002552的优先权，其内容在法律允许的最大程度上通过整体引用并入于此。
技术领域
实施例和实现方式涉及集成电路(特别是集成电容元件)和用于生产集成电路的方法。
背景技术
在集成电路中，通常提供了电容元件，例如，以解耦电源电压。
常规地，关于这点由于低生产成本而提供了金属氧化物半导体(MOS)型电容元件(除了为晶体管设想的步骤之外，没有专门用于生产的步骤)。实际上，常规MOS电容元件具有常规CMOS(“互补金属氧化物半导体”)晶体管平面栅极结构，其中导电栅极区域形成电容元件的一个电极，而半导体区域(衬底或阱)形成电容元件的另一个电极。
也就是说，常规MOS电容元件的性能不是最佳的，特别是在高漏电流和相对较低的每单位表面积电容值方面。
此外，出于使用的灵活性以及由于反转模式可以在电容值的电压中具有优越的稳定性的原因，在累积模式和反转模式中设计兼容的MOS电容元件是被期望的。
根据形成电容元件的半导体衬底或半导体阱的N或P型导电性，相对于电容元件的使用，极化半导体区域可以是有问题的。
例如，为了使P型阱具有非零正电势，设计规则在距其他P型阱安全距离处(通常在质量电势(mass potential)处)施加该阱的定位约束。实际上，根据通常使用术语“闩锁”所指的现象，这种类型的极化可以经由在电路阱的接口处形成的寄生双极元件引入传导路径。这个安全距离可以在6μm或12μm的量级上，该安全距离在集成电路的规模上非常庞大。
被期望的是，提供更紧凑的电容元件(即，具有更高的每单位表面积的电容值)，具有很少的泄漏、与反转模式兼容并且受到很少或没有设计规则定位约束，并且进一步需要很少或没有专用于其产生的步骤。
发明内容
就此而言，根据一方面，一种集成电路包括第一导电类型的第一掺杂半导体阱，被包含在半导体衬底中。第一阱包含第二掺杂半导体阱，第二掺杂半导体阱具有与第一导电类型相对的第二导电类型，第二掺杂半导体阱具有限定第一阱的内部区域的环形形状。集成电路还包括电容元件，电容元件包括第一电极和第二电极。第一电极包括至少一个竖直导电结构，竖直导电结构填充竖直延伸到第一阱中的沟槽，竖直导电结构由覆盖沟槽的基部和侧面的介电包封层与第一阱电隔离。竖直导电结构在沟槽的至少一个纵向端部穿透到第二阱中。第二电极包括所述第一阱和所述第二阱。
第二阱被用作在第一阱中少数载流子的源，以使能反转模式。
实际上，假设沟槽纵向穿透到第二阱中，则竖直导电结构形成适于在第一阱中引入导电沟道区域的PMOS型器件，该PMOS型器件衬套竖直导电结构的介电包封层的基部和侧部。
此外，给定第二阱被包含在第一阱中(即，第一阱包围第二阱)，则第二阱通过PNP双结特别地与半导体衬底以及其他P型阱隔离，并且因此较少或不受“闩锁”现象的影响。
因此，根据该方面的集成电容元件能够实现不受到定位约束的反转模式，并且由于使用阱的深度形成在第一电极与第二电极之间的电容接口，因此每单位表面积具有高电容值。
根据实施例，第二阱具有环形形状，限定第一阱的内部区域和外部区域，并且所述至少一个竖直导电结构直接穿过第一阱的内部区域，在沟槽的两个纵向端部处穿透第二阱。
这特别地有利于以下方面：在反转模式中形成导电沟道区域，以及在反转中电容元件的电容值的电压稳定性。
根据实施例，第二阱被定位于包含接触件的区域内侧，其中第一电极的元件以及第二电极的元件分别电耦合。
因此，设想第二阱以特别地使能在反转模式下的操作并不实质上增加由电容元件的结构占据的表面积，进一步设想包含接触件的区域，用于电耦合第一电极的元件(特别是竖直导电区域)，以及用于将第二电极的元件，特别是第一阱和第二阱的元件彼此耦合。
根据实施例，第二阱的基部通过第一导电类型的掺杂半导体厚度与半导体衬底竖直分隔。
实际上，可以设想在小于第一阱的深度处形成第二阱，但是例如，由于生产步骤的汇集的原因，以及可选的掺杂剂扩散控制，可以优选地在衬底中附加地植入深埋半导体层，形成竖直分隔第二阱的基部与衬底的半导体厚度。
根据实施例，第二种导电性是“P”正型。
根据实施例，第一种导电性是“P”正型。
根据实施例，半导体衬底是“P”正型掺杂的。
根据实施例，竖直导电结构、介电包封层、第一阱和第二阱被相互布置以分别形成金属氧化物半导体“MOS”型晶体管的栅极区域、MOS晶体管的介电栅极区域，MOS晶体管的半导体本体和MOS晶体管的至少一个导电端子。
根据实施例，第一电极还包括第一水平导电结构，其位于第一介电层上，第一介电层覆盖第一阱并且覆盖所述至少一个竖直导电结构，以便将第一水平导电结构与第一阱和所述至少一个竖直导电结构电隔离。
该实施例使得针对在衬底上相同的占用表面积，能够在第一电极与第二电极之间添加额外的电容接口。这使得能够增加电容元件的每单位表面积的电容值。
并且，例如，第二电极还可以包括位于覆盖第一水平导电结构的第二介电层上的第二水平导电结构，以便将第二水平导电结构与第一水平导电结构电隔离。
这里再次，针对在衬底上未改变的占用表面积，在第一电极与第二电极之间添加额外的电容接口，以便进一步增加电容元件每单位表面积的电容值。
根据实施例，集成电路还包括逻辑部分，被配置成以非零正逻辑电平电源电压供电，并且电容元件被配置成以反转模式极化，具有在第一电极上的第一电压，例如地接地参考电压，以及在第二电极上的第二电压(例如，在第二电极上的逻辑电平电源电压)，第二电压大于或等于第一电压、并且小于或等于逻辑电平电源电压。
换句话说，在第二电极上引入反转模式的高电平电压由逻辑电平限制，以便严格防止“闩锁”寄生双极效应。因此，高度宽容性的定位约束被获得(即，小的、甚至最小的安全距离)，并且这在集成电路的设计的尺寸和灵活性方面是有利的。
根据另一方面，一种用于生产集成电路的方法，包括生产具有第一电极和第二电极的电容元件，包括：形成被包含在半导体衬底中的第一导电类型的第一掺杂半导体阱；形成与第一导电类型相对的第二导电类型的第二掺杂半导体阱，第二掺杂半导体阱被包含在第一阱中，并且具有限定第一阱的内部区域的环形形状；形成至少一个竖直导电结构，包括：分别形成至少一个沟槽、介电包封层以及竖直导电结构，至少一个沟槽竖直延伸至第一阱中并且在至少一个纵向端部处穿透至所述第二阱中，介电包封层覆盖所述至少一个沟槽的基部和侧面，竖直导电结构填充至少一个沟槽，并且通过介电包封层与第一阱电隔离；电耦合第一电极，包括在竖直导电结构上形成接触件；以及电耦合第二电极，包括在第一阱和第二阱上形成接触件。
根据实现方式，方法还包括：形成具有环形形状的第二阱，环形形状限定了第一阱的内部区域和外部区域，以及形成至少一个竖直导电结构，竖直导电结构直接穿过所述第一阱的内部区域，并且在沟槽的两个纵向端部处穿透到第二阱中。
根据实现方式，第二阱被定位于包含接触件的区域内，在该区域上分别形成电耦合的第一电极以及第二电极的元件。
根据实现方式，形成被包含在第一阱中的第二阱包括形成将第二阱与半导体衬底竖直分隔的第一导电类型的掺杂半导体厚度。
根据实现方式，第二导电性是“P”正型。
根据备选的实现方式，第一导电性是“P”正型。
根据实现方式，半导体衬底是“P”正型掺杂的。
根据实现方式，竖直导电结构、介电包封层、第一阱和第二阱的形成被相互布置以分别形成金属氧化物半导体“MOS”型晶体管的栅极区域、MOS晶体管的介电栅极区域，MOS晶体管的半导体本体和MOS晶体管的至少一个导电端子。
根据实现方式，方法还包括：形成第一介电层，覆盖第一阱并且覆盖至少一个竖直导电结构；形成第一水平导电结构，位于第一介电层上并且通过第一介电层与第一阱和至少一个竖直导电结构电隔离；其中，电耦合第一电极还包括在第一水平导电结构上形成接触件。
根据实现方式，方法还包括：形成覆盖第一水平导电结构的第二介电层；形成位于第二介电层上并且通过第二介电层与第一水平导电结构电隔离的第二水平导电结构；其中，电耦合第二电极还包括在第二水平导电结构上形成接触件。
根据实现方式，方法还包括：在半导体衬底中产生逻辑部分，逻辑部分具有的电源处于非零正逻辑电平电源电压，其中电容元件以反转模式极化，在第一电极的接触件上具有第一电压，并且在第二电极的接触件上具有大于第一电压并且小于或等于逻辑电平电源电压的第二电压。
根据实现方式，方法还包括在半导体衬底中产生高电压部分和非易失性存储器，其中：形成第一阱与在高电压部分中形成第一导电类型的掺杂半导体阱同时进行；形成第二半导体阱与在高电压部分中形成第二导电类型的掺杂半导体阱同时进行；以及形成至少一个竖直导电结构与在非易失性存储器中形成竖直栅极掩埋晶体管同时进行。
根据实现方式，在非易失性存储器中形成所述竖直栅极掩埋晶体管的源极区域的同时，形成将第二阱与半导体衬底竖直分隔的第一导电类型的掺杂半导体厚度，包括在衬底深处形成第一导电类型的掺杂掩埋半导体区域。
根据实现方式：形成第一介电层与形成覆盖半导体衬底的表面的非易失性存储器中的浮动栅极状态晶体管的隧道介电层同时进行；形成第一水平导电结构与形成位于非易失性存储器中的隧道介电层上的状态晶体管的浮动栅极同时进行。
根据实现方式：形成第二介电层与形成覆盖半导体衬底的表面的非易失性存储器中的浮动栅极状态晶体管的栅极介电层同时进行；形成第二水平导电结构与形成位于非易失性存储器中的栅极介电层上的状态晶体管的控制栅极同时进行。
附图说明
本发明的其他优点和特征将在研究决不是限制性的实施例和实现方式的详细描述及附图的详细描述时显现，其中：
图1表示了集成电路电容元件的俯视图；
图2和图3是图1电容元件的截面图；
图4表示了集成电路应用的架构的示意性示例；
图5是存储器单元的截面图；
图6示意性地在左侧图示了用于产生参考图1至4的上述电容元件CAP以及在右侧图示了产生参考图5的上述存储器单元CEL的方法的步骤。
具体实施方式
图1表示了集成电路CI的电容元件CAP的俯视图，图2表示了在图1中平面II-II中电容元件CAP的截面图，图3表示了图1中平面III-III中电容元件CAP的截面图。
在图1、图2和图3中的视图中表示的相同元件具有相同的附图标记，现在将对图1、图2和图3进行联合而笼统的描述。
集成电路CI由掺杂半导体衬底PSUB(例如硅)制成，该衬底具有导电类型(例如P型)。
例如通过常规掺杂剂植入，在衬底PSUB中产生第一导电类型(例如N型)的第一掺杂半导体阱NW。
在第一阱NW中形成与第一导电类型相对的第二导电类型(例如P型)的第二掺杂阱PW，从而被包含在第一阱NW中。这意味着第二阱PW由第一阱NW包围，从而通过PNP双结与第二导电类型的其他半导体区域(例如衬底PSUB)电隔离。
为了简洁起见，第一种导电性在下文中被称为N型，第二种导电性被称为P型。
也就是说，通过非限制性示例的方式，下文所述的电容元件CAP可以完美地由具有与本文所述电导性相对的电导性的半导体阱产生。
因此，第一导电类型可以是“P”正型，而第二导电类型可以是“N”负型。
尽管通常几乎总是P型，但衬底PSUB的导电性类型可以可选地是N型。
在该示例中，如图1俯视图所示，根据方形环形形状生产第二阱PW。因此，环形形状定义了第一阱NW的内部区域NWi和第一阱NW的外部区域NWe。显然，第一阱NWi、NWe区域的内部和外部定向由环形形状的向内径向和向外径向分别确定。
第二阱PW的半导体区域不接合衬底PSUB。实际上，第二阱PW的侧面面对第一阱的外部区域NWe，而第二阱PW的基部通过N型掺杂半导体厚度NISO与半导体衬底PSUB竖直分隔。
半导体厚度NISO使得能够将第二阱PW与衬底PSUB电隔离。实际上，如下文所示，第二阱PW将以与衬底PSUB不同的电压极化。
在第二阱为N型并且衬底为P型的情况下，与第二阱的导电类型相对的导电类型的半导体层NISO是可选的。
例如，形成第二阱PW的P型掺杂剂的植入被配置成使得掺杂剂不在深度上扩散到衬底PSUB中。
也就是说，出于掺杂剂扩散控制和生产方法步骤的汇集的原因，优选的是进行掩埋半导体层NISO的额外植入(即，位于衬底的深度)，以形成竖直分隔第二阱PW的基部与衬底PSUB的所述半导体厚度NISO。
电容元件CAP是MOS“金属氧化物半导体”类型，给定它包括第一电极EC1和第二电极EC2，第一电极EC1包括导电结构P0，并且第二电极EC2特别地包括第一半导体阱NW。
第一电极EC1和第二电极EC2由形成电容接口的介电材料D0电分隔。
第一电极EC1实际上包括至少一个竖直导电结构P0，至少一个导电结构填充竖直延伸到第一阱NW中的沟槽TR。“填充沟槽”通常表示沟槽的内部体积不包括竖直导电结构以外的材料。
尽管如此，沟槽TR的基部和侧面仍覆盖有介电包封层D0，从而电隔离填充沟槽TR内部体积的竖直导电结构P0与第一阱NW。
根据掩模的图案通过干蚀刻形成沟槽TR，并且该蚀刻的图案被配置成使得沟槽TR的至少一个纵向端部EX1、EX2从第一阱的内部区域NWi穿透到第二阱PW中。
在该示例中，沟槽TR和因此所述至少一个竖直导电结构P0直接穿过第一阱的内部区域NWi，并且在沟槽TR的两个纵向端部EX1、EX2处穿透第二阱PW。
显然，竖直导电结构P0、D0的数目越多，在第一电极EC1与第二电极EC2之间的电容性接口的表面积越大(即，特别是第一阱NW)，并且每单位表面积的电容值越大。实际上，竖直导电结构P0的电容性接口的大部分表面积竖直延伸到NW阱的深度中，而很少地延伸到NW阱的表面。
在所有沟槽的竖直导电结构P0上产生第一电极EC1的接触件CT0，以使它们特别地彼此电耦合(未示出)。由此形成的第一电极EC1包括所有竖直导电结构P0。
例如，在竖直导电结构P0的两个纵向端部EX1、EX2、第二阱PW的环的层级和第一阱NW的内部区域NWi的边缘的层级上产生接触件CT0。
第二电极EC2的接触件CTNi在第一阱NW的内部区域NWi上产生，并且接触件CTNe在第一阱的外部区域NWe上产生。此外，在第二阱PW上产生第二电极EC2的接触件CTP。
由此形成的第二电极EC2包括第一阱NW(内部区域NWi和外部区域NWe)和第二阱PW。
第二阱PW将用作在第一阱NW中的少数载流子的源，以实现电容元件CAP的反转模式。
实际上，给定沟槽TR纵向穿透到第二阱PW中，竖直导电结构P0和介电包封层D0形成与PMOS型晶体管类似的结构TPM。
因此，相对于第一电极EC1正极化第二电极EC2在第一N型阱NW中引入P型导电隧道区域，该P型导电沟道区域衬套沟槽TR的介电包封层D0的基部和侧面。
在N型阱NW中的反转模式特别地有利于相对于在电容元件CAP的端子EC1、EC2处的电压的电容值的稳定性，尤其是相对于在P型阱中类似结构的MOS型电容元件的累积模式。
此外，给定P型第二阱PW特别地通过利用第一阱NW形成的PNP双结与P型半导体衬底PSUB以及任何其他P型阱隔离，电容元件CAP被保护以防止寄生双极元件泄漏(“闩锁”)现象。
将第一阱NW带到正电势通常不会引入特定的定位约束。
因此，在反转模式中，电容元件CAP受到很少或没有定位约束，并且更由于使用阱NW的深度来形成在第一电极EC1与第二电极EC2之间的电容接口，因此每单位表面积具有高电容值。
此外，电容元件CAP有利地包括两个额外的水平电容接口，水平电容接口通过水平导电结构P1、P2获得，类似于平面晶体管双栅极结构，堆叠在第一阱NW和填充有竖直导电结构P0的沟槽TR的顶部。
因此，第一电极EC1有利地进一步包括位于第一介电层D1上的第一水平导电结构P1。水平导电结构P1和第一介电层D1覆盖第一阱NW，并且覆盖所述至少一个竖直导电结构P0。因此，水平导电结构P1与第一阱NW电隔离，形成与属于第二电极EC2的第一阱NW的附加电容接口。第一介电层D1将第一水平导电结构P1与沟槽TR的竖直导电结构P0电隔离，也就是说，第一水平导电结构P1和竖直导电结构P0属于第一电极EC1，在这点上，第一水平导电结构P1和竖直导电结构P0属于第一电极EC1通过在第一水平导电结构P1上的接触件CT1以及与竖直导电结构P0耦合的接触件CT0彼此电耦合。
此外，第二电极EC2有利地包括位于第二介电层D2上的第二水平导电结构P2，第二介电层D2覆盖大部分第一水平导电结构P1。因此，第二水平导电结构P2与第一水平导电结构P1电隔离并且在第一电极EC1与二电极EC2之间形成附加电容接口。第二电极EC2在接触件CT2上与第二水平导电结构P2电耦合，接触件CT2与在第一阱NW上的接触件CTNi、CTNe以及在第二PW上的接触件CTP耦合。
因此，针对在衬底PSUB(即在阱NW的表面)上的相同占用表面积，在第一电极EC1与第二电极EC2之间添加了两个额外电容接口。这使得电容元件CAP的每单位表面积的电容值能够增加。
实际上，如下文参考图6所示，产生第一导电结构P1和第二导电结构P2的步骤可以有利地汇集在产生非易失性存储器的步骤中，并且因此是无需额外付出(free)的。
而且，设想电容元件CAP的外围区域产生接触件CTNe、CTNi、CTP、CT2以电耦合第二电极EC2的元件NWe、NWi、PW、P2，并且产生第一电极EC1的元件P0、P1的接触件CT0、CT1。
并且，第二阱PW的环形形状是有利的实施例示例，使得特别地能够将由第二阱PW占据的表面区域定位在针对包含所述接触件的实施例的外围区域所设想的表面区域内。可选地，第二阱可以被定位成与设想用于包含接触件的外围区域的表面区域的至少一部分相交。
而且，即使在没有设想水平导电结构P1、D1、P2、D2的情况下，也应设想外围区域包含接触件CT0、CTNi、CTNe、CTP，使得尤其能够将电容元件CAP的第一电极EC1和第二电极EC2与例如外部端子电耦合。
第二阱PW的进一步的形状显然可以设想为将第二阱PW至少部分定位在针对包含接触件的区域设想的表面区域内，特别地根据为所述接触件选择的位置。
因此，第二阱PW在衬底PSUB上引入很少或不引入专用于其产生的额外表面积。
现在参考图4。
图4表示集成电路CI的应用的架构的示意性示例，其中集成电路进一步包括电容元件CAP、在同一衬底PSUB中和其上的逻辑部件LG，电源级ALM和高电压部分HV，包括非易失性存储器MEM和高电压信号发生器HVGEN。例如，高电压信号为10至15伏量级。
受益于在衬底PSUB上的非限制性定位规则，电容元件CAP被布置成填充在集成电路CI的其他元件LG、HVGEN、MEM、ALM之间可用的剩余表面积。因此，尽管由电容元件CAP占据了表面积，但是集成电路CI相对紧凑。
逻辑部分LG被配置为以非零正逻辑电平电源电压Vdd供电，并且电容元件CAP被用作在逻辑电平电压Vdd与接地参考电压gnd之间的解耦电容器。
电容元件CAP有利地以反转模式极化(即，利用在第一电极EC1上的接地参考电压gnd和在第二电极EC2上的逻辑电平电源电压Vdd)。
图5表示属于上述参考图4的集成电路CI的非易失性存储器MEM的存储器单元CEL的有利示例。
存储器单元CEL形成在包含在衬底PSUB中的P型掺杂阱HVPW中以及其上。在阱HVPW下，N型掺杂掩埋半导体区SL位于衬底PSUB的深度处。掩埋半导体区SL形成用作源极线的源极平面。N型掺杂半导体区HVNW从阱HVPW的顶面延伸到掩埋半导体区SL，形成适于经由所述顶面极化源极线SL的接触阱。
存储器单元CEL包括与状态晶体管TE串联的存取晶体管TA。存取晶体管TA是竖直栅极掩埋晶体管，并且具有填充沟槽TRTA的导电栅极GV，沟槽TRTA的基部和侧部由包围竖直导电栅极GV的竖直栅极介电层DGV覆盖。存取晶体管TA的源极区域由源极平面SL具体化，并且可选地，N型半导体区域被植入或扩散在沟槽TRTA的基部中。
状态晶体管TE就其本身而言是浮动栅级晶体管，包括浮动栅级FG，通过所谓的“隧道”介电层DTN与阱HVPW电隔离，以及控制栅极CG通过所谓的控制栅极介电层DCG与浮动栅级电隔离。
现在参考图6。
一方面，图6在左侧示意性地示出了用于产生上述图1至图4所示的电容元件CAP的方法的步骤；另一方面，图6在右侧示意性地示出了产生上述图5所示的存储器单元CEL的步骤。
电容元件CAP的第一阱NW的形成步骤601可以有利地与高电压部分HV中的N型掺杂半导体阱HVNW的形成步骤1601(例如存储器MEM的接触阱)同时进行。
步骤601、1601包括，例如通过在衬底PSUB顶面上形成的掩模的图案、并且以能够在10到15伏量级的电压操作的浓度共同植入N型掺杂剂。
电容元件CAP的第二阱PW的形成步骤602可以有利地与在高电压部分HV中，特别是在存储器MEM中的P型掺杂半导体阱HVPW的形成步骤1602同时进行。
步骤602、1602包括，例如通过在衬底PSUB顶面上形成的掩模的图案、并且以能够在10到15伏量级的电压操作的浓度共同植入P型掺杂剂。
针对电容元件CAP，将第二阱PW与半导体衬底PSUB竖直分隔的N型掺杂半导体厚度NISO的形成步骤603可以有利地与存储器MEM的源极平面SL的形成步骤1603同时进行。
步骤603、1603包括，例如在包括电容元件CAP的衬底PSUB的整个区域以及包括存储器MEM的衬底PSUB的整个区域中共同植入N型掺杂剂。植入603、1603被配置在导致在衬底PSUB中的扩散受限的能量处，以便将掩埋半导体区域定位在衬底PSUB的深度。
例如，在植入601-1601、602-1602和可选的603-1603之后，针对电容元件CAP和高压部分HV可以同时设想的是，形成常规的横向浅沟槽隔离区STI(参见图2至图3和图5)。
电容元件CAP的沟槽TR的形成步骤604可有利地与存储器MEM的存取晶体管TA的沟槽TRTA的形成步骤1604同时进行。
步骤604、1604包括例如共同干蚀刻，例如通过共同光刻掩模使用反应性离子蚀刻(RIE)技术。
竖直导电结构P0的形成步骤605，将竖直导电结构p0封装在电容元件CAP的所述沟槽TR中的介电包封层D0中，可以有利地与存储器MEM的存取晶体管TA的竖直栅极区域GV和竖直栅极介电层DGV的形成步骤1605同时进行。
步骤605、1605首先包括在公共步骤604、1604中蚀刻的沟槽TR、TRTA的侧面和基部上的氧化硅层的热生长；其次，用相同的导电材料P0、GV例如通过化学气相沉积(CVD)形成的原位掺杂多晶硅来过量填充，然后进行化学机械平坦化(CMP)，例如，到可选的先前沉积的停止层为止，或至阱NW、HVPW的顶表面为止。
位于电容元件CAP的第一介电层D1上的第一水平导电结构P1的形成步骤606可以有利地与位于存储器MEM的状态晶体管TE的隧道介电层DTN上的浮动栅极FG的形成步骤1606同时进行。
步骤606、1606包括，例如首先在阱NW、HVPW的顶表面上共同生长氧化硅层，在由此生长的隧道介电层DTN中选择性地部分蚀刻隧道窗口；其次，共同CVD沉积导电多晶硅，接着是可选地共同CMP抛光；并且第三，通过光刻掩模的干蚀刻来限定相应的导电区域。
位于电容元件CAP的第一介电层D2上的第二水平导电结构P2的形成步骤607可以有利地与位于存储器MEM的状态晶体管TE的控制栅极介电层DCG上的控制栅极CG的形成步骤1607同时进行。
步骤607、1607包括，例如首先在第一水平导电结构P1以及浮动栅极FG上共同形成硅“ONO”氧化物、氮化物和氧化物层的重叠层；其次，共同CVD沉积导电多晶硅，然后进行可选的共同CMP抛光；以及第三，通过光刻掩模的干蚀刻来限定相应的导电区域。
所有接触件CT的形成步骤608(即，第二电极EC2的接触件CTNi、CTNe、CTP、CT2，以及电容元件CAP的第一电极EC1的接触件CT0、CT1)可以有利地与接触件区域形成步骤1608同时进行，特别是在存储器MEM中，但也可以设想通常用于集成电路CI的其他元件。
步骤608、1608包括例如，在将高浓度P型掺杂剂(P+)植入P型阱的表面并且将高浓度N型掺杂剂(N+)植入N型阱的表面之后，用于减少对高掺杂区域P+、N+的接入电阻的硅化步骤SAL，最后，在硅化表面形成接触件，通常由钨制成。
硅化步骤通常包括暴露的硅表面的硅化反应SAL，特别是高掺杂硅和多晶硅表面与金属材料的硅化反应。
因此，用于产生集成电容元件CAP的方法的所有步骤601-608可与步骤1601-1608同时执行，进一步设想产生集成电路的高压部分HV，具体包括如参考图5所述的非易失性存储器MEM。
因此，生产电容元件CAP的方法可以完全无需额外付出。

Claims (28)

1.一种集成电路，包括：
第一导电类型的第一掺杂半导体阱，被包含在半导体衬底中；
第二导电类型的第二掺杂半导体阱，所述第二导电类型与所述第一导电类型相对，所述第二掺杂半导体阱被包含在所述第一掺杂半导体阱中；以及
电容元件，包括第一电极和第二电极；
其中所述电容元件的所述第一电极包括至少一个竖直导电结构，所述竖直导电结构填充竖直延伸到所述第一掺杂半导体阱中的沟槽，所述竖直导电结构通过覆盖所述沟槽的基部和侧面的介电包封层与所述第一掺杂半导体阱电隔离；
其中所述沟槽纵向延伸，以在所述沟槽的第一纵向端部处穿透到所述第二掺杂半导体阱中；
其中在所述沟槽内的所述竖直导电结构存在于所述沟槽的所述第一纵向端部处；以及
其中所述电容元件的所述第二电极包括所述第一掺杂半导体阱和所述第二掺杂半导体阱。
2.根据权利要求1所述的集成电路，其中所述第二掺杂半导体阱具有环形形状，所述环形形状限定所述第一掺杂半导体阱的内部区域以及所述第一掺杂半导体阱的外部区域，并且其中所述至少一个竖直导电结构存在于所述第一掺杂半导体阱的所述内部区域内，并且在所述沟槽的所述第一纵向端部处穿透到所述第二掺杂半导体阱中。
3.根据权利要求2所述的集成电路，其中所述沟槽纵向延伸以在所述沟槽的第二纵向端部处穿透到所述第二掺杂半导体阱中，所述沟槽的所述第二纵向端部与所述沟槽的所述第一纵向端部相对，以及其中所述至少一个竖直导电结构纵向穿过所述第一掺杂半导体阱的整个所述内部区域，并且在所述沟槽的所述第一纵向端部和所述第二纵向端部处穿透到所述第二掺杂半导体阱中。
4.根据权利要求2所述的集成电路，还包括：所述第一导电类型的掺杂半导体区域，被竖直定位在所述第二掺杂半导体阱的基部之下，所述掺杂半导体区域与所述第一掺杂半导体阱的所述内部区域以及所述第一掺杂半导体阱的所述外部区域接触。
5.根据权利要求1所述的集成电路，还包括：所述第一导电类型的掺杂半导体区域，被竖直定位在所述第二掺杂半导体阱的基部与所述半导体衬底之间。
6.根据权利要求1所述的集成电路，其中所述第二导电类型是P正型。
7.根据权利要求1所述的集成电路，其中所述第一导电类型是P正型。
8.根据权利要求1所述的集成电路，其中所述半导体衬底是P正型掺杂的。
9.根据权利要求1所述的集成电路，其中所述竖直导电结构、所述介电包封层、所述第一掺杂半导体阱和所述第二掺杂半导体阱被相互地布置，以分别形成金属氧化物半导体MOS晶体管的栅极区域、所述MOS晶体管的介电栅极区域、所述MOS晶体管的半导体本体和所述MOS晶体管的至少一个导电端子。
10.根据权利要求1所述的集成电路，其中所述第一电极还包括：第一水平导电结构，位于覆盖所述第一掺杂半导体阱并且覆盖所述至少一个竖直导电结构的第一介电层上，以便将所述第一水平导电结构与所述第一掺杂半导体阱以及所述至少一个竖直导电结构电隔离。
11.根据权利要求10所述的集成电路，其中所述第二电极还包括：第二水平导电结构，位于覆盖所述第一水平导电结构的第二介电层上，以便将所述第二水平导电结构与所述第一水平导电结构电隔离。
12.根据权利要求1所述的集成电路，还包括：逻辑部分，被配置为以非零正逻辑电平电源电压供电，其中所述电容元件被配置成以反转模式极化，所述电容元件在所述第一电极上具有第一电压以及在所述第二电极上具有第二电压，其中所述第二电压大于或等于所述第一电压并且小于或等于所述逻辑电平电源电压。
13.一种用于产生集成电路的方法，所述集成电路包括具有第一电极和第二电极的电容元件，所述方法包括：
形成第一导电类型的第一掺杂半导体阱，所述第一掺杂半导体阱被包含在半导体衬底中；
形成第二导电类型的第二掺杂半导体阱，所述第二掺杂半导体阱被包含在所述第一掺杂半导体阱中，所述第二导电类型与所述第一导电类型相对；
形成至少一个竖直导电结构，包括：
形成至少一个沟槽，所述至少一个沟槽竖直延伸到所述第一掺杂半导体阱中、并且在至少一个纵向端部处穿透至所述第二掺杂半导体阱中，
形成介电包封层，所述介电包封层覆盖所述至少一个沟槽的基部和侧面，以及
形成竖直导电结构，所述竖直导电结构填充所述至少一个沟槽，并且所述竖直导电结构通过所述介电包封层与所述第一掺杂半导体阱电隔离；
通过在所述竖直导电结构上形成接触件来电耦合所述第一电极；以及
通过在所述第一掺杂半导体阱和所述第二掺杂半导体阱上形成接触件来电耦合所述第二电极。
14.根据权利要求13所述的方法，还包括形成所述第二掺杂半导体阱，以具有限定所述第一掺杂半导体阱的内部区域和所述第一掺杂半导体阱的外部区域的环形形状，其中所述至少一个竖直导电结构存在于所述第一掺杂半导体阱的所述内部区域内，并且所述至少一个竖直导电结构在所述沟槽的第一纵向端部处穿透到所述第二掺杂半导体阱中。
15.根据权利要求14所述的方法，其中所述沟槽纵向延伸以在所述沟槽的第二纵向端部处穿透到所述第二掺杂半导体阱中，所述沟槽的所述第二纵向端部与所述沟槽的所述第一纵向端部相对，以及其中所述至少一个竖直导电结构纵向穿过所述第一掺杂半导体阱的整个所述内部区域，并且所述至少一个竖直导电结构在所述沟槽的所述第一纵向端部和所述第二纵向端部二者处穿透到所述第二掺杂半导体阱中。
16.根据权利要求14所述的方法，还包括形成所述第一导电类型的掺杂半导体区域，所述第一导电类型的掺杂半导体区域被竖直定位在所述第二掺杂半导体阱的基部之下，所述掺杂半导体区域与所述第一掺杂半导体阱的所述内部区域和所述第一掺杂半导体阱的所述外部区域二者接触。
17.根据权利要求13所述的方法，还包括形成所述第一导电类型的掺杂半导体区域，所述第一导电类型的掺杂半导体区域将所述第二掺杂半导体阱与所述半导体衬底竖直分隔。
18.根据权利要求13所述的方法，其中所述第二导电类型是P正型。
19.根据权利要求13所述的方法，其中所述第一导电类型是P正型。
20.根据权利要求13所述的方法，其中所述半导体衬底是P正型掺杂的。
21.根据权利要求13所述的方法，其中形成所述竖直导电结构、形成所述介电包封层、形成所述第一掺杂半导体阱以及形成所述第二掺杂半导体阱被相互地布置，以分别形成金属氧化物半导体MOS晶体管的栅极区域、形成所述MOS晶体管的介电栅极区域、形成所述MOS晶体管的半导体本体以及形成所述MOS晶体管的至少一个导电端子。
22.根据权利要求13所述的方法，还包括：
形成第一介电层，所述第一介电层覆盖所述第一掺杂半导体阱并且覆盖所述至少一个竖直导电结构；以及
形成第一水平导电结构，所述第一水平导电结构位于所述第一介电层上，并且通过所述第一介电层与所述第一掺杂半导体阱以及所述至少一个竖直导电结构电隔离；
其中电耦合所述第一电极还包括在所述第一水平导电结构上形成接触件。
23.根据权利要求22所述的方法，还包括：
形成第二介电层，所述第二介电层覆盖所述第一水平导电结构；以及
形成第二水平导电结构，所述第二水平导电结构位于所述第二介电层上，并且通过所述第二介电层与所述第一水平导电结构电隔离；
其中电耦合所述第二电极还包括在所述第二水平导电结构上形成接触件。
24.根据权利要求13所述的方法，还包括在所述半导体衬底中产生逻辑部分，其中所述逻辑部分的电源处于非零正逻辑电平电源电压，其中所述电容元件以反转模式极化，在所述第一电极的接触件上具有第一电压，并且在所述第二电极的接触件上具有第二电压，其中所述第二电压大于所述第一电压、并且小于或等于所述逻辑电平电源电压。
25.根据权利要求13所述的方法，还包括在所述半导体衬底中产生包含非易失性存储器的高电压部分，其中：
形成所述第一掺杂半导体阱与在所述高电压部分中形成所述第一导电类型的掺杂半导体阱同时进行；
形成所述第二半导体阱与在所述高电压部分中形成所述第二导电类型的掺杂半导体阱同时进行；以及
形成所述至少一个竖直导电结构与在所述非易失性存储器中形成竖直栅极掩埋晶体管同时进行。
26.根据权利要求25所述的方法，
其中形成被包含在所述第一掺杂半导体阱中的所述第二掺杂半导体阱包括形成将所述第二掺杂半导体阱与所述半导体衬底竖直分隔的所述第一导电类型的掺杂半导体厚度；
其中形成所述竖直导电结构、形成所述介电包封层、形成所述第一掺杂半导体阱和形成所述第二掺杂半导体阱被相互地布置，以分别形成金属氧化物半导体MOS晶体管的栅极区域、形成所述MOS晶体管的介电栅极区域，形成所述MOS晶体管的半导体本体，以及形成所述MOS晶体管的至少一个导电端子，以及
其中形成将所述第二掺杂半导体阱与所述半导体衬底竖直分隔的所述第一导电类型的掺杂半导体厚度，与在所述非易失性存储器中形成所述竖直栅极掩埋晶体管的源极区域同时进行，包括在所述衬底深处形成所述第一导电类型的掺杂掩埋半导体区域。
27.根据权利要求25所述的方法，还包括：
形成第一介电层，所述第一介电层覆盖所述第一掺杂半导体阱并且覆盖所述至少一个竖直导电结构；以及
形成第一水平导电结构，所述第一水平导电结构位于所述第一介电层上，并且通过所述第一介电层与所述第一掺杂半导体阱和所述至少一个竖直导电结构电隔离；
其中电耦合所述第一电极还包括在所述第一水平导电结构上形成接触件；
其中：
形成所述第一介电层与形成覆盖所述半导体衬底的表面的、所述非易失性存储器中的浮动栅极状态晶体管的隧道介电层同时进行；以及
形成所述第一水平导电结构与形成位于所述非易失性存储器中的所述隧道介电层上的所述状态晶体管的浮动栅极同时进行。
28.根据权利要求27所述的方法，其中：
所述形成所述第二介电层与形成覆盖所述半导体衬底的表面的、所述非易失性存储器中的所述浮动栅极状态晶体管的栅极介电层同时进行；
形成所述第二水平导电结构与形成位于所述非易失性存储器中的所述栅极介电层上的所述状态晶体管的控制栅极同时进行。
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