CN113381485A - 具有0v电池充电功能的充放电控制电路 - Google Patents

Abstract

本发明提供了一种具有0V电池充电功能的充放电控制电路，包括译码器、第一驱动器、第二驱动器、第三驱动器、第一反相器、第二反相器、第三反相器和控制电路，控制电路包括第一电平转换电路、第二电平转换电路、充放电主控制管、第一CMOS开关和第二CMOS开关。本发明通过动态地控制衬底和栅极的电位切换，实现充放电控制的功能，在保持小导通电阻的前提下，显著减小MOS管所占的面积，显著减小制造成本。

Description

具有0V电池充电功能的充放电控制电路

技术领域

本发明涉及锂电池领域，具体地，涉及一种具有0V电池充电功能的充放电控制电路。

背景技术

本发明要求申请日期为2020年12月9日、专利文献为CN202011450864的优先权。

如图9所示，电池保护芯片通过检测VDD和VM电压，对电池电压和流经电池的电流大小进行监测，必要时切断充电或者放电回路，从而起到对电池的保护作用。传统方案中(如图10所示)充放电控制管被集成在芯片内部，由两个NMOS分别控制充电通路和放电通路，由于要求这两个MOS管导通时的导通电阻尽可能小，这两个MOS的面积往往非常大，导致芯片成本过高或者封装过大，如果面积小又会导致芯片功耗过大，因此，对于把充放电控制管集成在芯片内部的方案存在很大的瓶颈。另外，在传统方案中，如果要实现0V电池充电功能，一般需要额外添加一个电路模块，这就会消耗额外的面积和功耗。

本发明使用一个NMOS控制充电通路和放电通路，在保持小导通电阻的前提下，大大减小MOS管所占的面积，显著降低制造成本。同时，为了尽量减少更改控制方案造成的芯片其他电路模块的变化，应使得本方案与传统方案兼容。此外，将0V电池充电功能集成在充放电控制电路中，节省了芯片的面积和功耗。此外，由于充放电通路的打开和关断过程中可能会产生很大的瞬态电流，造成电池电压VDD的电压下冲，可能会使得芯片出现误判，因此充放电控制电路的设计应该尽量抑制电压下冲。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种具有0V电池充电功能的充放电控制电路。

根据本发明提供的一种具有0V电池充电功能的充放电控制电路，包括译码器101、第一驱动器102、第二驱动器103、第三驱动器104、第一反相器105、第二反相器107、第三反相器107以及控制电路108；

所述控制电路108包括第一电平转换电路109、第二电平转换电路110、充放电主控制管111、第一CMOS开关112以及第二CMOS开关113；

译码器101输出的数字信号V1依次经过第一驱动器102、第一反相器105和第一电平转换电路109控制充放电主控制管111的栅极电位VG1；

译码器101输出的数字信号V2依次经过第二驱动器103、第二反相器107控制第二CMOS开关113的闭合和断开；

译码器101输出的数字信号V3依次经过第三驱动器104、第三反相器107和第二电平转换电路110控制第一CMOS开关112的闭合和断开，第一CMOS开关112第二CMOS开关113联合控制充放电主控制管111的衬底电位。

优选地，包括译码器101、第一驱动器102、第二驱动器103、第三驱动器104、第一反相器105、第三反相器107以及控制电路108；

所述控制电路108包括第一电平转换电路109、第二电平转换电路110、充放电主控制管111、第一CMOS开关112以及第一NMOS开关114；

译码器101输出的数字信号V1依次经过第一驱动器102、第一反相器105和第一电平转换电路109控制充放电主控制管111的栅极电位VG1；

译码器101输出的数字信号V2经过第二驱动器103控制第一NMOS开关114的闭合和断开；

译码器101输出的数字信号V3依次经过第三驱动器104、第三反相器107和第二电平转换电路110控制第一CMOS开关112的闭合和断开，第一CMOS开关112、第一NMOS开关114联合控制充放电主控制管111的衬底电位。

优选地，所述的第一电平转换电路109包括第一PMOS管M6、第一电阻R1、第一NMOS管M4、第二NMOS管M5、第二电阻R2以及第二PMOS管M7，其中：

第一PMOS管M6的漏极和第一NMOS管M4的漏极通过第一电阻R1连接；

第二PMOS管M7的漏极和第二NMOS管M5的漏极通过第二电阻R2连接；

第一PMOS管M6的源极和第二PMOS管M7的源极相连；

第一NMOS管M4的源极和第二NMOS管M5的源极相连；

第一PMOS管M6的漏极和第二NMOS管M5的栅极相连；

第一NMOS管M4的栅极和第二PMOS管M7的漏极相连。

优选地，所述的第二电平转换电路110包括第三PMOS管M10、第三电阻R3、第三NMOS管M8、第四NMOS管M9、第四电阻R4以及第四PMOS管M11，其中：

第三PMOS管M10的漏极和第三NMOS管M8的漏极通过第三电阻R3连接；

第四PMOS管M11的漏极和第四NMOS管M9的漏极通过第四电阻R4连接；

第三PMOS管M10的源极和第四PMOS管M11的源极相连；

第三NMOS管M8的源极和第四NMOS管M9的源极相连；

第三PMOS管M10的漏极和第四NMOS管M9的栅极相连；

第三NMOS管M8的栅极和第四PMOS管M11的漏极相连。

优选地，第一CMOS开关112包括第五NMOS管M3和第五PMOS管M12，其中：

第五PMOS管M12的漏极与第五NMOS管M3的源极相连，第五NMOS管M3的衬底和漏极均与第五PMOS管M12的源极相连。

优选地，第一NMOS开关114包括第六NMOS管M2。

优选地，第二CMOS开关113包括第六NMOS管M2和第六PMOS管M13，第六PMOS管M13的源极与第六NMOS管M2的漏极相连，第六NMOS管M2的衬底和源极均与第六PMOS管M13的漏极相连。

优选地，充放电主控制管111的栅极与第一PMOS管M6的漏极相连；

充放电主控制管111的衬底与第二NMOS管M5的源极、第六NMOS管M2的源极相连；

充放电主控制管111的源极与第五NMOS管M3的源极相连；

充放电主控制管111的漏极与第六NMOS管M2的漏极相连；

第五NMOS管M3的漏极与第六NMOS管M2的源极相连；

第五PMOS管M12的栅极与第三PMOS管M10的漏极相连；

第五NMOS管M3的栅极与第四PMOS管M11的漏极相连。

与现有技术相比，本发明具有如下的有益效果：

1、本发明与传统方案兼容，DFO和CFO是在传统方案中分别控制放电管和充电管的逻辑控制信号。本电路的输入仍然为DFO和CFO的好处是设计者不需要修改传统方案的逻辑控制部分，只需要修改充放电MOS管的控制部分即可。

2、把传统方案中的充电控制MOS和放电控制MOS合并成一个充放电主控制管，显著减小MOS管在芯片中所占的面积，减小制造成本，减小封装尺寸。

3、由于在工艺中，MOS管的导通电阻和面积的乘积接近于一个定值。在同等的面积下，使用一个NMOS管的导通电阻是使用两个NMOS管的导通电阻的1/4，显著减小了芯片的发热功率，降低芯片过热的概率，减小封装散热的压力。

4、使用CMOS开关控制衬底的切换可以减小开关导通时的导通电阻，减少CMOS开关上产生的压降。

5、在现有的其它衬底切换方案中，栅极控制和衬底控制是两个电路，本发明将合并成一个控制电路，降低了控制的复杂度。

6、本发明集成0V电池充电功能，CMOS开关的PMOS管PM1和NMOS开关的NMOS管NM2可使得控制电路具有0V电池充电功能，使得设计人员无需再为0V电池充电设计额外的模拟模块，节省了芯片的面积和功耗。

7、本发明电平转换电路中的R1和R2，电平转换电路中的R3和R4的适当取值能抑制充放电通路打开和关断过程中VDD的电压下冲。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是本发明第一实施例的整体电路原理示意图；

图2是本发明第二实施例的整体电路原理示意图；

图3是第一电平转换电路的电路原理图；

图4是第二电平转换电路的电路原理图；

图5是第一CMOS开关的电路原理图；

图6是第二CMOS开关的电路原理图；

图7是第一实施例的控制电路的电路原理图；

图8是本发明应用在电池保护芯片系统中的原理示意图；

图9是电池保护芯片的检测原理示意图；

图10是传统的充放电控制原理图。

图11为第二实施例的控制电路的电路原理图。

图中示出：101、译码器，102、第一驱动器，103、第二驱动器，104、第三驱动器，105、第一反相器，106、第二反相器，107、第三反相器，108、控制电路，109、第一电平转换电路，110、第二电平转换电路，111、充放电主控制管，112、第一CMOS开关，113、第二CMOS开关，114、第一NMOS开关

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

第一实施例：

如图1所示，本发明公开了一种用于锂电池保护芯片中的充放电控制电路，包括译码器101、第一驱动器102、第二驱动器103、第三驱动器104、第一反相器105、第二反相器107、第三反相器107和控制电路108，控制电路108包括第一电平转换电路109、第二电平转换电路110、充放电主控制管111、第一CMOS开关112和第二CMOS开关113，译码器101输出的数字信号V1依次经过第一驱动器102、第一反相器105和第一电平转换电路109控制充放电主控制管111的栅极电位VG1，使得VG1为VDD或者VB1。译码器101输出的数字信号V2依次经过第二驱动器103、第二反相器107控制第二CMOS开关113的闭合和断开，译码器101输出的数字信号V3依次经过第三驱动器104、第三反相器107和第二电平转换电路110控制第一CMOS开关112的闭合和断开，第一CMOS开关112第二CMOS开关113联合控制充放电主控制管111的衬底电位，使得衬底的电位是VM或者GND。其中，电路的输入为DFO和CFO，和传统方案的逻辑输出一致，达到了和传统方案很好的兼容效果。DFO和CFO经过译码器101得到三个数字信号V1、V2和V3。

译码器101的真值表如表1所示：

表1

如图3所示，第一电平转换电路109包括第一PMOS管M6、第一电阻R1、第一NMOS管M4、第二NMOS管M5、第二电阻R2和第二PMOS管M7，第一PMOS管M6的漏极和第一NMOS管M4的漏极通过第一电阻R1连接，第二PMOS管M7的漏极和第二NMOS管M5的漏极通过第二电阻R2连接，第一PMOS管M6的源极和第二PMOS管M7的源极相连，第一NMOS管M4的源极和第二NMOS管M5的源极相连，第一PMOS管M6的漏极和第二NMOS管M5的栅极相连，第一NMOS管M4的栅极和第二PMOS管M7的漏极相连。

如图4所示，第二电平转换电路110包括第三PMOS管M10、第三电阻R3、第三NMOS管M8、第四NMOS管M9、第四电阻R4和第四PMOS管M11，第三PMOS管M10的漏极和第三NMOS管M8的漏极通过第三电阻R3连接，第四PMOS管M11的漏极和第四NMOS管M9的漏极通过第四电阻R4连接，第三PMOS管M10的源极和第四PMOS管M11的源极相连，第三NMOS管M8的源极和第四NMOS管M9的源极相连，第三PMOS管M10的漏极和第四NMOS管M9的栅极相连，第三NMOS管M8的栅极和第四PMOS管M11的漏极相连。

如图5所示，第一CMOS开关112包括第五NMOS管M3和第五PMOS管M12，第五PMOS管M12的漏极与第五NMOS管M3的源极相连，第五NMOS管M3的衬底和漏极均与第五PMOS管M12的源极相连。

如图6所示，第二CMOS开关113包括第六NMOS管M2和第六PMOS管M13，第六PMOS管M13的源极与第六NMOS管M2的漏极相连，第六NMOS管M2的衬底和源极均与第六PMOS管M13的漏极相连。

如图7所示，充放电主控制管111的栅极与第一PMOS管M6的漏极相连，充放电主控制管111的衬底与第二NMOS管M5的源极相连，第二NMOS管M5的源极与第六NMOS管M2的源极相连，充放电主控制管111的源极与第五NMOS管M3的源极相连，充放电主控制管111的漏极与第六NMOS管M2的漏极相连，第五NMOS管M3的漏极与第六NMOS管M2的源极相连，第五PMOS管M12的栅极与第三PMOS管M10的漏极相连，第五NMOS管M3的栅极与第四PMOS管M11的漏极相连。

将本方案的用于锂电池保护芯片中的充放电控制电路应用与电池保护芯片系统中，如图8所示。

本发明的控制电路和功率管被集成在一个芯片上，显著减少了外围器件。本发明的译码器结构上仅由数字门构成，本发明的译码器是为了使本发明的充放电控制电路与传统方案兼容，参考附图10所示。译码器可将CFO和DFO信号译码成三个数字信号V1、V2和V3，从而控制充放电通路。这样做可以使设计者不需要修改传统方案的逻辑控制部分，只需要修改充放电MOS管的控制部分即可。

本发明的输入信号是传统方案中控制充电管和放电管的CFO和DFO信号经过译码得到的，考虑的是与传统方案兼容。本发明的第一驱动器、第二驱动器和第三驱动器均是CMOS Buffer。本发明的第一驱动器、第二驱动器和第三驱动器是驱动后面的第一电平转换电路、第二电平转换电路和第二CMOS开关。

本发明的第一电平转换电路109将本发明的低电位GND电位转换为VB1。本发明的第二电平转换电路110有着不同的作用，它将本发明的第一电平转换电路109的低电位GND电位转换为VM电位。

本发明的第一、二、三、四电阻R1-R4的阻值大小的选取需要仔细斟酌。R3和R4一般来说阻值相等，如果R3和R4的阻值过大，NMOS管M3和PMOS管M12的栅极上的电荷都不能迅速泄放掉，导致第一CMOS开关处于中间态的时间过长，使得充放电主控制管M1的衬底切换的速度变慢，时间长了可能会损坏充放电主控制管；如果R3和R4的阻值过小，在PMOS管M10和PMOS管M11的的栅极信号VG3_EN、VG3_EN_N切换的过程中，在一小段时间内，VDD到VM的电流会非常大，导致VDD的电压出现瞬间的下降。由于芯片是检测VDD的大小来判断电池的电压是否正常，电池的电压未下降而VDD的瞬间下降可能会导致逻辑混乱。同理，对R1和R2的阻值的选取也需要类似的考量。为了抑制充放电通路打开和关断的过程中VDD电压下冲，电平转换电路109中的R1和R2，电平转换电路110中的R3和R4的取值应该在6-10倍的芯片外接电阻阻值范围内，这样的话在电平转换电路切换的过程中VDD不会下降很多。

下面具体阐述用于锂电池保护芯片中的充放电控制电路如何控制衬底和栅极电压。

1)当电池保护芯片未检测到电压或者电流异常时，DFO和CFO为GND电压。在传统方案中(如图10)，这意味着CO和DO均为VDD，充电控制管和放电控制管均处于导通状态，电池可以自由地充放电。在本方案中，按照表1，若DFO＝CFO＝0＝GND，那么V1＝V2＝0＝GND，V3＝1＝VDD。V1＝GND，此时图7中的VG1_EN＝GND；VG1_EN_N＝VDD，第一电平转换电路109的输出VG1＝VDD，也即充放电主控制管111的栅极电压是VDD，充放电主控制管111处于导通状态。V2＝GND，此时图7中的VG2＝GND，VG2_N＝VDD，也即第二CMOS开关113关断。V3＝VDD，此时图7中的VG3_EN＝VDD，VG3_EN_N＝GND，那么VG3＝VDD，VG3_EN＝VM，也即第一CMOS开关112导通。第二CMOS开关113关断并且第一CMOS开关112导通意味着充放电主控制管111的衬底VB1＝GND。综合来看，在本方案中，DFO＝CFO＝GND时，电池可以正常充放电。

当充电导致电池电压过高或者充电电流过大时，DFO＝GND，CFO＝VDD。在传统方案中(如图10)，这意味着DO＝VDD，CO＝VM，放电控制管导通，充电控制管关断，电池不能被充电器充电，但是还能向负载放电。在本方案中，按照表1，若DFO＝GND，CFO＝VDD，那么V1＝V2＝VDD，V3＝GND。V1＝VDD，此时图7中的VG1_EN＝VDD；VG1_EN_N＝GND，第一电平转换电路109的输出VG1＝VB1，也即充放电主控制管111的栅极电压等于衬底电压。V2＝VDD，此时图7中的VG2＝VDD，VG2_N＝GND，也即第二CMOS开关113导通。V3＝GND，此时图7中的VG3_EN＝GND，VG3_EN_N＝VDD，那么VG3＝VM，VG3_EN＝VDD，也即第一CMOS开关112关断。第二CMOS开关113导通并且第一CMOS开关112关断意味着充放电主控制管111的衬底VB1＝VM＝VG1。综合来看，在本方案中，DFO＝GND，CFO＝VDD时，电池的充电通路被关断，放电通路仍导通。当放电导致电池电压过低、放电电流过大或者短路时，DFO＝VDD，CFO＝GND。在传统方案中(如图10)，这意味着DO＝GND，CO＝VDD，充电控制管导通，放电控制管关断，电池不能对负载放电，但是还能被充电器充电。在本方案中，按照表1，若DFO＝VDD，CFO＝GND，那么V1＝V3＝VDD，V2＝GND。V1＝VDD，此时图7中的VG1_EN＝VDD；VG1_EN_N＝GND，第一电平转换电路109的输出VG1＝VB1，也即充放电主控制管111的栅极电压等于衬底电压。V2＝GND，此时图7中的VG2＝GND，VG2_N＝VDD，也即第二CMOS开关113关断。V3＝VDD，此时图7中的VG3_EN＝VDD，VG3_EN_N＝GND，那么VG3＝VDD，VG3_EN＝VM，也即第一CMOS开关112导通。第一CMOS开关112导通并且第二CMOS开关113关断意味着充放电主控制管111的衬底VB1＝GND＝VG1。综合来看，在本方案中，DFO＝GND，CFO＝VDD时，电池的放电通路被关断，充电通路仍导通。

本发明增加的PMOS的作用不仅仅可以减小开关的导通电阻，更重要的是PMOS可以传递高电平，能够实现0V电池充电功能，当电池电压因为电池的自放电降低到0V，也即VDD＝GND时，充电器仍然能对电池充电，具体的，如图7所示，当电池电压为0V时，VDD＝GND＝0V。当充电器接入时，假设充电器电压为VCH，充电器的两端分别连接VDD和VM。若VDD＝0V，则VM＝-VCH。此时图7中的VG3_EN和VG3_EN_N＝VDD＝0V，可知VG3＝VG3_N＝-VCH，如果没有PMOS管M12，GND到VB1的唯一通路就是NMOS管M3，而M3的栅极电位VG3＝-VCH，是最低电位，因此M3始终处于关断状态；现在增加了PMOS管M12，由于M12的栅极电位VG3_N也等于-VCH，PMOS管M12处于导通状态，充电电流可从GND到VB1。然后，VG2＝VG2_N＝0V，VM＝-VCH，NMOS管M2也处于导通状态，因此充电电流可从VB1到VM。综合来看，充电电流可从GND到VM，也即0V电池充电的功能可以实现。

使用一个充放电主控制管111，在与传统方案兼容的条件下，通过动态地控制衬底和栅极的电位切换，实现充放电控制的功能，在保持小导通电阻的前提下，显著减小MOS管所占的面积，显著减小制造成本。

第二实施例：

本发明提供了一种具有0V电池充电功能的充放电控制电路，充放电控制电路包括译码器、驱动、反相器、电平转换电路CMOS开关、NMOS开关以及充放电控制主管NM1，电路的输入为DFO和CFO；DFO和CFO信号经过译码器得到三个数字信号：V1、V2和V3；V1经过驱动102、反相器105和第一电平转换电路109控制主开关管111的栅极电位VG1，使VG1为VDD或者VB1；V2经过驱动103控制第一NMOS开关114的闭合和断开；V3经过驱动104、反相器107和第二电平转换电路110控制第一CMOS开关112的闭合和断开；第一NMOS开关114和第一CMOS开关112联合控制衬底的切换，使衬底的电位VB1是VM或者GND。第一电平转换电路109中的R1和R2，第二电平转换电路110中的R3和R4的取值应该在6-10倍的芯片外接电阻阻值范围内。还包括使用一个NMOS管111控制充电通路和放电通路，使用第一CMOS开关112和第一NMOS开关114切换NMOS管111衬底的电位，使用第一电平转换电路109控制NMOS管111的栅极电压；译码器将逻辑控制电路输出信号CFO和DFO译码。第一CMOS开关112的PMOS管PM1和第一NMOS开关114的NMOS管NM2可使得控制电路具有0V电池充电功能。本实施例通过设置第一NMOS开关114，主要考虑到第二CMOS开关113在0V电池充电功能中无作用，且第二CMOS开关113的PMOS一直处于截止状态，导通电阻极大，将PMOS并联在NMOS上对导通电阻的减小无作用。

具体方案如下：使用一个NMOS管111控制充电通路和放电通路，使用一个第一CMOS开关112和第一NMOS开关114切换NMOS管111衬底的电位，使用第一电平转换电路109控制NMOS管111的栅极电压。译码器将传统方案中的逻辑控制电路输出信号CFO和DFO译码，使得本方案的控制电路与传统方案兼容。第一CMOS开关112的PMOS管PM1和第一NMOS开关114的NMOS管NM2可使得控制电路具有0V电池充电功能。第一电平转换电路109中的R1和R2，第二电平转换电路110中的R3和R4可使得在充放电通路打开和关断的过程中VDD不会出现瞬间的大电流，抑制了电压下冲。

充放电控制电路的原理框图如图2，整个电路由多个功能模块组成，包括译码器、驱动、反相器、电平转换电路CMOS开关、NMOS开关和充放电控制主管NM1。电路的输入为DFO和CFO，和传统方案的逻辑控制输出一致，可达到和传统方案很好的兼容效果。DFO和CFO信号经过译码器得到三个数字信号：V1、V2和V3。V1经过驱动102、反相器105和第一电平转换电路109控制主开关管111的栅极电位VG1，使VG1为VDD或者VB1。V2经过驱动103控制第一NMOS开关114的闭合和断开。V3经过驱动104、反相器107和第一电平转换电路109控制第一CMOS开关112的闭合和断开。第一NMOS开关114和第一CMOS开关112联合控制衬底的切换，使衬底的电位VB1是VM或者GND。为了抑制充放电通路打开和关断的过程中VDD电压下冲，第一电平转换电路109中的R1和R2，第二电平转换电路110中的R3和R4的取值应该在6-10倍的芯片外接电阻阻值范围内，这样的话在电平转换电路切换的过程中VDD不会下降很多。但是R1-R4的电阻取值又不能过大，否则MOS管的栅极电荷不能迅速泄放，导致MOS管处于导通和关断的中间状态的时间过长，不仅影响充放电通路的开关速度，长期使用还会对MOS管造成一定的损坏。

需要注意的是，本方案需要凡是涉及到NMOS的衬底不是与GND连接的时候，都必须用深N阱工艺的NMOS。

充放电控制具体实施方式：

译码器101的真值表如表格1：

图标1

当电池保护芯片未检测到电压或者电流异常时，DFO和CFO为GND电压。在传统方案中，这意味着CO和DO均为VDD，充电控制管和放电控制管均处于导通状态，电池可以自由地充放电。在本方案中，按照表格1，若DFO＝CFO＝0＝GND，那么V1＝V2＝0＝GND,V3＝1＝VDD。V1＝GND，此时图11中的VG1_EN＝GND；VG1_EN_N＝VDD，第一电平转换电路109的输出VG1＝VDD，也即主开关管111的栅极电压是VDD，主开关管111处于导通状态。V2＝GND，此时图4中的VG2＝GND,也即第一NMOS开关114关断。V3＝VDD，此时图4中的VG3_EN＝VDD,VG3_EN_N＝GND,那么VG3＝VDD，VG3_EN＝VM，也即第一CMOS开关112导通。第一NMOS开关114关断并且第一CMOS开关112导通意味着主开关管的衬底VB1＝GND。综合来看，在本方案中，DFO＝CFO＝GND时，电池可以正常充放电。

当充电导致电池电压过高或者充电电流过大时，DFO＝GND，CFO＝VDD。在传统方案中，这意味着DO＝VDD,CO＝VM，放电控制管导通，充电控制管关断，电池不能被充电器充电，但是还能向负载放电。在本方案中，按照表格1，若DFO＝GND,CFO＝VDD，那么V1＝V2＝VDD,V3＝GND。V1＝VDD，此时图11中的VG1_EN＝VDD；VG1_EN_N＝GND，第一电平转换电路109的输出VG1＝VB1，也即主开关管111的栅极电压等于衬底电压。V2＝VDD，此时图4中的VG2＝VDD,也即第一NMOS开关114导通。V3＝GND，此时图4中的VG3_EN＝GND,VG3_EN_N＝VDD,那么VG3＝VM，VG3_EN＝VDD，也即第一CMOS开关112关断。第一NMOS开关114导通并且第一CMOS开关112关断意味着主开关管的衬底VB1＝VM＝VG1。综合来看，在本方案中，DFO＝GND，CFO＝VDD时，电池的充电通路被关断，放电通路仍导通。

当放电导致电池电压过低、放电电流过大或者短路时，DFO＝VDD，CFO＝GND。在传统方案中，这意味着DO＝GND,CO＝VDD，充电控制管导通，放电控制管关断，电池不能对负载放电，但是还能被充电器充电。在本方案中，按照表格1，若DFO＝VDD,CFO＝GND，那么V1＝V3＝VDD,V2＝GND。V1＝VDD，此时图11中的VG1_EN＝VDD；VG1_EN_N＝GND，第一电平转换电路109的输出VG1＝VB1，也即主开关管111的栅极电压等于衬底电压。V2＝GND，此时图11中的VG2＝GND,也即CMOS开关112关断。V3＝VDD，此时图11中的VG3_EN＝VDD,VG3_EN_N＝GND,那么VG3＝VDD，VG3_EN＝VM，也即第一CMOS开关112导通。第一CMOS开关112导通并且第一NMOS开关114关断意味着主开关管的衬底VB1＝GND＝VG1。综合来看，在本方案中，DFO＝GND，CFO＝VDD时，电池的放电通路被关断，充电通路仍导通。

0V电池充电具体实施方式如下：

当电池电压为0V时，VDD＝GND＝0V。当充电器接入时，假设充电器电压为VCH(VCH>0)，根据图9，充电器的正端通过限流电阻R1和芯片VDD相连，充电器负端连接VM。若电池电压为0V，则VDD＝0V，那么VM＝-VCH。此时图11中的VG3_EN和VG3_EN_N＝VDD＝0V，可知VG3＝VG3_N＝-VCH，如果没有PMOS管PM1，GND到VB1的唯一通路就是NMOS管NM3，而NM3的栅极电位VG3＝-VCH，是最低电位，因此M3始终处于关断状态；现在增加了PMOS管PM1，由于PM1的栅极电位等于-VCH，PM1处于导通状态，充电电流可从GND到VB1。然后，VG2＝0V，VM＝-VCH，NMOS管M2也处于导通状态，因此充电电流可从VB1到VM。综合来看，充电电流可从GND到VM，也即0V电池充电的功能可以实现，充电电流的路径如图11。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (8)

1.一种具有0V电池充电功能的充放电控制电路，其特征在于，包括译码器(101)、第一驱动器(102)、第二驱动器(103)、第三驱动器(104)、第一反相器(105)、第二反相器(106)、第三反相器(107)以及控制电路(108)；

所述控制电路(108)包括第一电平转换电路(109)、第二电平转换电路(110)、充放电主控制管(111)、第一CMOS开关(112)以及第二CMOS开关(113)；

译码器(101)输出的数字信号V1依次经过第一驱动器(102)、第一反相器(105)和第一电平转换电路(109)控制充放电主控制管(111)的栅极电位VG1；

译码器(101)输出的数字信号V2依次经过第二驱动器(103)、第二反相器(106)控制第二CMOS开关(113)的闭合和断开；

译码器(101)输出的数字信号V3依次经过第三驱动器(104)、第三反相器(107)和第二电平转换电路(110)控制第一CMOS开关(112)的闭合和断开，第一CMOS开关(112)第二CMOS开关(113)联合控制充放电主控制管(111)的衬底电位。

2.一种具有0V电池充电功能的充放电控制电路，其特征在于，包括译码器(101)、第一驱动器(102)、第二驱动器(103)、第三驱动器(104)、第一反相器(105)、第三反相器(107)以及控制电路(108)；

所述控制电路(108)包括第一电平转换电路(109)、第二电平转换电路(110)、充放电主控制管(111)、第一CMOS开关(112)以及第一NMOS开关(114)；

译码器(101)输出的数字信号V1依次经过第一驱动器(102)、第一反相器(105)和第一电平转换电路(109)控制充放电主控制管(111)的栅极电位VG1；

译码器(101)输出的数字信号V2经过第二驱动器(103)控制第一NMOS开关(114)的闭合和断开；

译码器(101)输出的数字信号V3依次经过第三驱动器(104)、第三反相器(107)和第二电平转换电路(110)控制第一CMOS开关(112)的闭合和断开，第一CMOS开关(112)、第一NMOS开关(114)联合控制充放电主控制管(111)的衬底电位。

3.根据权利要求1或2所述的具有0V电池充电功能的充放电控制电路，其特征在于：所述的第一电平转换电路(109)包括第一PMOS管M6、第一电阻R1、第一NMOS管M4、第二NMOS管M5、第二电阻R2以及第二PMOS管M7，其中：

第一PMOS管M6的漏极和第一NMOS管M4的漏极通过第一电阻R1连接；

第二PMOS管M7的漏极和第二NMOS管M5的漏极通过第二电阻R2连接；

第一PMOS管M6的源极和第二PMOS管M7的源极相连；

第一NMOS管M4的源极和第二NMOS管M5的源极相连；

第一PMOS管M6的漏极和第二NMOS管M5的栅极相连；

第一NMOS管M4的栅极和第二PMOS管M7的漏极相连。

4.根据权利要求3所述的具有0V电池充电功能的充放电控制电路，其特征在于，所述的第二电平转换电路(110)包括第三PMOS管M10、第三电阻R3、第三NMOS管M8、第四NMOS管M9、第四电阻R4以及第四PMOS管M11，其中：

第三PMOS管M10的漏极和第三NMOS管M8的漏极通过第三电阻R3连接；

第四PMOS管M11的漏极和第四NMOS管M9的漏极通过第四电阻R4连接；

第三PMOS管M10的源极和第四PMOS管M11的源极相连；

第三NMOS管M8的源极和第四NMOS管M9的源极相连；

第三PMOS管M10的漏极和第四NMOS管M9的栅极相连；

第三NMOS管M8的栅极和第四PMOS管M11的漏极相连。

5.根据权利要求4所述的具有0V电池充电功能的充放电控制电路，其特征在于，第一CMOS开关(112)包括第五NMOS管M3和第五PMOS管M12，其中：

第五PMOS管M12的漏极与第五NMOS管M3的源极相连，第五NMOS管M3的衬底和漏极均与第五PMOS管M12的源极相连。

6.根据权利要求5所述的具有0V电池充电功能的充放电控制电路，其特征在于：第一NMOS开关(114)包括第六NMOS管M2。

7.根据权利要求6所述的具有0V电池充电功能的充放电控制电路，其特征在于：第二CMOS开关(113)包括第六NMOS管M2和第六PMOS管M13，第六PMOS管M13的源极与第六NMOS管M2的漏极相连，第六NMOS管M2的衬底和源极均与第六PMOS管M13的漏极相连。

8.根据权利要求7所述的具有0V电池充电功能的充放电控制电路，其特征在于：

充放电主控制管(111)的栅极与第一PMOS管M6的漏极相连；

充放电主控制管(111)的衬底与第二NMOS管M5的源极、第六NMOS管M2的源极相连；

充放电主控制管(111)的源极与第五NMOS管M3的源极相连；

充放电主控制管(111)的漏极与第六NMOS管M2的漏极相连；

第五NMOS管M3的漏极与第六NMOS管M2的源极相连；

第五PMOS管M12的栅极与第三PMOS管M10的漏极相连；

第五NMOS管M3的栅极与第四PMOS管M11的漏极相连。

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