CN113314456A - 导线层的制作方法 - Google Patents
导线层的制作方法 Download PDFInfo
- Publication number
- CN113314456A CN113314456A CN202010123283.4A CN202010123283A CN113314456A CN 113314456 A CN113314456 A CN 113314456A CN 202010123283 A CN202010123283 A CN 202010123283A CN 113314456 A CN113314456 A CN 113314456A
- Authority
- CN
- China
- Prior art keywords
- temperature
- wafer
- conductive
- conductive film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004020 conductor Substances 0.000 title description 2
- 238000000151 deposition Methods 0.000 claims abstract description 28
- 230000008021 deposition Effects 0.000 claims abstract description 14
- 239000013078 crystal Substances 0.000 claims abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 36
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 36
- 238000002955 isolation Methods 0.000 claims description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 9
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000013077 target material Substances 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 8
- 230000009286 beneficial effect Effects 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 239000007789 gas Substances 0.000 description 13
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000001125 extrusion Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- -1 aluminum ions Chemical class 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明实施例提供一种导线层的制作方法，导线层的制作方法包括：提供具有开口的晶圆；在所述晶圆上以及所述开口底部和侧壁沉积导电晶粒，以形成导电膜；其中，在沉积所述导电晶粒期间，所述晶圆表面的温度小于所述导电膜的流动温度，所述晶圆的温度大于或等于所述流动温度时，所述导电膜开始流动；在形成所述导电膜后，增加所述晶圆表面的温度以进行回流工艺，使所述导电膜转换为填充满所述开口的导电层。本发明有利于减少边缘突出等缺陷的产生。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种导线层的制作方法。
背景技术
铝金属具有电阻值较低、容易获得、价格便宜且容易被干刻蚀等优点，在半导体行业被广泛应用于金属导线。铝金属的熔点大于为660℃，但是铝在自身温度达到330℃(即熔点的一半，又称为半熔点)时便开始呈现熔融状态。因为铝在高温下具有回流的特性，因此常被用作金属导线的填洞。
铝常使用的工艺方法包括加热蒸发法、回流法和溅射法等。
发明内容
本发明实施例提供了一种导线层的制作方法，有利于减少边缘突出等缺陷的产生。
为解决上述问题，本发明实施例提供一种导线层的制作方法，包括：提供具有开口的晶圆；在所述晶圆上以及所述开口底部和侧壁沉积导电晶粒，以形成导电膜；其中，在沉积所述导电晶粒期间，所述晶圆表面的温度小于所述导电膜的流动温度，所述晶圆表面的温度大于或等于所述流动温度时，所述导电膜开始流动；在形成所述导电膜后，增加所述晶圆表面的温度以进行回流工艺，使所述导电膜转换为填充满所述开口的导电层。
另外，所述在所述晶圆上沉积导电晶粒，具体包括：向反应腔室内通入溅射气体并开启直流电源，以使所述溅射气体形成等离子体，所述等离子体撞击导电靶材以溅射出所述导电晶粒，所述导电晶粒沉积在所述晶圆上。
另外，所述增加所述晶圆表面的温度以进行回流工艺，具体包括：提高反应腔室的温度，并向所述反应腔室内通入气体，使得所述晶圆的温度大于或等于所述流动温度；其中，所述气体的流量为2sccm～10sccm。
另外，所述流动温度为330℃～350℃，所述回流工艺的工艺温度为400℃～450℃。
另外，在进行所述回流工艺之前，位于所述晶圆上的所述导电膜的厚度为500nm～750nm；所述气体的通入时间为60s～120s。
另外，所述导电晶粒的材料包括铝。
另外，所述提高反应腔室的温度，具体包括：先将所述反应腔室的温度提升至第一预设温度，再将所述反应腔室的温度下降至第二预设温度，所述第一预设温度大于所述第二预设温度，且所述第一预设温度和所述第二预设温度大于所述流动温度。
另外，所述提供具有开口的晶圆，具体包括：提供具有开口的晶圆，所述晶圆的用于沉积所述导电晶粒的表面覆盖有隔离层；沉积所述导电晶粒至所述隔离层表面，以形成所述导电膜；其中，所述隔离层的材料包括钛、氮化钛、钽或氮化钽。
另外，所述隔离层的厚度为5nm～50nm。
另外，在进行所述回流工艺之后，形成抗反射层，所述抗反射层覆盖所述导电层远离所述晶圆的表面。
另外，所述抗反射层的材料包括氮化钛，所述抗反射层的厚度为10nm～50nm。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本实施例中，在形成导电膜之后进行回流工艺，使得在导电晶粒的沉积过程中晶圆的温度较低，且在导电膜回流过程中没有等离子体撞击，从而使得沉积得到的导电晶粒尺寸较小，进而减少导电晶粒之间相互挤压而造成的边缘突出等缺陷。
另外，采用400℃～450℃作为回流工艺的工艺温度，使得铝能够更好地回流填洞。
另外，晶圆表面覆盖有隔离层，隔离层能够对铝离子进行阻拦，避免铝离子渗透至晶圆内，从而保证晶圆的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1至图3为一种导线层的制作方法各步骤所对应的剖面结构示意图；
图4为一种导线层的制作方法所对应的晶圆温度变化图；
图5为本发明一实施例提供的导线层的制作方法流程图；
图6至图9为本发明一实施例提供的导线层的制作方法各步骤所对应的剖面结构示意图；
图10为本发明一实施例提供的导线层的制作方法所对应的晶圆温度变化图。
具体实施方式
图1至图3为一种导线层的制作方法各步骤所对应的剖面结构示意图。参考图1至图3，现有技术中铝导线的制作方法包括以下步骤：
如图1所示，在进行物理气相沉积工艺之前，先在晶圆11上沉积一层冷铝12。由于在进行冷铝12的沉积工艺时，晶圆11的温度较低，因此沉积得到的冷铝12的晶粒较小，可起到提高回流效率的作用。
如图2所示，对晶圆11进行加热，以使晶圆11表面的温度大于铝的熔融点，具体地，以使晶圆11表面的温度达到350℃～400℃，进而使得位于晶圆11表面的冷铝12发生回流，理想状态下，回流后的冷铝12依然覆盖晶圆11上以及开口底部和侧壁。
需要说明的是，冷铝12的沉积和对晶圆11进行加热需要在两个不同的腔室内进行。
如图3所示，在晶圆11表面的温度达到预设温度的情况下，采用等离子体轰击铝靶材的方式生成铝晶粒，铝晶粒沉积在晶圆11表面而形成铝膜13，这一步骤通常称为热铝沉积。由于在形成铝膜13的过程中，晶圆11表面的温度较高且等离子体还会撞击已沉积的铝晶粒，这导致沉积得到的铝膜13中的铝晶粒尺寸较大，而尺寸较大的铝晶粒之间会相互挤压，进而形成边缘突出和须晶等缺陷。
图4为一种导线层的制作方法所对应的晶圆温度变化图。
参考图1和图4，晶圆温度变化图包括冷铝沉积阶段101、晶圆加热阶段102及热铝沉积阶段103，在冷铝沉积阶段101，经等离子体撞击后生成的铝晶粒相较于铝靶材具有较高的温度，温度提高的铝晶粒沉积在依旧处于常温状态的晶圆11上，会使得晶圆11的温度略微提高；在晶圆加热阶段102，对晶圆11表面进行加热，以使晶圆11表面的温度达到使铝晶粒熔融的温度；在热铝沉积阶段103，等离子体撞击晶圆11表面，使得晶圆11表面的温度进一步提高，由于等离子体的撞击具有不确定性，可能导致晶圆11的温度超出晶圆11的可承受范围，从而对晶圆11的性能造成损伤。
为解决上问题，本发明实施提供一种导线层的制作方法，包括：提供具有开口的晶圆；在晶圆上以及开口底部和侧壁沉积导电晶粒，以形成导电膜；其中，在沉积导电晶粒器件，晶圆表面的温度小于导电膜的流动温度，晶圆的温度大于或等于流动温度时，导电膜开始流动；在形成导电膜后，增加晶圆表面的温度易进行回流工艺，使导电膜转换为填充满开口的导电层。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
参考图5，图5为本发明一实施例提供的导线层的制作方法流程图；图6至图9为本发明一实施例提供的导线层的制作方法各步骤所对应的剖面结构示意图。参考图5至图9，导线层的制作方法具体如下：
步骤S101，提供具有开口的晶圆21。
参考图6，晶圆21包括位于依次层叠的铜层211、氮化钛层212以及二氧化硅层213，氮化钛层212起到隔离铜层211和二氧化硅层213的作用，避免铜离子渗透至二氧化硅层213内，从而保证二氧化硅层213具有预设的性能。
此外，本实施例中，晶圆21用于沉积导电晶粒的表面，即晶圆21上表面以及开口底部表面和侧壁表面覆盖有隔离层214，后续沉积的导电晶粒会落在隔离层214表面，以形成导电膜；其中，隔离层214的材料包括钛、氮化钛、钽或氮化钽，起到隔离后续沉积的金属材料和二氧化硅层213的作用，避免金属离子渗透进入二氧化硅层213，对晶圆21的性能造成影响。
本实施例中，隔离层214的厚度为5nm～50nm，例如为10nm、20nm、40nm。如此，既有利于保证后续沉积的金属材料与二氧化硅层213之间的隔离，又能够保证导线层的结构尺寸满足预设要求。
步骤S102，在晶圆21上以及开口底部和侧壁沉积导电晶粒，以形成导电膜22。
参考图7，在沉积导电晶粒以形成导电膜22的过程中，晶圆21表面的温度小于导电膜22的流动温度，当晶圆21表面的温度大于或等于流动温度时，导电膜22开始流动。如此，由于取消了冷铝沉积，使得仅需要一个反应腔室即可制作导线层，有利于提高生产效率和节约成本。
其中，在晶圆21上沉积导电晶粒，具体包括：将晶圆21和导电靶材置于反应腔室内；向反应腔室内通入溅射气体并开启直流电源，以使溅射气体被电离为等离子体，等离子体撞击导电靶材以溅射出导电晶粒；导电晶粒沉积在晶圆21表面。其中，由于晶圆21处于未加热的常温状态，因此沉积在晶圆21表面的导电晶粒的尺寸较小，如此，能够有效减少导电晶粒之间的相互挤压，减少晶粒缺陷的产生；此外，还有利于提高后续回流工艺的效率。
其中，溅射气体可以为惰性气体，例如为氩气。
在导电晶粒沉积在晶圆21表面时，等离子体会撞击晶圆21时，会造成晶圆21的温度升高。参考图10，晶圆温度变化图包括晶粒沉积阶段201和晶粒回流阶段202，在晶粒沉积阶段201阶段，晶圆21的温度有所提高。
需要说明的是，导电膜22的流动温度与导电膜22的材料有关，以导电膜22的材料为铝作为示例，导电膜22的流动温度为330℃～350℃，例如为335℃、340℃、345℃；此外，由于晶圆21表面覆盖有隔离层214，在沉积导电晶粒以形成导电膜22的过程中，隔离层214表面的温度小于导电膜22的流动温度。
步骤S103，增加晶圆21表面的温度以进行回流工艺。
参考图8，在形成导电膜之后，提升反应腔室的温度，并向反应腔室通入气体，流动的气体将反应腔室的温度传递至晶圆21表面，使得晶圆21的温度大于或等于流动温度，即使得导电膜22进入熔融状态，开始向开口所在位置流动，进而使导电膜转换为填充满开口的导电层23。如此，在回流过程中，只有回流温度会对导电晶粒的大小造成影响，在没有等离子体撞击的情况下，晶圆21温度上升导致的导电晶粒粒径增长的幅度较小，从而能够减少晶圆缺陷的产生。
本实施例中，向反应腔室通入的气体的流量为2sccm～10sccm，例如为4sccm、6sccm、8sccm。如此，使得晶圆21表面的温度能够快速均匀地提高至反应腔室的温度。
本实施例中，导电晶粒的材料为铝，在进行回流工艺时，反应腔室的温度(即回流工艺的工艺温度)为400℃～450℃，例如为410℃、430℃、440℃。
本实施例中，在进行回流工艺之前，位于晶圆21上的导电膜22的厚度d为500nm～750nm，例如为550nm、600nm、650nm、700nm；相应地，气体的通入时间为60s～120s，例如为80s、90s、100s。如此，既有利于保证导电膜22能够被充分回流，避免因回流不充分而导致的晶粒缺陷，例如边缘突出等。
本实施例中，在持续通气气体的情况下，先将反应腔室的温度提升至第一预设温度，再将反应腔室的温度下降至第二预设温度，第一预设温度大于第二预设温度，且第一预设温度和第二预设温度大于流动温度。其中，第二预设温度为回流工艺的工艺温度，如此，有利于缩短回流工艺的耗时。
参考图10，晶粒回流阶段202包括第一回流阶段211和第二回流阶段212，在第一回流阶段211中，反应腔室的温度处于第一预设温度；在第二回流阶段212中，反应腔室的温度处于第二预设温度。
参考图9，在回流工艺结束后，形成抗反射层24，抗反射层24覆盖导电层23远离晶圆21的表面；其中，抗反射层24的材料包括氮化钛。由于氮化钛具有较低的反射率，如此，有利于改进金属图案化工艺过程中的微影技术解析度。
本实施例中，抗反射层24的厚度为10nm～50nm，例如为20nm、30nm、40nm。
本实施例中，在形成导电膜22之后进行回流工艺，使得在导电晶粒的沉积过程中晶圆21的温度较低，且在导电膜22回流过程中没有等离子体撞击，从而使得沉积得到的导电晶粒尺寸较小，进而减少导电晶粒之间相互挤压而造成的边缘突出等缺陷。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (11)
1.一种导线层的制作方法，其特征在于，包括：
提供具有开口的晶圆；
在所述晶圆上以及所述开口底部和侧壁沉积导电晶粒，以形成导电膜；其中，在沉积所述导电晶粒期间，所述晶圆表面的温度小于所述导电膜的流动温度，所述晶圆表面的温度大于或等于所述流动温度时，所述导电膜开始流动；
在形成所述导电膜后，增加所述晶圆表面的温度以进行回流工艺，使所述导电膜转换为填充满所述开口的导电层。
2.根据权利要求1所述的导线层的制作方法，其特征在于，所述在所述晶圆上沉积导电晶粒，具体包括：向反应腔室内通入溅射气体并开启直流电源，以使所述溅射气体形成等离子体，所述等离子体撞击导电靶材以溅射出所述导电晶粒，所述导电晶粒沉积在所述晶圆上。
3.根据权利要求1或2所述的导线层的制作方法，其特征在于，所述增加所述晶圆表面的温度以进行回流工艺，具体包括：提高反应腔室的温度，并向所述反应腔室内通入气体，使得所述晶圆的温度大于或等于所述流动温度；其中，所述气体的流量为2sccm～10sccm。
4.根据权利要求3所述的导线层的制作方法，其特征在于，所述流动温度为330℃～350℃，所述回流工艺的工艺温度为400℃～450℃。
5.根据权利要求4所述的导线层的制作方法，其特征在于，在进行所述回流工艺之前，位于所述晶圆上的所述导电膜的厚度为500nm～750nm；所述气体的通入时间为60s～120s。
6.根据权利要求4所述的导线层的制作方法，其特征在于，所述导电晶粒的材料包括铝。
7.根据权利要求3所述的导线层的制作方法，其特征在于，所述提高反应腔室的温度，具体包括：先将所述反应腔室的温度提升至第一预设温度，再将所述反应腔室的温度下降至第二预设温度，所述第一预设温度大于所述第二预设温度，且所述第一预设温度和所述第二预设温度大于所述流动温度。
8.根据权利要求1所述的导线层的制作方法，其特征在于，所述提供具有开口的晶圆，具体包括：提供具有开口的晶圆，所述晶圆的用于沉积所述导电晶粒的表面覆盖有隔离层；沉积所述导电晶粒至所述隔离层表面，以形成所述导电膜；其中，所述隔离层的材料包括钛、氮化钛、钽或氮化钽。
9.根据权利要求8所述的导线层的制作方法，其特征在于，所述隔离层的厚度为5nm～50nm。
10.根据权利要求1所述的导线层的制作方法，其特征在于，在进行所述回流工艺之后，形成抗反射层，所述抗反射层覆盖所述导电层远离所述晶圆的表面。
11.根据权利要求10所述的导线层的制作方法，其特征在于，所述抗反射层的材料包括氮化钛，所述抗反射层的厚度为10nm～50nm。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010123283.4A CN113314456B (zh) | 2020-02-27 | 2020-02-27 | 导线层的制作方法 |
| PCT/CN2021/076097 WO2021169796A1 (zh) | 2020-02-27 | 2021-02-08 | 导线层的制作方法 |
| US17/400,549 US11978667B2 (en) | 2020-02-27 | 2021-08-12 | Method for manufacturing wire layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010123283.4A CN113314456B (zh) | 2020-02-27 | 2020-02-27 | 导线层的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113314456A true CN113314456A (zh) | 2021-08-27 |
| CN113314456B CN113314456B (zh) | 2023-01-20 |
Family
ID=77370242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010123283.4A Active CN113314456B (zh) | 2020-02-27 | 2020-02-27 | 导线层的制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11978667B2 (zh) |
| CN (1) | CN113314456B (zh) |
| WO (1) | WO2021169796A1 (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1090091A (zh) * | 1992-12-10 | 1994-07-27 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN101431049A (zh) * | 2007-05-03 | 2009-05-13 | 三星电子株式会社 | 包括扩散阻挡膜的半导体器件的形成方法 |
| CN107946233A (zh) * | 2017-11-07 | 2018-04-20 | 睿力集成电路有限公司 | 半导体结构及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4200809C2 (de) * | 1991-03-20 | 1996-12-12 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement |
| CN101399220A (zh) * | 2007-09-27 | 2009-04-01 | 力晶半导体股份有限公司 | 金属互连的制造方法 |
| CN110112094B (zh) | 2018-02-01 | 2021-06-04 | 长鑫存储技术有限公司 | 铝膜低温溅镀方法、铝导线层制造方法及具有其的结构 |
-
2020
- 2020-02-27 CN CN202010123283.4A patent/CN113314456B/zh active Active
-
2021
- 2021-02-08 WO PCT/CN2021/076097 patent/WO2021169796A1/zh active Application Filing
- 2021-08-12 US US17/400,549 patent/US11978667B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1090091A (zh) * | 1992-12-10 | 1994-07-27 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN101431049A (zh) * | 2007-05-03 | 2009-05-13 | 三星电子株式会社 | 包括扩散阻挡膜的半导体器件的形成方法 |
| CN107946233A (zh) * | 2017-11-07 | 2018-04-20 | 睿力集成电路有限公司 | 半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US11978667B2 (en) | 2024-05-07 |
| WO2021169796A1 (zh) | 2021-09-02 |
| CN113314456B (zh) | 2023-01-20 |
| US20210375673A1 (en) | 2021-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102374898B1 (ko) | 반도체 상호연결 구조물들을 위한 물리 기상 증착 프로세스 | |
| US9190610B2 (en) | Methods of forming phase change memory with various grain sizes | |
| US6228759B1 (en) | Method of forming an alloy precipitate to surround interconnect to minimize electromigration | |
| US7700478B2 (en) | Intermediate anneal for metal deposition | |
| US20040058531A1 (en) | Method for preventing metal extrusion in a semiconductor structure. | |
| WO2010073904A1 (ja) | 半導体記憶素子の製造方法、及びスパッタ装置 | |
| TW200915485A (en) | Method of depositing tungsten using plasma-treated tungsten nitride | |
| JP2011091242A (ja) | 半導体装置の製造方法 | |
| CN102983098A (zh) | 后栅工艺中电极和连线的制造方法 | |
| US9224691B2 (en) | Semiconductor device contact structures | |
| KR100707656B1 (ko) | 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자 | |
| CN113314456B (zh) | 导线层的制作方法 | |
| US8946087B2 (en) | Electroless copper deposition | |
| KR100220933B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| CN101192560A (zh) | 接触孔的填充方法 | |
| US6365514B1 (en) | Two chamber metal reflow process | |
| US10700263B2 (en) | Annealed seed layer for magnetic random access memory | |
| US6818548B2 (en) | Fast ramp anneal for hillock suppression in copper-containing structures | |
| JPH05326511A (ja) | 半導体素子の製造方法 | |
| JP2007251135A (ja) | 半導体装置およびその製造方法 | |
| US20090261477A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR101005739B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| JPH04313255A (ja) | 配線形成方法 | |
| US7517793B2 (en) | Method of forming metal wire in semiconductor device | |
| KR20090069568A (ko) | 반도체소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |