CN113303036A - 柔性电路板及其制造方法以及配备柔性电路板的封装 - Google Patents
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Abstract
本发明提供一种在内引脚区域上形成保护层的柔性电路板及其制造方法以及配备柔性电路板的封装。所述柔性电路板,包括:基材层;布线层,包括在两侧分别配备内引脚以及外引脚的多个电极线,在基材层的至少一侧面上形成;第一保护层,以使得内引脚以及外引脚在电极线上裸露的方式在布线层上形成;以及,第二保护层,在被第一保护层围绕形成的内引脚区域上形成。
Description
技术领域
本发明涉及一种印刷电路板(PCB)及其制造方法。尤其涉及一种柔性电路板(FPCB)及其制造方法。此外,本发明涉及一种配备柔性电路板的封装。
背景技术
柔性电路板(FPCB;Flexible Printed Circuit Board)是指在绝缘薄膜上覆盖可柔性弯曲的铜箔的电路板。如上所述的柔性电路板与刚性基板不同,因为较薄且柔韧而适合于电子产品的轻量化。
柔性电路板在形成有布线的一侧面上配备可以安装半导体芯片的内引脚(innerlead)区域以及与外部设备连接的外引脚(outer lead)区域。
发明内容
在将半导体芯片安装到柔性电路板的内引脚区域中时,通过执行热压接加工而对半导体芯片110的隆起物与布线的内引脚120进行接合。
但是在如上所述的情况下,如图1所示,可能会因为热应力而发生基膜130弯曲的现象,并因此导致基膜130与半导体芯片110的接触。
在基膜130与半导体芯片110接触时,会因为内引脚区域的中间部分140的厚度与内引脚区域的外廓部分150的厚度相比相对变薄而造成刚性下降,并因此在产品移动的过程中导致半导体芯片110的破损。
此外,还可以根据设计变更在内引脚区域上形成导体布线。在如上所述的情况下,可能会因为基膜的弯曲而造成导体布线与半导体芯片的接触,并因此导致如短路(short)等电气不良现象。
本发明拟解决的技术课题在于提供一种在内引脚区域上形成保护层的柔性电路板及其制造方法以及配备柔性电路板的封装。
本发明的课题并不限定于在上述内容中所提及的课题,相关从业人员将可以通过下述记载进一步明确理解未被提及的其他课题。
为了达成如上所述的课题,适用本发明的柔性电路板的一方面(aspect),包括:基材层;布线层,包括在两侧分别配备内引脚(inner lead)以及外引脚(outer lead)的多个电极线,在所述基材层的至少一侧面上形成;第一保护层,以使得所述内引脚以及所述外引脚在所述电极线上裸露的方式在所述布线层上形成;以及,第二保护层,在被所述第一保护层围绕形成的内引脚区域上形成。
所述第二保护层的高度可以等于或小于安装在所述内引脚区域上的电子部件的隆起物的高度与所述内引脚的高度的合计值。
所述布线层还可以包括:内侧布线,在所述内引脚区域上与所述电极线分开形成;所述第二保护层可以在所述内侧布线上形成。
所述第二保护层的高度可以等于或小于从安装在所述内引脚区域上的电子部件的隆起物的高度与所述内引脚的高度的合计值减去所述内侧布线的高度的值。
所述内侧布线通过填充到所述基材层的导孔中的金属层与外部布线连接,所述第二保护层可以以覆盖所述金属层的方式形成。
所述第二保护层可以以3μm~50μm的高度形成。
所述第二保护层可以以与安装部件的安装面相比的1%~50%的面积形成。
所述第二保护层可以在所述内引脚区域的一部分形成。
所述第二保护层可以在所述内引脚区域的中央形成。
所述第二保护层可以在所述内引脚区域形成多个。
为了达成如上所述的课题,适用本发明的柔性电路板的制造方法的一方面(aspect),包括:在基材层的至少一侧面上形成在两侧分别配备内引脚以及外引脚的多个电极线的步骤S1;在所述电极线上以对除所述内引脚以及所述外引脚之外的剩余部分进行覆盖的方式形成第一保护层的步骤S2;以及,在被所述第一保护层围绕形成的内引脚区域上形成第二保护层的步骤S3。
在所述步骤S1与所述步骤S2之间,还可以包括:在所述内引脚区域上形成与所述电极线分开配备的内侧布线的步骤S4;在形成所述第二保护层的步骤S3中,可以在所述内侧布线上形成所述第二保护层。
还可以包括:在所述电极线上形成镀金膜的步骤S5;形成所述镀金膜的步骤S5,可以在形成所述第一保护层之前(步骤S1与步骤S2之间)在所述电极线的前侧面上形成,或在形成所述第一保护层之后(步骤S2与步骤S3之间)在所述内引脚以及所述外引脚上形成。
为了达成如上所述的课题,适用本发明的封装的一方面(aspect),包括:柔性电路板;以及,电子部件,通过安装在所述内引脚区域上而通过隆起物与所述电极线电气连接;其中,所述柔性电路板,包括:基材层;布线层,包括在两侧分别配备内引脚(inner lead)以及外引脚(outer lead)的多个电极线,在所述基材层的至少一侧面上形成;第一保护层,以使得所述内引脚以及所述外引脚在所述电极线上裸露的方式在所述布线层上形成;以及,第二保护层,在被所述第一保护层围绕形成的内引脚区域上形成。
其它实施例的具体事项包含于详细的说明以及附图中。
本发明通过在内引脚区域(芯片安装区域)上配备保护层,可以达成如下所述的效果。
第一,可以防止基板与半导体芯片发生接触,而且可以通过对半导体芯片进行补强而防止其发生破损。
第二,可以确保产品的可靠性。
附图说明
图1是现有的柔性电路板的截面图。
图2是适用本发明之一实施例的柔性电路板的平面图。
图3是适用本发明之一实施例的柔性电路板的截面图。
图4是适用本发明之另一实施例的柔性电路板的平面图。
图5是适用本发明之另一实施例的柔性电路板的截面图。
图6是适用本发明之又一实施例的柔性电路板的截面图。
图7是对适用本发明之一实施例的柔性电路板的制造方法进行概要性图示的流程图。
图8是对适用本发明之另一实施例的柔性电路板的制造方法进行概要性图示的流程图。
具体实施方式
接下来,将参阅附图对本发明的较佳实施例进行详细的说明。本发明的优点和特征及其达成方法,将可以通过结合附图进行详细说明的后续的实施例得到进一步明确。但是,本发明并不限定于在下述内容中公开的实施例,而是可以通过多种不同的形态实现,下述实施例只是为了更加完整地公开本发明,并向具有本发明所属技术领域之一般知识的人员更加完整地介绍本发明的范畴,本发明只应通过权利要求书的范畴做出定义。在整个说明书中,相同的参考符号代表相同的构成要素。
当记载为元件(elements)或层位于其他元件或层的“上部(on)”或“上(on)”时,不仅包括直接位于其他元件或层的上部的情况,还包括中间介有其他层或其他元件的情况。而与此相反,当记载为元件“直接位于……上部(directly on)”或“正上部”时,表示中间没有其他元件或层存在。
为了对一个元件或构成要素与其他元件或构成要素之间的相关关系进行明确说明,可能会使用空间上的相对术语即“下方(below)”、“下侧(beneath)”、“下部(lower)”、“上方(above)”、“上部(upper)”等。空间上的相对术语应理解为是在附图中所图示的方向的基础上还包括使用时或运行时的元件的不同方向的术语。例如,当对附图中所图示的元件进行翻转时,被记载为位于其他元件的“下方(below)”或“下侧(beneath)”的元件可能会位于其他元件的“上方(above)”。因此,示例性的术语“下方”可以同时包括下侧以及上侧方向。元件也可以按照不同的方向进行配置,因此空间性的相对术语可以按照其配置方向做出解释。
虽然为了对不同的元件、构成要素和/或部分进行说明可能会使用如第1、第2等术语,但是上述元件、构成要素和/或部分并不因为所使用的术语而受到限定。上述术语只是用于将一个元件、构成要素或部分与其他元件、构成要素或部分进行区分。因此,在下述内容中所提及的第1元件、第1构成要素或第1部分在本发明的技术思想范围内也可以是第2元件、第2构成要素或第2部分。
在本说明书中所使用的术语只是用于对实施例进行说明,并不是为了对本发明做出限定。在本说明书中,除非另有明确的提及,否则单数型语句还包括复数型含义。在本说明书中所使用的如“包含(comprises)”和/或“包括(comprising)”并不排除所提及的构成要素、步骤、动作和/或元件之外的一个以上的其他构成要素、步骤、动作和/或元件存在或被附加的可能性。
除非另有定义,否则在本说明书中使用的所有术语(包括技术性以及科学性术语)的含义与具有本发明所属技术领域之一般知识的人员所通常理解的含义相同。此外,除非另有明确的定义,否则通常所使用的已在词典中做出定义的术语不应做出过于理想化或夸张的解释。
接下来,将参阅附图对本发明的实施例进行详细的说明,而在参阅附图进行说明的过程中,与图号无关,为相同或对应的构成要素分配了相同的参考编号并省略与其相关的详细说明。
最近为了实现轻薄短小并节省材料成本,半导体芯片的隆起物的大小不断减小。随之,基板与半导体芯片之间的距离变得比以前更加接近,因此如何解决基板与半导体芯片之间的接触问题成为了非常重要的技术课题。
本发明涉及一种在内引脚区域(芯片安装区域)上配备保护层的柔性电路板。本发明通过在内引脚区域上配备保护层,可以预防基板与半导体芯片发生接触,还可以确保产品的可靠性。
接下来,将参阅附图等对本发明进行详细的说明。
图2是适用本发明之一实施例的柔性电路板的平面图,图3是适用本发明之一实施例的柔性电路板的截面图。
参阅图2以及图3,适用本发明之一实施例的柔性电路板200,可以包括基材层210、布线层220、第一保护层230以及第二保护层240。
柔性电路板200是一种在形成有布线层220的基材层210的一侧面安装如半导体芯片330等电子部件的电路板。如上所述的柔性电路板200可以通过与半导体芯片330结合而实现覆晶薄膜(COF,Chip On Film)封装(package)。
适用本实施例的柔性电路板200的特征在于,在安装半导体芯片330的内引脚区域310上配备第二保护层240。柔性电路板200可以借此防止柔性电路板200与半导体芯片330发生接触,而且可以通过对半导体芯片330进行补强而预防其发生破损。
基材层210为具有特定厚度(例如5μm~100μm)的基底基材(base film)。
基材层210可以将如聚酰亚胺(PI;Poly-Imide)、聚对苯二甲酸乙二醇酯(PET;Poly-Ethylene Terephthalate)、聚萘二甲酸乙二醇酯(PEN;Poly-EthyleneNaphthalate)、聚碳酸酯(polycarbonate)、环氧树脂(epoxy)以及玻璃纤维(glass fiber)等高分子物质中的至少一种高分子物质作为原材料形成。作为一实例,基材层210可以将聚酰亚胺作为原材料以高分子绝缘薄膜形态形成。但是,本实施例并不限定于此。基材层210还可以将除上述内容中提及的高分子物质之外的其他高分子物质作为原材料形成。
在基材层210的至少一侧面上,可以形成种晶层(seed layer:未图示)(或衬层(under layer))。种晶层(或衬层)可以为了提升基材层210与布线层220之间的接合性而利用导电性物质构成。作为一实例,种晶层(或衬层)可以将从镍(Ni)、铬(Cr)、铜(Cu)以及金(Au)中选择的至少一种金属作为原材料形成。
此外,种晶层(或衬层)可以利用如沉积(vacuum evaporation)、粘合(adhesion)以及镀金等方法在基材层210上形成。
布线层220可以起到对半导体芯片330与外部设备(未图示)进行电气连接的布线功能。如上所述的布线层220可以在基材层210的至少一侧面上由多个电极线221形成。
布线层220可以将从镍(Ni)、铬(Cr)、铜(Cu)、金(Au)、银(Ag)以及铂金(Pt)等金属中的至少一种金属作为原材料在基材层210上形成。
布线层220可以利用蚀刻法(etching process)在基材层210上形成。在如上所述的情况下,可以通过在基材层210上形成金属层并通过光刻(photo etching)形成布线而在基材层210上形成布线层220。
布线层220也可以利用镀金法(plating process)在基材层210上形成。在如上所述的情况下,可以通过在基材层210上形成衬层金属层之后通过如半加成法(semiadditive process)、加成法(additive process)、印刷以及涂布等方法形成布线而在基材层210上形成布线层220。在上述内容中,半加成法是指在基材层210上形成衬层金属层之后对除布线之外的衬层金属层进行去除的方法。加成法是指在基材层210上通过镀金方式形成布线的方法,而如印刷以及涂布等是指在基材层210上将金属浆料等分别利用如印刷以及涂布等方式形成的方法。
构成布线层220的电极线221分别在两侧包括内引脚(inner lead)222以及外引脚(outer lead)223。如上所述的电极线221可以以横跨内引脚区域310、外引脚区域320以及对内引脚222与外引脚223进行连接的重新布线区域(未图示)等的方式较长形成。
内引脚222是在电极线221的一侧形成,形成于内引脚区域310内部。
外引脚223是在电极线221的另一侧形成,形成于外引脚区域320内部。
内引脚区域310是安装如半导体芯片330等电子部件的芯片安装区域,而外引脚区域320是与外部电气设备连接的区域。此外,重新布线区域是在内引脚区域310与外引脚区域320之间形成的区域,是可以形成第一保护层230的区域。
此外,在布线层220上可以将如锡以及金等金属作为原材料追加形成镀金膜(未图示)。镀金膜用于提升与电子部件端子的接合性并防止铜布线发生氧化。
镀金膜可以在布线层220上形成第一保护层230之前以覆盖布线层220整体的方式形成。但是,本实施例并不限定于此。镀金膜也可以以对形成第一保护层230之后裸露的布线层220的一部分进行覆盖的方式形成。
第一保护层230用于对在基材层210上裸露的布线层220进行保护。如上所述的第一保护层230在基材层210上除内引脚区域310以及外引脚区域320之外的剩余区域即重新布线区域上形成。即,第一保护层230可以以使得内引脚222以及外引脚223在电极线上裸露并对除内引脚222以及外引脚223之外的电极线的剩余部分进行保护的方式形成。
第一保护层230可以将绝缘性物质作为原材料形成。作为一实例,第一保护层230可以将阻焊剂(solder resist)作为原材料形成。
第一保护层230可以通过利用液态阻焊剂进行印刷或涂布的方式形成。但是,本实施例并不限定于此。第一保护层230也可以通过以层压方式将保护膜(例如覆盖膜(coverlay film))粘合到基材层210上的方式形成。
此外,第一保护层230也可以通过在涂布感光性材料制后使得内引脚区域310以及外引脚区域320裸露的光固化方式形成。此外,第一保护层230也可以通过在基材层210的前侧面形成绝缘层之后对一部分进行去除的光加工方式形成。在本发明中,只要可以形成能够保护布线层220的绝缘层,任意材料或加工方法都可以用于形成第一保护层230。
第二保护层240是为了防止在基材层210发生弯曲时基材层210与半导体芯片330直接发生接触而在内引脚区域310上形成。如上所述的第二金属层240与第一保护层230相同,可以将绝缘性物质(例如阻焊剂)作为原材料形成。
第二保护层240与第一保护层230相同,可以通过利用液态阻焊剂进行印刷或涂布的方式形成,也可以通过以层压方式将覆盖膜粘合到内引脚区域310上的方式形成。此时,第二保护层240可以通过与第一保护层230相同的方法在内引脚区域310上形成,也可以通过与第一保护层230不同的方法在内引脚区域310上形成。
第二保护层240可以在内引脚区域310的一部分形成。当在内引脚区域310的一部分形成第二保护层240时,第二保护层240可以在内引脚区域310的中央形成。但是,本实施例并不限定于此。第二保护层240也可以根据设计在具有可能会与半导体芯片330的底面接触的风险的区域选择性地形成。此外,第二保护层240也可以在内引脚区域310的全部形成。
此外,第二保护层240可以是绝缘粘合层,可以在安装半导体元件330时粘合固定。
第二保护层240可以在内引脚区域310形成至少一个。此时,至少一个第二保护层240只要可以防止基材层210与半导体芯片330直接发生接触,在内引脚区域310内部的任何位置形成均可。
第二保护层240可以在内引脚区域310以四边形形状形成。但是,本实施例并不限定于此。第二保护层240也可以以如三角形以及五边形等多边形、圆形、带形等多种不同的图案形状形成。
当在内引脚区域310形成多个第二保护层240时,可以以相同的形状形成。但是,本实施例并不限定于此。第二保护层240可以分组以不同的形状形成,也可以以各自不同的形状形成。
第二保护层240可以在不会对内引脚222与半导体芯片330的隆起物331之间的接合造成妨碍的线上以具有特定高度的方式在内引脚区域310上形成。即,在假定内引脚222的高度为b且半导体芯片330的隆起物331的高度为c时,第二保护层240的高度a可以以等于或小于内引脚222的高度b与半导体芯片330的隆起物331的高度c的合计值(a≤b+c)的方式形成。
第二保护层240不应该对内引脚222与半导体芯片330的隆起物331之间的接合造成妨碍,但同时还需要防止基材层210与半导体芯片330发生接触。考虑到如上所述的方面,第二保护层240可以以具有3μm~50μm的高度的方式形成。
第二保护层240可以以具有可与半导体芯片330的底面接触的高度的方式在内引脚区域310上形成。即,第二保护层240的高度a可以以小于内引脚222的高度b与半导体芯片330的隆起物331的高度c的合计值(b+c)但接近所述值(b+c)的方式形成。通过以如上所述的方式形成第二保护层240,可以将在内引脚区域310上安装半导体芯片330时的基材层210的弯曲最小化。
此外,还可以根据设计变更在内引脚区域310内部形成内侧布线224。在如上所述的情况下,第二保护层240可以在内侧布线224上形成。
图4是适用本发明之另一实施例的柔性电路板的平面图,图5是适用本发明之另一实施例的柔性电路板的截面图。接下来,将参阅图4以及图5进行说明。
内侧布线224与电极线221一起构成布线层220。电极线221为了对半导体芯片330与外部设备进行电气连接而从内引脚区域310到外引脚区域320为止较长形成。与此相反,内侧布线224根据设计变更在内引脚区域310内部形成,但是不与电极线221连接。
第二保护层240在内侧布线224上形成。第二保护层240可以借此预防内侧布线224与半导体芯片330之间的接触,而且可以防止发生电气不良(例如短路(short))。
第二保护层240可以在内侧布线224上形成至少一个。此时,第二保护层240可以以具有与内侧布线224相比较小的面积的方式形成。但是,本实施例并不限定于此。第二保护层240也可以以具有与内侧布线224相同的面积的方式形成。
此外,第二保护层240也可以以覆盖内侧布线224的方式在内侧布线224的上侧面以及各个侧面上形成。
第二保护层240可以在不会对内引脚222与半导体芯片330的隆起物331之间的接合造成妨碍的线上以具有特定高度的方式在内侧布线224上形成。即,在假定内侧布线224的高度为d时,第二保护层240的高度d可以以等于或小于从内引脚222的高度b与半导体芯片330的隆起物331的高度c的合计值减去内侧布线224的高度d的值(a≤b+c-d)的方式形成。
内侧布线224如图6所示,还可以通过在基材层210的导孔211上形成的金属层260与在另一侧面形成的外部布线250连接。在如上所述的情况下,第二保护层240可以以覆盖金属层260的方式形成。
图6是适用本发明之又一实施例的柔性电路板的截面图。接下来,将参阅图6进行说明。
金属层260是为了对内侧布线224与外部布线250进行电气连接而被填充到导孔211中。第二保护层240以对如上所述的金属层260进行覆盖的方式形成,从而可以预防金属层260与半导体芯片330发生接触。
在所述实施例中,第二保护层240的面积小于形成有所安装的半导体芯片330的隆起物的安装面面积为宜,以相对于所述安装面面积的1%~50%形成为宜。第二保护层240以可以预防半导体芯片330与柔性电路板发生接触的面积形成为宜,其形成面积越小越有利。在超出所述范围时,可能会因为不必要的涂布量的增加而导致材料成本增加的问题发生。
接下来,将对柔性电路板200的制造方法进行说明。
图7是对适用本发明之一实施例的柔性电路板的制造方法进行概要性图示的流程图。接下来,将参阅图2、图3以及图7进行说明。
首先,在步骤S310中,将在基材层210上形成布线层220。此时,构成布线层220的多个电极线221将从内引脚区域310经由重新布线区域延长形成至外引脚区域320。
接下来,在步骤S320中,将为了对位于重新布线区域的电极线进行保护而在其上方形成第一保护层230。在形成第一保护层230时,各个电极线221中将只有内引脚222以及外引脚223裸露。
接下来,在步骤S330中,将在内引脚区域310上形成第二保护层240。第二保护层240可以在形成第一保护层230之后形成,也可以与第一保护层230同时形成。
图8是对适用本发明之另一实施例的柔性电路板的制造方法进行概要性图示的流程图。接下来,将参阅图4、图5以及图8进行说明。
首先,在步骤S410中,将在基材层210上形成构成布线层220的多个电极线221。
接下来,在步骤S420中,将在内引脚区域310上形成构成布线层220的内侧布线224。在本实施例中,可以在形成电极线221之后再形成内侧布线224,也可以同时形成电极线221以及内侧布线224。
接下来,在步骤S430中,将为了对位于重新布线区域上的电极线进行保护而形成第一保护层230。
接下来,在步骤S440中,将在内侧布线224上形成第二保护层240。第二保护层240可以在形成第一保护层230之后形成,也可以与第一保护层230同时形成。
在上述内容中参阅附图对本发明的实施例进行了说明,但是具有本发明所属技术领域之一般知识的人员应可以理解,本发明可以在不对本发明的技术思想或必要特征进行变更的前提下以其他具体的形态实施。因此,在上述内容中记述的实施例在所有方面仅为示例性目的而非限定。
工业实用性
本发明可以适用于电路板。
Claims (14)
1.一种柔性电路板,其特征在于,包括:
基材层;
布线层,包括在两侧分别配备内引脚以及外引脚的多个电极线,在所述基材层的至少一侧面上形成;
第一保护层,以使得所述内引脚以及所述外引脚在所述电极线上裸露的方式在所述布线层上形成;以及,
第二保护层,在被所述第一保护层围绕形成的内引脚区域上形成。
2.根据权利要求1所述的柔性电路板,其特征在于:
所述第二保护层的高度等于或小于安装在所述内引脚区域上的电子部件的隆起物的高度与所述内引脚的高度的合计值。
3.根据权利要求1所述的柔性电路板,其特征在于:
所述布线层还包括:内侧布线,在所述内引脚区域上与所述电极线分开形成;
所述第二保护层在所述内侧布线上形成。
4.根据权利要求3所述的柔性电路板,其特征在于:
所述第二保护层的高度等于或小于从安装在所述内引脚区域上的电子部件的隆起物的高度与所述内引脚的高度的合计值减去所述内侧布线的高度的值。
5.根据权利要求3所述的柔性电路板,其特征在于:
所述内侧布线通过填充到所述基材层的导孔中的金属层与外部布线连接,
所述第二保护层以覆盖所述金属层的方式形成。
6.根据权利要求1所述的柔性电路板,其特征在于:
所述第二保护层以3μm~50μm的高度形成。
7.根据权利要求1所述的柔性电路板,其特征在于:
所述第二保护层以与安装部件的安装面相比的1%~50%的面积形成。
8.根据权利要求1所述的柔性电路板,其特征在于:
所述第二保护层在所述内引脚区域的一部分形成。
9.根据权利要求8所述的柔性电路板,其特征在于:
所述第二保护层在所述内引脚区域的中央形成。
10.根据权利要求1所述的柔性电路板,其特征在于:
所述第二保护层在所述内引脚区域形成多个。
11.一种柔性电路板的制造方法,其特征在于,包括:
在基材层的至少一侧面上形成在两侧分别配备内引脚以及外引脚的多个电极线的步骤;
在所述电极线上以对除所述内引脚以及所述外引脚之外的剩余部分进行覆盖的方式形成第一保护层的步骤;以及,
在被所述第一保护层围绕形成的内引脚区域上形成第二保护层的步骤。
12.根据权利要求11所述的柔性电路板的制造方法,其特征在于,还包括:
在所述内引脚区域上形成与所述电极线分开配备的内侧布线的步骤;
在形成所述第二保护层的步骤中,在所述内侧布线上形成所述第二保护层。
13.根据权利要求11所述的柔性电路板的制造方法,其特征在于,还包括:
在所述电极线上形成镀金膜的步骤;
形成所述镀金膜的步骤,是在形成所述第一保护层之前在所述电极线的前侧面上形成,或在形成所述第一保护层之后在所述内引脚以及所述外引脚上形成。
14.一种封装,其特征在于,包括:
柔性电路板;以及,电子部件,通过安装在所述内引脚区域上而通过隆起物与所述电极线电气连接;
其中,所述柔性电路板,包括:基材层;布线层,包括在两侧分别配备内引脚以及外引脚的多个电极线,在所述基材层的至少一侧面上形成;第一保护层,以使得所述内引脚以及所述外引脚在所述电极线上裸露的方式在所述布线层上形成;以及,第二保护层,在被所述第一保护层围绕形成的内引脚区域上形成。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030017654A1 (en) * | 2001-07-19 | 2003-01-23 | Naofumi Iwamoto | Semiconductor chip having a supporting member, tape substrate, semiconductor package having the semiconductor chip and the tape substrate, and the method of manufacturing the same |
US20080203563A1 (en) * | 2007-02-27 | 2008-08-28 | Yoshikazu Takahashi | Semiconductor package and manufacturing method thereof |
KR20110057650A (ko) * | 2009-11-24 | 2011-06-01 | 스템코 주식회사 | 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법 |
KR101751390B1 (ko) * | 2016-01-22 | 2017-07-11 | 스템코 주식회사 | 연성 회로 기판 및 그 제조 방법 |
CN107645824A (zh) * | 2016-07-22 | 2018-01-30 | Lg伊诺特有限公司 | 柔性电路板、覆晶薄膜模块和包括柔性电路板的电子设备 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002334906A (ja) * | 2001-05-09 | 2002-11-22 | Matsushita Electric Ind Co Ltd | フリップチップの実装方法 |
JP2003068804A (ja) * | 2001-08-22 | 2003-03-07 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用基板 |
JP2010239022A (ja) * | 2009-03-31 | 2010-10-21 | Mitsui Mining & Smelting Co Ltd | フレキシブルプリント配線基板及びこれを用いた半導体装置 |
KR101396433B1 (ko) * | 2012-08-13 | 2014-05-19 | 스템코 주식회사 | 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치 |
KR101951956B1 (ko) * | 2012-11-13 | 2019-02-26 | 매그나칩 반도체 유한회사 | 반도체 패키지용 연성회로기판 |
KR102059477B1 (ko) * | 2017-02-14 | 2019-12-26 | 스템코 주식회사 | 연성 회로 기판 |
KR102383276B1 (ko) | 2017-03-03 | 2022-04-05 | 주식회사 엘엑스세미콘 | 디스플레이용 연성 회로 기판 |
US11276531B2 (en) * | 2017-05-31 | 2022-03-15 | Tdk Corporation | Thin-film capacitor and method for manufacturing thin-film capacitor |
TWI713845B (zh) * | 2017-08-07 | 2020-12-21 | 日商拓自達電線股份有限公司 | 導電性接著劑 |
-
2019
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-
2021
- 2021-07-14 US US17/375,979 patent/US20210345493A1/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030017654A1 (en) * | 2001-07-19 | 2003-01-23 | Naofumi Iwamoto | Semiconductor chip having a supporting member, tape substrate, semiconductor package having the semiconductor chip and the tape substrate, and the method of manufacturing the same |
US20080203563A1 (en) * | 2007-02-27 | 2008-08-28 | Yoshikazu Takahashi | Semiconductor package and manufacturing method thereof |
KR20110057650A (ko) * | 2009-11-24 | 2011-06-01 | 스템코 주식회사 | 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법 |
KR101751390B1 (ko) * | 2016-01-22 | 2017-07-11 | 스템코 주식회사 | 연성 회로 기판 및 그 제조 방법 |
CN107645824A (zh) * | 2016-07-22 | 2018-01-30 | Lg伊诺特有限公司 | 柔性电路板、覆晶薄膜模块和包括柔性电路板的电子设备 |
Also Published As
Publication number | Publication date |
---|---|
WO2020149558A1 (ko) | 2020-07-23 |
TWI751471B (zh) | 2022-01-01 |
TW202027574A (zh) | 2020-07-16 |
US20210345493A1 (en) | 2021-11-04 |
JP2022517023A (ja) | 2022-03-03 |
KR20200087980A (ko) | 2020-07-22 |
JP7241184B2 (ja) | 2023-03-16 |
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