JP2022517023A - フレキシブル回路基板とその製造方法およびフレキシブル回路基板を備えるパッケージ - Google Patents

Abstract

インナーリード領域上に保護層を形成するフレキシブル回路基板とその製造方法およびフレキシブル回路基板を備えるパッケージが提供される。前記フレキシブル回路基板は、基材層と、両側にインナーリードとアウターリードをそれぞれ備える複数の電極ラインを含み、基材層の少なくとも一面上に形成される配線層と、電極ラインでインナーリードとアウターリードが露出するように配線層上に形成される第１保護層と、第１保護層に囲まれて形成されるインナーリード領域上に形成される第２保護層を含む。【選択図】図２

Description

本発明は、印刷回路基板（ＰＣＢ）およびその製造方法に関する。より詳細には、フレキシブル回路基板（ＦＰＣＢ）およびその製造方法に関する。また、本発明はフレキシブル回路基板を備えるパッケージに関する。

フレキシブル回路基板（ＦＰＣＢ；Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）は、絶縁フィルム上に柔軟に曲がる銅箔を被せた回路基板をいう。このようなフレキシブル回路基板は硬性基板とは異なり薄くて柔軟であるため、電子製品の軽量化に適する。

フレキシブル回路基板は配線が形成された一面上に半導体チップを実装できるインナーリード（ｉｎｎｅｒ ｌｅａｄ）領域と外部機器と接続されるアウターリード（ｏｕｔｅｒ ｌｅａｄ）領域を備える。

フレキシブル回路基板のインナーリード領域に半導体チップを実装する際には、半導体チップ１１０のバンプ１１１と配線のインナーリード１２０が接合されるように熱圧着加工をする。

しかし、この場合、図１に示すように熱的ストレスによってベースフィルム１３０が反る現象が発生し、これによりベースフィルム１３０が半導体チップ１１０に接触し得る。

ベースフィルム１３０が半導体チップ１１０に接触すると、インナーリード領域の中央部分１４０の厚さがインナーリード領域の外側部分１５０の厚さより薄くなり剛性が低下し、そのため製品の流動時に半導体チップ１１０が破損する恐れがある。

一方、設計変更によりインナーリード領域上に導体配線が形成されることもできる。この場合、ベースフィルムの反りにより導体配線が半導体チップに接触し得、これによりショート（ｓｈｏｒｔ）のような電気的不良が発生し得る。

本発明で解決しようとする課題は、インナーリード領域上に保護層を形成するフレキシブル回路基板とその製造方法およびフレキシブル回路基板を備えるパッケージを提供することにある。

本発明の課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されることができる。

前記課題を達成するための本発明のフレキシブル回路基板の一面（ａｓｐｅｃｔ）は、基材層と、両側にインナーリード（ｉｎｎｅｒ ｌｅａｄ）とアウターリード（ｏｕｔｅｒ ｌｅａｄ）をそれぞれ備える複数の電極ラインを含み、前記基材層の少なくとも一面上に形成される配線層と、前記電極ラインで前記インナーリードと前記アウターリードが露出するように前記配線層上に形成される第１保護層と、前記第１保護層に囲まれて形成されるインナーリード領域上に形成される第２保護層を含む。

前記第２保護層の高さは前記インナーリード領域上に実装する電子部品のバンプの高さと前記インナーリードの高さを合算した値と同じであるかそれより小さくてもよい。

前記配線層は前記インナーリード領域上に前記電極ラインとは別に形成される内側配線をさらに含み、前記第２保護層は前記内側配線上に形成され得る。

前記第２保護層の高さは前記インナーリード領域上に実装する電子部品のバンプの高さと前記インナーリードの高さを合算した値から前記内側配線の高さを引いた値と同じであるかそれより小さくてもよい。

前記内側配線は前記基材層のビアホールに充填される金属層を介して外部配線と連結され、前記第２保護層は前記金属層を覆うように形成され得る。

前記第２保護層は３μｍ～５０μｍの高さで形成され得る。

前記第２保護層は実装部品の実装面に対して１％～５０％の面積で形成され得る。

前記第２保護層は前記インナーリード領域の一部に形成され得る。

前記第２保護層は前記インナーリード領域の中央に形成され得る。

前記第２保護層は前記インナーリード領域に複数形成され得る。

前記課題を達成するための本発明のフレキシブル回路基板の製造方法の一面（ａｓｐｅｃｔ）は、両側にインナーリードとアウターリードをそれぞれ備える複数の電極ラインを基材層の少なくとも一面上に形成する段階（Ｓ１）と、前記電極ラインで前記インナーリードと前記アウターリードを除いた残りの部分を覆うように第１保護層を形成する段階（Ｓ２）と、前記第１保護層に囲まれて形成されるインナーリード領域上に第２保護層を形成する段階（Ｓ３）を含む。

前記Ｓ１段階と前記Ｓ２段階の間に、前記電極ラインとは別に備えられる内側配線を前記インナーリード領域上に形成する段階（Ｓ４）をさらに含み、前記第２保護層を形成する段階（Ｓ３）は前記内側配線上に前記第２保護層を形成し得る。

前記電極ライン上にメッキ膜を形成する段階（Ｓ５）をさらに含み、前記メッキ膜を形成する段階（Ｓ５）は前記第１保護層が形成される前（Ｓ１段階とＳ２段階の間）に前記電極ラインの全面上に形成されるか、前記第１保護層が形成された後（Ｓ２段階とＳ３段階の間）前記インナーリードと前記アウターリード上に形成され得る。

前記課題を達成するための本発明のパッケージの一面（ａｓｐｅｃｔ）は、基材層と、両側にインナーリード（ｉｎｎｅｒ ｌｅａｄ）とアウターリード（ｏｕｔｅｒ ｌｅａｄ）をそれぞれ備える複数の電極ラインを含み、前記基材層の少なくとも一面上に形成される配線層と、前記電極ラインで前記インナーリードと前記アウターリードが露出するように前記配線層上に形成される第１保護層と、前記第１保護層に囲まれて形成されるインナーリード領域上に形成される第２保護層を含むフレキシブル回路基板と、前記インナーリード領域上に実装してバンプを介して前記電極ラインと電気的に接続される電子部品を含む。

その他実施形態の具体的な内容は詳細な説明および図面に含まれている。

本発明はインナーリード領域（チップ実装領域）上に保護層を備えることによって次のような効果を得ることができる。

第一に、基板と半導体チップが接触することを防止することができ、半導体チップを補強して破損することを防止することができる。

第二に、製品の信頼性を確保することができる。

従来のフレキシブル回路基板の断面図である。 本発明の一実施形態によるフレキシブル回路基板の平面図である。 本発明の一実施形態によるフレキシブル回路基板の断面図である。 本発明の他の実施形態によるフレキシブル回路基板の平面図である。 本発明の他の実施形態によるフレキシブル回路基板の断面図である。 本発明のまた他の実施形態によるフレキシブル回路基板の断面図である。 本発明の一実施形態によるフレキシブル回路基板の製造方法を概略的に示す流れ図である。 本発明の他の実施形態によるフレキシブル回路基板の製造方法を概略的に示す流れ図である。

以下、添付する図面を参照して本発明の好ましい実施形態について詳細に説明する。本発明の利点および特徴、並びにこれらを達成する方法は添付する図面と共に詳細に後述されている実施形態を参照すると明確になる。しかし、本発明は以下に開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現することができ、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は請求項の範疇によってのみ定義される。明細書全体にわたって同一参照符号は同一構成要素を指すものとする。

素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層「上（ｏｎ）」または「の上（ｏｎ）」と称されるのは他の素子または層の真上だけでなく中間に他の層または他の素子が介在する場合をすべて含む。反面、素子が「直接の上（ｄｉｒｅｃｔｌｙ ｏｎ）」または「真上」と称される場合は中間に他の素子または層を介在しない場合を示す。

空間的に相対的な用語の「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に示されているように一つの素子または構成要素と他の素子または構成要素との相関関係を容易に記述するために使われる。空間的に相対的な用語は図面に示されている方向に加えて使用時または動作時の素子の互いに異なる方向を含む用語として理解されなければならない。例えば、図面に示されている素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれ得る。したがって、例示的な用語の「下」は下と上の方向をいずれも含み得る。素子は他の方向にも配向されることができ、そのため空間的に相対的な用語は配向によって解釈されることができる。

第１、第２などが多様な素子、構成要素および／またはセクションを叙述するために使われるが、これらの素子、構成要素および／またはセクションはこれらの用語によって制限されないのはもちろんである。これらの用語は単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用する。したがって、以下で言及される第１素子、第１構成要素または第１セクションは本発明の技術的思想内で第２素子、第２構成要素または第２セクションであり得るのはもちろんである。

本明細書で使われた用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形は文面で特記しない限り、複数形も含む。明細書で使われる「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。

他に定義のない限り、本明細書で使われるすべての用語（技術的および科学的用語を含む）は本発明が属する技術分野における通常の知識を有する者に共通して理解される意味で使われる。また、一般に使われる辞典に定義されている用語は明白に特に定義されていない限り理想的にまたは過度に解釈されない。

以下、添付する図面を参照して本発明の実施形態について詳細に説明し、添付図面を参照して説明するにあたり図面符号に関係なく同一または対応する構成要素は同じ参照番号を付与し、これに対する重複する説明は省略する。

最近、軽薄短小と材料費節減を目的として半導体チップのバンパーの大きさが減少している。そのため基板と半導体チップの間の距離が以前よりさらに近くなり、基板と半導体チップの間の接触問題を解決することが重要な技術的課題になっている。

本発明はインナーリード領域（チップ実装領域）上に保護層を備えるフレキシブル回路基板に関する。本発明はインナーリード領域上に保護層を備えることによって、基板と半導体チップが接触することを予防することができ、製品の信頼性を確保することができる。

以下では図面などを参照して本発明を詳しく説明する。

図２は本発明の一実施形態によるフレキシブル回路基板の平面図であり、図３は本発明の一実施形態によるフレキシブル回路基板の断面図である。

図２および図３によれば、本発明の一実施形態によるフレキシブル回路基板２００は基材層２１０、配線層２２０、第１保護層２３０および第２保護層２４０を含んで構成することができる。

フレキシブル回路基板２００は配線層２２０が形成される基材層２１０の一面に半導体チップ３３０のように電子部品が実装する回路基板である。このようなフレキシブル回路基板２００は半導体チップ３３０と結合してＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）パッケージ（ｐａｃｋａｇｅ）で実現することができる。

本実施形態でフレキシブル回路基板２００は半導体チップ３３０が実装するインナーリード領域３１０上に第２保護層２４０を備えることを特徴とする。フレキシブル回路基板２００はこれによりフレキシブル回路基板２００と半導体チップ３３０が接触することを予防し、半導体チップ３３０を補強して破損することを予防することができる。

基材層２１０は所定の厚さ（例えば、５μｍ～１００μｍ）を有するベース基材（ｂａｓｅ ｆｉｌｍ）である。

基材層２１０は、ポリイミド（ＰＩ；Ｐｏｌｙ－Ｉｍｉｄｅ）、ポリエチレンテレフタレート（ＰＥＴ；Ｐｏｌｙ－Ｅｔｈｙｌｅｎｅ Ｔｅｒｅｐｈｔｈａｌａｔｅ）、ポリエチレンナフタレート（ＰＥＮ；Ｐｏｌｙ－Ｅｔｈｙｌｅｎｅ Ｎａｐｈｔｈａｌａｔｅ）、ポリカーボネート（ｐｏｌｙｃａｒｂｏｎａｔｅ）、エポキシ（ｅｐｏｘｙ）、ガラス繊維（ｇｌａｓｓ ｆｉｂｅｒ）などの高分子物質のうち少なくとも一つの高分子物質を素材にして形成されることができる。一例として基材層２１０はポリイミドを素材にして高分子絶縁フィルム形態で形成されることができる。しかし、本実施形態はこれに限定されるものではない。基材層２１０は前記で言及した高分子物質のほかに他の高分子物質を素材にして形成されることも可能である。

基材層２１０の少なくとも一面上にはシード層（ｓｅｅｄ ｌａｙｅｒ；図示せず）（または下地層（ｕｎｄｅｒ ｌａｙｅｒ））が形成されることができる。シード層（または下地層）は基材層２１０と配線層２２０の間の接合性を向上させるために伝導性物質で構成されて形成されることができる。一例としてシード層（または下地層）はニッケル（Ｎｉ）、クロム（Ｃｒ）、銅（Ｃｕ）および金（Ａｕ）より選択される少なくとも一つの金属を素材にして形成されることができる。

一方、シード層（または下地層）は蒸着（ｖａｃｕｕｍ ｅｖａｐｏｒａｔｉｏｎ）、接着（ａｄｈｅｓｉｏｎ）、メッキなどの方法を用いて基材層２１０上に形成されることができる。

配線層２２０は半導体チップ３３０と外部機器（図示せず）を電気的に接続させる配線機能をする。このような配線層２２０は基材層２１０の少なくとも一面上に複数の電極ライン２２１で形成されることができる。

配線層２２０は、ニッケル（Ｎｉ）、クロム（Ｃｒ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などの金属のうち少なくとも一つの金属を素材にして基材層２１０上に形成されることができる。

配線層２２０はエッチング方法（ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓ）を用いて基材層２１０上に形成されることができる。この場合、基材層２１０上に金属層を形成し、フォトエッチング（ｐｈｏｔｏ ｅｔｃｈｉｎｇ）を介して配線を形成することによって、配線層２２０が基材層２１０上に形成されることができる。

配線層２２０はメッキ方法（ｐｌａｔｉｎｇ ｐｒｏｃｅｓｓ）を用いて基材層２１０上に形成されることも可能である。この場合、基材層２１０上に下地金属層を形成した後、セミアディティブ法（ｓｅｍｉ ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）、アディティブ法（ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）、印刷、コーティングなどにより配線を形成することによって、配線層２２０が基材層２１０上に形成されることができる。前記でセミアディティブ法は基材層２１０上に下地金属層を形成した後、配線以外の下地金属層を除去する方法をいう。アディティブ法は基材層２１０上にメッキ方式で配線を形成する方法をいい、印刷、コーティングなどは基材層２１０上に金属ペーストなどをそれぞれ印刷、コーティングなどで形成する方法をいう。

配線層２２０を構成する電極ライン２２１は両側にインナーリード（ｉｎｎｅｒ ｌｅａｄ；２２２）とアウターリード（ｏｕｔｅｒ ｌｅａｄ；２２３）をそれぞれ含んで形成される。このような電極ライン２２１はインナーリード領域３１０、アウターリード領域３２０、インナーリード２２２とアウターリード２２３を連結する再配線領域（図示せず）などにわたって長く形成されることができる。

インナーリード２２２は電極ライン２２１の一側に形成されるものとして、インナーリード領域３１０内に形成される。

アウターリード２２３は電極ライン２２１の他側に形成されるものとして、アウターリード領域３２０内に形成される。

インナーリード領域３１０は半導体チップ３３０のような電子部品が実装するチップ実装領域であり、アウターリード領域３２０は外部電子機器と連結される領域である。そして、再配線領域はインナーリード領域３１０とアウターリード領域３２０の間に形成される領域として、第１保護層２３０が形成され得る領域である。

一方、配線層２２０上にはスズ、金などの金属を素材にしてメッキ膜（図示せず）が追加形成されることができる。メッキ膜は電子部品端子との接合性を向上させて、銅配線の酸化を防止するためのものである。

メッキ膜は配線層２２０上に第１保護層２３０を形成する前に配線層２２０全体を覆うように形成されることができる。しかし、本実施形態はこれに限定されるものではない。メッキ膜は第１保護層２３０を形成した後露出する配線層２２０の一部を覆うように形成されることも可能である。

第１保護層２３０は基材層２１０上に露出する配線層２２０を保護するためである。このような第１保護層２３０は基材層２１０上でインナーリード領域３１０とアウターリード領域３２０を除いた残りの領域、すなわち再配線領域上に形成される。すなわち、第１保護層２３０は電極ラインでインナーリード２２２とアウターリード２２３を露出させ、インナーリード２２２とアウターリード２２３を除いた電極ラインの残りの部分を保護するように形成されることができる。

第１保護層２３０は絶縁性物質を素材にして形成されることができる。一例として第１保護層２３０はソルダレジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）を素材にして形成されることができる。

第１保護層２３０は液状ソルダレジストを印刷またはコートして形成されることができる。しかし、本実施形態はこれに限定されるものではない。第１保護層２３０は保護フィルム（例えば、カバーレイフィルム（ｃｏｖｅｒｌａｙ ｆｉｌｍ））をラミネート方式で基材層２１０上に接着させて形成されることも可能である。

一方、第１保護層２３０は感光性材料を塗布した後インナーリード領域３１０とアウターリード領域３２０を露出させるフォトパターニング方式で形成することもできる。また、第１保護層２３０は基材層２１０の全面に絶縁層を形成した後、一部を除去するフォト加工方式で形成されることも可能である。本実施形態では配線層２２０を保護できる絶縁層を形成するものであれば多様な材料や加工方法を第１保護層２３０の形成に用いることができる。

第２保護層２４０は基材層２１０が反るとき基材層２１０が半導体チップ３３０に直接的に接触することを防止するために、インナーリード領域３１０上に形成される。このような第２保護層２４０は第１保護層２３０と同様に絶縁性物質（例えば、ソルダレジスト）を素材にして形成されることができる。

第２保護層２４０は第１保護層２３０と同様に液状ソルダレジストを印刷またはコートして形成され得、カバーレイフィルムをラミネート方式でインナーリード領域３１０上に接着させて形成されることができる。このとき、第２保護層２４０は第１保護層２３０と同様の方法でインナーリード領域３１０上に形成されるが、第１保護層２３０と互いに異なる方法でインナーリード領域３１０上に形成されることも可能である。

第２保護層２４０はインナーリード領域３１０の一部に形成されることができる。第２保護層２４０がインナーリード領域３１０の一部に形成される場合、第２保護層２４０はインナーリード領域３１０の中央に形成されることができる。しかし、本実施形態はこれに限定されるものではない。第２保護層２４０は設計によって半導体チップ３３０の底面に接触する危険がある領域に対して選択的に形成されることも可能である。一方、第２保護層２４０はインナーリード領域３１０の全体に形成されることも可能である。

また、第２保護層２４０は絶縁接着層であり得、半導体チップ３３０の実装時の接着固定させることができる。

第２保護層２４０はインナーリード領域３１０に少なくとも１個形成されることができる。このとき、少なくとも一つの第２保護層２４０は基材層２１０が半導体チップ３３０に直接的に接触することを防止できるものであればインナーリード領域３１０内のいかなる位置に形成されても構わない。

第２保護層２４０はインナーリード領域３１０に四角形形状に形成されることができる。しかし、本実施形態はこれに限定されるものではない。第２保護層２４０は三角形、五角形などの多角形、円形、帯形など多様なパターン形状に形成されることもできる。

第２保護層２４０はインナーリード領域３１０に複数形成される場合、同じ形状で形成されることができる。しかし、本実施形態はこれに限定されるものではない。第２保護層２４０はグループ別に互いに異なる形状に形成されるか、それぞれ異なる形状に形成されることも可能である。

第２保護層２４０はインナーリード２２２と半導体チップ３３０のバンプ３３１の間の接続を妨げない程度で所定の高さを有するようにインナーリード領域３１０上に形成されることができる。すなわち、インナーリード２２２の高さをｂとし、半導体チップ３３０のバンプ３３１の高さをｃとするとき、第２保護層２４０の高さａはインナーリード２２２の高さｂと半導体チップ３３０のバンプ３３１の高さｃを合算した値と同じであるかそれより小さい値（ａ≦ｂ＋ｃ）を有するように形成されることができる。

第２保護層２４０はインナーリード２２２と半導体チップ３３０のバンプ３３１の間の接続を妨げてはならないが、他方では基材層２１０が半導体チップ３３０に接触することを防止すべきである。第２保護層２４０はこのような側面を考慮すると３μｍ～５０μｍの高さを有するように形成されることができる。

第２保護層２４０は半導体チップ３３０の底面に接触できるほどの高さを有するようにインナーリード領域３１０上に形成されることができる。すなわち、第２保護層２４０の高さａがインナーリード２２２の高さｂと半導体チップ３３０のバンプ３３１の高さｃを合算した値（ｂ＋ｃ）より小さいが、この値（ｂ＋ｃ）に近接する値を有するように形成されることができる。第２保護層２４０がこのように形成されると、インナーリード領域３１０上に半導体チップ３３０が実装するとき基材層２１０の反りを最小化することができる。

一方、設計変更によってインナーリード領域３１０内に内側配線２２４が形成されることもできる。この場合、第２保護層２４０は内側配線２２４上に形成されることができる。

図４は本発明の他の実施形態によるフレキシブル回路基板の平面図であり、図５は本発明の他の実施形態によるフレキシブル回路基板の断面図である。以下の説明は図４および図５を参照する。

内側配線２２４は電極ライン２２１と共に配線層２２０を構成する。電極ライン２２１は半導体チップ３３０と外部機器の電気的連結のためにインナーリード領域３１０でアウターリード領域３２０まで長く形成される。反面、内側配線２２４は設計変更によってインナーリード領域３１０内に形成され、電極ライン２２１とは連結されない。

第２保護層２４０は内側配線２２４上に形成される。第２保護層２４０はこれにより内側配線２２４と半導体チップ３３０の間の接触を予防し、電気的不良（例えば、ショート（ｓｈｏｒｔ））が発生することを防止することができる。

第２保護層２４０は内側配線２２４上に少なくとも一つ形成されることができる。このとき、第２保護層２４０は内側配線２２４より小さい面積を有するように形成されることができる。しかし、本実施形態はこれに限定されるものではない。第２保護層２４０は内側配線２２４と同じ面積を有するように形成されることも可能である。

一方、第２保護層２４０は内側配線２２４を覆うように内側配線２２４の上面と各側面に形成されることも可能である。

第２保護層２４０はインナーリード２２２と半導体チップ３３０のバンプ３３１の間の接続を妨げない程度で所定の高さを有するように内側配線２２４上に形成されることができる。すなわち、内側配線２２４の高さをｄとし、第２保護層２４０の高さａはインナーリード２２２の高さｂと半導体チップ３３０のバンプ３３１の高さｃを合算した値から内側配線２２４の高さｄを引いた値と同じであるか、それより小さい値（ａ≦ｂ＋ｃ－ｄ）を有するように形成されることができる。

内側配線２２４は図６に示すように基材層２１０のビアホール２１１に形成される金属層２６０を介して基材層２１０の他面に形成された外部配線２５０と連結されることも可能である。この場合、第２保護層２４０は金属層２６０を覆うように形成されることができる。

図６は本発明のまた他の実施形態によるフレキシブル回路基板の断面図である。以下の説明は図６を参照する。

金属層２６０は内側配線２２４と外部配線２５０を電気的に接続させるためにビアホール２１１に充填する。第２保護層２４０はこのような金属層２６０を覆うように形成され、金属層２６０が半導体チップ３３０と接触することを予防することができる。

前記実施形態で、第２保護層２４０の面積は実装する半導体チップ３３０のバンプが形成された実装面の面積より小さいことが好ましく、前記実装面の面積に対して１％～５０％であることが好ましい。第２保護層２４０は半導体チップ３３０とフレキシブル回路基板の接触を予防できる面積が好ましく、その形成面積は小さいほど有利である。前記範囲を外れると不要に塗布量が増加して材料費が増加する問題が発生し得る。

次にフレキシブル回路基板２００の製造方法について説明する。

図７は本発明の一実施形態によるフレキシブル回路基板の製造方法を概略的に示す流れ図である。以下の説明は図２、図３および図７を参照する。

先に基材層２１０上に配線層２２０を形成する（Ｓ３１０）。このとき、配線層２２０を構成する複数の電極ライン２２１はインナーリード領域３１０から再配線領域を経てアウターリード領域３２０まで延びて形成される。

その後、再配線領域に位置する電極ラインを保護するためにその上に第１保護層２３０を形成する（Ｓ３２０）。第１保護層２３０が形成されると、それぞれの電極ライン２２１はインナーリード２２２とアウターリード２２３のみ露出する。

その後、インナーリード領域３１０上に第２保護層２４０を形成する（Ｓ３３０）。第２保護層２４０は第１保護層２３０を形成した後に形成されるが、第１保護層２３０と同時に形成されることも可能である。

図８は本発明の他の実施形態によるフレキシブル回路基板の製造方法を概略的に示す流れ図である。以下の説明は図４、図５および図８を参照する。

先に基材層２１０上に配線層２２０を構成する複数の電極ライン２２１を形成する（Ｓ４１０）。

その後、インナーリード領域３１０上に配線層２２０を構成する内側配線２２４を形成する（Ｓ４２０）。本実施形態では電極ライン２２１を形成した後に内側配線２２４を形成できるが、電極ライン２２１と内側配線２２４を同時に形成することも可能である。

その後、再配線領域上の電極ラインを保護するために第１保護層２３０を形成する（Ｓ４３０）。

その後、内側配線２２４上に第２保護層２４０を形成する（Ｓ４４０）。第２保護層２４０は第１保護層２３０を形成した後に形成されるが、第１保護層２３０と同時に形成されることも可能である。

以上と添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。

本発明は回路基板に適用することができる。

Claims (14)

1. 基材層と、
   両側にインナーリード（ｉｎｎｅｒ ｌｅａｄ）とアウターリード（ｏｕｔｅｒ ｌｅａｄ）をそれぞれ備える複数の電極ラインを含み、前記基材層の少なくとも一面上に形成される配線層と、
   前記電極ラインで前記インナーリードと前記アウターリードが露出するように前記配線層上に形成される第１保護層と、
   前記第１保護層に囲まれて形成されるインナーリード領域上に形成される第２保護層を含む、フレキシブル回路基板。
2. 前記第２保護層の高さは前記インナーリード領域上に実装する電子部品のバンプの高さと前記インナーリードの高さを合算した値と同じであるかそれより小さい、 請求項１に記載のフレキシブル回路基板。
3. 前記配線層は前記インナーリード領域上に前記電極ラインとは別に形成される内側配線をさらに含み、
   前記第２保護層は前記内側配線上に形成される、請求項１に記載のフレキシブル回路基板。
4. 前記第２保護層の高さは前記インナーリード領域上に実装する電子部品のバンプの高さと前記インナーリードの高さを合算した値から前記内側配線の高さを引いた値と同じであるかそれより小さい、請求項３に記載のフレキシブル回路基板。
5. 前記内側配線は前記基材層のビアホールに充填される金属層を介して外部配線と連結され、
   前記第２保護層は前記金属層を覆うように形成される、請求項３に記載のフレキシブル回路基板。
6. 前記第２保護層は３μｍ～５０μｍの高さで形成される、請求項１に記載のフレキシブル回路基板。
7. 前記第２保護層は実装部品の実装面に対して１％～５０％の面積で形成される、請求項１に記載のフレキシブル回路基板。
8. 前記第２保護層は前記インナーリード領域の一部に形成される、請求項１に記載のフレキシブル回路基板。
9. 前記第２保護層は前記インナーリード領域の中央に形成される、請求項８に記載のフレキシブル回路基板。
10. 前記第２保護層は前記インナーリード領域に複数形成される、請求項１に記載のフレキシブル回路基板。
11. 両側にインナーリードとアウターリードをそれぞれ備える複数の電極ラインを基材層の少なくとも一面上に形成する段階と、
    前記電極ラインで前記インナーリードと前記アウターリードを除いた残りの部分を覆うように第１保護層を形成する段階と、
    前記第１保護層に囲まれて形成されるインナーリード領域上に第２保護層を形成する段階を含む、フレキシブル回路基板の製造方法。
12. 前記電極ラインとは別に備えられる内側配線を前記インナーリード領域上に形成する段階をさらに含み、
    前記第２保護層を形成する段階は前記内側配線上に前記第２保護層を形成する、請求項１１に記載のフレキシブル回路基板の製造方法。
13. 前記電極ライン上にメッキ膜を形成する段階をさらに含み、
    前記メッキ膜を形成する段階は前記第１保護層が形成される前に前記電極ラインの全面上に形成されるか、前記第１保護層が形成された後前記インナーリードと前記アウターリード上に形成される、請求項１１に記載のフレキシブル回路基板の製造方法。
14. 基材層と、両側にインナーリード（ｉｎｎｅｒ ｌｅａｄ）とアウターリード（ｏｕｔｅｒ ｌｅａｄ）をそれぞれ備える複数の電極ラインを含み、前記基材層の少なくとも一面上に形成される配線層と、前記電極ラインで前記インナーリードと前記アウターリードが露出するように前記配線層上に形成される第１保護層と、前記第１保護層に囲まれて形成されるインナーリード領域上に形成される第２保護層を含むフレキシブル回路基板と、
    前記インナーリード領域上に実装してバンプを介して前記電極ラインと電気的に接続される電子部品を含む、パッケージ。
    

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