KR20110057650A - 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법 - Google Patents

연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20110057650A
KR20110057650A KR1020090114128A KR20090114128A KR20110057650A KR 20110057650 A KR20110057650 A KR 20110057650A KR 1020090114128 A KR1020090114128 A KR 1020090114128A KR 20090114128 A KR20090114128 A KR 20090114128A KR 20110057650 A KR20110057650 A KR 20110057650A
Authority
KR
South Korea
Prior art keywords
base film
wiring pattern
hole
forming
circuit board
Prior art date
Application number
KR1020090114128A
Other languages
English (en)
Other versions
KR101112175B1 (ko
Inventor
윤영민
Original Assignee
스템코 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스템코 주식회사 filed Critical 스템코 주식회사
Priority to KR1020090114128A priority Critical patent/KR101112175B1/ko
Publication of KR20110057650A publication Critical patent/KR20110057650A/ko
Application granted granted Critical
Publication of KR101112175B1 publication Critical patent/KR101112175B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/118—Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Wire Bonding (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법이 제공된다. 상기 연성 회로 기판은 베이스 필름; 상기 베이스 필름의 일면 상에 정의되고, 전자부품이 실장되는 이너리드 영역; 상기 베이스 필름의 일면 상에, 상기 이너리드 영역을 중심으로 양측에 각각 배치된 입력 배선 패턴 및 출력 배선 패턴을 포함하고, 상기 입력 배선 패턴 및 상기 출력 배선 패턴 중 적어도 일방은, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 베이스 필름에 형성된 관통홀을 통하여 상기 베이스 필름의 일면 상에서 상기 베이스 필름의 타면 상으로 연장되는 제2 배선 패턴을 포함한다.
연성 회로 기판, 입력 배선 패턴, 출력 배선 패턴, 베이스 필름

Description

연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법{Flexible circuit board and method for fabricating the board, semiconductor package comprising the board and method for fabricating the package}
본 발명은 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자제품 경량화에 적합한 차세대 기판으로서 얇고 유연한 연성 회로 기판이 각광받고 있다. 연성 회로 기판은 다양한 전자제품에 이용되고 있다. 예컨대, 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 등과 같은 평판 표시 장치(Flat Panel Display; FPD)에 이용되고 있다.
평판 표시 장치는 화상을 표시하는 화면 표시부와 화면 표시부에 전기적 신호를 전달하는 구동용 인쇄회로기판이 요구되는데, 구동용 인쇄회로기판과 화면 표시부는 연성 회로 기판에 의해 연결될 수 있다. 이러한 연성 회로 기판은 다수의 배선 패턴을 포함하며, 구동용 인쇄회로기판으로부터 발생하는 다수의 신호를 화면 표시부에 전달하는 구동집적회로(driver IC)를 실장한다.
최근 연성 회로 기판에 실장되는 구동집적회로 등의 전자부품이 고집적화됨에 따라, 연성 회로 기판에 형성되는 배선 패턴 역시 고밀도화되고 있다. 그에 따라, 배선의 폭과 배선간 간격이 급격히 감소하고 있다.
도 1은 종래 기술에 따른 연성 회로 기판을 나타내는 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1을 참조하면, 종래의 연성 회로 기판은 절연성 물질로 이루어지는 베이스 필름(100)과, 베이스 필름(100)의 일면 상에 형성된 입력 배선 패턴(110) 및 출력 배선 패턴(120)을 포함한다.
베이스 필름(100)의 일면 상에는 전자부품(미도시됨)이 실장되는 영역인 이너리드 영역(A1)과, 외부 회로(미도시됨)와의 신호 전달을 위하여 외부 회로와 연결되는 영역인 아우터리드 영역(A2)이 정의되어 있다.
입력 배선 패턴(110)과 출력 배선 패턴(120)은 이러한 베이스 필름(100)의 일면 상에 이너리드 영역(A1)을 중심으로 서로 이격되어 배치된다.
도 1의 출력 배선 패턴(120) 특히, 이너리드 영역(A1)에서의 출력 배선 패턴(120)과 같이 배선 폭과 배선간 간격이 매우 작은 배선을 형성하고자 하는 경우 다음과 같은 다양한 문제점들이 발생한다.
우선, 배선 패턴의 형성 공정이 어려워지고 오픈 및 쇼트 불량의 발생율이 증가하여 제품의 신뢰성이 저하된다. 또한, 배선의 단면적이 감소함에 따라 배선의 도전성이 저하되고 전자부품에서 발생하는 열을 방출하는 방열 특성이 저하되는 문 제가 있다. 나아가, 전자부품의 실장을 위하여 전자부품에 형성된 범프의 사이즈 때문에 이너리드 영역(A1)에서의 배선 피치 감소는 더욱 문제가 될 수 있다.
상기한 종래 기술의 문제점을 해결하기 위하여 배선폭과 배선간 간격을 크게 감소시키지 않으면서도 고밀도의 배선 패턴 형성이 가능한 연성 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 연성 회로 기판을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 상기 연성 회로 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일실시예에 따른 연성 회로 기판은, 베이스 필름; 상기 베이스 필름의 일면 상에 정의되고, 전자부품이 실장되는 이너리드 영역; 상기 베이스 필름의 일면 상에, 상기 이너리드 영역을 중심으로 양측에 각각 배치된 입력 배선 패턴 및 출력 배선 패턴을 포함하고, 상기 입력 배선 패턴 및 상기 출력 배선 패턴 중 적어도 일방은, 상기 베이스 필름의 일면 상에 배치되 는 제1 배선 패턴과, 상기 베이스 필름에 형성된 관통홀을 통하여 상기 베이스 필름의 일면 상에서 상기 베이스 필름의 타면 상으로 연장되는 제2 배선 패턴을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 패키지는, 상기 연성 회로 기판; 및 상기 이너리드 영역에 실장된 전자부품을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일실시예에 따른 연성 회로 기판의 제조 방법은, 베이스 필름을 제공하는 단계; 상기 베이스 필름에 관통홀을 형성하는 단계; 상기 베이스 필름의 양면 상에 배선 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및 상기 레지스트 패턴에 의하여 노출되는 상기 베이스 필름의 양면 상에 도전층을 형성하여, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함한다.
또한, 상기 또 다른 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 연성 회로 기판의 제조 방법은, 베이스 필름을 제공하는 단계; 상기 베이스 필름에 관통홀을 형성하는 단계; 상기 베이스 필름의 일면과 타면을 도통하도록 상기 관통홀을 매립하는 단계; 상기 베이스 필름의 양면 상에 배선 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및 상기 레지스트 패턴에 의하여 노출되는 상기 베이스 필름의 양면 상에 도전층을 형성하고, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함한다.
또한, 상기 또 다른 과제를 달성하기 위한 본 발명의 또다른 일 실시예에 따른 연성 회로 기판의 제조 방법은, 베이스 필름을 제공하는 단계; 상기 베이스 필름에 관통홀을 형성하는 단계; 상기 베이스 필름의 앙면 상에 도전층을 형성하면서, 상기 관통홀을 매립하는 단계; 및 상기 도전층을 패터닝하여, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함한다.
또한, 상기 또 다른 과제를 달성하기 위한 본 발명의 또다른 일 실시예에 따른 연성 회로 기판의 제조 방법은, 베이스 필름을 제공하는 단계; 상기 베이스 필름의 양면 상에 도전층을 형성하는 단계; 상기 도전층 및 상기 베이스 필름에 관통홀을 형성하는 단계; 상기 관통홀을 매립하여 상기 베이스 필름 양면의 도전층을 도통시키는 단계; 및 상기 도전층을 패터닝하여, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 전술한 방법 중 어느 하나에 의하여 제조된 연성 회로 기판을 준비하는 단계; 및 상기 연성 회로 기판 상에 전자부품을 실장하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으 로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 3은 본 발명의 일실시예에 따른 연성 회로 기판을 설명하기 위한 평면도이다. 도 4는 도 3의 A-A'선, B-B'선 및 C-C'선을 따라 절단한 단면도이다. 도 5는 도 3의 연성 회로 기판을 이용하여 제조된 반도체 패키지를 설명하기 위한 도면이다. 도 3에 도시된 연성 회로 기판은 COF(Chip On Film)용 연성 회로 기판이지만, 이에 한정되는 것은 아니다.
우선, 도 3 및 도 4를 참조하면, 연성 회로 기판은 베이스 필름(200)과, 베이스 필름(200)의 일면 상에 형성된 입력 배선 패턴(210)과, 입력 배선 패턴(210)과 대향하여 베이스 필름(200)의 일면 및 타면 상에 형성된 출력 배선 패턴(220)을 포함한다.
베이스 필름(200)은 예를 들어 20~100㎛의 두께를 가지는 절연성 물질로 이루어질 수 있다. 베이스 필름(200)은 예를 들어 폴리이미드(PI; polyimide), 폴리에스테르(PE; polyester), 폴리에틸렌테레프탈레이트(PET: Polyethylene Terephthalate), 및 폴리에틸렌나프탈렌 (PEN; poly ethylene napthalene), 폴리카보네이트(PC; poly carbonate) 등을 포함하는 고분자 그룹에서 선택된 물질로 이루어질 수 있다.
베이스 필름(200)의 일면 상에는 전자부품 예컨대, 도 5의 구동집적회로 칩(230)이 실장되는 영역인 이너리드 영역(A1)과, 외부 회로(미도시됨)와의 신호 전달을 위하여 외부 회로와 연결되는 영역인 아우터리드 영역(A2)이 정의되어 있다.
베이스 필름(200)의 적어도 일면 상에는 이너리드 영역(A1)을 중심으로 서로 이격되어 배치된 입력 배선 패턴(210) 및 출력 배선 패턴(220)이 형성되어 있다.
입력 배선 패턴(210) 및 출력 배선 패턴(220)은 전도성이 큰 물질, 예를 들어 금, 알루미늄, 구리와 같은 금속으로 이루어질 수 있다. 도시하지는 않았지만 입력 배선 패턴(210) 및 출력 배선 패턴(220)과 베이스 필름(200) 사이에는 니켈(Ni) 또는 크롬(Cr)을 포함하는 복수의 도전성 금속으로 이루어진 하지층(미도시됨)이 개재될 수 있다. 이 때, 상기 하지층은 상기 베이스 필름상에 스퍼터 방법 또는 스퍼터 후 도금하는 방법으로 형성할 수 있다.
또한, 입력 배선 패턴(210)은 외부 회로 예컨대, 구동용 인쇄회로기판(미도시)과 실장된 구동집적회로 칩(230) 사이에 연결되어, 인쇄회로기판으로부터 입력되는 신호, 예를 들어 구동/제어 신호를 구동집적회로 칩(230)에 전달하는 역할을 한다. 출력 배선 패턴(220)은 구동집적회로 칩(230)에서 처리된 신호를 외부 회로 예컨대, 화면 표시부(미도시됨)로 전달하여, 화면 표시부가 화상을 표시할 수 있도록 할 수 있다.
이와 같은 신호의 입출력을 위하여 도 5의 구동집적회로 칩(230)은 이너리드 영역(A1)과 오버랩된 입력 배선 패턴(210)의 일단부와 접합하는 범프(231)와, 이너리드 영역(A1)과 오버랩된 출력 배선 패턴(220)의 일단부 즉, 제1 출력 배선 패턴(222)의 일단부와 제2 출력 배선 패턴(224)의 일단부와 각각 접합하는 범프(233, 232)를 갖는다.
이하에서는, 이너리드 영역(A1)과 오버랩된 입력 배선 패턴(210)의 일단부를 내부 입력 단자(도면부호 참조)라 하고, 이너리드 영역(A1)과 오버랩된 제1 출력 배선 패턴(222)의 일단부 및 제2 출력 배선 패턴(224)의 일단부를 각각 제1 및 제2 내부 출력 단자 (도면부호 'O1' 및 'O2' 참조)라 한다.
다시 도 3 및 도 4로 돌아와서, 입력 배선 패턴(210)은 베이스 필름(200)의 일면 상에 형성되고, 복수개가 서로 이격되어 배치된다.
한편, 출력 배선 패턴(220)은, 서로 이격되어 배치되는 복수개의 배선을 포함하되, 전술한 제1 출력 배선 패턴(222)과 제2 출력 배선 패턴(224)을 포함한다. 이러한 제1 출력 배선 패턴(222) 및 제2 출력 배선 패턴(224)은 서로 교대로 배치될 수 있다.
제1 출력 배선 패턴(222)은 베이스 필름(200)의 일면 상에 형성된다. 제2 출력 배선 패턴(224)은 베이스 필름(200)의 일면에서 관통홀(H1, H2)을 통하여 베이스 필름(200)의 타면으로 우회한다. 더욱 구체적으로, 제2 출력 배선 패턴(224)은 이너리드 영역(A1)에 형성되어 있는 제1 관통홀(H1)을 통하여 베이스 필름(200)의 일면에서 타면으로 연장되고, 아우터리드 영역(A2)에 형성되어 있는 제2 관통홀(H2)을 통하여 다시 베이스 필름(200)의 타면에서 일면으로 연장된다. 그에 따라, 이너리드 영역(A1)의 일부와 아우터리드 영역(A2)의 일부에서는 제2 출력 배선 패턴(224)이 베이스 필름(200)의 일면 상에 배치되고, 그 외의 영역에서는 제2 출력 배선 패턴(224)이 베이스 필름(200)의 타면 상에 배치된다.
이너리드 영역(A1)에서 베이스 필름(200)의 일면 상에 배치되는 제1 출력 배선 패턴(222)의 일단부 및 제2 출력 배선 패턴(224)의 일단부를 각각 전술한 바와 같이 제1 내부 출력 단자(O1) 및 제2 내부 출력 단자(O2)라 한다.
이때, 제1 내부 출력 단자(O1)가 형성되는 영역과, 제2 내부 출력 단자(O2)가 형성되는 영역은 서로 중첩되지 않는 것이 바람직하다. 즉, 제2 내부 출력 단자(O2)는 제1 내부 출력 단자(O1)의 끝단 또는 이러한 끝단으로부터 소정 간격 이격된 지점으로부터 반대 방향 즉, 입력 배선 패턴(210) 방향으로 연장된다. 이를 위하여 제1 관통홀(H1)의 위치와 제2 내부 출력 단자(O2)의 길이를 조절할 수 있다.
결국 이너리드 영역(A1)에서는 제1 출력 배선 패턴(222)과 제2 출력 배선 패턴(224)이 서로 간섭하지 않게 배치되면서도, 제2 출력 배선 패턴(224)을 베이스 필름(200) 타면으로 우회시켜서 배치한다. 따라서, 출력 배선 패턴(220)의 밀도를 유지하면서도 출력 배선 패턴(220)의 배선간 간격이 증가하고 그에 따라 배선의 폭을 증가시킬 수 있다.
한편, 제2 출력 배선 패턴(224)의 타단부는 제2 관통홀(H2)을 통하여 아우터리드 영역(A2)에서 베이스 필름(200)의 일면 상에 배치되고, 그에 따라 아우터리드 영역(A2)에서는 제1 출력 배선 패턴(222) 사이에 제2 출력 배선 패턴(224)이 배치된다. 여기서, 아우터리드 영역(A2)은 이너리드 영역(A1)에 비하여 배선간 간격이 큰 영역이므로, 제1 출력 배선 패턴(222) 사이에 제2 출력 배선 패턴(224)이 배치되어도 무방하나, 필요에 따라 아우터리드 영역(A2)의 집적도가 높을 경우 상기 이 너리드 영역(A1)의 내부 출력 단자(O1, O2)와 같이 형성할 수 있다.
이와 같이 연성 회로 기판에서 배선의 밀도가 높은 경우 예컨대, 전술한 실시예에서 이너리드 영역의 출력 배선 패턴과 같이 배선 패턴의 밀도가 높은 경우, 배선 밀도가 높은 영역에서 배선의 일부를 베이스 필름의 타면으로 우회시킴으로써, 배선간 간격과 배선의 폭을 증가시킬 수 있다. 이와 같이 배선간 간격과 배선의 폭을 증가시키면 배선 형성 공정이 용이하여지고 오픈 및 쇼트 불량의 발생율이 현저히 감소한다. 또한, 전자부품의 범프 사이즈로 인한 전자부품 실장의 어려움이 감소된다.
본 도면에는 도시되지 않았으나, 연성 회로 기판은 보호층(미도시됨)을 더 포함할 수도 있다. 보호층은 외부 충격이나 부식 물질로부터 입력 배선 패턴(210)과 출력 배선 패턴(220)을 보호하는 역할을 한다. 보호층으로 솔더 레지스트(solder resist)를 예로 들수 있으나, 이에 한정되는 것은 아니다.
이러한 보호층은 입력 배선 패턴(210)과 출력 배선 패턴(220)을 덮도록 형성되되, 입력 배선 패턴(210)의 양단과 출력 배선 패턴(220)의 양단은 외부로 노출될 수 있도록 형성된다.
상기 노출된 부분 중에서, 이너리드 영역(A1)과 중첩되는 베이스 필름(200)의 일면 상에 배치된 제1 출력 배선 패턴(222)의 일단부 및 제2 출력 배선 패턴(224)의 일단부 즉, 제1 내부 출력 단자(O1) 및 제2 내부 출력 단자(O2)와, 이너리드 영역(A1)과 중첩되는 입력 배선 패턴(210)의 일단부 즉, 내부 입력 단자(I)에는 전자부품 예컨대, 도 5의 구동집적회로 칩(230)이 실장되어 반도체 패키지가 형 성된다.
보다 구체적으로는, 구동집적회로 칩(230)에 형성된 접합 부재 예컨대, 제1 내지 제3 범프(231, 232, 233)가 내부 입력 단자(I), 제2 내부 출력 단자(O2) 및 제1 내부 출력 단자(O1)에 각각 접합된다.
도 6a 및 도 6b는 종래 기술에 따라 형성된 배선과 본 발명의 일실시예에 따라 형성된 배선을 비교 설명하기 위한 도면이다.
도 6a 및 도 6b을 참조하면, 베이스 필름의 일면 상에서, 종래 기술에 따라 형성된 배선의 피치(p1)에 비하여 본 발명의 일 실시예에 따라 형성된 배선의 피치(p2)는 실질적으로 2배가 됨을 알 수 있다.
이와 같이 배선 피치가 증가하면 배선 형성 공정이 용이하여지고 제품의 오픈 및 쇼트 불량이 감소하며, 배선의 도전성 및 방열 특성이 향상되고 나아가 전자부품의 실장이 용이하여짐은 전술한 바와 같다.
한편, 전술한 실시예에서는 제1 내부 출력 단자(O1)와 제2 내부 출력 단자(O2)가 서로 중첩되지 않고 이격되어 있어 배선의 피치(P2)가 충분히 확보되기 때문에, 제1 출력 배선 패턴(222)과 제2 출력 배선 패턴(224)의 배선 피치(P2)를 더 감소시킬 수도 있고 그에 따라 상호 간섭 없이 배선 밀도를 더욱 증가시킬 수 있다.
또한, 전술한 실시예에서 제1 및 제2 내부 출력 단자(O1, O2)는 각각 끝단의 위치가 일정하게 병렬 형태로 배열되었으나, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 내부 출력 단자(O1, O2)의 배열은 범프의 위치를 고려하여 변형될 수 있다. 예컨대, 제1 및 제2 내부 출력 단자(O1, O2)는 각각 끝단이 지그재그의 병렬 형태로 배열될 수도 있다. 관통홀(H1, H2)의 배열도 전술한 실시예에 도시된 것에 한정되지 않으며, 배선의 피치 또는 홀 사이즈에 따라 다양하게 배치될 수 있다.
전술한 실시예에서는 입력 배선 패턴에 비하여 출력 배선 패턴의 피치가 작은 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 입력 배선 패턴의 피치가 출력 배선 패턴의 피치보다 작거나 또는 입력 배선 패턴 및 출력 배선 패턴의 피치가 동일한 경우에도 모두 적용될 수 있다. 즉, 본 발명은 배선 패턴의 역할(입출력 역할)과 관계 없이 작은 피치를 갖는 모든 배선 패턴에 적용될 수 있다.
이하, 도 7과, 도 3 및 도 4를 참조하여 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다. 도 7은 도 3 및 도 4의 연성 회로 기판을 제조하기 위한 중간 단계 도면이다.
도 7을 참조하면, 우선, 양면에 하지층(미도시됨)이 형성된 베이스 필름(200)을 준비하고, 베이스 필름(200)의 이너리드 영역(A1) 및 아우터리드 영역(A2)에 제1 및 제2 관통홀(H1, H2)을 형성한다. 제1 및 제2 관통홀(H1, H2)은 제2 출력 배선 패턴(224)이 일면에서 타면으로 또는 타면에서 일면으로 연장되게 하는 역할을 한다.
이어서, 베이스 필름(200) 양면의 하지층 상에 입력 배선 패턴(210) 및 출력 배선 패턴(220) 형성을 위한 레지스트 패턴(미도시됨)을 형성한다. 여기서, 레지스 트 패턴은 입력 배선 패턴(210) 및 출력 배선 패턴(220)을 노출시키는 형상을 갖도록 형성된다. 그에 따라 제1 및 제2 관통홀(H1, H2)이 형성될 영역도 이러한 레지스트 패턴에 의하여 노출되게 된다.
이어서, 레지스트 패턴에 의하여 노출되는 베이스 필름(200) 양면의 하지층 상에 배선 패턴용 도전 물질을 형성하면서 제1 및 제2 관통홀(H1, H2)을 이 도전 물질로 충진한다. 이는 도금을 통하여 수행될 수 있다. 본 공정 결과, 도 3 및 도 4에 도시된 바와 같이, 베이스 필름(200) 양면의 하지층 상에는 상기 배선 패턴용 도전 물질로 이루어지는 입력 배선 패턴(210) 및 출력 배선 패턴(220)이 형성되고, 특히 제2 출력 배선 패턴(224)은 제1 및 제2 관통홀(H1, H2)을 통하여 베이스 필름(200)의 일면에서 타면으로 또한 타면에서 일면으로 연장된다. 이어서, 레지스트 패턴을 제거하고 그에 따라 노출되는 하지층을 제거함으로써 입력 배선 패턴(210) 및 출력 배선 패턴(220)을 상호 절연시킨다.
이하, 도 7 및 도 8과 도 3 및 도 4를 참조하여 본 발명의 제2 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다. 도 7 및 도 8은 도 3 및 도 4의 연성 회로 기판을 제조하기 위한 중간 단계 도면들이다.
도 7을 참조하면, 우선, 양면에 하지층(미도시됨)이 형성된 베이스 필름(200)을 준비하고, 베이스 필름(200)의 이너리드 영역(A1) 및 아우터리드 영역(A2)에 제1 및 제2 관통홀(H1, H2)을 형성한다.
이어서, 도 8을 참조하면, 제1 및 제2 관통홀(H1, H2) 내부를 도전 물질(21)로 매립한다. 그리고, 베이스 필름(200) 양면의 하지층 상에 입력 배선 패턴(210) 및 출력 배선 패턴(220) 형성을 위한 레지스트 패턴(미도시됨)을 형성한다. 여기서, 레지스트 패턴은 입력 배선 패턴(210) 및 출력 배선 패턴(220)을 노출시키는 형상을 갖도록 형성된다. 그에 따라 앞서 도전 물질(21)로 매립된 제1 및 제2 관통홀(H1, H2)도 레지스트 패턴에 의하여 노출되게 된다.
이어서, 레지스트 패턴에 의하여 노출되는 베이스 필름(200) 양면의 하지층 상에 배선 패턴용 도전층을 형성한다. 이는 도금을 통하여 수행될 수 있다. 본 공정 결과, 도 3 및 도 4에 도시된 바와 같이, 베이스 필름(200) 양면의 하지층 상에는 상기 배선 패턴용 도전층으로 이루어지는 입력 배선 패턴(210) 및 출력 배선 패턴(220)이 형성되고, 특히 제2 출력 배선 패턴(224)은 제1 및 제2 관통홀(H1, H2)을 통하여 베이스 필름(200)의 일면에서 타면으로 또한 타면에서 일면으로 연장된다.
이어서, 레지스트 패턴을 제거하고 그에 따라 노출되는 하지층을 제거함으로써 입력 배선 패턴(210) 및 출력 배선 패턴(220)을 상호 절연시킨다.
이하, 도 7 및 도 9와 도 3 및 도 4를 참조하여 본 발명의 제3 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다. 도 7 및 도 9는 도 3 및 도 4의 연성 회로 기판을 제조하기 위한 중간 단계 도면들이다.
도 7을 참조하면, 우선, 양면에 하지층(미도시됨)이 형성된 베이스 필름(200)을 준비하고, 베이스 필름(200)의 이너리드 영역(A1) 및 아우터리드 영역(A2)에 제1 및 제2 관통홀(H1, H2)을 형성한다.
이어서, 도 9를 참조하면, 베이스 필름(200)의 양면 상에 배선 패턴용 도전 층(20)을 형성하면서 제1 및 제2 관통홀(H1, H2)을 상기 배선 패턴용 도전층(20)으로 매립한다. 이는 도금을 통하여 수행될 수 있다.
이어서, 베이스 필름(200) 양면의 배선 패턴용 도전층(20) 상에 입력 배선 패턴(210) 및 출력 배선 패턴(220) 형성을 위한 레지스트 패턴(미도시됨)을 형성한다. 여기서, 레지스트 패턴은 입력 배선 패턴(210) 및 출력 배선 패턴(220)과 동일한 형상을 갖도록 형성된다.
이어서, 레지스트 패턴에 의하여 노출되는 배선 패턴용 도전층(20) 및 그 하부의 하지층을 식각함으로써, 도 3 및 도 4에 도시된 바와 같이, 입력 배선 패턴(210) 및 출력 배선 패턴(220)을 형성한다. 특히, 출력 배선 패턴(220) 중 제2 출력 배선 패턴(224)은 제1 및 제2 관통홀(H1, H2)을 통하여 베이스 필름(200)의 일면에서 타면으로 또한 타면에서 일면으로 연장된다.
이어서, 레지스트 패턴을 제거한다.
이하, 도 10 내지 도 12 및 도 3 및 도 4를 참조하여 본 발명의 제4 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다. 도 10 내지 도 12는 도 3 및 도 4의 연성 회로 기판을 제조하기 위한 중간 단계 도면들이다.
도 10을 참조하면, 우선, 양면에 하지층(미도시됨)이 형성된 베이스 필름(200)을 준비한다.
이어서, 베이스 필름(200)의 양면 상에 배선 패턴용 도전층(20))을 형성한다.
이어서, 도 11을 참조하면, 배선 패턴용 도전층(20)을 포함하는 베이스 필 름(200)의 이너리드 영역(A1) 및 아우터리드 영역(A2)에 제1 및 제2 관통홀(H1, H2)을 형성한다.
이어서, 도 12를 참조하면, 제1 및 제2 관통홀(H1, H2) 내부를 도전 물질(21)로 매립하여 베이스 필름(200) 양면의 배선 패턴용 도전층(20)을 서로 도통시킨다. 이는 도금을 통하여 수행될 수 있다.
이어서, 베이스 필름(200) 양면의 배선 패턴용 도전층(20) 상에 입력 배선 패턴(210) 및 출력 배선 패턴(220) 형성을 위한 레지스트 패턴(미도시됨)을 형성한다. 여기서, 레지스트 패턴은 입력 배선 패턴(210) 및 출력 배선 패턴(220)과 동일한 형상을 갖도록 형성된다.
이어서, 레지스트 패턴에 의하여 노출되는 배선 패턴용 도전층(20) 및 그 하부의 하지층을 식각함으로써, 도 3 및 도 4에 도시된 바와 같이, 입력 배선 패턴(210) 및 출력 배선 패턴(220)을 형성한다. 특히, 출력 배선 패턴(220) 중 제2 출력 배선 패턴(224)은 제1 및 제2 관통홀(H1, H2)을 통하여 베이스 필름(200)의 일면에서 타면으로 또한 타면에서 일면으로 연장된다.
이어서, 레지스트 패턴을 제거한다.
한편, 상기 제4 실시예에서는 상기 배선 패턴용 도전층을 하지층 없이 박막형태의 도전박을 라미네이트 방식으로 형성할 수도 있다.
전술한 제1 실시예 내지 제4 실시예의 제조 방법 중 어느 하나를 이용하여 연성 회로 기판을 제조한 후, 다음의 공정을 추가적으로 수행할 수도 있다.
즉, 입력 배선 패턴(210) 및 출력 배선 패턴(220)이 형성된 베이스 필 름(200)의 일면 상에, 입력 배선 패턴(210)과 출력 배선 패턴(220)을 덮으면서 입력 배선 패턴(210)의 양단과 출력 배선 패턴(220)의 양단 즉, 이너리드 영역(A1)과 아우터리드 영역(A2)을 노출시키는 보호층(미도시됨)을 형성한다. 보호층은 솔더 레지스트를 스크린 인쇄 방식으로 형성할 수 있다.
이어서, 도 5를 참조하면, 제1 내지 제3 범프(231, 232, 233)를 이용하여 구동집적회로 칩(230)을 입력 배선 패턴(210) 및 출력 배선 패턴(220)에 실장한다. 구체적으로는, 제1 범프(231)를 내부 입력 단자(I)에 접합시키고, 제2 범프(232)를 제1 내부 출력 단자(O1)에 접합시키고, 제3 범프를 제2 내부 출력 단자(O2)에 접합시킴으로써, 반도체 패키지가 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 종래 기술에 따른 연성 회로 기판을 나타내는 평면도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 본 발명의 일실시예에 따른 연성 회로 기판을 설명하기 위한 평면도이다.
도 4는 도 3의 A-A'선, B-B'선 및 C-C'선을 따라 절단한 단면도이다.
도 5는 도 3의 연성 회로 기판을 이용하여 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 6a 및 도 6b는 종래 기술에 따라 형성된 배선과 본 발명의 일실시예에 따라 형성된 배선을 비교 설명하기 위한 도면이다.
도 7 내지 도 12는 도 3 및 도 4의 연성 회로 기판을 제조하기 위한 중간 단계 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
200: 베이스 필름 210: 입력 배선 패턴
220: 출력 배선 패턴 230: 구동집적회로 칩

Claims (17)

  1. 베이스 필름;
    상기 베이스 필름의 일면 상에 정의되고, 전자부품이 실장되는 이너리드 영역;
    상기 베이스 필름의 일면 상에, 상기 이너리드 영역을 중심으로 양측에 각각 배치된 입력 배선 패턴 및 출력 배선 패턴을 포함하고,
    상기 입력 배선 패턴 및 상기 출력 배선 패턴 중 적어도 일방은,
    상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 베이스 필름에 형성된 관통홀을 통하여 상기 베이스 필름의 일면 상에서 상기 베이스 필름의 타면 상으로 연장되는 제2 배선 패턴을 포함하는 연성 회로 기판.
  2. 제1 항에 있어서,
    상기 관통홀은 상기 이너리드 영역에 배치되고,
    상기 이너리드 영역에서, 상기 제1 배선 패턴의 일단부가 형성된 영역과 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에 배치된 상기 제2 배선 패턴의 일단부가 형성된 영역은 서로 중첩되지 않는, 연성 회로 기판.
  3. 제1 항에 있어서,
    상기 관통홀은, 상기 이너리드 영역에 배치되는 제1 관통홀과, 상기 베이스 필름의 일면 상에 정의되고 외부 회로와 연결되는 아우터리드 영역에 배치되는 제2 관통홀을 포함하는, 연성 회로 기판.
  4. 제1 항에 있어서,
    상기 제2 배선 패턴은 상기 베이스 필름의 일면에서 상기 제1 배선 패턴의 단부측으로부터 반대방향으로 연장되고 상기 관통홀을 통해 상기 베이스 필름을 타면으로 연장되는, 연성 회로 기판.
  5. 제1 항에 있어서,
    상기 배선 패턴의 하부에는 니켈 또는 크롬을 포함하는 복수의 금속으로 이루어진 하지층을 더 포함하는, 연성 회로 기판.
  6. 제1 항 내지 제5 항 중 어느 한 항의 연성 회로 기판; 및
    상기 이너리드 영역에 실장된 전자부품을 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 전자부품은, 상기 이너리드 영역의 상기 제1 배선 패턴의 일단부 및 상기 제2 배선 패턴의 일단부와 각각 접합하는 접합부를 포함하는 반도체 패키지.
  8. 베이스 필름을 제공하는 단계;
    상기 베이스 필름에 관통홀을 형성하는 단계;
    상기 베이스 필름의 양면 상에 배선 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴에 의하여 노출되는 상기 베이스 필름의 양면 상에 도전층을 형성하면서 상기 관통홀을 매립하여, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함하는 연성 회로 기판의 제조 방법.
  9. 베이스 필름을 제공하는 단계;
    상기 베이스 필름에 관통홀을 형성하는 단계;
    상기 관통홀을 매립하여 베이스 필름의 양면을 도통시키는 단계;
    상기 베이스 필름의 양면 상에 배선 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴에 의하여 노출되는 상기 베이스 필름의 양면 상에 도전층을 형성하여, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함하는 연성 회로 기판의 제조 방법.
  10. 베이스 필름을 제공하는 단계;
    상기 베이스 필름에 관통홀을 형성하는 단계;
    상기 베이스 필름의 앙면 상에 도전층을 형성하면서, 상기 관통홀을 매립하는 단계; 및
    상기 도전층을 패터닝하여, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함하는 연성 회로 기판의 제조 방법.
  11. 베이스 필름을 제공하는 단계;
    상기 베이스 필름의 양면 상에 도전층을 형성하는 단계;
    상기 도전층 및 상기 베이스 필름에 관통홀을 형성하는 단계;
    상기 관통홀을 매립하여 상기 베이스 필름 양면의 도전층을 도통시키는 단계; 및
    상기 도전층을 패터닝하여, 상기 베이스 필름의 일면 상에 배치되는 제1 배선 패턴과, 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에서 타면 상으로 연장되는 제2 배선 패턴을 형성하는 단계를 포함하는 연성 회로 기판의 제조 방법.
  12. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 관통홀은, 전자부품이 실장되는 이너리드 영역에 배치되고,
    상기 제1 배선 패턴 및 상기 제2 배선 패턴 형성 단계는, 상기 이너리드 영역에서, 상기 제1 배선 패턴의 일단부가 형성된 영역과 상기 관통홀을 통하여 상기 베이스 필름의 일면 상에 배치된 상기 제2 배선 패턴의 일단부가 형성된 영역이 서로 중첩되지 않도록 형성하는, 연성 회로 기판의 제조 방법.
  13. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 관통홀은, 상기 이너리드 영역에 배치되는 제1 관통홀과, 상기 베이스 필름의 일면 상에 정의되고 외부 회로와 연결되는 아우터리드 영역에 배치되는 제2 관통홀을 포함하는, 연성 회로 기판의 제조 방법.
  14. 제8 항 또는 제11 항 중 어느 한 항에 있어서,
    상기 제2 배선 패턴은 상기 베이스 필름의 일면에서 상기 제1 배선 패턴의 단부측으로부터 반대방향으로 연장되고 상기 관통홀을 통해 상기 베이스 필름을 타면으로 연장되는, 연성 회로 기판의 제조 방법.
  15. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 도전층 형성 및 관통홀을 매립하는 단계는, 도금 방식으로 수행되는, 연성 회로 기판의 제조 방법.
  16. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 베이스 필름을 제공하는 단계는, 상기 베이스 필름의 양면상에 니켈 또는 크롬을 포함하는 복수의 금속으로 이루어진 하지층을 형성하는 단계를 더 포함 하는, 연성 회로 기판의 제조 방법.
  17. 제8 항 내지 제11 항 중 어느 한 항의 방법에 의해서 제조된 연성 회로 기판을 준비하는 단계; 및
    상기 연성 회로 기판 상에 전자부품을 실장하는 단계를 포함하는 반도체 패키지의 제조 방법.
KR1020090114128A 2009-11-24 2009-11-24 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법 KR101112175B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090114128A KR101112175B1 (ko) 2009-11-24 2009-11-24 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090114128A KR101112175B1 (ko) 2009-11-24 2009-11-24 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110057650A true KR20110057650A (ko) 2011-06-01
KR101112175B1 KR101112175B1 (ko) 2012-02-24

Family

ID=44393242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090114128A KR101112175B1 (ko) 2009-11-24 2009-11-24 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101112175B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180078965A (ko) * 2016-12-30 2018-07-10 스템코 주식회사 연성 회로 기판 및 이의 포함하는 전자 제품 제조 방법
CN111032317A (zh) * 2017-08-11 2020-04-17 昕诺飞控股有限公司 用于制造具有导电线圈的3d物品的方法
WO2020149558A1 (ko) * 2019-01-14 2020-07-23 스템코 주식회사 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지
CN111699759A (zh) * 2018-02-14 2020-09-22 斯天克有限公司 柔性电路板及包括其的电子装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101405328B1 (ko) 2012-11-27 2014-06-10 스템코 주식회사 연성 회로 기판
KR102055194B1 (ko) 2013-05-06 2019-12-12 삼성전자주식회사 표시 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040967A (ja) 2004-07-22 2006-02-09 Matsushita Electric Works Ltd 多層フレキシブルプリント基板およびこれを用いた圧接接続構造
KR20060074326A (ko) * 2004-12-27 2006-07-03 삼성전자주식회사 연성 회로 기판, 이를 포함하는 액정 표시 장치 어셈블리및 이동 통신 장치
JP2007165816A (ja) * 2005-11-15 2007-06-28 Mitsui Mining & Smelting Co Ltd プリント配線基板、その製造方法およびその使用方法
KR20080085443A (ko) * 2007-03-20 2008-09-24 삼성테크윈 주식회사 연성 회로 기판 및 그 제조방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180078965A (ko) * 2016-12-30 2018-07-10 스템코 주식회사 연성 회로 기판 및 이의 포함하는 전자 제품 제조 방법
CN111032317A (zh) * 2017-08-11 2020-04-17 昕诺飞控股有限公司 用于制造具有导电线圈的3d物品的方法
CN111032317B (zh) * 2017-08-11 2022-04-26 昕诺飞控股有限公司 用于制造具有导电线圈的3d物品的方法
US11376785B2 (en) 2017-08-11 2022-07-05 Signify Holding B.V. Method for manufacturing a 3D item having an electrically conductive coil
CN111699759A (zh) * 2018-02-14 2020-09-22 斯天克有限公司 柔性电路板及包括其的电子装置
US11497116B2 (en) * 2018-02-14 2022-11-08 Stemco Co., Ltd. Flexible circuit board and electronic device comprising same
CN111699759B (zh) * 2018-02-14 2023-09-15 斯天克有限公司 柔性电路板及包括其的电子装置
WO2020149558A1 (ko) * 2019-01-14 2020-07-23 스템코 주식회사 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지
CN113303036A (zh) * 2019-01-14 2021-08-24 斯天克有限公司 柔性电路板及其制造方法以及配备柔性电路板的封装
US20210345493A1 (en) * 2019-01-14 2021-11-04 Stemco Co., Ltd. Flexible circuit board, manufacturing method therefor, and package having flexible circuit board
JP2022517023A (ja) * 2019-01-14 2022-03-03 ステムコ カンパニー リミテッド フレキシブル回路基板とその製造方法およびフレキシブル回路基板を備えるパッケージ

Also Published As

Publication number Publication date
KR101112175B1 (ko) 2012-02-24

Similar Documents

Publication Publication Date Title
KR101535223B1 (ko) 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
KR101112175B1 (ko) 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법
US10903127B2 (en) Film for a package substrate
US20130175528A1 (en) Chip on film package including test pads and semiconductor devices including the same
KR100689681B1 (ko) 필름기판 및 그 제조방법과 화상표시용 기판
KR20210063286A (ko) 연성기판
JP2008060526A (ja) チップフィルムパッケージ、及びこれを含むディスプレイパネルアセンブリ
KR100944274B1 (ko) 연성 회로 기판 및 그 제조 방법, 상기 연성 회로 기판을 포함하는 반도체 패키지 및 그 제조 방법
CN114501772B (zh) 柔性印刷电路板、包括其的cof模块和电子设备
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
KR101536360B1 (ko) 배선 회로 기판 및 그 제조 방법
KR101396433B1 (ko) 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치
JP7209743B2 (ja) フレキシブル回路基板およびそれを含む電子装置
US11197377B2 (en) Flexible circuit board and method for producing same
KR102059478B1 (ko) 회로 기판 및 그 제조 방법
KR20130051120A (ko) 신호 전송 필름 및 그 제조 방법과 그를 가지는 표시 장치
KR101751390B1 (ko) 연성 회로 기판 및 그 제조 방법
US7279794B2 (en) Semiconductor device and electronic device, and methods for manufacturing thereof
KR101040737B1 (ko) 연성 회로 기판, 패키지, 및 평판 표시 장치
JP3977072B2 (ja) 配線基板及び半導体装置並びにそれらの製造方法
JP7182397B2 (ja) パッケージ基板用フィルム、半導体パッケージ、ディスプレイ装置及びそれらの製造方法
KR102059477B1 (ko) 연성 회로 기판
JP3832576B2 (ja) 配線基板、半導体装置及びその製造方法、パネルモジュール並びに電子機器
JP4488073B2 (ja) 電気接続装置
KR101753685B1 (ko) 연성 회로 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160126

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170125

Year of fee payment: 6