CN113299566B - 封装结构及其制备方法 - Google Patents

封装结构及其制备方法 Download PDF

Info

Publication number
CN113299566B
CN113299566B CN202110550516.3A CN202110550516A CN113299566B CN 113299566 B CN113299566 B CN 113299566B CN 202110550516 A CN202110550516 A CN 202110550516A CN 113299566 B CN113299566 B CN 113299566B
Authority
CN
China
Prior art keywords
filler
chip
substrate
packaging
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110550516.3A
Other languages
English (en)
Other versions
CN113299566A (zh
Inventor
吴江
唐伟炜
丁海春
周仪
张竞扬
徐明广
龚凯
柯军松
徐晓枫
李广钦
熊进宇
刘阳
吴庆华
孙涛
戴文兵
张世铭
叶沛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Fast Core Microelectronics Co ltd
Original Assignee
Hefei Fast Core Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Fast Core Microelectronics Co ltd filed Critical Hefei Fast Core Microelectronics Co ltd
Priority to CN202110550516.3A priority Critical patent/CN113299566B/zh
Publication of CN113299566A publication Critical patent/CN113299566A/zh
Application granted granted Critical
Publication of CN113299566B publication Critical patent/CN113299566B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种封装结构及其制备方法,包括:将所述芯片键合于基板上;于所述芯片的上表面形成填充物;形成塑封层,所述塑封层将所述芯片、基板及所述填充物塑封,暴露出所述填充物;去除所述填充物,以暴露出所述芯片。本发明针对表面露die封装工艺,选择使用填充物,塑封后再取出的方式,避免了使用异形模,填充物尺寸大小可以任意调节,成本低,工艺简单;同时本发明的填充物脱模干净,不会有填充物残留于芯片的表面。

Description

封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域,特别是涉及一种封装结构及其制备方法。
背景技术
传统表面露die(芯片)封装工艺,通过异形模具,镭射开槽,直接露die的方式来实现。但异形模具价格非常昂贵,镭射开槽又会导致芯片受损,直接露die只适合于倒装类芯片。诸多局限性造成露die封装难度大,成本高,良率低的缺陷。
发明内容
为实现上述目的及其他相关目的,本发明提供一种封装结构的制备方法,包括:
将芯片键合于基板上;
于所述芯片的上表面形成填充物;
形成塑封层,所述塑封层将所述芯片、基板及所述填充物塑封,暴露出所述填充物;
去除所述填充物,以暴露出所述芯片。
可选地,所述芯片键合于所述基板上之后且形成所述填充物之前,还包括:形成连接线,所述连接线将所述芯片及所述基板相连接。
可选地,去除所述填充物包括:
将所述芯片、基板和所述填充物塑封后所得的结构倒置于加热炉内;
加热使所述填充物受热熔化以去除。
可选地,所述填充物包括锡片。
可选地,去除所述填充物之后还包括对所得的结构进行清洗的步骤。
可选地,所述芯片包括多个,所述填充物覆盖至少一个芯片。
可选地,在清洗之后,还包括:进行切割。
本发明还提供一种封装结构,所述封装结构由上述任一方案中所述的封装结构的制备方法获得。
如上所述,本发明的封装结构及其制备方法,具有以下有益效果:本发明针对表面露die(芯片)封装工艺,选择使用填充物,塑封后再取出的方式,避免了使用异形模,填充物尺寸大小可以任意调节,成本低,工艺简单;同时本发明的填充物脱模干净,不会有填充物残留于芯片的表面。
附图说明
图1为本发明的封装结构的制备方法步骤图。
图2~图7为本发明的封装结构的制备方法的各个步骤所得结构的截面结构示意图。
元件标号说明:1、基板,2、芯片,3、连接线,4、填充物,5、塑封层。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
以下描述中的优选实施例只作为举例,本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本发明的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本发明的精神和范围的其他技术方案。
本领域技术人员应理解的是,在本发明的揭露中,术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系,其仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此上述术语不能理解为对本发明的限制。
传统表面露die(芯片)封装工艺,通过异形模具,镭射开槽,直接露die的方式来实现。但异形模具价格非常昂贵,镭射开槽又会导致芯片受损,直接露die只适合于倒装类芯片。诸多局限性造成露die封装难度大,成本高,良率低的缺陷。
实施例一
请参阅图1所示,本发明提供一种封装结构的制备方法,包括如下步骤:
S1:将芯片键合于所述基板上;
S2:于所述芯片的上表面形成填充物;
S3:形成塑封层,所述塑封层将所述芯片、基板及所述填充物塑封,暴露出所述填充物;
S4:去除所述填充物,以暴露出所述芯片。
本发明针对表面露die(芯片)封装工艺,选择使用填充物,塑封后再取出的方式,避免了使用异形模,填充物尺寸大小可以任意调节,成本低,工艺简单;同时本发明的填充物脱模干净,不会有填充物残留于芯片的表面。
实施例二
请结合图1参阅图2至7,本实施例中还提供一种封装结构的制备方法,本实施例中的具体结构与实施例一中的封装结构的制备方法具体结构大致相同,二者的区别在于,本实施例中的封装结构的制备方法相较于实施例一中的封装结构的制备方法还包括更多更详细的工艺步骤。
在步骤S1中,所述基板1可以包括但不仅限于PCB(Printed Circuit Board,印刷电路板)。
具体的,所述芯片2可以为任意一种内部形成有器件结构的芯片。更为具体的,所述器件结构可以形成于所述芯片2的正面。
在步骤S1中,所述芯片2可以正装于所述基板1,即所述芯片2正面朝上键合于所述基板1上。
如图2所示,所述芯片2键合于所述基板1上之后且形成所述填充物4之前,还包括:形成连接线3,所述连接线3将所述芯片2及所述基板1相连接。
具体的,所述可以采用打线工艺形成所述连接线3。所述连接线3可以包括但不仅限于金线或铜线等等。所述连接线3将所述芯片2中的器件结构与所述基板1相连接。
具体的,所述填充物4可以包括但不仅限于锡片。更为具体的,如图3所示,所述填充物4可以通过粘贴工艺或锡焊工艺叠于所述芯片2的上表面。
需要说明的是,所述填充物4需要将封装后的所述芯片2要暴露的区域遮盖。
作为示例,步骤S3中,形成的所述塑封层5可以包括但不仅限于环氧树脂层、固化胶层或EMC(环氧膜塑封)层等等。
具体的,步骤S3中形成的所述塑封层5的上表面可以与所述填充物4的上表面相平齐,如图4所示。
在一个示例中,步骤S3可以包括如下步骤:
S31:形成塑封材料层,所述塑封材料层包覆所述芯片2、所述基板、所述填充物4及所述连接线3,即所述塑封材料层的上表面高于所述芯片2的上表面;
S32:采用刻蚀工艺或化学机械研磨工艺去除位于所述填充物4上的所述塑封材料层,保留的所述塑封材料层即为所述塑封层5。
如图5至图7所示,步骤S4中,去除所述填充物4包括:
S41:将所述芯片2、所述基板1和所述填充物4塑封后所得的结构倒置于加热炉内;
S42:加热使所述填充物4受热熔化以去除。
具体的,所述加热炉可以为任意一种可以加热使得所述填充物4融化去处的加热炉。
如图7所示,所述去除填充物4之后还包括对步骤S4所得的结构进行清洗的步骤。
具体的,可以使用清洗液或去离子水对所得结构进行清洗。
作为示例,所述芯片1包括多个,即所述芯片1的数量可以为多个;所述填充物4覆盖至少一个所述芯片1。
进一步的,所述基板1上键合的所述芯片2的数量可以根据实际需要进行设定,具体可以为,所述基板1上可以键合一个所述芯片2,也可以键合多个所述芯片2。当所述基板1上键合多个所述芯片2时,清洗之后还包括:对清洗后的结构进行切割。
具体的,可以采用但不仅限于切割轮、切割刀或激光对清洗后的结构进行切割,切割后将各所述芯片2分离。
本发明还提供一种封装结构,所述封装结构由上述任一实施例中的封装结构的制备方法获得。
对于本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外,应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。

Claims (6)

1.一种封装结构的制备方法,其特征在于,包括:
将芯片键合于基板上;
于所述芯片的上表面形成填充物;所述填充物包括锡片;
形成塑封层,所述塑封层将所述芯片、基板及所述填充物塑封,暴露出所述填充物;
去除所述填充物,以暴露出所述芯片,包括:将所述芯片、基板和所述填充物塑封后所得的结构倒置于加热炉内;加热使所述填充物受热熔化以去除。
2.根据权利要求1所述的封装结构的制备方法,其特征在于:所述芯片键合于所述基板上之后且形成所述填充物之前,还包括:形成连接线,所述连接线将所述芯片及所述基板相连接。
3.根据权利要求1所述的封装结构的制备方法,其特征在于:去除所述填充物之后还包括:对所得的结构进行清洗。
4.根据权利要求3所述的封装结构的制备方法,其特征在于:所述芯片包括多个,所述填充物覆盖至少一个芯片。
5.根据权利要求4所述的封装结构的制备方法,其特征在于:在清洗之后,还包括:进行切割。
6.一种由权利要求1-5中任意一项所述的封装结构的制备方法获得的封装结构。
CN202110550516.3A 2021-05-20 2021-05-20 封装结构及其制备方法 Active CN113299566B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110550516.3A CN113299566B (zh) 2021-05-20 2021-05-20 封装结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110550516.3A CN113299566B (zh) 2021-05-20 2021-05-20 封装结构及其制备方法

Publications (2)

Publication Number Publication Date
CN113299566A CN113299566A (zh) 2021-08-24
CN113299566B true CN113299566B (zh) 2023-01-24

Family

ID=77323209

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110550516.3A Active CN113299566B (zh) 2021-05-20 2021-05-20 封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN113299566B (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1548827A1 (en) * 2003-12-22 2005-06-29 Telefonaktiebolaget LM Ericsson (publ) Integrated circuit package arrangement and method
TWI292617B (en) * 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
TW200802629A (en) * 2006-06-12 2008-01-01 Siliconware Precision Industries Co Ltd Heat sink package structure and method for fabricating the same
JP4450031B2 (ja) * 2007-08-22 2010-04-14 株式会社デンソー 半導体部品
JP2011205068A (ja) * 2010-03-01 2011-10-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
JP6639931B2 (ja) * 2016-02-02 2020-02-05 Towa株式会社 電子部品の製造装置及び製造方法並びに電子部品
CN113066921A (zh) * 2021-03-22 2021-07-02 广州市鸿利显示电子有限公司 一种Mini LED的固晶方法及Mini LED

Also Published As

Publication number Publication date
CN113299566A (zh) 2021-08-24

Similar Documents

Publication Publication Date Title
US7795077B2 (en) Memory card and method for fabricating the same
KR101587561B1 (ko) 리드프레임 어레이를 구비하는 집적회로 패키지 시스템
TW395033B (en) Process for manufacturing a semiconductor package and circuit board aggregation
CN102446882B (zh) 一种半导体封装中封装系统结构及制造方法
CN1777988A (zh) 条带引线框和其制作方法以及在半导体包装中应用的方法
CN102543907B (zh) 一种热增强型四边扁平无引脚倒装芯片封装及制造方法
CN102543937B (zh) 一种芯片上倒装芯片封装及制造方法
EP3440697B1 (en) Flat no-leads package with improved contact leads
JP2011061205A (ja) 集積回路構造及びその形成方法
TWI250622B (en) Semiconductor package having high quantity of I/O connections and method for making the same
CN107112305A (zh) 具有经改进接触引脚的扁平无引线封装
EP2733727B1 (en) Packaging method of quad flat non-leaded package
KR100214552B1 (ko) 캐리어프레임 및 서브스트레이트와 이들을 이용한 볼 그리드 어 레이 패키지의 제조방법
CN106373898A (zh) 半导体器件及其封装方法
CN113299566B (zh) 封装结构及其制备方法
CN101562138A (zh) 半导体封装件制法
CN102522394A (zh) 一种芯片上芯片封装及制造方法
WO2007106445A2 (en) Methods of promoting adhesion between transfer molded ic packages and injection molded plastics for creating over-molded memory cards
TWI606525B (zh) 具有鍍覆引線之積體電路封裝系統及其製造方法
JP2006237375A (ja) ダイシング方法
US8927343B2 (en) Package process
CN100463132C (zh) 晶片封装结构及其制造方法
CN106571377A (zh) 图像传感器模组及其制作方法
US6597020B1 (en) Process for packaging a chip with sensors and semiconductor package containing such a chip
CN202495438U (zh) 一种热增强型四边扁平无引脚倒装芯片封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant