CN113284856A - 封装结构及其形成方法 - Google Patents

封装结构及其形成方法 Download PDF

Info

Publication number
CN113284856A
CN113284856A CN202010102446.0A CN202010102446A CN113284856A CN 113284856 A CN113284856 A CN 113284856A CN 202010102446 A CN202010102446 A CN 202010102446A CN 113284856 A CN113284856 A CN 113284856A
Authority
CN
China
Prior art keywords
substrate
opening
chip
sub
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010102446.0A
Other languages
English (en)
Other versions
CN113284856B (zh
Inventor
刘杰
何军
全昌镐
应战
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010102446.0A priority Critical patent/CN113284856B/zh
Priority to PCT/CN2021/075944 priority patent/WO2021164607A1/zh
Priority to US17/373,893 priority patent/US20210343548A1/en
Publication of CN113284856A publication Critical patent/CN113284856A/zh
Application granted granted Critical
Publication of CN113284856B publication Critical patent/CN113284856B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1811—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种封装结构及其形成方法，所述封装结构包括：基板，所述基板具有相对的第一表面和第二表面，所述基板内具有贯穿所述基板第一表面至第二表面的开口，所述开口呈长条状，且两端尺寸大于中部尺寸；芯片，所述芯片通过焊接凸点倒装固定于所述基板的第一表面上，通过所述焊接凸点与所述基板之间形成电连接，所述开口位于所述芯片在所述基板上的投影内；塑封料，包裹所述芯片，并填充满所述芯片与所述基板的第一表面之间的间隙以及所述开口。所述封装结构的可靠性得到提高。

Description

封装结构及其形成方法
技术领域
本发明涉及芯片封装领域，尤其涉及一种封装结构及其形成方法。
背景技术
芯片在封装完成后，需要通过注塑将封装完成后的芯片进行包裹，从而对芯片进行保护。
对于通过倒装工艺(Flip chip)封装的芯片，芯片与基板之间通过焊球与基板上的电路连接。塑封过程，需要将塑封料包裹整个芯片，填充满芯片与基板之间的间隙。由于芯片与基板之间直接通过焊球或其他焊接凸点连接，间隙较小，连接点之间间隔距离也较小，因此，塑封料在填充时空气不易排出，容易出现封装结构不可靠的问题。
现有技术中，为了便于在注塑过程中有利于气体的排出，会在封装基板上设置多个气孔，从而在注塑过程中，随着塑封料的填充，气体自基板上的气孔排出。为了具有较好的排气效果，通常会在基板上形成多个气孔，但是由于基板上大部分区域都要用于与芯片连接，因此，能够形成气孔的面积较小，形成较多数量的气孔，使得每个气孔的尺寸都较小，虽然气孔数量增多，可以增加排气位置，但是由于气孔尺寸小又会很容易被塑封料堵住，对排气效果的改善有限。
而且，采用上述基板的封装结构的可靠性较低，经常会出现基板发生剧烈的翘曲形变，使得芯片与基板之间的电连接断开，导致产品失效。
因此，如何在注塑过程中，避免封装结构内气体残留的同时，避免基板发生翘曲，提高封装结构的可靠性，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种封装结构及其形成方法，提高封装结构的可靠性。
为了解决上述问题，本发明提供了一种封装结构，包括：包括：基板，所述基板具有相对的第一表面和第二表面，所述基板内具有贯穿所述基板第一表面至第二表面的开口，所述开口呈长条状，且两端尺寸大于中部尺寸；芯片，所述芯片通过焊接凸点倒装固定于所述基板的第一表面上，通过所述焊接凸点与所述基板之间形成电连接，所述开口位于所述芯片在所述基板上的投影内；塑封料，包裹所述芯片，并填充满所述芯片与所述基板的第一表面之间的间隙以及所述开口。
可选的，所述开口沿所述基板的对称轴设置。
可选的，所述开口包括位于两端的两个第一子开口和位于中部的第二子开口，所述第二子开口连通所述两个第一子开口。
可选的，所述第一子开口的横截面为圆形、半圆形、椭圆形、矩形或多边形，所述第二子开口为宽度均匀的长条形；所述第一子开口在垂直所述开口长度方向上的最大宽度大于所述第二子开口的宽度。
可选的，所述第一子开口的最大宽度范围为1mm～5mm，所述第二子开口的最大宽度范围为500μm～2mm。
可选的，所述开口的横截面边缘为平滑的线条。
可选的，所述基板包括长度延伸方向一致，且位于同一直线的两个以上的所述开口，且相邻开口之间的距离大于3mm。
可选的，所述开口的长度范围为5mm～12mm。
可选的，所述塑封料填充满所述开口，并溢出至所述基板的第二表面，形成凸出于所述基板第二表面的塑封料凸条。
可选的，还包括：焊球，形成于所述基板的第二表面。
本发明的技术方案还提供一种封装结构的形成方法，包括：提供封装芯片，所述封装芯片包括基板和固定于所述基板上的芯片；所述基板具有相对的第一表面和第二表面，所述基板内形成有贯穿所述第一表面和所述第二表面的如权利要求1至8中任一项中所述的开口；所述芯片通过倒装工艺的焊接凸点固定于所述基板的第一表面上，所述焊接凸点与所述基板之间形成电连接，所述基板内的开口位于所述芯片在所述基板上的投影内；对所述封装芯片进行注塑处理，将塑封料包裹所述芯片，并填充满所述芯片与基板第一表面之间的间隙以及所述开口。
可选的，在注塑处理过程中，通过至少部分所述开口排出封装结构内部的气体。
可选的，对所述封装芯片进行注塑处理的方法包括：提供注塑模具，所述注塑模具包括底盘和封盖，所述封盖用于盖合于所述底盘上，与所述底盘之间形成空腔；将所述封装芯片置于所述空腔内，所述基板放置于所述底盘表面；向所述空腔内注入液态塑封料，直至所述液态塑封料填充满所述空腔；进行热处理，使所述液态塑封料固化；将被固化的塑封料包裹的封装芯片自所述空腔内取出。
可选的，所述封盖上具有至少一个开孔，所述开孔连通所述空腔与外界；通过至少一个所述开孔向所述空腔内注入液态塑封料。
可选的，所述封盖上具有至少两个开孔，还包括：在注塑处理过程中，通过其中至少一个开孔向外界排出所述空腔内的气体。
可选的，所述塑封料填充满所述开口，并溢出至所述基板的第二表面，形成凸出于所述基板第二表面的塑封料凸条。
可选的，还包括：在所述基板的第二表面形成焊球。
本发明的封装结构，在基板内形成有长条状的开口，且开口两端的尺寸大于中部尺寸，能够避免在注塑时过早得被塑封料堵塞，提高排出气体的效率；并且所述开口为长条状，能够提高基板内应力分布的均匀性，避免基板在高温环境下发生翘曲形变，使基板保持平整，确保芯片与基板之间电连接的可靠性。
附图说明
图1为基板上具有多个气孔时的应力分布示意图；
图2A至图2C为本发明一具体实施方式的封装结构的结构示意图；
图3为本发明一具体实施方式的封装结构的基板示意图；
图4为本发明一具体实施方式的封装结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术在形成倒装工艺(flip chip)封装芯片时，基板容易发生翘曲，导致产品失效。
发明人仔细研究发现，由于现有技术中，为了在注塑过程中，便于排出封装结构内部的气体，是的塑封料能够填充满芯片与基板之间的空间，通常会在基板上形成多个气孔。而由于基板上多个气孔的存在，导致基板内容易发生应力分布不均匀的问题。塑封料填充气孔后，由于塑封料与基板材料之间的热膨胀系数差异较大，在温度变化情况下，基板容易受到塑封料施加的应力。而在多个气孔的情况下，相邻气孔之间的基板，以及气孔外围的基板所受到的应力类型不同，容易导致基板发生形变，从而使得产品失效。
请参考图1，为基板100上具有多个气孔101时的应力分布示意图。
相邻气孔101之间的基板101受到拉伸应力，而基板100上气孔101所在区域外围的基板则受到拉伸应力。
在封装结构进行贴片组装回流焊的过程中，由于基板100内应力分布不均匀导致基板100发生翘曲，使得基板100与芯片的焊接凸点之间结合受损从而导致产品失效。
为了解决上述问题，发明人提出一种新的封装结构，使得基板能够将在注塑过程中排出气体的同时，应力分布更加均匀。
请参考图2A至图2C为本发明一具体实施方式的封装结构的结构示意图，其中图2A为封装结构的基板的俯视示意图，图2B为封装结构沿A-A’方向的剖面示意图，图2C为封装结构沿B-B’方向的剖面示意图。
该具体实施方式中，所述封装结构包括：基板210、芯片220以及塑封料230。
所述基板210具有相对的第一表面201和第二表面202，所述基板210内还具有贯穿所述第一表面201至第二表面202的开口211，所述开口210呈长条状，且两端尺寸大于中部尺寸。所述基板210为电路板，所述基板210表面和/或内部形成有互连电路、焊垫等电连接结构，用于与所述芯片220形成电连接，向所述芯片220输入电信号或输出所述芯片220产生的电信号。
所述芯片220通过焊接凸点221倒装固定于所述基板210的第一表面201上，通过所述焊接凸点221与所述基板210之间形成电连接。所述焊接凸点221可以为金属柱、焊球等导电凸起，与所述基板210第一表面上的电连接结构接触，使得所述芯片220固定于所述基板210表面，且与所述基板210之间形成电连接。所述芯片220与所述基板210之间为倒装(flipchip)连接结构，图2中的结构仅作为示例，本领域技术人员可以根据具体的芯片及基板接结构，采用合适的倒装连接方式。
所述开口211位于所述芯片220在所述基板210上的投影内，从而塑封料230填充所述芯片220与基板210之间的间隙时，空气能够从所述开口211被排出。
所述塑封料230包裹所述芯片220，并填充满所述芯片220与所述基板210的第一表面201之间的间隙以及所述开口211。塑封料230对所述芯片220，以及所述芯片220与所述基板210之间的连接处进行保护，避免所述封装结构在受到外部冲击时，芯片220、以及所述芯片210与所述基板210之间的连接受损。
所述塑封料230仅覆盖所述基板210的第一表面210，暴露出所述基板210的第二表面202，所述第二表面202上形成有引脚或焊垫，作为所述封装结构与其他元件之间形成电连接的接触点。
该具体实施方式中，所述基板210的第二表面202上还形成有焊球203，所述焊球203形成于所述基板210的第二表面202上的引脚或焊垫上，与所述基板210内的电连接结构之间形成电连接。所述焊球203可以为含铅锡球或无铅锡球等。可以通过回流焊工艺，通过所述焊球203将封装结构贴装于其他电路板等其他电子元件上。
请参考图2A，该具体实施方式中，所述基板210内仅形成有一个开口211，所述开口211为长条形，且所述开口211的两端宽度大于所述开口211的中部宽度。
该具体实施方式中，所述开口211包括两个第一子开口2111和第二子开口2112，所述两个第一子开口2111分别位于两端，所述第二子开口2112连通两端的所述第一子开口2111。所述第一子开口2111在平行于基板210表面方向的横截面为圆形，所述第二子开口2112在平行于基板210表面的横截面宽距均匀的长条形。所述第一子开口2111的直径范围为1mm～5mm，所述第二子开口2112的宽度范围为500μm～2mm。所述开口211的长度范围为5mm～12mm，有利于快速排出气体，并避免注塑过程中，开口211过早的被塑封料堵住，使得所述开口211具有较好的排气效果。所述第一子开口2111的口径较大，有利于快速排出气体；而所述第二子开口2112的长度较长，且宽度较小且均匀，有利于分散开口211内塑封料对于基板210施加的应力，提高基板210各处应力分布的均匀性。
并且，该具体实施方式中，所述第一子开口2111与所述第二子开口2112的边缘连接处为弧线，形成弧形拐角，使得所述开口211的横截面边缘线条均为平滑的线条，没有尖角结构，避免应力在拐角位置处聚集。
所述开口211沿所述基板210的对称轴(A-A’)设置，并且关于所述对称轴对称，使得由于所述开口211以及其内部填充的塑封料230对基板210施加的应力两侧对称分布。所述基板210的焊接区域位于所述开口211的两侧，所述芯片220的焊接凸点221焊接于所述基板210的焊接区域上。
在其他具体实施方式中，所述第一子开口的横截面还可以为半圆形、椭圆形、矩形或多边形中的至少一种；所述第二子开口为长条形，不同位置处的宽度可以有一定差异，但是较佳的，所述第二子开口的宽度各位置处一致；所述第一子开口在垂直所述开口长度方向上的最大宽度大于所述第二子开口的宽度。所述第二子开口的宽度较小，长宽比较大，并且与所述第一子开口连通为一整体，与圆孔等尺寸较小的开口相比，可以降低对基板施加的应力，并且提高基板内应力分布的均匀性，使得基板在高温环境下依旧保持平整，确保倒装芯片与基板的电连接完好。
所述第一子开口的口径较大，利于气体快速排出，且使得所述开口在注塑过程中不易被堵住，提高排气效果。所述第二子开口宽度各位置处均相同，且所述第一子开口横截面为圆形时，能够进一步提高应力分布的均匀性。
在一些具体实施方式中，在垂直于所述开口的长度延伸方向上，所述第一子开口的最大宽度的范围为1mm～5mm，所述第二子开口的最大宽度的范围为500μm～2mm。
在另一具体实施方式中，如果芯片的尺寸较大，对应的基板尺寸也较大的情况下，如果仅形成一个开口用于排气，所述开口的长度较大，会影响基板的强度。
请参考图3，为本发明另一具体实施方式的基板的俯视示意图。
该具体实施方式中，所述基板300内形成有两个长度延伸方向一致，且位于同一直线的开口301。为了避免两个开口301导致基板300不同位置处应力分布不均匀性增大，所述两个开口301之间的间距较大，较佳的，所述两个开口301之间的间距d大于3mm。
在其他具体实施方式中，也可以根据芯片及基板的尺寸大小，合理设置每个芯片对应的基板内的开口数量；在满足基板强度的前提下，每个芯片对应的基板上仅形成一个开口可以最大程度减小对基板施加的应力以及提高应力分布的均匀性。
请继续参考图2B和2C，所述塑封料230不仅填充满所述开口211，而且可以进一步溢出至所述基板210的第二表面202，形成凸出于所述基板210第二表面202的塑封料凸条231，所述塑封料凸条231还覆盖部分基板210的第二表面，以确保将所述开口211完全封闭。所述塑封料凸条231连接至基板210第一表面上的塑封料230，进一步提高所述塑封料230与基板210之间的结合强度。
本发明的封装结构，在基板内形成有长条状的开口，且开口两端的尺寸大于中部尺寸，能够避免在注塑时过早得被塑封料堵塞，提高排出气体的效率；并且所述开口为长条状，能够提高基板内应力分布的均匀性，避免基板在高温环境下发生翘曲形变，使基板保持平整，确保芯片与基板之间电连接的可靠性。
本发明的具体实施方式，还提供一种上述封装结构的形成方法。
请参考图4，为本发明一具体实施方式的封装结构的形成过程的流程图。
所述封装结构的形成方法包括如下步骤：
步骤S401：提供基板，所述基板具有相对的第一表面和第二表面，所述基板内形成有贯穿所述第一表面和所述第二表面的开口，所述开口呈长条状，且两端尺寸大于中部尺寸。
所述基板可以为电路板，内部和/或表面形成有互连电路、焊垫等电连接结构。所述基板内的开口为长条形，贯穿所述基板。
较佳的，所述开口沿所述基板的对称轴设置，关于所述对称轴对称设置。所述开口的长度范围为5mm～12mm，使得所述开口具有较高的排气效率。
所述开口包括位于两端的第一子开口和连接所述两个第一子开口的第二子开口，所述第一子开口的横截面为圆形、半圆形、椭圆形、矩形或多边形，所述第二子开口为宽度均匀的长条形；所述第一子开口在垂直所述开口长度方向上的最大宽度大于所述第二子开口的宽度。
所述第一子开口的最大宽度范围为1mm～5mm，所述第二子开口的最大宽度范围为500μm～2mm。
所述开口的横截面边缘为平滑的线条，以避免应力在开口边缘的尖锐形貌处聚集。
在其他具体实施方式中，单个芯片对应的所述基板内形成有两个以上长度延伸方向一致，且位于同一直线的两个以上的所述开口，且相邻开口之间的距离大于3mm。
步骤S402：通过倒装工艺，将芯片通过焊接凸点倒装固定于所述基板的第一表面上，所述焊接凸点与所述基板之间形成电连接，所述基板内的开口位于所述芯片在所述基板上的投影内。
步骤S403：对倒装于所述基板上的芯片进行注塑处理，将塑封料包裹所述芯片，并填充满所述芯片与基板第一表面之间的间隙以及所述开口。
可以将表面具有倒装芯片的基板置于注塑模具的腔体内，基板的第二表面位于腔体底部表面上；然后向所述腔体内注入液态塑封料后固化处理，塑封料填充满所述腔体，包裹所述芯片以及填充芯片与基板表面间隙。
具体的，在一个具体实施方式中，对所述封装芯片进行注塑处理的方法包括：提供注塑模具，所述注塑模具包括底盘和封盖，所述封盖用于盖合于所述底盘上，与所述底盘之间形成空腔；将所述封装芯片置于所述空腔内，所述基板放置于所述底盘表面；向所述空腔内注入液态塑封料，直至所述液态塑封料填充满所述空腔；进行热处理，使所述液态塑封料固化；将被固化的塑封料包裹的封装芯片自所述空腔内取出。
所述腔体底部的底盘表面可以有与所述基板内开口连通的凹槽，所述凹槽与封装模具外部连通。在注入塑封料的过程中，腔体内的气体通过至少部分所述开口排出。在塑封料填充完成后，所述塑封料填充满所述开口，并溢出至所述基板的第二表面，形成凸出于所述基板第二表面的塑封料凸条。
由于所述开口长度较大，不易完全被塑封料堵塞，因此，在塑封料完全填充满腔体之前，可以持续作为气体排出通道。且，两端口径较中部更大，能够保持较快的排气速度。
在一个具体实施方式中，所述封盖上具有至少一个开孔，所述开孔连通所述空腔与外界；通过至少一个所述开孔向所述空腔内注入液态塑封料。在另一具体实施方式中，所述封盖上具有至少两个开孔，还包括：在注塑处理过程中，通过其中至少一个开孔注入液态塑封料，并且通过其中至少一个开孔向外界排出所述空腔内的气体。
步骤S404:在所述基板的第二表面形成焊球。
完成注塑处理后，再在所述基板的第二表面上形成焊球，所述焊球可以为焊铅锡球或无铅锡球等。后续可以通过回流焊工艺，通过所述焊球203将封装结构贴装于其他电路板等其他电子元件上。
上述封装结构的形成方法，在注塑过程中，可以通过基板上的开口排出封装结构内部的气体，且开口口径较大，为长条状，能够保持较高的排气效率。进一步的，所述开口为长条状，能够提高基板内应力分布的均匀性，避免基板在高温环境下发生翘曲形变，使基板保持平整，确保芯片与基板之间电连接的可靠性，从而提高所述封装结构的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种封装结构，其特征在于，包括：
基板，所述基板具有相对的第一表面和第二表面，所述基板内具有贯穿所述基板第一表面至第二表面的开口，所述开口呈长条状，且两端尺寸大于中部尺寸；
芯片，所述芯片通过焊接凸点倒装固定于所述基板的第一表面上，通过所述焊接凸点与所述基板之间形成电连接，所述开口位于所述芯片在所述基板上的投影内；
塑封料，包裹所述芯片，并填充满所述芯片与所述基板的第一表面之间的间隙以及所述开口。
2.根据权利要求1所述的封装结构，其特征在于，所述开口沿所述基板的对称轴设置。
3.根据权利要求1所述的封装结构，其特征在于，所述开口包括位于两端的两个第一子开口和位于中部的第二子开口，所述第二子开口连通所述两个第一子开口。
4.根据权利要求3所述的封装结构，其特征在于，所述第一子开口的横截面为圆形、半圆形、椭圆形、矩形或多边形，所述第二子开口为宽度均匀的长条形；所述第一子开口在垂直所述开口长度方向上的最大宽度大于所述第二子开口的宽度。
5.根据权利要求4所述的封装结构，其特征在于，所述第一子开口的最大宽度范围为1mm～5mm，所述第二子开口的最大宽度范围为500μm～2mm。
6.根据权利要求1所述的封装结构，其特征在于，所述开口的横截面边缘为平滑的线条。
7.根据权利要求1所述的封装结构，其特征在于，所述基板包括长度延伸方向一致，且位于同一直线的两个以上的所述开口，且相邻开口之间的距离大于3mm。
8.根据权利要求1所述的封装结构，其特征在于，所述开口的长度范围为5mm～12mm。
9.根据权利要求1所述的封装结构，其特征在于，所述塑封料填充满所述开口，并溢出至所述基板的第二表面，形成凸出于所述基板第二表面的塑封料凸条。
10.根据权利要求1所述的封装结构，其特征在于，还包括：焊球，形成于所述基板的第二表面。
11.一种封装结构的形成方法，其特征在于，包括：
提供封装芯片，所述封装芯片包括基板和固定于所述基板上的芯片；所述基板具有相对的第一表面和第二表面，所述基板内形成有贯穿所述第一表面和所述第二表面的如权利要求1至8中任一项中所述的开口；所述芯片通过倒装工艺的焊接凸点固定于所述基板的第一表面上，所述焊接凸点与所述基板之间形成电连接，所述基板内的开口位于所述芯片在所述基板上的投影内；
对所述封装芯片进行注塑处理，将塑封料包裹所述芯片，并填充满所述芯片与基板第一表面之间的间隙以及所述开口。
12.根据权利要求11所述的形成方法，其特征在于，在注塑处理过程中，通过至少部分所述开口排出封装结构内部的气体。
13.根据权利要求12所述的形成方法，其特征在于，对所述封装芯片进行注塑处理的方法包括：提供注塑模具，所述注塑模具包括底盘和封盖，所述封盖用于盖合于所述底盘上，与所述底盘之间形成空腔；将所述封装芯片置于所述空腔内，所述基板放置于所述底盘表面；向所述空腔内注入液态塑封料，直至所述液态塑封料填充满所述空腔；进行热处理，使所述液态塑封料固化；将被固化的塑封料包裹的封装芯片自所述空腔内取出。
14.根据权利要求13所述的形成方法，其特征在于，所述封盖上具有至少一个开孔，所述开孔连通所述空腔与外界；通过至少一个所述开孔向所述空腔内注入液态塑封料。
15.根据权利要求14所述的形成方法，其特征在于，所述封盖上具有至少两个开孔，还包括：在注塑处理过程中，通过其中至少一个开孔向外界排出所述空腔内的气体。
16.根据权利要求11所述的形成方法，其特征在于，所述塑封料填充满所述开口，并溢出至所述基板的第二表面，形成凸出于所述基板第二表面的塑封料凸条。
17.根据权利要求11所述的形成方法，其特征在于，还包括：在所述基板的第二表面形成焊球。
CN202010102446.0A 2020-02-19 2020-02-19 封装结构及其形成方法 Active CN113284856B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010102446.0A CN113284856B (zh) 2020-02-19 2020-02-19 封装结构及其形成方法
PCT/CN2021/075944 WO2021164607A1 (zh) 2020-02-19 2021-02-08 封装结构及其形成方法
US17/373,893 US20210343548A1 (en) 2020-02-19 2021-07-13 Package structure and method for forming same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010102446.0A CN113284856B (zh) 2020-02-19 2020-02-19 封装结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113284856A true CN113284856A (zh) 2021-08-20
CN113284856B CN113284856B (zh) 2022-03-18

Family

ID=77275096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010102446.0A Active CN113284856B (zh) 2020-02-19 2020-02-19 封装结构及其形成方法

Country Status (3)

Country Link
US (1) US20210343548A1 (zh)
CN (1) CN113284856B (zh)
WO (1) WO2021164607A1 (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974117A (ja) * 1995-09-06 1997-03-18 Toyo Commun Equip Co Ltd 半導体モジュールの樹脂封止方法
JP2003174123A (ja) * 2001-12-05 2003-06-20 Hitachi Ltd 半導体装置およびその製造方法
JP2008058005A (ja) * 2006-08-29 2008-03-13 Seiko Instruments Inc 力学量センサ及び電子機器並びに力学量センサの製造方法
CN101207095A (zh) * 2006-12-21 2008-06-25 力成科技股份有限公司 防止溢胶的球格阵列封装构造
JP2008300669A (ja) * 2007-05-31 2008-12-11 Shinko Electric Ind Co Ltd 半導体パッケージ及び配線基板
JP2012113650A (ja) * 2010-11-26 2012-06-14 Toppan Printing Co Ltd チップユニット及びモジュール基板
US20140008797A1 (en) * 2012-07-05 2014-01-09 Ae-nee JANG Semiconductor packages and methods of forming the same
CN107369655A (zh) * 2017-07-13 2017-11-21 睿力集成电路有限公司 一种窗口型球栅阵列封装组件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5697148A (en) * 1995-08-22 1997-12-16 Motorola, Inc. Flip underfill injection technique
US6057178A (en) * 1997-09-26 2000-05-02 Siemens Aktiengesellschaft Method of padding an electronic component, mounted on a flat substrate, with a liquid filler
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
US6451625B1 (en) * 2001-01-13 2002-09-17 Siliconware Precision Industries, Co., Ltd. Method of fabricating a flip-chip ball-grid-array package with molded underfill
SG122743A1 (en) * 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
SG118103A1 (en) * 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US7700414B1 (en) * 2007-02-22 2010-04-20 Unisem (Mauritius) Holdings Limited Method of making flip-chip package with underfill
CN100587946C (zh) * 2007-11-19 2010-02-03 华东科技股份有限公司 窗口上下模流平衡的封装构造与封装方法
JP4845952B2 (ja) * 2008-11-10 2011-12-28 力成科技股▲分▼有限公司 ウインドウ型半導体パッケージ
CN211404481U (zh) * 2020-02-19 2020-09-01 长鑫存储技术有限公司 封装基板以及封装结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974117A (ja) * 1995-09-06 1997-03-18 Toyo Commun Equip Co Ltd 半導体モジュールの樹脂封止方法
JP2003174123A (ja) * 2001-12-05 2003-06-20 Hitachi Ltd 半導体装置およびその製造方法
JP2008058005A (ja) * 2006-08-29 2008-03-13 Seiko Instruments Inc 力学量センサ及び電子機器並びに力学量センサの製造方法
CN101207095A (zh) * 2006-12-21 2008-06-25 力成科技股份有限公司 防止溢胶的球格阵列封装构造
JP2008300669A (ja) * 2007-05-31 2008-12-11 Shinko Electric Ind Co Ltd 半導体パッケージ及び配線基板
JP2012113650A (ja) * 2010-11-26 2012-06-14 Toppan Printing Co Ltd チップユニット及びモジュール基板
US20140008797A1 (en) * 2012-07-05 2014-01-09 Ae-nee JANG Semiconductor packages and methods of forming the same
CN107369655A (zh) * 2017-07-13 2017-11-21 睿力集成电路有限公司 一种窗口型球栅阵列封装组件

Also Published As

Publication number Publication date
US20210343548A1 (en) 2021-11-04
WO2021164607A1 (zh) 2021-08-26
CN113284856B (zh) 2022-03-18

Similar Documents

Publication Publication Date Title
US7531441B2 (en) Method of manufacturing semiconductor device
US7667338B2 (en) Package with solder-filled via holes in molding layers
US8203849B2 (en) Semiconductor device and manufacture method thereof
US5777387A (en) Semiconductor device constructed by mounting a semiconductor chip on a film carrier tape
US9406600B2 (en) Printed circuit board and stacked semiconductor device
US8351217B2 (en) Wiring board
KR20080014004A (ko) 인터포저 및 반도체 장치
US8853842B2 (en) Semiconductor device sealed with a resin molding
JP2907188B2 (ja) 半導体装置、半導体装置の実装方法、および半導体装置の製造方法
US20210366798A1 (en) Packaged structure and forming method thereof
US8098496B2 (en) Wiring board for semiconductor device
JP2000012732A (ja) Ｂｇａ型半導体装置の構造
CN113284856B (zh) 封装结构及其形成方法
KR20170057920A (ko) 인쇄 회로 기판
KR101778395B1 (ko) 3d 프린팅 기술을 이용한 반도체 패키지
JP2010263108A (ja) 半導体装置及びその製造方法
US20200294895A1 (en) Semiconductor device
JP3859963B2 (ja) 半導体装置及びその製造方法
KR100665288B1 (ko) 플립칩 패키지 제조방법
CN218123386U (zh) 一种用于扇出型晶圆级芯片的器件结构
JP7332094B2 (ja) 電子回路装置
JP2008078324A (ja) 表面実装型半導体パッケージ及びその製造方法
JP2004140080A (ja) エリアアレイ型半導体装置
JP2011119580A (ja) 電子装置及びその製造方法
KR20000008492U (ko) 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant