CN113270362A - 半导体结构的形成方法 - Google Patents

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傅世刚
李明翰
眭晓林
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract

本公开提供了一种半导体结构的形成方法。半导体结构的形成方法包括提供具有基板的装置、在基板上方的第一介电层以及在第一介电层之上的第一导电部件，第一导电部件包括第一金属，上述第一金属为贵金属。此方法还包括在第一介电层上方沉积第二介电层并至少覆盖第一导电部件的侧壁；以及蚀刻第二介电层以形成沟槽；并在沟槽中形成第二导电部件。第二导电部件包括与第一金属不同的第二金属。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体结构及其形成方法，尤其涉及半导体装置中导电结构的结构及其形成方法。
背景技术
半导体集成电路行业经历了指数增长。集成电路材料和设计方面的技术进步已经产生了几代的集成电路，其中每一代都比前一代具有更小、更复杂的电路。在集成电路发展的过程中，功能密度(也就是说，单位芯片面积的互连装置数目)通常增加，而几何尺寸(也就是说，可使用工艺生产的最小元件(或线))却减小了。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。这种微缩化也增加了制造集成电路的复杂程度，并且为了使这些进展实现，集成电路制造方面也需要类似的发展。
作为半导体制造的一部分，可以使用镶嵌(或双镶嵌)工艺来形成互连结构(例如，金属线及导孔)，为集成电路中的各个元件提供电性互连。例如，可以通过在金属层间电介质层中蚀刻沟槽状开口并随后进行化学电镀工艺，利用金属(例如，铜)填充沟槽状开口从而形成金属线。随着半导体装置尺寸的不断缩小，镶嵌或双镶嵌工艺将会出现许多潜在问题，这些问题可能会影响金属化层的品质。例如，当金属线的临界尺寸低于20nm时，沟槽状开口可能会变得过于狭窄，因此通过镶嵌工艺可能无法恰当地填充金属，从而导致较高的阻抗。因此，尽管形成半导体互连结构的工艺通常已足以达到其预期目的，但它们并不是在每个方面都完全令人满意的。
发明内容
本发明实施例的目的在于提供一种半导体结构的形成方法，以解决上述至少一个问题。
本发明实施例提供了一种半导体结构的形成方法，包括：提供装置，装置具有基板、在基板上方的第一介电层以及在第一介电层上方的第一导电部件，第一导电部件包括第一金属，第一金属为贵金属；该第一介电层上沉积第二介电层，并至少覆盖第一导电部件的侧壁；蚀刻第二介电层以形成沟槽；以及在沟槽中形成第二导电部件，其中第二导电部件包括不同于第一金属的第二金属。
本发明实施例提供了一种半导体结构的形成方法，包括：提供基板；在基板上形成金属层，金属层包括第一金属；在蚀刻工艺中对金属层进行图案化以形成数条金属线；形成至少覆盖数条金属线侧壁的介电层；凹蚀介电层以在数条金属线中邻近两者之间形成沟槽，沟槽的宽度大于数条金属线中的任意一者；以及在沟槽中形成导电部件，导电部件包括不同于第一金属的第二金属。
本发明实施例提供了一种半导体结构，包括：基板；以及基板上的互连层，其中互连层包括：介电层；第一导电部件，沉积在该介电层中，其中第一导电部件具有第一宽度，并且第一导电部件包括第一金属；以及第二导电部件，沉积在介电层中，其中第二导电部件具有大于第一宽度的第二宽度，其中第二导电部件包括与该第一金属不同的第二金属，并且其中第一导电部件及第二导电部件具有大抵相同的高度。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是根据本实施例的各个面向，集成电路制造流程的方块图。
图2是根据本实施例的各个面向，将集成电路布局分解为子布局的方法的流程图。
图3是根据本实施例的各个面向，示出了例示性集成电路布局及其相关联的子布局。
图4是根据本实施例的各个面向，用于形成互连结构的混合方法的流程图。
图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19及图20是根据图4的一实施例，半导体装置的一部分在各个制造阶段的横截面图。
附图标记如下：
100:集成电路制造系统；
120:设计厂；
122:集成电路设计布局；
130:掩模厂；
132:数据准备；
134:布局拆解；
144:掩模制造；
150:集成电路制造商(晶片厂)；
152:晶片；
160:集成电路装置；
200:方法；
202:操作；
204:操作；
206:操作；
300:示例性布局；
302:子布局；
304:子布局；
400:方法；
402:操作；
404:操作；
406:操作；
408:操作；
410:操作；
412:操作；
414:操作；
500:装置；
502:基板；
504:介电层；
506:蚀刻停止层；
508:金属层；
510:硬掩模层；
510':图案化硬掩模层；
512:底层；
514:中间层；
516:顶层；
518:光刻胶层；
518':图案化光刻胶层；
520:辐射；
522:光掩膜；
524:金属线；
526:介电层；
528:凹陷轮廓；
530:硬掩模层；
530':图案化硬掩模层；
532:底层；
534:中间层；
536:顶层；
538:光刻胶层；
538':图案化光刻胶层；
540:辐射；
542:光掩膜；
546:沟槽状开口(沟槽)；
552:导电衬层；
554:粘合层；
556:块体金属层；
558:宽金属线；
560:凹陷轮廓(凹陷)；
580:下层导电部件；
582:有源区；
584:源/漏极部件；
586:金属闸堆叠；
590:栅极间隔物；
ML1:金属线(图案)；
ML2:金属线(图案)；
ML3:金属线(图案)；
ML4:金属线(图案)；
ML5:金属线(图案)；
P23:第一节距；
P45:第二节距；
S12:间离；
S23:间离；
S34:间离；
S45:间离；
W1:宽度；
W2:宽度；
W3:宽度；
W4:宽度；
W5:宽度。
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。
此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。此外，一部件在本实施例中下述的另一部件上、与之连接及/或耦接的形成，可能包括部件之间直接接触的实施例，还可能包括附加部件在两者之间插入，使部件之间不直接接触的实施例。另外，在空间上相对的用语，例如“较低的”、“较高的”、“水平的”、“垂直的”、“上方的”、“上方”、“下方的”、“在……之下的”、“上面的”、“下面的”、“顶部的”、“底部的”及其衍生词(例如，“水平地”、“向下地”、“向上地”等)是为了便于描述附图中一个部件与另一个部件之间的关系。空间相对用词用以包括装置以及部件的不同方位。更进一步，当用“约”、“近似”等用语来描述一个数字或数字范围时，除非另有说明，否则该术语旨在涵盖在所述数字的+/-10％以内的数字。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
集成电路包含被内部布线间隔隔开的数条图案化金属线。垂直间隔的金属化层的金属图案通过导孔电性互连。在沟槽状开口中形成的金属线通常大抵平行延伸于半导体基板。根据当前技术，这种类型的半导体装置可包括八层或更多层的金属化层以满足装置尺寸及微型化的要求。
形成金属线或导孔的常见工艺称为“镶嵌”工艺。通常，镶嵌工艺涉及在金属层间介电层中形成沟槽状开口。沟槽状开口是利用常规的光刻和蚀刻技术来形成。形成沟槽状开口之后，在沟槽状开口中沉积扩散阻挡层及粘合层。接着利用化学电镀工艺将金属或金属合金填充沟槽状开口，以形成金属线，以及填充可能在金属线下的导孔。之后通过化学机械研磨去除金属层间介电层表面上多余的金属材料。
随着微电子装置中堆积密度的增加，铜由于其优越的电导率(5.96E7S/m)及出色的抗电迁移性，而在其他可用金属材料中被选用为互连金属。用铜的镶嵌工艺常被用于图案化铜，该工艺涉及电镀铜，接着对铜进行化学机械研磨。与此同时，随着半导体装置尺寸的持续缩小，用铜的镶嵌工艺也出现了许多可能影响金属化层品质的潜在问题。例如，当金属线的临界尺寸低于20nm时，沟槽状开口可能变得太狭窄，另外扩散阻挡层及黏合层的堆叠将占据开口相当大的部分，留下较少空间给导电性更高的铜。剩余较少量的铜具有较高的电阻，因此会降低半导体装置的性能。在具有高深宽比的窄宽度沟槽状开口中，这个问题尤为严重。另外，沟槽状开口在镶嵌工艺中可能没有被适当地填充，使得其开口的顶部可能被阻塞，这可能造成下方的空隙，使装置性能恶化。此外，较窄的铜线在较高的电流密度通过电迁移破坏它们之前可能具有较短的寿命。
本发明总体上是关于集成电路中的互连结构，更具体地来说，是关于一种结合了金属蚀刻工艺及镶嵌工艺的混合方法，该方法形成了一互连结构，上述互连结构包括由贵金属(或其他合适金属)通过金属蚀刻工艺形成的窄金属线，以及由铜(或其他合适金属)通过镶嵌工艺形成的相对较宽的金属线。在本发明实施例中，混合方法允许铜以外的块体金属形成窄金属线，提供了较铜低的电阻，否则铜在窄沟槽状开口中填充时会产生问题，而其他相对较宽的金属线则仍受益于铜的低电阻率。
在用于形成互连结构的混合方法中，将在同一金属层间介电层中定义各种金属线的集成电路布局分解为两个子集，并且这两个子集各自出现在数据档中单独的光掩膜层(或掩模层)中。数据档随后会用于制造光掩膜。对应于两个子集的两个光掩膜之后会在两个不同的工艺中使用，一个光掩膜定义了窄于适用于金属蚀刻工艺的预定宽度的金属线(即，窄金属线)，另一个光掩膜定义了宽于适用于镶嵌工艺的预定宽度的金属线(即，宽金属线)，以在同一金属层间介电层中共同定义由不同金属制成的金属线。在两个不同的工艺中使用两个光掩膜，以在同一金属层间介电层中对金属线进行图案化的这个过程，区分了混合方法与传统方法，传统方法仅使用一个工艺完成作业。如本文内，光掩膜(或掩模或掩模板(reticle))是用于光学光刻(或光刻)的一个装置(apparatus)，例如具有熔融石英基板的面板(plate)，该基板具有用于深紫外光刻的图案化铬层，而光掩膜层是用于制造光掩膜的数据档(例如GDS文件)。
拆解集成电路布局可以在设计阶段由设计工程师及/或布局工程师执行。替代地或附加地，它可以在设计阶段之后的稍后阶段执行，例如，在制造阶段中由晶片厂执行。图1是集成电路制造系统100及其关联的集成电路制造流程实施例的简化方块图。集成电路制造系统100包括在设计、开发及制造周期及/或与制造集成电路装置160有关的服务中彼此交流的多个企业，例如设计厂120、掩模厂130和集成电路制造商150(即，晶片厂)。各个企业通过通信网络连接，该通信网络可以是单个网络或各种不同的网络，例如内联网(Intranet)和互联网(Internet)，并且可以包括有线及/或无线的通信渠道。每个企业可以与其他企业交流，并且可以向其他企业提供服务及/或从其他企业接收服务。设计厂120、掩模厂130和集成电路制造商150中的一个或多个可以各由单独的公司或共由单个公司所拥有，并且甚至可以共存于公共设施中并使用公共资源。
设计厂(或设计团队)120产生集成电路设计布局(或集成电路布局)122。集成电路设计布局122包括为集成电路装置160设计的各种几何图案(例如，代表金属线的多边形)。图案对应于组成集成电路装置160的一层或多层半导体层中的集成电路部件。例示性集成电路部件包括有有源区、栅极、源极及漏极部件、隔离部件、金属线、接触插塞、导孔等。设计厂120实施适当的设计过程以形成集成电路设计布局122。设计过程可能包括逻辑设计、物理设计、布局与绕线及/或各种设计检查操作。集成电路设计布局122被呈现在具有几何图案信息的一个或多个数据档中。例如，集成电路设计布局122可以GDSII文件格式或DFII文件格式呈现。
掩模厂130使用集成电路设计布局122来制造一组掩模，以用于根据集成电路设计布局122制造集成电路装置160的各层。掩模厂130执行数据准备132和掩模制造144。数据准备132将集成电路设计布局122转换成可以由掩模写入器物理写入的形式。掩模制造144制造掩模组(光掩膜或掩模板)。
在本实施例中，数据准备132包括布局拆解134，布局拆解134被配置为，基于适合晶片厂150采用两种不同工艺(例如，金属蚀刻工艺和镶嵌工艺)的金属线宽度，将位于同一金属层间介电层中的金属线，拆解成两个子集。数据准备132，尤其是布局拆解134，可以产生对设计厂120的反馈，该反馈可以用于修改(或调整)集成电路设计布局122以符合晶片厂150的制造过程。如上所述，在一些实施例中，布局拆解134可以由设计厂120而不是由掩模厂130来实施。数据准备132可能进一步包括其他制造流程，例如光学邻近修正(opticalproximity correction,OPC)、偏轴照射(Off-Axis Illumination,OAI)、次解析度辅助图形(SRAF,sub-resolution assist feature)、其他合适技术或其组合。布局拆解134的细节将在本实施例之后的段落中讨论。
在数据准备132为掩模层准备数据之后，掩模制造144制造一组掩模，包括用于混合方法以形成互连结构的两个掩模。例如，基于从集成电路设计布局122获得的数据档，利用电子束或多电子束的机制(a mechanism of multiple e-beams)在掩模上形成图案。掩模作为各种技术而形成，例如二元掩模、相位移光掩膜及极紫外光光掩膜。例如，二元掩模包括透明基板(例如，熔融石英)和涂覆在该基板上的不透明材料(例如，铬)。根据掩模数据对不透明材料进行图案化，从而在二元掩模上形成不透明区域和透明区域。诸如紫外光光束的辐射束被不透明区域阻挡并透射穿过透明区域，从而将掩模的图像转移至晶片152上涂覆的敏感材料层(例如，光刻胶)上。另一个例子，极紫外光光掩膜包括低热膨胀基板、在基板上方的反射多层及在反射多层上方的吸收层。根据掩模数据对吸收层进行图案化。极紫外光光束被图案化吸收层吸收，或者被反射多层反射，从而将掩模的图像转移至晶片152上涂覆的敏感材料层(例如，光刻胶)上。在一些实施例中，晶片厂150也可以采用某种无掩模光刻，例如电子束光刻。例如，掩模之一可以基于电子束光刻。在这种情况下，数据准备132可以准备用于无掩模光刻的直接写入数据档，且掩模制造144不为由无掩模光刻产生的那些特定子集制作光掩膜。
诸如半导体制造厂的集成电路制造商(晶片厂)150利用例如光刻的工艺以使用掩模制造集成电路装置160。晶片厂150可能包括前端加工设施和后端加工设施。特别地，晶片厂150实施两种不同的图案化工艺，以在半导体晶片152上定义金属线。例如，使用其中一个掩模对窄金属线进行图案化的金属蚀刻工艺，以及使用另一个掩模来定义宽金属线的镶嵌工艺。窄金属线与宽金属线共同形成在晶片152上一特定金属层间介电层中的互连结构。
图2根据本实施例的各个面向，示出了方法200的流程图。方法200的实施例可以通过布局拆解134(图1)实现。方法200为示例，并且不旨在将本实施例作出除了权利要求中明确记载范围之外的限制。附加操作可以在方法200之前、期间和之后提供，并且对于该方法的附加实施例，所描述的一些操作可以被替换、消除或复位。下面结合图3对方法200进行描述，图3以附图示出了方法200的一些原理。
参照图2，在操作202处，方法200被提供了集成电路的布局。参考图3，例示性的布局300包括了各代表一金属线的几何图案(在此实施例中为矩形)ML1、ML2、ML3、ML4及图案ML5。每条金属线具有一宽度。特别地，金属线ML1具有宽度W1，金属线ML2具有宽度W2，金属线ML3具有宽度W3，金属线ML4具有宽度W4，并且金属线ML5具有宽度W5。此外，在本实施例中，宽度W1、宽度W4及宽度W5小于预定值X，而宽度W2和宽度W3等于或大于预定值X。预定值X代表金属线能以镶嵌工艺形成的最小宽度。例如，预定值X是大约最小金属线临界尺寸的2.5倍。如果预定值X小于最小金属线临界尺寸的2.5倍，则通过镶嵌工艺形成的金属线将面临上述狭窄开口填充的困难。在所示的实施例中，金属线的临界尺寸约为10nm，预定值X约为25nm。宽度W1、宽度W4及宽度W5中的每一者在约10nm至约20nm的范围内，例如，等同于约10nm的金属线临界尺寸。宽度W2和W3中的每一者在约25nm至约1μm的范围内，例如，在100nm至1μm的范围内。金属线ML2或金属线ML3的宽度比金属线ML1、金属线ML4、或金属线ML5的宽度的比值至少为2.5，使得金属线ML2或金属线ML3的宽度对于镶嵌工艺不会太小。
金属线彼此之间隔开。特别地，图案ML1和图案ML2间隔间距S12，图案ML2和图案ML3间隔间距S23，图案ML3和图案ML4间隔间距S34，图案ML4和图案ML5间隔间距S45。此外，在本实施例中，间距S45小于间距S23。在特定实施例中，宽度W2等于宽度W3，宽度W4等于宽度W5，并且W2+S23定义为第一节距P23，W4+S45定义为第二节距P45，且第二节距P45小于第一节距P23。
重新参照图2。在操作204中，方法200通过与预定值X宽度的比较，将各金属线分类为较窄的金属线或较宽的金属线。在示出的实施例中，金属线ML1、金属线ML4、金属线ML5的宽度皆小于预定值X。因此，金属线ML1、金属线ML4及金属线ML5中的每一者皆被分类为窄金属线。同样，金属线ML2和ML3的宽度皆等于或大于预定值X。因此，金属线ML2和金属线ML3皆被分类为宽金属线。
在操作206中，方法200将集成电路布局拆解为两个子布局，一个包括所有窄金属线，另一个包括所有宽金属线。参照图3，例示性布局300被拆解成子布局302和子布局304。子布局302包括在操作204中分类的所有窄金属线，例如金属线ML1、金属线ML4及金属线ML5。在子布局302中，例示性布局300中最初被金属线ML2及金属线ML3隔开的金属线ML1和金属线ML4成为相邻的金属线。子布局304包括在操作204中分类的所有宽金属线，例如金属线ML2及金属线ML3。子布局302和304(GDSII文件格式或DFII文件格式)随后被发送至掩模制造144(图1)以创建两个对应的掩模。
图4根据本公开的各个面向，示出了方法400的流程图。方法400为运用两个掩模的混合方法，上述两个掩模代表了方法200中创建的两个子布局。方法400的实施例可以由晶片厂150(图1)实现。方法400为示例，并且不旨在将本实施例作出除了权利要求中明确记载范围之外的限制。附加操作可以在方法400之前、期间和之后提供，并且对于附加的实施例，一些描述的操作可以替换、消除或重置。下面结合图5至图20对方法400进行描述。图5至图20根据一些实施例，示出了在方法400中各个制造阶段的例示性集成电路500的横截面。
参照图5，方法400通过提供或接收包括图5中所示基板502的装置500，而以操作402为开始。在一些实施例中，基板502包括硅。或者，根据一些实施例，基板502可以包括其他元素半导体，例如锗。在一些实施例中，基板502附加地或替代地包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。在一些实施例中，基板502包括合金半导体，例如硅锗、碳化硅锗、磷化砷化镓和磷化铟镓。
在一些实施例中，基板502包括绝缘体上覆半导体结构。例如，基板可以包括通过诸如通过氧离子注入隔绝工艺形成的埋藏氧化物层。在各个实施例中，基板502通过诸如离子注入及/或扩散的工艺，形成了包括各种p型掺杂区及/或n型掺杂区，例如p型井、n型井、p型源极/漏极部件及/或n型源极/漏极部件。基板502可以进一步包括其他功能部件，例如电阻器、电容器、二极管、晶体管(例如场效晶体管)。基板502可以包括横向隔离部件，其被配置用以分离形成在基板502上的各种装置。
装置500包括沉积在基板502上方的介电层504。在一些实施例中，介电层504可以包括四乙氧基硅烷氧化物、未掺杂硅玻璃或掺杂的氧化硅，例如硼磷硅玻璃，熔融石英玻璃、磷硅玻璃、掺硼硅玻璃及/或其他合适的介电材料。介电层504可以通过等离子体增强化学气相沉积，流动式化学气相沉积或其他合适的方法形成。在一些实施例中，介电层504由低介电常数(例如，约3.5的介电常数值)的介电层或极低介电常数(例如，约2.5的介电常数值)的介电层形成，例如包含碳的介电材料，并且可以进一步包含氮、氢、氧及其组合。如果使用极低介电常数的介电层，则可在沉积极低介电常数的介电层之后进行固化工艺，以增加其孔隙率，降低介电常数值并提高机械强度。操作402还可包括执行一道或多道的化学机械研磨工艺以平坦化装置500的顶表面。
在一些实施例中，介电层504为包括互连结构的金属层间介电层。在一些实施例中，介电层504可包括复数的金属层间介电层，不限于本实施例中示出的单一金属层间介电层。每层金属层间介电层可以具有约300nm至约1800nm的厚度。金属层间介电层为多层互连结构提供电气绝缘以及结构支撑。多层互连结构可包括复数的金属化层，并且可进一步包括导孔或设置在金属层间介电层上的互连结构的接触件(例如，后段工艺的元件)。例如，上层金属化层(例如，金属M4、金属M5等)包括嵌入在金属层间介电层中的多个导电部件(例如，金属线、接触件及/或导孔)
介电层504的顶部可以包括蚀刻停止层506。蚀刻停止层506在功能上作为阻挡层为介电层504的下部提供隔离，并且在后续蚀刻工艺期间提供终点控制。选择蚀刻停止层的材料成分，使其蚀刻选择性位于蚀刻停止层与在其上方形成的材料层之间，使得蚀刻穿过其上方材料层的蚀刻工艺，在蚀刻停止层处停止，不对下层的介电层造成蚀刻损坏。蚀刻停止层506可包括氮化硅、氮氧化硅、碳化硅、氮化碳硅、金属氧化物(例如，AlOx)、金属氧氮化物(例如，AlOxNy)及/或其他合适的材料。在一些实施例中，蚀刻停止层506的厚度在约10nm至约100nm的范围内，例如约50nm。
在操作404中，方法400(图4)在蚀刻停止层506上方形成金属层508。如将在本实施例后段讨论的，金属层508将被图案化为金属线，以代表在方法200(图2)中分类的窄金属线。在一些实施例中，金属层508包括纯贵金属，或是贵金属与贵金属或非贵金属的合金。如本文所用，术语“贵金属”为指选自Ru、Rh、Pd、Os、Ir及Pt的金属。贵金属作为集成电路中的导电部件在技术上已变得很非常重要。不像其他一些不适合直接图案化的非贵金属，例如铜，贵金属由于适合用于干式蚀刻的方法(例如，反应性离子蚀刻工艺)，可直接图案化以形成临界尺寸于约20nm的金属线。在所示出的实施例中，金属层508包括选自Ru、Ir、Rh和Pt的贵金属。在另一个实施例中，金属层508包括贵金属与贵金属或非贵金属的合金，例如PtIr、PdPt或PdNi。在又一实施例中，用于形成金属层508的金属不局限于贵金属，只要是适合直接图案化的金属，例如Co、Mo和W。金属层508可以通过化学气相沉积、物理气相沉积、电镀或其他合适的方法来沉积。金属层508的厚度可以在约15nm至约80nm的范围内。
在操作406中，方法400(图4)图案化金属层508以在金属蚀刻工艺中形成窄金属线。参照图7，操作406开始于在金属层508上形成硬掩模层510(例如，三层硬掩模)。硬掩模层510可使用任何合适的材料或组成，并且所示出的三层硬掩模为一式例。例示性硬掩模层510包括底层512、中间层514及顶层516，每一层都具有不同或至少独立的材料。例如，底层512可以包括四乙氧基硅烷、无氮抗反射涂层、氧掺杂碳化硅，氮化硅碳或等离子体增强氧化物(PEOx)；中间层514可以包括富含硅的聚合物材料(例如，SiCxHyOz)；顶层516可以包括四乙氧基硅烷或氧化硅(SiO2)。应当理解的是，在其他实施例中，可以省略一层或多层，并且可以提供附加层作为三层硬掩模的一部分。
随后可以使用合适的工艺来图案化硬掩模层510，所述合适的工艺包括双重图案化工艺(double-patterning processes)、多重图案化工艺(multi-patterningprocesses)，光学光刻工艺(photolithography)、自对准工艺和心轴-间隔物工艺(mandrel-spacer processes)，以定义将被转移至下方金属层508上的窄线图案。在所示出的实施例中，操作406在光刻工艺及蚀刻工艺中对硬掩模层510图案化。光刻胶层518通过旋转涂布工艺和软烤工艺在硬掩模层510上形成。接着，光刻胶层518在辐射520下曝光。辐射520由掩模厂130(图1)基于子布局302(图3)制造的光掩膜522遮蔽，使仅光刻胶层518的一部分(例如，区域518')在辐射520下曝光。辐射520可为使用13.6nm波长的极紫外光辐射，使用436nm、405nm或365nm波长的紫外线，或使用248nm、193nm或157nm波长的深紫外光辐射，或其他可用于光刻的辐射(例如电子束)。在电子束光刻(其是无掩模光刻)的情况下，“光掩膜”是基于所述子布局302(图3)的直写数据图案(direct-write data pattern)形式，而不是一个物理装置。
参照图8，在示出的实施例中，使用曝光后烘烤、显影和硬烤来显影曝光的光刻胶层518，从而在硬掩模层510上方形成图案化光刻胶层518'。图案化光刻胶层518'定义了窄线的图案，该图案首先将被转移到硬掩模层510，接着会被转移到金属层508。随后，通过图案化光刻胶层518的开口蚀刻硬掩模层510，以形成图案化硬掩模层510'。此后，使用诸如湿式剥离或等离子体灰化的适当工艺来去除图案化光刻胶层518'。在一实施例中，蚀刻工艺包括施加干式(或等离子体)蚀刻以去除图案化光刻胶层518'开口内的硬掩模层510。在另一实施例中，蚀刻工艺包括用氢氟酸溶液执行湿式蚀刻，以去除图案化光刻胶层518'开口内的硬掩模层510。
随后，操作406在金属蚀刻工艺中，使用图案化硬掩模层510'作为蚀刻掩模，蚀刻金属层508。在所示出的实施例中，金属蚀刻工艺是干式蚀刻工艺，例如等离子体蚀刻工艺。在实施例的进一步方案中，金属蚀刻工艺包括反应性离子蚀刻。反应性离子蚀刻可包括不同工艺参数，例如范围从约10mTorr至约300mTorr的反应器操作压力、小于2700W(例如，范围从约900W至约1600W)的射频功率、小于约4500W的偏压、范围从约10℃至约80℃的温度以及从约200秒至约500秒的反应性离子蚀刻周期。反应性离子蚀刻的来源气体可包括离子成分，例如Ar，含氟气体(例如CF4、SF6、CH2F2、CHF3、C4F8、C2F6)或其组合。反应性离子蚀刻的来源气体可以进一步包括某些化学蚀刻剂，例如用于化学蚀刻的含氯气体(例如Cl2、CHCl3、CCl4)。在一些实施例中，化学蚀刻剂包括硼(例如B2F4、BCl3、B4Cl4、BBr3)。在特定的实施例中，化学蚀刻剂包括硼与氯的组合。在一些实施例中，总蚀刻剂流速小于1800sccm，例如约1200sccm。化学蚀刻剂可具有总蚀刻剂流速的约30％至约50％的流速，例如约40％。硬掩模层510和金属层508的蚀刻可以是原位的。图案化硬掩模中所得的金属线524在图9中示出，其中每条金属线524皆对应一条定义在子布局302(图3)的窄金属线(例如，金属线ML1、金属线ML4、金属线或ML5)。即使金属线524的宽度(例如，宽度W1、宽度W4或宽度W5)可以在小于20nm的范围内，但是用于金属层508的金属成分(例如，贵金属)的选择导致每条窄金属线的块体金属仍可确保低电阻率。
在操作408中，方法400(图4)沉积覆盖金属线524的侧壁及顶表面的介电层526，如图10所示出。在一些实施例中，介电层526的各种材料组合与上述图1中介电层504讨论的材料组合类似。或者，介电层526可以包括诸如氧化锆(ZrO2)的高介电常数介电材料。在其他一些实施例中，介电层526可选择性地包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。可使用包括化学气相沉积、低压化学气相沉积、等离子体增强化学气相沉积和原子层沉积的各种合适工艺来形成介电层526。可执行化学机械研磨工艺以去除过多的介电层526及/或平坦化装置500的顶表面。金属线524可作为化学机械研磨的停止层。化学机械研磨工艺之后所得的装置500在图11中示出，其中金属线524的顶表面被露出。由于金属线ML1与金属线ML4之间的金属密度较低，位于金属线ML1与金属线ML4之间的介电层526部分，可能比其他部分遭受更多化学机械研磨损失，并形成一个凹陷轮廓528(由虚线表示)。凹陷轮廓的深度可以在约0.1nm至约10nm的范围内。
在操作410中，方法400(图4)在介电层526和金属线524上形成硬掩模层530，如图12所示出。在一些实施例中，硬掩模层530的各种材料组成与上述图7中的硬掩模层510讨论的材料组成类似。在所示出的实施例中，硬掩模层530是三层硬掩模，其包括底层532、中间层534及顶层536，每一层都具有不同或至少独立的材料。例如，底层532可以包括四乙氧基硅烷、无氮抗反射涂层、氧掺杂碳化硅、氮化碳硅或等离子体增强氧化物；中间层534可以包括富含硅的聚合物材料(例如，SiCxHyOz)；顶层536可以包括四乙氧基硅烷或氧化硅。应当理解的是，在其他实施例中，可以省略一层或多层，并且可以提供附加层作为三层硬掩模的一部分。
随后硬掩模层530可通过包括双重图案化工艺、多重图案化工艺、光刻工艺、自对准工艺和心轴-间隔物工艺在内的合适工艺图案化，以定义要转移到下方介电层的图案，以形成沟槽状开口并在开口中沉积金属线526。在所示出的实施例中，操作410在光刻工艺及蚀刻工艺中图案化硬掩模层530。光刻胶层538通过旋转涂布工艺和软烤工艺在硬掩模层530上形成。接着，光刻胶层538在辐射540下曝光。辐射540被掩模厂130(图1)基于子布局304(图3)制造的光掩膜542，使仅光刻胶层538的一部分(例如，区域538')在辐射540下曝光。辐射540可以是使用13.6nm波长的极紫外光辐射，使用436nm、405nm或365nm波长的紫外光辐射，或使用248nm、193nm或157nm波长的深紫外光辐射，或其他可用于光刻的辐射，例如电子束。在电子束光刻(无掩模光刻)的情况下，“光掩膜”是基于所述子布局304(图3)的直写数据图案形式，而不是一个物理装置。在所示出的实施例中，光掩膜542与光掩膜522(图7)是相反的类型，使得光掩膜542的不透明部分对应于子布局304中的金属线，而光掩膜522的透明部分对应于子布局302中的金属线。
参照图13，在所示出的实施例中，使用曝光后烘烤、显影和硬烤来显影曝光的光刻胶层538，从而在硬掩模层530上形成图案化光刻胶层538'。在图案化光刻胶层538中开口并定义宽线的图案，该图案首先将被转移到硬掩模层530，接着会被转移到介电层526。随后，通过图案化光刻胶层538'的开口蚀刻硬掩模层530，从而形成图案化的硬掩模层530'。此后，使用诸如湿式剥离或等离子体灰化的适当工艺去除图案化光刻胶层538'。在一示例中，蚀刻工艺包括施加干式(或等离子体)蚀刻以去除图案化光刻胶层538'开口内的硬掩模层530。在另一示例中，蚀刻工艺包括用氢氟酸溶液进行湿式蚀刻，以去除图案化光刻胶层538'开口内的硬掩模层530。
在操作412中，方法400(图4)使用图案化硬掩模层530'作为掩模蚀刻介电层526，以在相邻的窄金属线524之间形成沟槽状开口546(也称为沟槽546)，如图14所示。蚀刻工艺可以包括干式蚀刻、湿式蚀刻、反应性离子蚀刻及/或其他合适工艺。例如，干式蚀刻工艺可以使用含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4、及/或BCl3)，含溴气体(例如HBr及/或CHBR3)，含碘气体、其他合适的气体及/或等离子体，及/或其他组合。例如，湿蚀刻过程可以包括使用氢氟酸稀释溶液(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。如将在下方进一步详细说明的，相邻窄金属线524之间的沟槽546将随后填充导电材料，例如铜，以形成宽金属线。
在操作414中，方法400(图4)在金属镶嵌工艺中，在沟槽546中形成作为宽金属线的导电部件。参考图15，导电衬层552可在之前沉积以填充沟槽546。导电衬层552作为毯覆层，顺应性地覆盖在装置500之上，其可以包括单层的Ta、TaN、WnN、TiN或其任何组合。导电衬层通常可作为阻挡层，以防止诸如铜的导电材料扩散到相邻的介电层526和下方的基板中。导电衬层552可以通过使用诸如化学气相沉积、物理气相沉积、原子层沉积的合适沉积工艺或其他合适的方法来沉积。导电衬层552的厚度可以在约
Figure BDA0002933632550000161
至约
Figure BDA0002933632550000162
的范围内。可选地，操作414可以在导电衬层552上顺应性地形成粘合层554作为毯覆层，且可包括单层的Co、Mn、Ti、Ru、Ir或其任意组合。所述粘合层可以通过合适的沉积技术，例如物理气相沉积、化学气相沉积及/或诸如此类的技术来形成。所述粘合层的厚度可以在约
Figure BDA0002933632550000163
至约
Figure BDA0002933632550000164
的范围内。另外，粘合层554可以与改善种子层附着性的材料合金化，使其可以用作粘合层。例如，粘合层554可以与诸如锰或铝的材料合金化，该材料将迁移至粘合层554与导电衬层552之间的界面，并将增强这两层之间的附着。合金材料可以在形成粘合层554的过程中引入。合金材料可包含不超过约10％的粘合层554。
操作414随后将导电材料填充在沟槽546中，并将其作为块体金属层556覆盖装置500。导电材料可以通过诸如电镀工艺、物理气相沉积或其他适当方法的适当技术来沉积。以所示镶嵌工艺形成块体金属层556的一个有利特征是，选择的导电材料(例如，铜)无法适用于金属蚀刻。与传统基于蚀刻的技术相比，半导体装置的总生产时间减少了。此外，在排除传统工艺中常用的蚀刻工艺之下，可提高金属线的分辨率。在各种实施例中，导电材料不同于在窄金属线524中使用的金属。在一些实施例中，窄金属线524包括一种或多种如上所述的贵金属，而块体金属层556包括一种或多种非贵金属。例如，块体金属层556可以包括铜(Cu)，尽管其他合适的材料例如钴(Co)、镍(Ni)、银(Ag)、铝(Al)、其组合及/或其类似物可以替代地使用。在一些实施例中，块体金属层556还包括贵金属，但是不同于在窄金属线524中使用的贵金属。例如，块体金属层556可以包括Pt，而窄金属线524可以包括Ru，Ir或Rh。在一些替代实施例中，窄金属线524和块体金属层556都包括非贵金属，但是有很大的不同。例如，窄金属线524可以包括Mo或W，而块体金属层556可以包括Cu。
接着进行化学机械研磨工艺以从块体金属层556的顶部去除过量的导电材料。导电衬层552和粘合层554也从窄金属线524的上方被去除，使得窄金属线524被露出。沟槽546中块体金属层556的剩余部分与周围的导电衬层552及粘合层554一起形成宽金属线558，例如所示出实施例中的金属线ML2及金属线ML3。在一些实施例中，宽金属线558的顶表面被配置具有凹陷轮廓(或凹陷)560。换句话说，化学机械研磨工艺可在宽金属线558(例如，块体金属层556)中形成一凹陷(凹陷轮廓560)，而不是平坦化宽金属线558的顶表面，使得其顶表面不与装置500的其余部分(例如，介电层526)的顶表面齐平。尽管可通过抛光工艺的持续时间来控制从宽金属线558顶表面上方的导电材料的去除，但也可通过配置化学机械研磨浆料中各种化学试剂的作用，调整对一种或多种材料的去除选择性，来控制凹陷轮廓560的形成。换句话说，可以调整化学机械研磨工艺以比宽金属线558周围的部件更高的速率，去移除位于宽金属线558中的导电材料的部分。凹陷轮廓560的深度可为约零(平坦)至约宽金属线558高度(大抵等于窄金属线524的高度)的10％，例如在一些实施例中，从约为
Figure BDA0002933632550000181
到约
Figure BDA0002933632550000182
一同参考图18及图19，在一些实施例中，基板502顶部包括一个或多个下层导电部件580，并且操作412及414可进一步包括使蚀使刻终止层506开口并向下延伸开口546至介电层504，以形成落在的下层导电部件580上的宽金属线及导孔的工艺。下层导电部件580为一金属部件，例如金属线，金属导孔，或金属接触部件。在一些实施例中，下层导电部件580同时包括金属线与金属导孔，其通过诸如双镶嵌工艺或包括原子层沉积、化学气相沉积、物理气相沉积、无电镀金属或电化学镀的其他适当工艺形成。下层导电部件580的材料可以包括铜(Cu)或铜合金。另外，它也可以包括或由其他导电材料形成，例如Ni、Co、Ru、Ir、Al、Pt、Pd、Au、Ag、Os、W等。形成下层导电部件580的步骤可包括在基板502中形成镶嵌开口，在开口中形成扩散阻挡层、沉积粘合层以及填充开口，例如使用电镀工艺。
操作412可通过一道或多道的蚀刻工艺以向下延伸开口546至介电层504中，其中开口546至少部分与下层导电部件580对准(align)。在示出的实施例中，开口546包括沟槽开口546'和导孔开口546”。操作412中包括蚀刻工艺，以从沟槽开口546'的底部去除蚀刻停止层506的一部分，并露出介电层504。导孔开口546”的形成可以藉助于用于定义图案的光刻胶来辅助。光刻胶之后在合适的工艺中去除，例如光刻胶剥离或等离子体灰化。操作414随后用导电材料填充开口546，从而形成以导孔结构与下层导电部件580连接的宽金属线558，其中导孔位于下层导电部件580与宽金属线558之间。接着执行化学机械研磨工艺去除多余的材料。宽金属线558的剩余部分可以包括如图19中所示出的凹陷轮廓560，上述凹陷轮廓与上方结合图17所讨论的类似。
在一些实施例中，下层导电部件580可替代为其他导电部件。在一些实施例中，下层导电部件580为电容器或电阻器。在一些实施例中，下层导电部件580为栅极或源/漏极接触件。参考图20，在示出的实施例中，下层导电部件580是一个源/漏极接触件(之后称为源/漏极接触件580)。在操作412中使蚀刻停止层506开口并露出源/漏极接触件580的顶部。宽金属线558此后落在源/漏极接触件580上并为下方的各个晶体管提供电布线以与集成电路的其他部分连接。
仍参照图20，装置500包括有源区582。在一些实施例中，有源区582包括远离基板502顶表面延伸的多个鳍片。如此，有源区582被认为提供了至少一个鳍式场效晶体管。替代地，有源区582可提供平面式场效晶体管。有源区582可以包括硅或诸如锗的另一种元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP的合金半导体；或其上述半导体的组合。有源区582可以掺杂n型掺杂物或p型掺杂物，以分别形成p型场效晶体管和n型场效晶体管。在包括鳍片的情况下，则可使用双图案工艺或多图案工艺以形成有源区582。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一个实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物或心轴作为掩模以图案化鳍片。
装置500还包括设置在有源区582中的源/漏极部件584、与源/漏极部件584相邻设置的金属闸堆叠586，以及在源/漏极部件584上方设置且位于层间介电层588中的源/漏极接触件580。在许多实施例中，源/漏极部件584可适用于p型场效晶体管装置(例如p型外延材料)或者n型场效晶体管装置(例如n外延材料)。该p型外延材料可包括一层或多层的硅锗外延层(epi SiGe)，其中该硅锗掺杂包括诸如硼、锗、铟及/或其他p型掺物的p型掺杂物。该n型外延材料可包括一层或多层的硅(epi Si)或硅碳(epi SiC)的外延层，其中硅或硅碳掺杂包括诸如砷、磷及/或其他n型掺杂的n型掺杂物。源/漏极部件584可以通过任何合适技术来形成，例如蚀刻工艺接着进行一或多个外延工艺。
尽管并未描绘，但是金属闸堆叠586可以包括复数层材料层，例如高介电常数介电层及设置在高介电常数介电层上方的栅极。金属闸堆叠586可进一步包括其他材料层，例如界面层、阻挡层、硬掩模层、其他合适膜层或其组合。高介电常数介电层可包括具有高介电常数的介电材料，例如，其介电常数大于热氧化硅的介电常数(～3.9)。在一实施例中，高介电常数介电层可以包括高介电常数的介电层，例如氧化铪(HfO2)。栅极可以包括至少一层功函数金属层和块体导电层。栅极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属或其组合。金属闸堆叠586的各层可以通过任何合适的方法来形成，例如化学氧化、热氧化、原子层沉积、化学气相沉积、物理气相沉积、电镀、其他合适的方法或其组合。可执行抛光工艺(例如化学机械研磨)，从金属闸堆叠的顶表面去除多余的材料，以平坦化金属闸堆叠586的顶表面。
在各个实施例中，装置500还包括设置在金属闸堆叠586侧壁上的栅极间隔物590。栅极间隔物590可包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其他合适的介电材料或其组合的介电材料。栅极间隔物590的形成可首先通过在装置500上方沉积间隔物材料的毯覆层，接着执行各向异性蚀刻工艺以去除在金属闸堆叠586侧壁上形成栅极间隔物590的间隔物材料的部分。
所述的源/漏极接触件580设置在层间介电层588并与源/漏极部件584有物理接触。源/漏极接触件580被配置为连接源/漏极部件584与随后形成的互连结构，例如导孔和导线。在许多实施例中，源/漏极接触件580包括导电材料，例如Cu、W、Ru、Mo、Al、Co、Ni、Mn、Ag、其他合适的导电材料或其组合。源/漏极接触件580的形成可以先通过图案化层间介电层588以形成沟槽(未示出)，露出源/漏极部件584，并通过化学气相沉积、物理气相沉积、原子层沉积、电镀、其他合适技术或其组合以沉积形成源/漏极接触件580。在许多实施例中，层间介电层588大抵与介电层504的组成类似，并可通过以上讨论的任何合适方法来形成。在特定实施例中，层间介电层588包括多孔低介电常数的介电材料，诸如具约1％至约8％孔隙率的碳掺杂氧化硅。
尽管无旨在限定，但是本公开中的一个或多个实施例为半导体装置及其形成提供了许多助益。例如，本公开的实施例提供了一种混合方法，其结合了金属蚀刻工艺和镶嵌工艺，得到新颖的互连结构，该互连结构包括由贵金属(或其他合适的金属)通过金属蚀刻工艺形成的窄金属线，及由铜(或其他合适的金属)通过镶嵌工艺形成的相对较宽的金属线。即使在最小的金属线宽下，互连层的导电率也有得到改善。此外，用于形成互连结构的混合方法可以容易地合并到现有的半导体制造过程中。
根据一些实施例，一种半导体结构的形成方法，包括：提供装置，装置具有基板、在基板上方的第一介电层以及在第一介电层上方的第一导电部件，第一导电部件包括第一金属，第一金属为贵金属；在第一介电层上沉积第二介电层，并至少覆盖第一导电部件的侧壁；蚀刻第二介电层以形成沟槽；以及在沟槽中形成第二导电部件，其中第二导电部件包括不同于第一金属的第二金属。
根据一些实施例，第二金属为非贵金属。
根据一些实施例，第一金属选自Ru、Ir、Rh及Pt，并且第二金属选自Cu、Co、Ni、Ag及Al。
根据一些实施例，第二导电部件的形成包括：在沟槽中并在第一导电部件上方沉积第二导电部件；以及平坦化第二导电部件以去除位于第一导电部件上方的第二导电部件的顶部，从而露出第一导电部件。
根据一些实施例，在第二导电部件的平坦化之后，第二导电部件的顶表面具有凹陷轮廓。
根据一些实施例，第一导电部件具有第一宽度，并且沟槽具有大于第一宽度的第二宽度。
根据一些实施例，第二宽度比第一宽度的比值至少为2.5。
根据一些实施例，第二导电部件的沉积包括：在沟槽中沉积衬层；以及在衬层上形成块体金属层，其中块体金属层包括第二金属。
根据一些实施例，装置在基板与第一介电层之间包括第三导电部件，并且其中第三导电部件与该第一介电层的底表面直接接触，形成方法更进一步包括：蚀刻第一介电层以向下延伸沟槽以露出第三导电部件，其中第二导电部件的底部落在第三导电部件上。
根据一些实施例，一种半导体结构的形成方法，包括：提供基板；在基板上形成金属层，金属层包括第一金属；在蚀刻工艺中对金属层进行图案化以形成数条金属线；形成至少覆盖数条金属线侧壁的介电层；凹蚀该介电层以在数条金属线中邻近两者之间形成沟槽，沟槽的宽度大于数条金属线中的任意一者；以及在沟槽中形成导电部件，导电部件包括不同于第一金属的第二金属。
根据一些实施例，第一金属为贵金属，且第二金属为非贵金属。
根据一些实施例，第一金属选自Ru、Ir、Rh、Pt、Co、Mo及W，且第二金属选自Cu、Co、Ni、Ag及Al。
根据一些实施例，上述蚀刻工艺包括反应性离子蚀刻。
根据一些实施例，导电部件的形成包括镶嵌工艺。
根据一些实施例，在凹蚀该介电层之前，还包括：
平坦化介电层以露出数条金属线；形成覆盖电介质层及数条金属线的硬掩模层；以及图案化硬掩模层以在介电层上方形成开口，其中介电层的凹蚀通过该开口进行。
根据一些实施例，导电部件的形成包括在硬掩模层及数条金属线上方沉积导电部件。
根据一些实施例，一种半导体结构，包括：基板；以及基板上的互连层，其中互连层包括：介电层；第一导电部件，沉积在介电层中，其中第一导电部件具有第一宽度，并且第一导电部件包括第一金属；以及第二导电部件，沉积在介电层中，其中第二导电部件具有大于第一宽度的第二宽度，其中第二导电部件包括与第一金属不同的第二金属，并且其中第一导电部件与第二导电部件具有大抵相同的高度。
根据一些实施例，第一金属为贵金属，且第二金属为非贵金属。
根据一些实施例，第一金属选自Ru、Ir、Rh、Pt、Co、Mo及W，且第二金属选自Cu、Co、Ni、Ag及Al。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体结构的形成方法，包括：
提供一装置，该装置具有一基板、在该基板上方的一第一介电层以及在该第一介电层上方的一第一导电部件，该第一导电部件包括一第一金属，该第一金属为一贵金属；
在该第一介电层上沉积一第二介电层，并至少覆盖该第一导电部件的侧壁；
蚀刻该第二介电层以形成一沟槽；以及
在该沟槽中形成一第二导电部件，其中该第二导电部件包括不同于该第一金属的一第二金属。
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