CN113221497A - 一种pcb板的晶振电路 - Google Patents
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Abstract
本发明公开了一种PCB板的晶振电路，PCB板包括顶层、第二铺地平面层、第三、六信号层、第四铺地平面层、第五电源平面层、第七、八铺地平面层；顶层设置晶振Y1，晶振Y1与DSP芯片相连，DSP芯片上设置有时钟电路，晶振Y1的电源端与滤波电容C33相连，滤波电容C33的另一端通过接地孔b与地平面a相连，滤波电容C33连接有磁珠B7，磁珠B7通过电源孔与电源VCC3V3相连，晶振Y1的输出端与电阻R13相连，电阻R13的另一端与DSP芯片的时钟信号脚相连，晶振Y1的接地端通过接地孔a与地平面a相连。本发明一种PCB板的晶振电路，解决了传统晶振电路不起振，对其他信号造成干扰的问题。
Description
技术领域
本发明属于晶振电路设计技术领域，具体涉及一种PCB板的晶振电路。
背景技术
在高速数字系统中随着时钟频率的提高，数据传输的有效读写时间越来越少，需要在极短时间内让数据从驱动端(源端)完整地传送到接收端(目的端)，必须满足严格的时序关系。为了使系统的各部分器件之间顺利进行数据传输，需要对时钟的时序进行适当地调整，使所传输的数据信号能够在正确时间内被锁存，满足接收器件所必需的建立时间和保持时间。
晶振作为产生时钟信号的器件，因其体积小、外围电路少而被广泛应用。晶振是一个信号源，也是一个噪声源，如何保证本身能够正常工作，又不会对其他电路产生影响变得很重要。目前，在晶振电路的PCB设计方面，布局在板子边缘或者输出接口附近；输出时钟线与其它信号线间距过近；晶振下方地与其他地连接一起。虽然考虑了就近原则，但忽略了EMC问题，既可导致晶振不起振，又会对其他信号造成干扰，导致研发成本上升。
发明内容
本发明的目的是提供一种PCB板的晶振电路，解决了现有技术中存在的传统晶振电路不起振，对其他信号造成干扰的问题。
本发明所采用的技术方案是一种PCB板的晶振电路，PCB板包括从上至下依次设置的顶层、第二铺地平面层、第三信号层、第四铺地平面层、第五电源平面层、第六信号层、第七铺地平面层、第八铺地平面层；
顶层设置有晶振Y1，晶振Y1与DSP芯片相连，DSP芯片上设置有时钟电路，晶振Y1的电源端与滤波电容C33相连，滤波电容C33的另一端通过接地孔b与地平面a相连，滤波电容C33连接有磁珠B7，磁珠B7通过电源孔与电源VCC3V3相连，晶振Y1的输出端与电阻R13相连，电阻R13的另一端与DSP芯片的时钟信号脚相连，晶振Y1的接地端通过接地孔a与地平面a相连；
顶层、第二铺地平面层、第三信号层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层均包覆有地铜皮。
本发明的特点还在于：
晶振Y1位于PCB板中部。
晶振Y1与DSP芯片的间距不小于3mm。
电源VCC3V3经过LC滤波后与电源引脚相连。
电阻R13、晶振Y1、滤波电容C33和磁珠B7下方的地平面a包覆有地铜皮，地平面a沿其周向设置有至少6个接孔，顶层包覆有环形地铜皮，地平面a位于环形地铜皮内，且两者之间设置有间隙。
第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层铺设的地铜皮与顶层的地平面a铺设的地铜皮相同，且位于顶层的地平面a的正下方。
第三信号的地平面b铺设的地铜皮位于顶层电阻R13侧面的正下方，地平面b位于地平面a和环形地铜皮之间，地平面b沿其周向设置有至少4个接孔。
顶层、第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层和第八铺地平面层中相邻两层之间通过在接孔处镀铜相连，且通过第三信号层单点接地。
顶层的地铜皮包覆时钟电路。
本发明的有益效果是：
本发明一种PCB板的晶振电路，晶振电路器件靠近DSP芯片放置，缩短了时钟线长度，缩短了信号传输延迟；本发明一种PCB板的晶振电路，电源经过LC滤波后进入电源引脚，滤波电容C33与晶振Y1的电源端相连，缩短电源布线，减小电流环路；本发明一种PCB板的晶振电路，晶振Y1远离PCB板边，降低了晶振因跌落或碰撞会引起晶振内部晶体结构发生变化而无法起振的概率；本发明一种PCB板的晶振电路，晶振Y1与周围其他芯片间距在3mm以上，方便焊接和调试，也减小对其他信号的影响。
附图说明
图1是本发明晶振电路的布线示意图。
图2是本发明晶振电路的示意图；
图3是本发明晶振电路的原理图；
图中，1.NC端，2.接地端，3.输出端，4.电源端，5.接地孔a，6.接地孔b，7.电源孔，8.接孔a，9.接孔b，10.接孔c，11.接孔f，12.接孔d，13.接孔e，111.地平面a，112.地平面b。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
本发明第一种PCB板的晶振电路，如图1、2、3所示，PCB板包括从上至下依次设置的顶层、第二铺地平面层、第三信号层、第四铺地平面层、第五电源平面层、第六信号层、第七铺地平面层、第八铺地平面层；
顶层设置有晶振Y1，晶振Y1与DSP芯片相连，DSP芯片上设置有时钟电路，晶振Y1的电源端4与滤波电容C33相连，滤波电容C33的另一端通过接地孔b6与地平面a111相连，滤波电容C33连接有磁珠B7，磁珠B7通过电源孔7与电源VCC3V3相连，晶振Y1的输出端3与电阻R13相连，电阻R13的另一端与DSP芯片的时钟信号脚相连，晶振Y1的接地端2通过接地孔a5与地平面a111相连；
顶层、第二铺地平面层、第三信号层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层均包覆有地铜皮。
晶振Y1是对温度比较敏感的器件，地铜皮和接地孔有助于散热；晶振Y1还包括NC端1；其中，滤波电容C33的容值为0.1uf，电阻R13为22ohm。
优选地，晶振Y1位于PCB板中部。
优选地，晶振Y1与DSP芯片的间距不小于3mm。
优选地，电源VCC3V3经过LC滤波后与电源引脚相连。
优选地，电阻R13、晶振Y1、滤波电容C33和磁珠B7下方的地平面a111包覆有地铜皮，地平面a111沿其周向设置有至少6个接孔，顶层包覆有环形地铜皮，地平面a111位于环形地铜皮内，且两者之间设置有间隙。
环形地铜皮的接孔为接孔e13，地平面a111上的接孔为接孔f11。
优选地，第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层铺设的地铜皮与顶层的地平面a111铺设的地铜皮相同，且位于顶层的地平面a111的正下方。
优选地，第三信号的地平面b112铺设的地铜皮位于顶层电阻R13侧面的正下方，地平面b112位于地平面a111和环形地铜皮之间，地平面b112沿其周向设置有至少4个接孔。地平面b112的接孔分别为接孔a8、接孔b9、接孔c10、接孔d12。
优选地，顶层、第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层和第八铺地平面层中相邻两层之间通过在上述接孔处镀铜相连，且通过第三信号层单点接地。
优选地，顶层的地铜皮包覆时钟电路。
本发明一种PCB板的晶振电路，其工作原理在于：
磁珠B7主要是用于吸收电源线VCC3V3的高频噪声和尖峰干扰，因为磁珠B7具有很高的电阻率和导磁率，它等效于电阻和电感串联，在高频时呈现阻性，高频电流在其中以热量形式散发，达到滤除高频噪声；经过滤波电容C33的滤波后，电源VCC3V3的输出平滑稳定，再进入晶振Y1的电源端4，保证了晶振电源的干净和稳定；晶振Y1的输出端3连接的电阻R13是为了阻抗匹配，减少回波干扰导致的信号过冲和限流作用；在晶振Y1的输出端3、电源端4加电压，产生稳定的振动频率，经过晶振内部电路后输出正弦波；
第三信号层通过地铜皮与GND进行单点连接，减少了晶振Y1下平面对地平面的噪声耦合；
顶层、第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层形成法拉第笼效应，即防止晶振Y1向外辐射影响其他电路，也屏蔽了外界电场对晶振Y1的影响。
本发明一种PCB板的晶振电路，其优点在于：
法拉第笼既屏蔽了外界信号对时钟信号的干扰，也屏蔽了晶振信号向外辐射，对其他信号产生干扰；顶层布线减少了接孔对时钟信号上升时间的改变；与其他地平面进行单点接地减少了晶振Y1与第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层的影响。
Claims (9)
1.一种PCB板的晶振电路，其特征在于，PCB板包括从上至下依次设置的顶层、第二铺地平面层、第三信号层、第四铺地平面层、第五电源平面层、第六信号层、第七铺地平面层、第八铺地平面层；
所述顶层设置有晶振Y1，所述晶振Y1与DSP芯片相连，所述DSP芯片上设置有时钟电路，所述晶振Y1的电源端(4)与滤波电容C33相连，所述滤波电容C33的另一端通过接地孔b(6)与地平面a(111)相连，所述滤波电容C33连接有磁珠B7，所述磁珠B7通过电源孔(7)与电源VCC3V3相连，所述晶振Y1的输出端(3)与电阻R13相连，所述电阻R13的另一端与DSP芯片的时钟信号脚相连，所述晶振Y1的接地端(2)通过接地孔a(5)与地平面a(111)相连；
所述顶层、第二铺地平面层、第三信号层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层均包覆有地铜皮。
2.如权利要求1所述的一种PCB板的晶振电路，其特征在于，所述晶振Y1位于PCB板中部。
3.如权利要求1所述的一种PCB板的晶振电路，其特征在于，所述晶振Y1与DSP芯片的间距不小于3mm。
4.如权利要求1所述的一种PCB板的晶振电路，其特征在于，所述电源VCC3V3经过LC滤波后与电源引脚相连。
5.如权利要求1所述的一种PCB板的晶振电路，其特征在于，所述电阻R13、晶振Y1、滤波电容C33和磁珠B7下方的地平面a(111)包覆有地铜皮，所述地平面a(111)沿其周向设置有至少6个接孔，所述顶层包覆有环形地铜皮，所述地平面a(111)位于环形地铜皮内，且两者之间设置有间隙。
6.如权利要求5所述的一种PCB板的晶振电路，其特征在于，所述第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层、第八铺地平面层铺设的地铜皮与顶层的地平面a(111)铺设的地铜皮相同，且位于顶层的地平面a(111)的正下方。
7.如权利要求6所述的一种PCB板的晶振电路，其特征在于，所述第三信号的地平面b(112)铺设的地铜皮位于顶层电阻R13侧面的正下方，所述地平面b(112)位于地平面a(111)和环形地铜皮之间，所述地平面b(112)沿其周向设置有至少4个接孔。
8.如权利要求7所述的一种PCB板的晶振电路，其特征在于，所述顶层、第二铺地平面层、第四铺地平面层、第五电源平面层、第七铺地平面层和第八铺地平面层中相邻两层之间通过在接孔处镀铜相连，且通过第三信号层单点接地。
9.如权利要求1所述的一种PCB板的晶振电路，其特征在于，所述顶层的地铜皮包覆时钟电路。
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