TWI756136B - 電源雜訊抑制電路 - Google Patents

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Abstract

本發明揭示一種電源雜訊抑制電路，其應用在一電源系統中且包括至少一電源雜訊轉熱單元及至少一抗電源雜訊穿透單元；電源雜訊轉熱單元包括有一阻抗單元；當至少一特定頻段的電源雜訊進入電源雜訊抑制電路時，電源雜訊轉熱單元利用阻抗單元將特定頻段的電源雜訊轉換為熱能；抗電源雜訊穿透單元將特定頻段的電源雜訊反射至電源雜訊轉熱單元；如此，特定頻段的電源雜訊將可在電源雜訊抑制電路之中被吸收，以保持電源系統供電上的穩定性。

Description

電源雜訊抑制電路
本發明是有關於一種雜訊抑制電路，尤指一種用以消除電源雜訊的抑制電路。
近年來，積體電路技術的快速發展，促使訊號傳輸速度不斷的提升。然而，在高速電路實際運作時，由於一些不理想效應，例如：走線本身的電感性、高頻金屬損耗，以及訊號線穿層導致電路板共振等等，都會造成嚴重的電磁雜訊問題。這些電磁雜訊不僅容易耦合到訊號線，使訊號的誤碼率上升，也容易引發電磁輻射，進一步影響周邊天線及通訊模組的運作。
目前電磁雜訊的類型主要分為共模雜訊以及電源雜訊兩種。申請人於先前提出一件有關雜訊抑制的專利案，如台灣專利公開號(201818596)，其揭示有一共模雜訊吸收器，共模雜訊吸收器的構造係在一電路板的上表面設置一對細線，並在電路板的下表面設置一立體蕈狀結構或一缺陷式接地結構。該對細線亦可作為訊號傳輸線，用以傳輸一差動訊號。立體蕈狀結構或缺陷式接地結構將在該對訊號傳輸線的信號路徑的對稱平面中建構了一個諧振腔，以便抑制一共模雜訊。 然而，該公開專利案的構造設計僅適合應用於抑制訊號傳輸線的共模雜訊上，不適合應用在電源系統的電源雜訊抑制上，其原因在於：為避免電源傳送時的能量損耗，電源系統通常要求傳送電源的金屬導體的阻抗能夠越低越好，通常會設計在0.1歐姆到10歐姆以下，以承受電源系統提供給負載電路的大電流 (在高效能電腦中，通常可達數十安培到數百安培等級)。例如：電源系統通常採用一較為平整的且低阻抗的金屬平面或很寬的金屬線來傳輸電源訊號，然而，細線的阻抗通常落在20～100歐姆左右，若將細線作為傳送電源的金屬導體，細線的高阻抗不僅會造成電源能量的損耗、供電電壓準位下降，也會造成電源雜訊量大幅增加的問題。
此外，以往最普遍用來抑制電源雜訊的方法，是在電路板的電源層上，不論是電源平面（Power Plane）、電源軌（Power Rail）或電源線（Power Trace）上，加入一些去耦合電容(Decoupling Capacitors)，透過去耦合電容提供電荷供給，並提供低阻抗路徑。然而，此低阻抗路徑容易使電源雜訊在電路板中形成多重反射，造成雜訊在反射端之間產生更嚴重的電源雜訊問題，甚至亦可能進一步引發輻射干擾問題。由此，如何在高速的電源系統中，維持電源系統供電上的穩定性，並且避免過大的電源雜訊產生，是一個相當重要的議題。
本發明之一目的，在於提出一種電源雜訊抑制電路，其設置在一電源系統中且包括至少一電源雜訊轉熱單元及至少一抗電源雜訊穿透單元；電源雜訊轉熱單元包括有一阻抗單元；當一特定頻段的電源雜訊進入電源雜訊抑制電路時，電源雜訊轉熱單元利用阻抗單元將特定頻段的電源雜訊轉換為熱能，而抗電源雜訊穿透單元將特定頻段的電源雜訊反射至電源雜訊轉熱單元；如此，特定頻段的電源雜訊將可在電源雜訊抑制電路之中被吸收，以保持電源系統供電上的穩定性。
本發明又一目的，在於提出一種電源雜訊抑制電路，當未被吸收的特定頻段的電源雜訊通過電源雜訊轉熱單元而輸入至抗電源雜訊穿透單元時，抗電源雜訊穿透單元將未被吸收的特定頻段的電源雜訊反射回電源雜訊轉熱單元，以使得電源雜訊轉熱單元的阻抗單元再度吸收特定頻段的電源雜訊。
本發明又一目的，在於提出一種電源雜訊抑制電路，抗電源雜訊穿透單元的一側設置一電源雜訊轉熱單元，而另一側設置另一電源雜訊轉熱單元；於此，藉由在抗電源雜訊穿透單元的兩側個別設置電源雜訊轉熱單元，以達到雙向吸收電源雜訊的功效。
為達到上述目的，本發明提供一種電源雜訊抑制電路，應用在一電源系統中，電源雜訊抑制電路包括：至少一第一電源雜訊轉熱單元，包括有至少一第一阻抗單元；及至少一抗電源雜訊穿透單元，連接第一電源雜訊轉熱單元；其中，當至少一特定頻段的電源雜訊進入電源雜訊抑制電路時，第一電源雜訊轉熱單元利用第一阻抗單元吸收特定頻段的電源雜訊以將特定頻段的電源雜訊轉換為熱能，抗電源雜訊穿透單元將特定頻段的電源雜訊反射至第一電源雜訊轉熱單元。
本發明一實施例中，當未被吸收的特定頻段的電源雜訊通過第一電源雜訊轉熱單元而輸入至抗電源雜訊穿透單元時，抗電源雜訊穿透單元將未被吸收的特定頻段的電源雜訊反射回第一電源雜訊轉熱單元，以使得第一電源雜訊轉熱單元的第一阻抗單元再度吸收特定頻段的電源雜訊。
本發明一實施例中，第一電源雜訊轉熱單元及抗電源雜訊穿透單元能夠承受電源系統提供一負載電路運作所需的一大電流，以使電源系統的一電源訊號能夠低損耗地通過第一電源雜訊轉熱單元及抗電源雜訊穿透單元。
本發明一實施例中，電源雜訊抑制電路設置在一特定的低阻抗範圍的環境中，對於特定頻段的電源雜訊其吸收率將會高於50%。
本發明一實施例中，電源雜訊抑制電路包括有複數個第一電源雜訊轉熱單元及複數個抗電源雜訊穿透單元，每一第一電源雜訊轉熱單元分別被設計對於不同的特定頻段的電源雜訊進行吸收，而各抗電源雜訊穿透單元分別被設計對於不同的特定頻段的電源雜訊進行反射。
本發明一實施例中，電源雜訊抑制電路更包括至少一第二電源雜訊轉熱單元，抗電源雜訊穿透單元設置在第一電源雜訊轉熱單元及第二電源雜訊轉熱單元之間，第二電源雜訊轉熱單元包括至少一第二阻抗單元，當特定頻段的電源雜訊進入電源雜訊抑制電路時，第二電源雜訊轉熱單元利用第二阻抗單元吸收特定頻段的電源雜訊以將特定頻段的電源雜訊轉換為熱能，抗電源雜訊穿透單元將特定頻段的電源雜訊反射至第一電源雜訊轉熱單元或第二電源雜訊轉熱單元。
本發明一實施例中，電源雜訊抑制電路包括有複數個第一電源雜訊轉熱單元、複數個抗電源雜訊穿透單元及複數個第二電源雜訊轉熱單元，每一第一電源雜訊轉熱單元及每一第二電源雜訊轉熱單元分別被設計對於相同的或不同的特定頻段的電源雜訊進行吸收，而各抗電源雜訊穿透單元分別被設計對於相同的或不同的特定頻段的電源雜訊進行反射。
本發明一實施例中，第一電源雜訊轉熱單元包括一與一電源導體相連接的第一導體及一與一回流路徑相連接的第二導體，在第一電源雜訊轉熱單元的第一導體與第二導體間將等效形成有一第一等效電路；第一等效電路包括至少一第一電容元件、至少一第一電感元件及至少一第一電阻元件，第一電容元件、第一電感元件及第一電阻元件以串聯或並聯方式連接。
本發明一實施例中，抗電源雜訊穿透單元包括一與一電源導體相連接的第一導體及一與一回流路徑相連接的第二導體，在抗電源雜訊穿透單元的第一導體與第二導體間將等效形成有一第二等效電路；第二等效電路包括至少一第二電容元件及至少一第二電感元件，第二電容元件及第二電感元件以串聯或並聯方式連接。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，電源導體上所傳送的一供電電流將流過第一導體，其中第一導體的一側設置有一第一槽狀部，而另一側設置有一第二槽狀部，第一槽狀部包括有一第一金屬區塊，第一金屬區塊透過第一阻抗單元連接第一導體，而第二槽狀部包括有一第二金屬區塊，第二金屬區塊直接連接第一導體；及一第二導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第二導體，其中第二導體與第一導體之間存在間距；其中第一槽狀部、第一金屬區塊、第一阻抗單元、第一槽狀部周圍的部分第一導體及其對應的部分的第二導體將組成第一電源雜訊轉熱單元，第二槽狀部、第二金屬區塊、第二槽狀部周圍的部分第一導體及其對應的部分第二導體將組成抗電源雜訊穿透單元。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第一導體，其中第一導體的一側設置有一第一槽狀部，而另一側設置有一第二槽狀部，第一槽狀部包括有一第一金屬區塊，第一金屬區塊透過第一阻抗單元連接第一導體，而第二槽狀部包括有一第二金屬區塊，第二金屬區塊直接連接第一導體；及一第二導體，與一電源導體連接，電源導體上所傳送的一供電電流將流過第二導體，其中第二導體與第一導體之間存在間距；其中第一槽狀部、第一金屬區塊、第一阻抗單元、第一槽狀部周圍的部分第一導體及其對應的部分的第二導體將組成第一電源雜訊轉熱單元，第二槽狀部、第二槽狀部周圍的部分第一導體及其對應的部分第二導體將組成抗電源雜訊穿透單元。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，電源導體上所傳送的一供電電流將流過第一導體，其中第一導體包括一第一槽狀部、一第二槽狀部及一第三槽狀部，第一槽狀部設置在第一導體的一側，第三槽狀部設置在第一導體的另一側，第二槽狀部設置在第一槽狀部及第三槽狀部間，第一槽狀部包括有一第一金屬區塊，第一金屬區塊透過第一阻抗單元連接第一導體，第二槽狀部包括有一第二金屬區塊，第二金屬區塊直接連接第一導體，第三槽狀部包括有一第三金屬區塊，第三金屬區塊透過第二阻抗單元連接第一導體；及一第二導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第二導體，其中第二導體與第一導體之間存在間距；其中第一槽狀部、第一金屬區塊、第一阻抗單元、第一槽狀部周圍的部分第一導體及其對應的部分的第二導體將組成第一電源雜訊轉熱單元，第二槽狀部、第二金屬區塊、第二槽狀部周圍的部分第一導體及其對應的部分第二導體將組成抗電源雜訊穿透單元，第三槽狀部、第三金屬區塊、第二阻抗單元、第三槽狀部周圍的部分第一導體及其對應的部分的第二導體將組成第二電源雜訊轉熱單元。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第一導體，其中第一導體包括一第一槽狀部、一第二槽狀部及一第三槽狀部，第一槽狀部設置在第一導體的一側，第三槽狀部設置在第一導體的另一側，第二槽狀部設置在第一槽狀部及第三槽狀部間，第一槽狀部包括有一第一金屬區塊，第一金屬區塊透過第一阻抗單元連接第一導體，第二槽狀部包括有一第二金屬區塊，第二金屬區塊直接連接第一導體，第三槽狀部包括有一第三金屬區塊，第三金屬區塊透過第二阻抗單元連接第一導體；及一第二導體，與一電源導體連接，電源導體回流路徑上所傳送的一供電電流將流過第二導體，其中第二導體與第一導體之間存在間距；其中第一槽狀部、第一金屬區塊、第一阻抗單元、第一槽狀部周圍的部分第一導體及其對應的部分的第二導體將組成第一電源雜訊轉熱單元，第二槽狀部、第二金屬區塊、第二槽狀部周圍的部分第一導體及其對應的部分第二導體將組成抗電源雜訊穿透單元，第三槽狀部、第三金屬區塊、第二阻抗單元、第三槽狀部周圍的部分第一導體及其對應的部分的第二導體將組成第二電源雜訊轉熱單元。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，電源導體上所傳送的一供電電流將流過第一導體；一第二導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第二導體，第二導體包括一第一槽狀部；一第一金屬墊，設置在第一導體及第二導體間，第一金屬墊與第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在第一金屬墊與第二導體的第一槽狀部之間，第三導體之一端連接第一金屬墊而另一端透過第一阻抗單元連接第二導體；及一第二金屬墊，設置在第一導體及第二導體間，第二金屬墊與第一導體之間存在間距，第二金屬墊透過一垂直方向或水平方向設置的第四導體連接第二導體；其中，第一金屬墊、第三導體、第一阻抗單元、第一槽狀部周圍的部分第二導體以及位在第一金屬墊上方的部分第一導體將組成第一電源雜訊轉熱單元，第二金屬墊、第四導體、位在第二金屬墊上方的部分第一導體及位在第二金屬墊下方的部分第二導體將組成為抗電源雜訊穿透單元。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第一導體；一第二導體，與一電源導體連接，電源導體上所傳送的一供電電流將流過第二導體，第二導體包括一第一槽狀部；一第一金屬墊，設置在第一導體及第二導體間，第一金屬墊與第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在第一金屬墊與第二導體的第一槽狀部之間，第三導體之一端連接第一金屬墊而另一端透過第一阻抗單元連接第二導體；及一第二金屬墊，設置在第一導體及第二導體間，第二金屬墊與第一導體之間存在間距，第二金屬墊透過一垂直方向或水平方向設置的第四導體連接第二導體；其中，第一金屬墊、第三導體、第一阻抗單元、第一槽狀部周圍的部分第二導體以及位在第一金屬墊上方的部分第一導體將組成第一電源雜訊轉熱單元，第二金屬墊、第四導體、位在第二金屬墊上方的部分第一導體及位在第二金屬墊下方的部分第二導體將組成為抗電源雜訊穿透單元。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，電源導體上所傳送的一供電電流將流過第一導體；一第二導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第二導體，第二導體包括一第一槽狀部及一第二槽狀部；一第一金屬墊，設置在第一導體及第二導體間，第一金屬墊與第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在第一金屬墊與第二導體的第一槽狀部之間，第三導體之一端連接第一金屬墊而另一端透過第一阻抗單元連接第二導體；一第二金屬墊，設置在第一導體及第二導體間，第二金屬墊與第一導體之間存在間距，第二金屬墊透過一垂直方向或水平方向設置的第四導體連接第二導體；及一第三金屬墊，設置在第一導體及第二導體間，第三金屬墊與第一導體之間存在間距，第一金屬墊及第三金屬墊位在二金屬墊的兩側，一第五導體以一垂直方向或一水平方向延伸在第三金屬墊與第二導體的第二槽狀部之間，第五導體之一端連接第三金屬墊而另一端透過第二阻抗單元連接第二導體；其中，第一金屬墊、第三導體、第一阻抗單元、第一槽狀部周圍的部分第二導體以及位在第一金屬墊上方的部分第一導體將組成第一電源雜訊轉熱單元，第二金屬墊、第四導體、位在第二金屬墊上方的部分第一導體及位在第二金屬墊下方的部分第二導體將組成為抗電源雜訊穿透單元，第三金屬墊、第五導體、第二阻抗單元、第二槽狀部周圍的部分第二導體以及位在第三金屬墊上方的部分第一導體將組成第三電源雜訊轉熱單元。
本發明一實施例中，電源雜訊抑制電路的構造包括：一第一導體，與一回流路徑連接，回流路徑上所傳送的一回流電流將流過第一導體；一第二導體，與一電源導體連接，電源導體上所傳送的一供電電流將流過第二導體，第二導體包括一第一槽狀部及一第二槽狀部；一第一金屬墊，設置在第一導體及第二導體間，第一金屬墊與第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在第一金屬墊與第二導體的第一槽狀部之間，第三導體之一端連接第一金屬墊而另一端透過第一阻抗單元連接第二導體；一第二金屬墊，設置在第一導體及第二導體間，第二金屬墊與第一導體之間存在間距，第二金屬墊透過一垂直方向或水平方向設置的第四導體連接第二導體；及一第三金屬墊，設置在第一導體及第二導體間，第三金屬墊與第一導體之間存在間距，第一金屬墊及第三金屬墊位在二金屬墊的兩側，一第五導體以一垂直方向或一水平方向延伸在第三金屬墊與第二導體的第二槽狀部之間，第五導體之一端連接第三金屬墊而另一端透過第二阻抗單元連接第二導體；其中，第一金屬墊、第三導體、第一阻抗單元、第一槽狀部周圍的部分第二導體以及位在第一金屬墊上方的部分第一導體將組成第一電源雜訊轉熱單元，第二金屬墊、第四導體、位在第二金屬墊上方的部分第一導體及位在第二金屬墊下方的部分第二導體將組成為抗電源雜訊穿透單元，第三金屬墊、第五導體、第二阻抗單元、第二槽狀部周圍的部分第二導體以及位在第三金屬墊上方的部分第一導體將組成第三電源雜訊轉熱單元。
請參閱圖1，為本發明電源雜訊抑制電路一實施例之電路區塊示意圖。如圖1所示，本發明電源雜訊抑制電路100係應用在一電源系統上，用以對於電源系統的一電源導體或一回流路徑上所傳送的一電源雜訊進行抑制，其包括至少一第一電源雜訊轉熱單元10及至少一抗電源雜訊穿透單元20。第一電源雜訊轉熱單元10具有一對輸入端(IN+、IN-)，而抗電源雜訊穿透單元20具有一對輸出端(OUT+、OUT-)。抗電源雜訊穿透單元20的輸入端將會連接至第一電源雜訊轉熱單元10的輸出端。一電源訊號經由第一電源雜訊轉熱單元10輸入並從抗電源雜訊穿透單元20輸出；或者，電源訊號經由抗電源雜訊穿透單元20輸入並從第一電源雜訊轉熱單元10輸出。第一電源雜訊轉熱單元10及抗電源雜訊穿透單元20能夠承受電源系統所提供一負載電路運作所需的一大電流，以使電源系統的一電源訊號能夠低損耗地通過第一電源雜訊轉熱單元10及抗電源雜訊穿透單元20。再者，電源系統在供應電源訊號時，常常會因為電源雜訊的干擾而影響到電源訊號的訊號品質。電源雜訊亦可能由晶片的供電線路、電力設備、電源開關、無線發射機或電磁激發源所造成。在此，本發明電源雜訊抑制電路100係可設置在電源系統中，以便抑制電源雜訊，進而保持電源系統供電上的穩定性。
在本發明中，第一電源雜訊轉熱單元10被設計與至少一特定頻段的電源雜訊阻抗匹配而吸收至少一特定頻段的電源雜訊，而抗電源雜訊穿透單元20被設計禁止至少一特定頻段的電源雜訊穿透。當特定頻段的電源雜訊進入第一電源雜訊轉熱單元10時，第一電源雜訊轉熱單元10利用至少一損耗性元件(如圖2的第一阻抗單元1112或圖4的第一阻抗單元1412)吸收特定頻段的電源雜訊，以將特定頻段的電源雜訊的能量轉換為熱能。再者，當未被吸收的特定頻段的電源雜訊通過第一電源雜訊轉熱單元10而輸入至抗電源雜訊穿透單元20時，抗電源雜訊穿透單元20會將特定頻段的電源雜訊反射回第一電源雜訊轉熱單元10，以使第一電源雜訊轉熱單元10再度吸收特定頻段的電源雜訊。特定頻段的電源雜訊將在第一電源雜訊轉熱單元10與抗電源雜訊穿透單元20間反覆地被吸收及反射，以期特定頻段的電源雜訊的能量能夠被完全損耗。
本發明電源雜訊抑制電路100應用N埠的電源系統中，從第i埠方向看入時的電源雜訊吸收率定義為：
Figure 02_image001
。例如：電源系統為兩埠的電源系統，從第1埠方向看入時的電源雜訊吸收率定義為：
Figure 02_image003
，而從第2埠方向看入時的電源雜訊吸收率定義為：
Figure 02_image007
。再者，本發明對於電源雜訊之吸收率的量測方法，係將電源雜訊抑制電路100放置在一特定的低阻抗範圍的環境中，其量測出的結果係對於特定頻段的電源雜訊將會有大於50%之吸收率的成效。
請參閱圖2及圖3，分別為本發明電源雜訊抑制電路一實施例之結構立體圖及結構側視圖，並同時參閱圖1。如圖1、圖2及圖3所示，本實施例電源雜訊抑制電路100係採用一印刷電路板進行實現，其結構包括一第一導體11及一第二導體12。第一導體11的一側設有一第一槽狀部111，第一導體11的另一側設置有一第二槽狀部112。第一槽狀部111包括有一第一金屬區塊1111，第一金屬區塊1111透過第一阻抗單元1112連接第一導體11，而第二槽狀部112包括有一第二金屬區塊1121，第二金屬區塊1121直接連接第一導體11。在本發明中，第一金屬區塊1111及第二金屬區塊1121亦可為方形、橢圓形、菱形或任意形狀的區塊。
第一槽狀部111、第一金屬區塊1111、第一阻抗單元1112、第一槽狀部111周圍的部分第一導體11及其對應的部分的第二導體12將組成為第一電源雜訊轉熱單元10，而第二槽狀部112、第二槽狀部112周圍的部分第一導體11及其對應的部分第二導體12將組成為抗電源雜訊穿透單元20。
本發明一實施例中，第一導體11與一電源導體連接，而第二導體12與一回流路徑連接。電源導體上所傳送的電源訊號的一供電電流(如直流電流)將流過第一導體11，而回流路徑上所傳送的電源訊號的一回流電流將流過第二導體12。在本發明中，電源導體亦可為一電源平面(power plane)、一電源軌道(power rail)或一電源走線(power trace)，而回流路徑亦可為一參考電位或一接地平面。
或者，本發明又一實施例中，第一導體11與回流路徑連接，而第二導體12與電源導體連接。電源導體上所傳送的電源訊號的供電電流將流過第二導體12，而回流路徑上所傳送的電源訊號的回流電流將流過第一導體11。
以一等效電路模型模擬電源雜訊抑制電路100的結構，第一金屬區塊1111、第一槽狀部111周圍的部分第一導體11將等效形成一電感元件，第一金屬區塊1111與第二導體12之間將等效形成一電容元件，而第一阻抗單元1112等效為一電阻元件，以使得第一電源雜訊轉熱單元10成為一RLC等效共振電路。另，第二金屬區塊1121、第二槽狀部112周圍的部分第一導體11等效形成一電感元件，而第二金屬區塊1121與第二導體12之間等效形成一電容元件，以使得抗電源雜訊穿透單元20成為一LC等效共振電路。電源雜訊抑制電路100將以電源雜訊轉熱單元10的RLC等效共振電路吸收特定頻段的電源雜訊，並以抗電源雜訊穿透單元20的LC等效共振電路反射特定頻段的電源雜訊。
請參閱圖4及圖5，分別為本發明電源雜訊抑制電路又一實施例之結構立體圖及結構側視圖，並同時參閱圖1。如圖1、圖4及圖5所示，本實施例電源雜訊抑制電路100同樣地以一印刷電路板進行實現，其結構包括一第一導體13及一第二導體14。第二導體14包括一第一槽狀部141。
一第一金屬墊131設置在第一導體13及第二導體14間，第一金屬墊131與第一導體13之間存在間距。一第三導體1311以一垂直方向或一水平方向延伸在第一金屬墊131與第二導體14的第一槽狀部141之間，其一端連接第一金屬墊131而另一端透過一第一阻抗單元1412連接第二導體14。一第二金屬墊132設置在第一導體13及第二導體14間，第二金屬墊132與第一導體13之間存在間距，第二金屬墊132透過一垂直方向或水平方向設置的第四導體1321與第二導體14連接。
第一金屬墊131、第三導體1311、第一阻抗單元1412、第一槽狀部141周圍的部分第二導體14以及位在第一金屬墊131上方的部分第一導體13將組成為第一電源雜訊轉熱單元10。另，第二金屬墊132、第四導體1321、位在第二金屬墊132上方的部分第一導體13及位在第二金屬墊132下方的部分第二導體14將組成為抗電源雜訊穿透單元20。
本發明一實施例中，第一導體13與電源導體連接，第二導體14與回流路徑連接，電源導體上所傳送的電源訊號的供電電流將流過第一導體13，而回流路徑上所傳送的電源訊號的回流電流將流過第二導體14。或者，本發明又一實施例中，第一導體13與回流路徑連接，而第二導體14與電源導體連接，電源導體上所傳送的電源訊號的供電電流將流過第二導體14，而回流路徑上所傳送的電源訊號的回流電流將流過第一導體13。
以等效電路模型模擬電源雜訊抑制電路100的結構，第一金屬墊131、第三導體1311及第一槽狀部141周圍的部分第二導體14等效形成一電感元件，第一金屬墊131與第一導體13之間等效形成一電容元件，而第一阻抗單元1412等效為一電阻元件，以使得第一電源雜訊轉熱單元10成為一RLC等效共振電路。另，第四導體1321等效形成一電感元件，第二金屬墊132與第一導體13之間等效形成一電容元件，以使得抗電源雜訊穿透單元20成為一LC等效共振電路。電源雜訊抑制電路100以電源雜訊轉熱單元10的RLC等效共振電路吸收特定頻段的電源雜訊，而以抗電源雜訊穿透單元20的LC等效共振電路反射特定頻段的電源雜訊。
請參閱圖6，為本發明電源雜訊抑制電路又一實施例之電路區塊示意圖。如圖6所示，本實施例電源雜訊抑制電路101包括有複數個第一電源雜訊轉熱單元10 (1)~10 (N)及複數個抗電源雜訊穿透單元20 (1)~20 (N)。每一第一電源雜訊轉熱單元10分別被設計對應於至少一特定頻段的電源雜訊且能夠對於所對應的特定頻段的電源雜訊進行吸收，而每一抗電源雜訊穿透單元20分別被設計對應於至少一特定頻段的電源雜訊且能夠對於所對應的特定頻段的電源雜訊進行反射。透過多個第一電源雜訊轉熱單元10 (1)~10 (N)及多個抗電源雜訊穿透單元20 (1)~20 (N)的設置，以便電源雜訊抑制電路101能夠對於不同特定頻段的電源雜訊進行抑制。
本發明一實施例中，如圖2及圖3所示，透過第一槽狀部111的槽孔大小、第一金屬區塊1111的大小、導體11、12之間的間距及/或第一阻抗單元1112的阻抗大小等等的調整，以決定每一電源雜訊轉熱單元10吸收電源雜訊所對應的頻段；以及，透過第二槽狀部112的槽孔大小、第二金屬區塊1121的大小及/或導體11、12之間的間距等等的調整，以決定每一抗電源雜訊穿透單元20反射電源雜訊所對應的頻段。
或者，本發明又一實施例中，如圖4及圖5所示，透過第一槽狀部141的槽孔大小、第一金屬墊131的大小、第一導體13與第一金屬墊131之間的間距、第三導體1311的長度及/或第一阻抗單元1412的阻抗大小等等的調整，以決定每一電源雜訊轉熱單元10吸收電源雜訊所對應的頻段；以及，透過第二金屬墊132的大小、第一導體13與第二金屬墊132之間的間距及/或第四導體1321的長度，以決定每一抗電源雜訊穿透單元20反射電源雜訊所對應的頻段。
請參閱圖7，為本發明電源雜訊抑制電路又一實施例之電路區塊示意圖。如圖7所示，本實施例電源雜訊抑制電路102更包括有至少一第二電源雜訊轉熱單元30。抗電源雜訊穿透單元20設置在第一電源雜訊轉熱單元10及第二電源雜訊轉熱單元30之間。電源訊號經由第一電源雜訊轉熱單元10輸入、通過抗電源雜訊穿透單元20且從第二電源雜訊轉熱單元30輸出；或者，電源訊號經由第二電源雜訊轉熱單元30輸入、通過抗電源雜訊穿透單元20且從第一電源雜訊轉熱單元10輸出。
第二電源雜訊轉熱單元30同樣具有至少一損耗性元件(如圖8的第二阻抗單元1132或圖10的第二阻抗單元1422)。在本發明的電路設計中，第二電源雜訊轉熱單元30將會與至少一特定頻段的電源雜訊阻抗匹配。當特定頻段的電源雜訊經由第二電源雜訊轉熱單元30進入電源雜訊抑制電路102時，第二電源雜訊轉熱單元30將會利用損耗性元件吸收特定頻段的電源雜訊，以將特定頻段的電源雜訊的能量轉換為熱能。於是，在電源雜訊抑制電路101的輸入端及輸出端分別設置電源雜訊轉熱單元10、30，以達到雙向吸收電源雜訊的功效。
再者，當未被吸收的特定頻段的電源雜訊通過第一電源雜訊轉熱單元10或通過第二電源雜訊轉熱單元30而輸入至抗電源雜訊穿透單元20時，抗電源雜訊穿透單元20會將特定頻段的電源雜訊反射回第一電源雜訊轉熱單元10或第二電源雜訊轉熱單元30，以使第一電源雜訊轉熱單元10或第二電源雜訊轉熱單元30再度吸收特定頻段的電源雜訊。則，特定頻段的電源雜訊將在第一電源雜訊轉熱單元10與抗電源雜訊穿透單元20間或在第二電源雜訊轉熱單元30與抗電源雜訊穿透單元20間反覆地被吸收及反射，以期特定頻段的電源雜訊的能量能夠被完全損耗。
請參閱圖8及圖9，分別為本發明電源雜訊抑制電路一實施例之結構立體圖及結構側視圖，並同時參閱圖7。相較於圖2、3實施例電源雜訊抑制電路100，圖8、9實施例電源雜訊抑制電路102的第一導體11進一步包括一第三槽狀部113。第三槽狀部113包括有一第三金屬區塊1131，第三金屬區塊1131透過一第二阻抗單元1132連接第一導體11。第三槽狀部113、第三金屬區塊1131、第二阻抗單元1132、第三槽狀部113周圍的部分第一導體11及其對應的部分的第二導體12將組成為第二電源雜訊轉熱單元30。在本發明中，第一金屬區塊1111、第二金屬區塊1121及第三金屬區塊1131亦可為方形、橢圓形、菱形或任意形狀的區塊。
第三金屬區塊1131、第三槽狀部113周圍的部分第一導體11等效形成一電感元件，第三金屬區塊1131與第二導體12之間等效形成一電容元件，而第二阻抗單元1132等效為一電阻元件，以使得第二電源雜訊轉熱單元30成為另一RLC等效共振電路。則，電源雜訊抑制電路102將以電源雜訊轉熱單元10、30的RLC等效共振電路雙向吸收特定頻段的電源雜訊，而以抗電源雜訊穿透單元20的LC等效共振電路反射特定頻段的電源雜訊。
請參閱圖10及圖11，分別為本發明電源雜訊抑制電路又一實施例之結構立體圖及結構側視圖，並同時參閱圖7。相較於圖4、5實施例電源雜訊抑制電路100，圖10、11實施例電源雜訊抑制電路102的第二導體14進一步包括一第二槽狀部142。一第三金屬墊133設置在第一導體13及第二導體14間，第三金屬墊133與第一導體14之間存在間距。一第五導體1331以一垂直方向或一水平方向延伸在第三金屬墊133與第二導體14的第二槽狀部142之間，其一端連接第三金屬墊133而另一端透過一第二阻抗單元1422連接第二導體14。並且，第一金屬墊131及第三金屬墊133分別設置在第二金屬墊132的兩側。
第三金屬墊133、第五導體1331及第二槽狀部142周圍的部分第二導體14等效形成一電感元件，第三金屬墊133與第一導體13之間等效形成一電容元件，而第二阻抗單元1422等效為一電阻元件，以使得第三電源雜訊轉熱單元30成為另一RLC等效共振電路。則，電源雜訊抑制電路102將以電源雜訊轉熱單元10、30的RLC等效共振電路雙向吸收特定頻段的電源雜訊，而以抗電源雜訊穿透單元20的LC等效共振電路反射特定頻段的電源雜訊。
電源雜訊抑制電路102也能包括有複數個第一電源雜訊轉熱單元10、複數個抗電源雜訊穿透單元20及複數個第二電源雜訊轉熱單元30。每一第一電源雜訊轉熱單元10及每一第二電源雜訊轉熱單元30分別被設計對應於至少一特定頻段的電源雜訊且能夠對於所對應的特定頻段的電源雜訊進行吸收，而每一抗電源雜訊穿透單元20分別被設計對應於至少一特定頻段的電源雜訊且能夠對於所對應的特定頻段的電源雜訊進行反射。如此，電源雜訊抑制電路102將可以利用不同的電源雜訊轉熱單元10、30雙向吸收相同的或不同的特定頻段的電源雜訊，且利用不同的抗電源雜訊穿透單元20反射相同的或不同的特定頻段的電源雜訊。
再者，本發明一實施例中，係可以在電源系統中設置多個電源雜訊抑制電路100/102，這些電源雜訊抑制電路100/101/102係以串聯方式或並聯方式連接一起，且能夠一起用以抑制相同的特定頻段的電源雜訊或分別用以抑制不同的特定頻段的電源雜訊。
本發明另一實施例中，係可以在電源系統中設置多個電源雜訊抑制電路100/102，這些電源雜訊抑制電路100/101/102可以分散地分別設置在電源系統的任意位置上或圍繞在一雜訊源旁，且能夠一起用以抑制相同的特定頻段的電源雜訊或分別用以抑制不同的特定頻段的電源雜訊。
請參閱圖12，為本發明電源雜訊抑制電路的第一電源雜訊轉熱單元或第二電源雜訊轉熱單元一實施例的等效電路圖。如圖12所示，第一電源雜訊轉熱單元10或第二電源雜訊轉熱單元30包括有一第一導體15及一第二導體16。第一導體15與一電源導體連接，而第二導體16與一回流路徑連接。電源系統所提供的一供電電流將通過第一導體15，而電源系統所提供的一回流電流將通過第二導體16。
在電源雜訊轉熱單元10/20的第一導體15與第二導體16之間將等效形成有一第一等效電路17。第一等效電路17包括至少一第一電容元件171、至少一第一電感元件172及至少一第一電阻元件173。在圖12實施例的第一等效電路17中，第一電容元件171、第一電感元件172及第一電阻元件173串聯在第一導體15與第二導體16間。
或者，在圖13實施例的第一等效電路17中，第一電感元件172及第一電阻元件173並聯在一起，第一電容元件171之一端連接第一導體15而另一端透過並聯的第一電感元件172及第一電阻元件173連接至第二導體16。
請參閱圖14，為本發明電源雜訊抑制電路的抗電源雜訊穿透單元之一實施例的等效電路圖。如圖14所示，抗電源雜訊穿透單元20包括有一第一導體15及一第二導體16。第一導體15與一電源導體連接，而第二導體16與一回流路徑連接。
在抗電源雜訊穿透單元20的第一導體15與第二導體16之間將等效形成有一第二等效電路18。第二等效電路18包括至少一第二電容元件181及至少一第二電感元件182。在圖14實施例的第二等效電路18中，第二電容元件181及第二電感元件182串聯在第一導體15與第二導體16間。
或者，在圖15實施例的第二等效電路18中，第二電容元件181及第二電感元件182並聯在第一導體15與第二導體16間。
請參閱圖16，為對於未採用任何電源雜訊抑制機制的電源系統、設置有去耦合電容的電源系統以及設置有本發明電源雜訊抑制電路的電源系統進行電源雜訊之反射係數的量測之波形圖。在實驗過程中，將對於兩埠的電源系統進行電源雜訊之反射係數的量測。未採用任何電源雜訊抑制機制的電源系統其兩埠命名為Port1及Port2，設置有去耦合電容的電源系統其兩埠命名為Port3及Port4，而設置有本發明電源雜訊抑制電路的電源系統其兩埠命名為Port5及Port6。
如圖16所示，對於未採用任何電源雜訊抑制機制的電源系統進行反射係數S(1,1)的量測，將得到一曲線401；對於設置有去耦合電容的電源系統進行反射係數S(3,3)的量測，將得到一曲線402；而，對於設置有本發明電源雜訊抑制電路的電源系統進行反射係數S(5,5)的量測，將得到一曲線403。
參閱於曲線401，未採用任何電源雜訊抑制機制的電源系統在0GHz至5GHz的頻段其電源雜訊的反射係數皆低於-20dB以下，電源系統對於電源雜訊未產生有反射的功效。參閱於曲線402，設置有去耦合電容的電源系統在0GHz至5GHz的頻段其電源雜訊的反射係數都接近於0dB，意即去耦合電容幾乎將0GHz至5GHz頻段內的所有頻率的電源雜訊全反射至電源雜訊激發源。參閱於曲線403，設置有本發明電源雜訊抑制電路的電源系統在2.3GHz~2.6GHz頻段其電源雜訊的反射係數係低於-20dB以下，意即本案電源雜訊抑制電路對於2.3GHz至2.6GHz頻段內的電源雜訊其反射量係很低的。
另外，請參閱圖17，為對於未採用任何電源雜訊抑制機制的電源系統、設置有去耦合電容的電源系統以及設置有本發明電源雜訊抑制電路的電源系統進行電源雜訊之穿透係數的量測之波形圖。在實驗過程中，將對於兩埠的電源系統進行電源雜訊之穿透係數的量測。未採用任何電源雜訊抑制機制的電源系統其兩埠命名為Port1及Port2，設置有去耦合電容的電源系統其兩埠命名為Port3及Port4，而設置有本發明電源雜訊抑制電路的電源系統其兩埠命名為Port5及Port6。
如圖17所示，對於未採用任何電源雜訊抑制機制的電源系統進行穿射係數S(2,1)的量測，將得到一曲線411；對於設置有去耦合電容的電源系統進行穿透係數S(4,3)的量測，將得到一曲線412；而，對於設置有本發明電源雜訊抑制電路的電源系統進行穿透係數S(6,5)的量測，將得到一曲線413。
參閱於曲線411，未採用任何電源雜訊抑制機制的電源系統在0GHz至5GHz的頻段其電源雜訊的穿透係數皆接近於0dB，意即，電源雜訊完全穿過電源系統的兩埠。參閱於曲線412，設置有去耦合電容的電源系統在2GHz至2.7GHz頻段其電源雜訊的穿透係數係為-20dB以下，意即，去耦合電容可以抑制2GHz至2.7GHz頻段內的電源雜訊穿透電源系統的兩埠。參閱於曲線413，設置有本發明電源雜訊抑制電路的電源系統在2GHz~3.5GHz頻段其電源雜訊的穿透係數係為-20dB以下，意即，本案電源雜訊抑制電路可以抑制2GHz~3.5GHz頻段內的電源雜訊穿透電源系統的兩埠。
於是，透過圖16及17的曲線401及411得知，未採用任何電源雜訊抑制機制的電源系統其對於電源雜訊不會產生有任何的抑制功效，在任何頻段中，電源雜訊皆不會反射且完全穿過電源系統的兩埠。透過圖16及17的曲線402及412得知，電源系統設置去耦合電容後雖可以達到抑制電源雜訊穿透的功效，然而，電源雜訊會被去耦合電容反射至電源雜訊激發源，反而加大電源系統反射端晶片之電源雜訊量，亦可能影響該晶片的訊號品質，並且亦可能進一步輻射，而干擾周遭天線與通訊產品的運作。透過圖16及17的曲線403及413得知，電源系統設置本發明電源雜訊抑制電路後，於特定頻段(如2.3GHz~2.6GHz)不僅可以阻止電源雜訊穿透電源系統的兩埠，且可以將電源雜訊牽制在電源雜訊抑制電路中，避免電源雜訊反射造成訊號上與輻射上的問題。
請參閱圖18，為對於未採用任何電源雜訊抑制機制的電源系統、設置有去耦合電容的電源系統以及設置有本發明電源雜訊抑制電路的電源系統進行電源雜訊之吸收率的量測之波形圖。如圖18所示，曲線421為未採用任何電源雜訊抑制機制的電源系統其電源雜訊的吸收率曲線，曲線422為設置有去耦合電容的電源系統其電源雜訊的吸收率曲線，而曲線423為設置有本發明電源雜訊抑制電路的電源系統其電源雜訊的吸收率曲線。曲線421的吸收率係定義為
Figure 02_image011
，曲線422的吸收率係定義為
Figure 02_image013
，而曲線423的吸收率係定義為
Figure 02_image015
。
透過曲線421可以得知，未採用任何電源雜訊抑制機制的電源系統其對於電源雜訊的吸收率幾乎為0。透過曲線422可以得知，去耦合電容對於電源雜訊的吸收率也幾乎為0，其原因在於去耦合電容僅是將電源雜訊反射至電源雜訊激發源並無吸收的功效。透過曲線423可以得知，本發明電源雜訊抑制電路對於頻率1.7GHz以上的電源雜訊係具有50%以上的吸收率，且對於位在頻率2.4GHz附近的電源雜訊將近有100%的全吸收效應。
請參閱圖圖19為一電源系統之電路圖、圖20為在圖19電源系統的左側(如電源雜訊反射端)多個特定位置上之2.4GHz電源雜訊量的響應圖以及圖21為在圖19電源系統的右側(如電源雜訊穿透端)多個特定位置上之2.4GHz電源雜訊量的響應圖。如圖19所示，電源系統500包括一電源51及一反向器(Inverter)53。電源53可以透過一電源導體501及一回流路徑502連接到反向器53。電源系統500的反向器53亦可操作在800MHz頻率。圖19的電源系統500亦可選擇採用本發明電源雜訊抑制電路100抑制2.4GHz的三次諧波之電源雜訊。
如圖20所示，電源系統500的左側端為一電源雜訊反射端且位在電源雜訊抑制電路100與反向器53之間，對於電源系統500的左側端多個特定位置(A1~A9)進行2.4GHz電源雜訊的量測，將得到一曲線603。或者，電源系統500亦可選擇採用去耦合電容抑制2.4GHz的三次諧波之電源雜訊，電源系統500的左側端為雜訊反射端且位在去耦合電容與反向器53之間，對於電源系統500的左側端多個特定位置(A1~A9)進行2.4GHz電源雜訊的量測，將得到一曲線602。再或者，電源系統500未設置有任何的雜訊抑制電路，對於電源系統500的左側端多個特定位置(A1~A9)進行電源雜訊的量測將得到一曲線601。
如圖21所示，電源系統500的右側端為一電源雜訊穿透端且位在電源雜訊抑制電路100與電源51之間，對於電源系統500的右側端多個特定位置(B1~B7)進行2.4GHz電源雜訊的量測將得到一曲線613。或者，電源系統500亦可選擇採用去耦合電容抑制2.4GHz的三次諧波之電源雜訊，電源系統500的右側端為雜訊穿透端且位在去耦合電容與電源51之間，對於電源系統500的右側端多個特定位置(B1~B7)進行2.4GHz電源雜訊的量測，將得到一曲線612。再或者，電源系統500未設置有任何的雜訊抑制電路，對於電源系統500的右側端多個特定位置(B1~B7)進行2.4GHz電源雜訊的量測，將得到一曲線611。
由圖20及圖21可知，在電源系統500中使用去耦合電容或本發明電源雜訊抑制電路100對於雜訊穿透端影響不大，都可以有效抑制電源雜訊的穿透。然而，對於雜訊反射端而言，若電源系統500採用去耦合電容，電源雜訊量將會隨著位置的不同而改變，亦可能在雜訊反射端的部分位置產生一過大且無法容忍的電源雜訊；相對的，若電源系統500採用本發明電源雜訊抑制電路100，雜訊反射端的每一個位置上將存在有差不多大小的電源雜訊量。由此證明，電源系統500採用本發明電源雜訊抑制電路100後，將可以提供一相對穩定的電源系統。
以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，即凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
100:電源雜訊抑制電路 101:電源雜訊抑制電路 102:電源雜訊抑制電路 10:第一電源雜訊轉熱單元 11:第一導體 111:第一槽狀部 1111:第一金屬區塊 1112:第一阻抗單元 112:第二槽狀部 1121:第二金屬區塊 113:第三槽狀部 1131:第三金屬區塊 1132:第二阻抗單元 12:第二導體 13:第一導體 131:第一金屬墊 1311:第三導體 132:第二金屬墊 1321:第四導體 133:第三金屬墊 1331:第五導體 14:第二導體 141:第一槽狀部 1412:第一阻抗單元 142:第二槽狀部 1422:第二阻抗單元 15:第一導體 16:第二導體 17:第一等效電路 171:第一電容元件 172:第一電感元件 173:第一電阻元件 18:第二等效電路 181:第二電容元件 182:第二電感元件 20:抗電源雜訊穿透單元 30:第二電源雜訊轉熱單元 401:曲線 402:曲線 403:曲線 411:曲線 412:曲線 413:曲線 421:曲線 422:曲線 423:曲線 500:電源系統 501:電源導體 502:回流路徑 51:電源 53:反向器 601:曲線 602:曲線 603:曲線 611:曲線 612:曲線 613:曲線
圖1為本發明電源雜訊抑制電路一實施例之電路區塊示意圖。
圖2為本發明電源雜訊抑制電路一實施例之結構立體圖。
圖3為本發明電源雜訊抑制電路一實施例之結構側視圖。
圖4為本發明電源雜訊抑制電路又一實施例之結構立體圖。
圖5為本發明電源雜訊抑制電路又一實施例之結構側視圖。
圖6為本發明電源雜訊抑制電路又一實施例之電路區塊示意圖。
圖7為本發明電源雜訊抑制電路又一實施例之電路區塊示意圖。
圖8為本發明電源雜訊抑制電路又一實施例之結構立體圖。
圖9為本發明電源雜訊抑制電路又一實施例之結構側視圖。
圖10為本發明電源雜訊抑制電路又一實施例之結構立體圖。
圖11為本發明電源雜訊抑制電路又一實施例之結構側視圖。
圖12為本發明電源雜訊抑制電路的第一電源雜訊轉熱單元或第二電源雜訊轉熱單元一實施例的等效電路圖。
圖13為本發明電源雜訊抑制電路的第一電源雜訊轉熱單元或第二電源雜訊轉熱單元又一實施例的等效電路圖。
圖14為本發明電源雜訊抑制電路的抗電源雜訊穿透單元之一實施例的等效電路圖。
圖15為本發明電源雜訊抑制電路的抗電源雜訊穿透單元之又一實施例的等效電路圖。
圖16為對於未採用任何電源雜訊抑制機制的電源系統、設置有去耦合電容的電源系統以及設置有本發明電源雜訊抑制電路的電源系統進行電源雜訊之反射係數的量測之波形圖。
圖17為對於未採用任何電源雜訊抑制機制的電源系統、設置有去耦合電容的電源系統以及設置有本發明電源雜訊抑制電路的電源系統進行電源雜訊之穿透係數的量測之波形圖。
圖18為對於未採用任何電源雜訊抑制機制的電源系統、設置有去耦合電容的電源系統以及設置有本發明電源雜訊抑制電路的電源系統進行電源雜訊之吸收率的量測之波形圖。
圖19為一電源系統之電路圖。
圖20為在圖19電源系統的左側(如電源雜訊反射端)多個特定位置上之2.4GHz電源雜訊量的響應圖。
圖21為在圖19電源系統的右側(如電源雜訊穿透端)多個特定位置上之2.4GHz電源雜訊量的響應圖。
100:電源雜訊抑制電路
10:第一電源雜訊轉熱單元
20:抗電源雜訊穿透單元

Claims (17)

  1. 一種電源雜訊抑制電路，應用在一電源系統中，該電源雜訊抑制電路包括：至少一第一電源雜訊轉熱單元，包括有至少一第一阻抗單元；及至少一抗電源雜訊穿透單元，連接該第一電源雜訊轉熱單元；其中，當至少一特定頻段的電源雜訊進入該電源雜訊抑制電路時，該第一電源雜訊轉熱單元利用該第一阻抗單元吸收該特定頻段的電源雜訊以將該特定頻段的電源雜訊轉換為熱能，該抗電源雜訊穿透單元將該特定頻段的電源雜訊反射至該第一電源雜訊轉熱單元。
  2. 如請求項1所述的電源雜訊抑制電路，當未被吸收的該特定頻段的電源雜訊通過該第一電源雜訊轉熱單元而輸入至該抗電源雜訊穿透單元時，該抗電源雜訊穿透單元將未被吸收的該特定頻段的電源雜訊反射回該第一電源雜訊轉熱單元，以使得該第一電源雜訊轉熱單元的該第一阻抗單元再度吸收該特定頻段的電源雜訊。
  3. 如請求項1所述的電源雜訊抑制電路，其中該第一電源雜訊轉熱單元及該抗電源雜訊穿透單元能夠承受該電源系統提供一負載電路運作所需的一大電流，以使該電源系統的一電源訊號能夠低損耗地通過該第一電源雜訊轉熱單元及該抗電源雜訊穿透單元。
  4. 如請求項1所述的電源雜訊抑制電路，其中該電源雜訊抑制電路對於該特定頻段的電源雜訊的吸收率高於50%。
  5. 如請求項1所述的電源雜訊抑制電路，其中該電源雜訊抑制電路 包括有複數個該第一電源雜訊轉熱單元及複數個抗電源雜訊穿透單元，每一該第一電源雜訊轉熱單元分別被設計對於不同的該特定頻段的電源雜訊進行吸收，而各該抗電源雜訊穿透單元分別被設計對於不同的該特定頻段的電源雜訊進行反射。
  6. 如請求項1所述的電源雜訊抑制電路，其中該電源雜訊抑制電路更包括至少一第二電源雜訊轉熱單元，該抗電源雜訊穿透單元設置在該第一電源雜訊轉熱單元及該第二電源雜訊轉熱單元之間，該第二電源雜訊轉熱單元包括至少一第二阻抗單元，當該特定頻段的電源雜訊進入該電源雜訊抑制電路時，該第二電源雜訊轉熱單元利用該第二阻抗單元吸收該特定頻段的電源雜訊以將該特定頻段的電源雜訊轉換為熱能，該抗電源雜訊穿透單元將該特定頻段的電源雜訊反射至該第一電源雜訊轉熱單元或該第二電源雜訊轉熱單元。
  7. 如請求項6所述的電源雜訊抑制電路，其中該電源雜訊抑制電路包括有複數個該第一電源雜訊轉熱單元、複數個抗電源雜訊穿透單元及複數個該第二電源雜訊轉熱單元，每一該第一電源雜訊轉熱單元及每一該第二電源雜訊轉熱單元分別被設計對於相同的或不同的該特定頻段的電源雜訊進行吸收，而各該抗電源雜訊穿透單元分別被設計對於不同的該特定頻段的電源雜訊進行反射。
  8. 如請求項1所述的電源雜訊抑制電路，其中該第一電源雜訊轉熱單元包括一與一電源導體相連接的第一導體及一與一回流路徑相連接的第二導體，在該第一電源雜訊轉熱單元的該第一導體與該第二導體間將等效形成有一第一等效電路；該第一等效電路包括至少一第一電容元件、至少一第一電感元件及至少一第一電阻元件，該第一電容元件、該第一電感元件及該第一電阻元 件以串聯或並聯方式連接。
  9. 如請求項1所述的電源雜訊抑制電路，其中該抗電源雜訊穿透單元包括一與一電源導體相連接的第一導體及一與一回流路徑相連接的第二導體，在該抗電源雜訊穿透單元的該第一導體與該第二導體間將等效形成有一第二等效電路；該第二等效電路包括至少一第二電容元件及至少一第二電感元件，該第二電容元件及該第二電感元件以串聯或並聯方式連接。
  10. 如請求項1所述的電源雜訊抑制電路，其中該電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，該電源導體上所傳送的一供電電流將流過該第一導體，其中該第一導體的一側設置有一第一槽狀部，而另一側設置有一第二槽狀部，該第一槽狀部包括有一第一金屬區塊，該第一金屬區塊透過該第一阻抗單元連接該第一導體，而該第二槽狀部包括有一第二金屬區塊，該第二金屬區塊直接連接該第一導體；及一第二導體，與一回流路徑連接，該回流路徑上所傳送的一回流電流將流過該第二導體，其中該第二導體與該第一導體之間存在間距；其中該第一槽狀部、該第一金屬區塊、該第一阻抗單元、該第一槽狀部周圍的部分該第一導體及其對應的部分的該第二導體將組成該第一電源雜訊轉熱單元，該第二槽狀部、該第二金屬區塊、該第二槽狀部周圍的部分該第一導體及其對應的部分該第二導體將組成該抗電源雜訊穿透單元。
  11. 如請求項1所述的電源雜訊抑制電路，其中該電源雜訊抑制電路的構造包括：一第一導體，與一回流路徑連接，該回流路徑上所傳送的一回 流電流將流過該第一導體，其中該第一導體的一側設置有一第一槽狀部，而另一側設置有一第二槽狀部，該第一槽狀部包括有一第一金屬區塊，該第一金屬區塊透過該第一阻抗單元連接該第一導體，而該第二槽狀部包括有一第二金屬區塊，該第二金屬區塊直接連接該第一導體；及一第二導體，與一電源導體連接，該電源導體上所傳送的一供電電流將流過該第二導體，其中該第二導體與該第一導體之間存在間距；其中該第一槽狀部、該第一金屬區塊、該第一阻抗單元、該第一槽狀部周圍的部分該第一導體及其對應的部分的該第二導體將組成該第一電源雜訊轉熱單元，該第二槽狀部、該第二金屬區塊、該第二槽狀部周圍的部分該第一導體及其對應的部分該第二導體將組成該抗電源雜訊穿透單元。
  12. 如請求項6所述的電源雜訊抑制電路，其中該電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，該電源導體上所傳送的一供電電流將流過該第一導體，其中該第一導體包括一第一槽狀部、一第二槽狀部及一第三槽狀部，該第一槽狀部設置在該第一導體的一側，該第三槽狀部設置在該第一導體的另一側，該第二槽狀部設置在該第一槽狀部及該第三槽狀部間，該第一槽狀部包括有一第一金屬區塊，該第一金屬區塊透過該第一阻抗單元連接該第一導體，該第二槽狀部包括有一第二金屬區塊，該第二金屬區塊直接連接該第一導體，該第三槽狀部包括有一第三金屬區塊，該第三金屬區塊透過該第二阻抗單元連接該第一導體；及一第二導體，與一回流路徑連接，該回流路徑上所傳送的一回流電流將流過該第二導體，其中該第二導體與該第一導體之間存在間距； 其中該第一槽狀部、該第一金屬區塊、該第一阻抗單元、該第一槽狀部周圍的部分該第一導體及其對應的部分的該第二導體將組成該第一電源雜訊轉熱單元，該第二槽狀部、該第二金屬區塊、該第二槽狀部周圍的部分該第一導體及其對應的部分該第二導體將組成該抗電源雜訊穿透單元，該第三槽狀部、該第三金屬區塊、該第二阻抗單元、該第三槽狀部周圍的部分該第一導體及其對應的部分的該第二導體將組成該第二電源雜訊轉熱單元。
  13. 如請求項6所述的電源雜訊抑制電路，其中該電源雜訊抑制電路的構造包括：一第一導體，與一回流路徑連接，該回流路徑上所傳送的一回流電流將流過該第一導體，其中該第一導體包括一第一槽狀部、一第二槽狀部及一第三槽狀部，該第一槽狀部設置在該第一導體的一側，該第三槽狀部設置在該第一導體的另一側，該第二槽狀部設置在該第一槽狀部及該第三槽狀部間，該第一槽狀部包括有一第一金屬區塊，該第一金屬區塊透過該第一阻抗單元連接該第一導體，該第二槽狀部包括有一第二金屬區塊，該第二金屬區塊直接連接該第一導體，該第三槽狀部包括有一第三金屬區塊，該第三金屬區塊透過該第二阻抗單元連接該第一導體；及一第二導體，與一電源導體連接，該電源導體回流路徑上所傳送的一供電電流將流過該第二導體，其中該第二導體與該第一導體之間存在間距；其中該第一槽狀部、該第一金屬區塊、該第一阻抗單元、該第一槽狀部周圍的部分該第一導體及其對應的部分的該第二導體將組成該第一電源雜訊轉熱單元，該第二槽狀部、該第二金屬區塊、該第二槽狀部周圍的部 分該第一導體及其對應的部分該第二導體將組成該抗電源雜訊穿透單元，該第三槽狀部、該第三金屬區塊、該第二阻抗單元、該第三槽狀部周圍的部分該第一導體及其對應的部分的該第二導體將組成該第二電源雜訊轉熱單元。
  14. 如請求項1所述的電源雜訊抑制電路，其中該電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，該電源導體上所傳送的一供電電流將流過該第一導體；一第二導體，與一回流路徑連接，該回流路徑上所傳送的一回流電流將流過該第二導體，該第二導體包括一第一槽狀部；一第一金屬墊，設置在該第一導體及該第二導體間，該第一金屬墊與該第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在該第一金屬墊與該第二導體的該第一槽狀部之間，該第三導體之一端連接該第一金屬墊而另一端透過該第一阻抗單元連接該第二導體；及一第二金屬墊，設置在該第一導體及該第二導體間，該第二金屬墊與該第一導體之間存在間距，該第二金屬墊透過一垂直方向或水平方向設置的第四導體連接該第二導體；其中，該第一金屬墊、該第三導體、該第一阻抗單元、該第一槽狀部周圍的部分該第二導體以及位在該第一金屬墊上方的部分該第一導體將組成該第一電源雜訊轉熱單元，該第二金屬墊、該第四導體、位在該第二金屬墊上方的部分該第一導體及位在該第二金屬墊下方的部分該第二導體將組成為該抗電源雜訊穿透單元。
  15. 如請求項1所述的電源雜訊抑制電路，其中該電源雜訊抑制 電路的構造包括：一第一導體，與一回流路徑連接，該回流路徑上所傳送的一回流電流將流過該第一導體；一第二導體，與一電源導體連接，該電源導體上所傳送的一供電電流將流過該第二導體，該第二導體包括一第一槽狀部；一第一金屬墊，設置在該第一導體及該第二導體間，該第一金屬墊與該第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在該第一金屬墊與該第二導體的該第一槽狀部之間，該第三導體之一端連接該第一金屬墊而另一端透過該第一阻抗單元連接該第二導體；及一第二金屬墊，設置在該第一導體及該第二導體間，該第二金屬墊與該第一導體之間存在間距，該第二金屬墊透過一垂直方向或水平方向設置的第四導體連接該第二導體；其中，該第一金屬墊、該第三導體、該第一阻抗單元、該第一槽狀部周圍的部分該第二導體以及位在該第一金屬墊上方的部分該第一導體將組成該第一電源雜訊轉熱單元，該第二金屬墊、該第四導體、位在該第二金屬墊上方的部分該第一導體及位在該第二金屬墊下方的部分該第二導體將組成為該抗電源雜訊穿透單元。
  16. 如請求項6所述的電源雜訊抑制電路，其中該電源雜訊抑制電路的構造包括：一第一導體，與一電源導體連接，該電源導體上所傳送的一供電電流將流過該第一導體；一第二導體，與一回流路徑連接，該回流路徑上所傳送的一 回流電流將流過該第二導體，該第二導體包括一第一槽狀部及一第二槽狀部；一第一金屬墊，設置在該第一導體及該第二導體間，該第一金屬墊與該第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在該第一金屬墊與該第二導體的該第一槽狀部之間，該第三導體之一端連接該第一金屬墊而另一端透過該第一阻抗單元連接該第二導體；一第二金屬墊，設置在該第一導體及該第二導體間，該第二金屬墊與該第一導體之間存在間距，該第二金屬墊透過一垂直方向或水平方向設置的第四導體連接該第二導體；及一第三金屬墊，設置在該第一導體及該第二導體間，該第三金屬墊與該第一導體之間存在間距，該第一金屬墊及該第三金屬墊位在該第二金屬墊的兩側，一第五導體以一垂直方向或一水平方向延伸在該第三金屬墊與該第二導體的該第二槽狀部之間，該第五導體之一端連接該第三金屬墊而另一端透過該第二阻抗單元連接該第二導體；其中，該第一金屬墊、該第三導體、該第一阻抗單元、該第一槽狀部周圍的部分該第二導體以及位在該第一金屬墊上方的部分該第一導體將組成該第一電源雜訊轉熱單元，該第二金屬墊、該第四導體、位在該第二金屬墊上方的部分該第一導體及位在該第二金屬墊下方的部分該第二導體將組成為該抗電源雜訊穿透單元，該第三金屬墊、該第五導體、該第二阻抗單元、該第二槽狀部周圍的部分該第二導體以及位在該第三金屬墊上方的部分該第一導體將組成該第三電源雜訊轉熱單元。
  17. 如請求項6所述的電源雜訊抑制電路，其中該電源雜訊抑制電路的構造包括： 一第一導體，與一回流路徑連接，該回流路徑上所傳送的一回流電流將流過該第一導體；一第二導體，與一電源導體連接，該電源導體上所傳送的一供電電流將流過該第二導體，該第二導體包括一第一槽狀部及一第二槽狀部；一第一金屬墊，設置在該第一導體及該第二導體間，該第一金屬墊與該第一導體之間存在間距，一第三導體以一垂直方向或一水平方向延伸在該第一金屬墊與該第二導體的該第一槽狀部之間，該第三導體之一端連接該第一金屬墊而另一端透過該第一阻抗單元連接該第二導體；一第二金屬墊，設置在該第一導體及該第二導體間，該第二金屬墊與該第一導體之間存在間距，該第二金屬墊透過一垂直方向或水平方向設置的第四導體連接該第二導體；及一第三金屬墊，設置在該第一導體及該第二導體間，該第三金屬墊與該第一導體之間存在間距，該第一金屬墊及該第三金屬墊位在該第二金屬墊的兩側，一第五導體以一垂直方向或一水平方向延伸在該第三金屬墊與該第二導體的該第二槽狀部之間，該第五導體之一端連接該第三金屬墊而另一端透過該第二阻抗單元連接該第二導體；其中，該第一金屬墊、該第三導體、該第一阻抗單元、該第一槽狀部周圍的部分該第二導體以及位在該第一金屬墊上方的部分該第一導體將組成該第一電源雜訊轉熱單元，該第二金屬墊、該第四導體、位在該第二金屬墊上方的部分該第一導體及位在該第二金屬墊下方的部分該第二導體將組成為該抗電源雜訊穿透單元，該第三金屬墊、該第五導體、該第二阻抗單元、該第二槽狀部周圍的部分該第二導體以及位在該第三金屬墊上方的部分該第一導 體將組成該第三電源雜訊轉熱單元。
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