CN114252760A - 集成电路电磁兼容测量装置、系统及方法 - Google Patents

Abstract

本发明公开了一种集成电路电磁兼容测量装置、系统及方法，包括电磁屏蔽壳体、导电芯板、第一射频接口与第二射频接口，电磁屏蔽壳体上设有沿竖向贯穿电磁屏蔽壳体的测量小室；测量小室的截面为长方形结构，导电芯板设在测量小室内，导电芯板所在平面与测量小室的截面平行，且导电芯板的长度方向与测量小室的长度方向平行；第一射频接口设在电磁屏蔽壳体的一侧且与导电芯板的一端相连，第二射频接口设在电磁屏蔽壳体的另一侧且与导电芯板的另一端相连。本发明涉及集成电路电磁兼容技术领域，针对集成电路带状线小室辐射发射及抗扰度测量能够有效地在不缩小工作带宽的前提下扩大测试区域。

Description

集成电路电磁兼容测量装置、系统及方法

技术领域

本发明涉及集成电路电磁兼容技术领域，具体是一种集成电路电磁兼容测量装置、系统及方法。

背景技术

国内电磁兼容研究主要集中在系统级设备和产品，而专门针对集成电路电磁兼容起步较晚，虽逐步与世界前沿研究方向接轨，但仍有很大差距。在前沿领域采用的往往是国外高性能、高可靠性的IC产品，系统和集成电路的EMC主要是靠国外公司把关。我国还没有国家级的集成电路EMC的测试验证标准，只是在个别应用中考虑到芯片级的EMC问题。随着我国国产芯片、航天航空、汽车电子等行业的发展，我国从国家层面及各行业内部都开始大力研发自主知识产权的高性能，高可靠性IC芯片。

近年来越来越多的电路设计人员和应用人员开展集成电路的EMC设计和测试方法的研究，EMC性能已成为衡量集成电路性能的又一重要技术指标。随着集成电路集成度的提高，越来越多的元件集成到芯片上，电路的功能和密度增加了，传输脉冲电流的速度提高了，工作电压降低了，集成电路本身的电磁干扰与抗干扰问题已成为集成电路的设计、制造业关注的课题。集成电路EMC的研究不仅涉及集成电路自身的电磁干扰与抗扰度测试和设计方法研究，而且有必要与集成电路的应用相结合，将强制性标准对设备和系统的EMC要求，结合到集成电路的设计中，使电路更易于设计出符合标准的最终产品。电磁干扰小、抗干扰能力强的集成电路更有利于产品的EMC设计，可以减少系统设计的负担，节约滤波、屏蔽等措施的费用，因此开展集成电路的EMC设计和检测研究能为电路的应用提供设计指南，节约最终产品的成本。

带状线小室法是在电磁兼容测试中应用较为广泛的，是在带状线小室的基础上建立起来的一种电磁干扰测量方法。带状线小室中间的矩形部分开了一个与被测线路板相适应的矩形窗口，用于放置装有被测集成电路的专用评估线路板，该PCB板的内侧为被测的集成电路，外侧为集成电路的外围电路及辅助设备的连接端。测到的辐射发射主要来源于被测芯片。被测芯片的高频电流在内部互连线上流动，内键合丝、管脚充当了辐射发射天线。当测试频率低于带状线小室的一阶高次模频率时，只有主模TEM模传输，传递到两同轴负载的功率与被测PCB板上试品的电流平方成正比，这样通过测试同轴输出端的频谱就能评估线路板上集成电路的电磁发射性能。随着待测集成电路集成度越来越高，设计越来越复杂，工作频率不断提高，传统的带状线小室不再满足对高频段集成电路的测量，亟需扩展带状线小室的适用测量频段。传统带状线小室提高测量频段的方法为缩小带状线小室体积，随着小室体积的缩小，带状线小室的一阶高次模频率随之提高，进而达到扩展测量频段的目的，但这种方法无疑缩小了小室开窗，进而限制了待测集成电路的大小。现有5cm×5cm开窗的传统带状线小室工作带宽为6GHz，测试区域小于4cm×4cm，可以适用于大多数芯片的测量，但是无法测量尺寸较大的芯片，如长度较长的DIP、SIP封装芯片和表面尺寸大于4cm*4cm的正方形芯片。

发明内容

针对上述现有技术中的不足，本发明提供一种集成电路电磁兼容测量装置、系统及方法，针对集成电路带状线小室辐射发射及抗扰度测量能够有效地在不缩小工作带宽的前提下扩大测试区域。

为实现上述目的，本发明提供一种集成电路电磁兼容测量装置，包括电磁屏蔽壳体、导电芯板、第一射频接口与第二射频接口，所述电磁屏蔽壳体上设有沿竖向贯穿所述电磁屏蔽壳体的测量小室；

所述测量小室的截面为长方形结构，所述导电芯板设在所述测量小室内，所述导电芯板所在平面与所述测量小室的截面平行，且所述导电芯板的长度方向与所述测量小室的长度方向平行；

所述第一射频接口设在所述电磁屏蔽壳体的一侧且与所述导电芯板的一端相连，所述第二射频接口设在所述电磁屏蔽壳体的另一侧且与所述导电芯板的另一端相连。

在另一个实施例，所述导电芯板、所述第一射频接口、所述第二射频接口的数量均为两个，两个所述导电芯板位于同一水平面，且间隔对称位于所述测量小室内；

其中一个所述导电芯板对应的第一射频接口与另一个所述导电芯板对应的第二射频接口位于所述电磁屏蔽壳体的同一侧。

在另一个实施例，所述导电芯板在所述测量小室内处于上下居中的位置。

为实现上述目的，本发明还提供一种集成电路电磁兼容测量系统，包括第一PCB板、第二PCB板、上述集成电路电磁兼容测量装置以及完全相同的第一待测芯片与第二待测芯片；

所述第一待测芯片固定安装在所述第一PCB板上，所述第二待测芯片固定安装在所述第二PCB板上；

所述第一PCB板固定设在所述测量小室顶端，且所述第一待测芯片的一侧位于其中一个所述导电芯板的正上方，所述第二PCB板固定设在所述测量小室底端，且所述第二待测芯片的另一侧位于同一个所述导电芯板的正下方。

为实现上述目的，本发明还提供一种集成电路电磁兼容测量方法，采用上述集成电路电磁兼容测量系统，所述测量方法包括如下步骤：

步骤1，将第一PCB板固定设在测量小室顶端，并使第一待测芯片的一侧位于其中一个导电芯板的正上方；将第二PCB板固定设在测量小室底端，并使第二待测芯片的另一侧位于同一个导电芯板的正下方；其中，第一待测芯片与第二待测芯片上朝向导电芯板的部分能够组成一个完整的待测芯片；

步骤2，将信号发生器通过前向耦合器分出两路等幅同相射频信号，分别接入两个第一射频接口，并在两个第二射频接口分别接入50欧姆匹配负载；

步骤3，第一PCB板、第二PCB板供电后，开启信号发生器，设置输出信号频率，并不断增大前向耦合器的输出功率，直到第一PCB板与第二PCB板中任意一个上的模块失效判断电路显示模块失效，得到对应该频点的功率；

步骤4，改变信号发生器输出信号频率，重复步骤3，直到获得所有频点对应的失效功率。

相较于现有技术，本发明提供的一种集成电路电磁兼容测量装置、系统及方法，具有如下有益技术效果：

1、本发明提供的集成电路电磁兼容测量装置，针对集成电路带状线小室辐射发射及抗扰度测量能够有效地在不缩小工作带宽的前提下扩大测试区域；

2、本发明提供的集成电路电磁兼容测量系统及方法，在不缩小工作带宽的情况下进一步横向扩大了小室开窗，因而可以测试更大尺寸的集成电路模块(芯片)，而在横向扩大小室开窗的基础上，若是同步增加导电芯板的宽度又会导致测量带宽会减小，因此本发明选择设置了两个导电芯板；但由于设置了两个导电芯板，使得电磁场均匀区分别位于两个导电芯板上方，而两个导电芯板之间位置的场强始终为0，带状线小室开窗上方可用于测试的区域一般为3dB场均匀区，因而改进型带状线小室的测试区域在开窗处分为了左右两块，而尺寸较大的传统的测试方法是，设计一块PCB板，将待测集成电路模块(芯片)置于PCB板中间，测试时将该PCB板置于测量小室顶端位置，待测集成电路模块(芯片)朝向小室内部且位于测试区域，测量小室底部设置盖板作为屏蔽壳体的一部分固定在屏蔽壳体底部。将传统测试方法应本发明中的集成电路电磁兼容测量系统时，会使得待测集成电路模块(芯片)的中间部分位于非测试区域，无法测得整个模块(芯片)的抗扰度情况。基于这一问题，本发明通过增加一块PCB板且偏置待测集成电路模块(芯片)，使待测集成电路模块(芯片)的上下两半同时处于一侧测试区域上下方，进而有效地弥补了传统测量方法的不足。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明实施例中传统集成电路电磁兼容测量装置的正视图；

图2为本发明实施例中传统集成电路电磁兼容测量装置的俯视图；

图3为本发明实施例中传统5cm×5cm开窗的测量小室的S参数和电压驻波比仿真结果示意图；

图4为本发明实施例1中集成电路电磁兼容测量装置的俯视图；

图5为本发明实施例1中延长型5cm×10cm开窗的测量小室测量装置的S参数和电压驻波比仿真结果示意图；

图6为本发明实施例2中基于虚拟电镜原理的集成电路电磁兼容测量装置的正视图；

图7为本发明实施例2中基于虚拟电镜原理的集成电路电磁兼容测量装置的俯视图；

图8为本发明实施例2中虚拟电镜的原理图；

图9为本发明实施例2中基于虚拟电镜原理的改进型10cm×10cm开窗的测量小室测量装置的S参数和电压驻波比仿真结果示意图；

图10为本发明实施例3中集成电路电磁兼容测量系统中第一PCB板与第二PCB板的示意图；

图11为本发明实施例3中集成电路电磁兼容测量系统的示意图。

附图标号：电磁屏蔽壳体1、测量小室101、导电芯板2、第一射频接口3、第二射频接口4、第一PCB板501、第二PCB板502、第一待测芯片601、第二待测芯片602、信号发生器7、前向耦合器8、50欧姆匹配负载9。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是物理连接或无线通信连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

另外，本发明各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

如图1-2所示为传统的5cm×5cm开窗的集成电路电磁兼容测量装置，其主要包括电磁屏蔽壳体1、导电芯板2、第一射频接口3与第二射频接口4，电磁屏蔽壳体1上设有沿竖向贯穿电磁屏蔽壳体1的测量小室101(即为带状线小室)，测量小室101的截面为5×5cm的正方形结构。第一射频接口3设在电磁屏蔽壳体1的一侧，且第一射频接口3的芯线与导电芯板2的一端相连；第二射频接口4设在电磁屏蔽壳体1的另一侧，且第二射频接口4的芯线与导电芯板2的另一端相连。具体地，导电芯板2的两端为向外延伸且收缩的凸起结构，凸起结构的末端与第一射频接口3、第二射频接口4的芯线焊接相连，以避免导电芯板2连接在第一射频接口3、第二射频接口4时与屏蔽外壳接触。

上述集成电路电磁兼容测量装置的测量原理为：测量小室101产生的波的特征是正交的电场(E)和磁场(H)，传统电磁屏蔽壳体1为对称设计的金属结构，内部安装有导电芯板2用于传输电磁波，导电芯板2上下方均为自由空间，即导电芯板2位于测量小室101的中部位置。测量小室101底部是作为金属屏蔽盖板的底板，通过螺丝固定在电磁屏蔽壳体1下方。测量小室101的顶部设置为一个方形测试窗，且电磁屏蔽壳体1的顶端设有若干环绕在测试窗周围的第一固定孔，测试窗通过螺丝与第一固定孔的配合固定PCB测试板，被测芯片焊接于PCB测试板上。当测量芯片辐射发射时，测量小室101一端的第一射频接口3连接有匹配负载，另一端的第二射频接口4连接线链接电磁干扰测试接收机，芯片上电工作时，电磁干扰测试接收机可实时检测芯片辐射发射情况；当测量芯片抗扰度时，测量小室101一端的第一射频接口3通过功率放大器连接信号源，另一端的第二射频接口4连接匹配负载，设置好测试频率后通过调整功率放大器的输出功率，依据芯片失效判据，找到使芯片失效的最低输出功率，完成对芯片抗扰度的测量。

上述传统的5cm×5cm开窗的集成电路电磁兼容测量装置的测试区域小于4cm×4cm，虽然可以适用于大多数芯片的测量，但是无法测量尺寸较大的芯片，如长度较长的DIP、SIP封装芯片和表面尺寸大于4cm×4cm的正方形芯片。基于此，本实施例给出了两种集成电路电磁兼容测量装置的实施方式来解决长度较长的DIP、SIP封装芯片和表面尺寸大于4cm×4cm的正方形芯片的测量问题。

实施例1

对于长度较长的DIP、SIP封装芯片，本实施例给出了一种改进后的集成电路电磁兼容测量装置，参考图4，该集成电路电磁兼容测量装置包括电磁屏蔽壳体1、导电芯板2、第一射频接口3与第二射频接口4，电磁屏蔽壳体1上设有沿竖向贯穿电磁屏蔽壳体1的测量小室101，电磁屏蔽壳体1底部螺栓连接有底板，作为电磁屏蔽壳体1的一部分。测量小室101的截面为5cm×10cm的长方形结构，导电芯板2设在测量小室101内，导电芯板2所在平面与测量小室101的截面平行，且导电芯板2的长度方向与测量小室101的长度方向平行。第一射频接口3设在电磁屏蔽壳体1的一侧，且第一射频接口3的芯线与导电芯板2的一端相连；第二射频接口4设在电磁屏蔽壳体1的另一侧，且第二射频接口4的芯线与导电芯板2的另一端相连。具体地，导电芯板2的两端为向外延伸且收缩的凸起结构，凸起结构的末端与第一射频接口3、第二射频接口4的芯线焊接相连，以避免导电芯板2连接在第一射频接口3、第二射频接口4时与屏蔽外壳接触。

相较于传统的5cm×5cm开窗的集成电路电磁兼容测量装置，本实施例中集成电路电磁兼容测量装置的测量小室101开窗长度增加的一倍，使得测量装置可以适用于长度较长的DIP、SIP封装芯片。其中，测量小室101的工作带宽主要取决于一阶高次模截止频率，根据标准IEEE Std 1309-2013，与测量小室101原理相同的TEM小室，其一阶高次模截止频率的计算公式为：

其中，c为真空中的光速，a、b分别为测量小室101宽度、高度的一半。根据上述公式可知，纵向延长开窗不会改变测量小室101的宽度和高度，进而不会对测量小室101的截止频率产生影响，因此延长的测量小室101，工作带宽不会受影响。

下面结合具体的示例对本实施例中的集成电路电磁兼容测量装置作出进一步说明。

标准IEC62132-8里对测量小室101的指标要求主要包括两点，一是电压驻波比(VSWR)小于1.25，二是插入损耗(S21)小于3dB。行业普遍接受在测量小室101内不产生高次模的情况下，电压驻波比的值在0～3GHz范围内小于1.25,3GHz以上可放宽到不大于2。以传统的5×5cm开窗的测量小室101为例，电压驻波比(VSWR)和S参数的仿真结果如图3所示，产品实测结果一般略差于仿真结果。目前市面上该产品的VSWR值实测结果为：在0～3GHz范围内小于1.25；3～5GHz范围内小于1.5；5～6GHz范围内小于1.9；6GHz以上开始出现高次模，VSWR值急剧升高，不再满足标准IEC62132-8里对VSWR值的要求。

本实施例中提出的纵向延长型测量小室101，纵向长度延长为原长度的两倍，这样延长的好处是，在不显著影响测量小室101工作带宽的前提下有效扩展了测试区域。纵向延长为5cm×10cm开窗的测量小室101，电压驻波比(VSWR)和S参数的仿真结果如图5所示，对比图3和图5可知延长后的测量小室101工作带宽未受影响。传统5cm×5cm开窗的测量小室101的测试区域为开窗中心处4cm×4cm区域，该区域的电磁场均匀性优于3dB。当开窗长度纵向延长到原长度的两倍后，3dB场均匀区测试区域可扩大为4cm×9cm。对于DIP、SIP等双列直插封装的芯片，此类芯片引脚数越多长度越长，而宽度几乎不变，因此采用本实施例可更大范围的测量此类芯片。

实施例2

对于表面尺寸大于4cm×4cm的正方形芯片，本实施例给出了另一种改进后的集成电路电磁兼容测量装置，参考图6-7，该集成电路电磁兼容测量装置包括电磁屏蔽壳体1、导电芯板2、第一射频接口3与第二射频接口4，电磁屏蔽壳体1上设有沿竖向贯穿电磁屏蔽壳体1的测量小室101。导电芯板2、第一射频接口3、第二射频接口4的数量均为两个，两个导电芯板2位于同一水平面，且间隔对称位于测量小室101内；其中一个导电芯板2对应的第一射频接口3与另一个导电芯板2对应的第二射频接口4位于电磁屏蔽壳体1的同一侧。其中，导电芯板2在测量小室101内处于上下居中的位置。

与实施例1相比，本实施例中测量小室101的截面为10cm×10cm的正方形结构，即在实施例1的基础上，运用虚拟电镜原理将测量小室101的横向拓宽了一倍。虚拟电镜原理为：在无限大接地导体平板上方放置一个电流元，其在导体平板上方产生的电磁场，等同于在导体平板下方的镜像位置放置一个电流元，把导体平板去掉后由上下两个电流元组成的系统在上半空间产生的电磁场。镜像电流与原有电流大小相等，相位相同或相反，原理如图8所示。

本实施例中将虚拟电镜原理应用到测量小室101中，认为实施例1中延长型测量小室101的一个侧壁为无限大接地导体平板。将该侧壁去除，为保证测量小室101内的电磁场与去除侧壁前相同，在侧壁另一侧对称位置处放置同样的导电芯板2，两侧导电芯板2的通电电磁波等幅反相。

下面结合具体的示例对本实施例中的集成电路电磁兼容测量装置作出进一步说明。

本实施例中提出的基于虚拟电镜原理的测量小室101在纵向延长型测量小室101的基础上，应用镜像原理横向扩展为原宽度的两倍。这样扩展的好处依然是在不显著影响测量小室101工作带宽的前提下有效扩展了测试区域。5cm×10cm开窗的纵向延长型测量小室101，应用虚拟电镜原理横向扩展后，开窗为10cm×10cm，3dB场均匀区测试区域扩大为两个4cm×9cm区域。对左右两路射频接口同时通等幅反相的电磁波，电压驻波比(VSWR)和S参数的仿真结果如图9所示，对比图3、图5和图9可知横向扩展后的测量小室工作带宽基本未受影响。

实施例3

参考图10-11，本实施例公开了一种集成电路电磁兼容测量系统，包括第一PCB板501、第二PCB板502、实施例2中的集成电路电磁兼容测量装置以及完全相同的第一待测芯片601与第二待测芯片602。其中，第一待测芯片601固定安装在第一PCB板501上，第二待测芯片602固定安装在第二PCB板502上。第一PCB板501固定设在测量小室101顶端，且第一待测芯片601的一侧位于其中一个导电芯板2的正上方，第二PCB板502固定设在测量小室101底端，且第二待测芯片602的另一侧位于同一个导电芯板2的正下方。

将上述集成电路电磁兼容测量系统用于集成电路模块STM32F103芯片时，其测量方法，包括如下步骤：

步骤1，先将第一块待测集成电路模块STM32F103芯片固定安装在第一PCB板501上，再将第一PCB板501固定设在测量小室101顶端，并使该待测芯片的一侧位于其中一个导电芯板2的正上方；随后将第二块待测集成电路模块STM32F103芯片固定安装在第二PCB板502上，将第二PCB板502固定设在测量小室101底端，并使该待测芯片的另一侧位于同一个导电芯板2的正下方；其中，两块待测集成电路模块STM32F103芯片上朝向导电芯板2的部分能够组成一个完整的待测集成电路模块STM32F103芯片；

步骤2，将信号发生器7通过前向耦合器8分出两路等幅同相射频信号，分别接入两个第一射频接口3，并在两个第二射频接口4分别接入50欧姆匹配负载9；

步骤3，第一PCB板501、第二PCB板502供电后，开启信号发生器7，设置输出信号频率，并不断增大前向耦合器8的输出功率，直到第一PCB板501与第二PCB板502中任意一个上的模块失效判断电路显示模块失效，得到对应该频点的功率；

步骤4，改变信号发生器7输出信号频率，重复步骤3，直到获得所有频点对应的失效功率，确定STM32F103芯片受干扰的敏感度阈值。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (5)

1.一种集成电路电磁兼容测量装置，其特征在于，包括电磁屏蔽壳体、导电芯板、第一射频接口与第二射频接口，所述电磁屏蔽壳体上设有沿竖向贯穿所述电磁屏蔽壳体的测量小室；

所述测量小室的截面为长方形结构，所述导电芯板设在所述测量小室内，所述导电芯板所在平面与所述测量小室的截面平行，且所述导电芯板的长度方向与所述测量小室的长度方向平行；

所述第一射频接口设在所述电磁屏蔽壳体的一侧且与所述导电芯板的一端相连，所述第二射频接口设在所述电磁屏蔽壳体的另一侧且与所述导电芯板的另一端相连。

2.根据权利要求1所述集成电路电磁兼容测量装置，其特征在于，所述导电芯板、所述第一射频接口、所述第二射频接口的数量均为两个，两个所述导电芯板位于同一水平面，且间隔对称位于所述测量小室内；

其中一个所述导电芯板对应的第一射频接口与另一个所述导电芯板对应的第二射频接口位于所述电磁屏蔽壳体的同一侧。

3.根据权利要求2所述集成电路电磁兼容测量装置，其特征在于，所述导电芯板在所述测量小室内处于上下居中的位置。

4.一种集成电路电磁兼容测量系统，其特征在于，包括第一PCB板、第二PCB板、权利要求2或3所述集成电路电磁兼容测量装置以及完全相同的第一待测芯片与第二待测芯片；

所述第一待测芯片固定安装在所述第一PCB板上，所述第二待测芯片固定安装在所述第二PCB板上；

所述第一PCB板固定设在所述测量小室顶端，且所述第一待测芯片的一侧位于其中一个所述导电芯板的正上方，所述第二PCB板固定设在所述测量小室底端，且所述第二待测芯片的另一侧位于同一个所述导电芯板的正下方。

5.一种集成电路电磁兼容测量方法，其特征在于，采用权利要求4所述集成电路电磁兼容测量系统，所述测量方法包括如下步骤：

步骤1，将第一PCB板固定设在测量小室顶端，并使第一待测芯片的一侧位于其中一个导电芯板的正上方；将第二PCB板固定设在测量小室底端，并使第二待测芯片的另一侧位于同一个导电芯板的正下方；其中，第一待测芯片与第二待测芯片上朝向导电芯板的部分能够组成一个完整的待测芯片；

步骤2，将信号发生器通过前向耦合器分出两路等幅同相射频信号，分别接入两个第一射频接口，并在两个第二射频接口分别接入50欧姆匹配负载；

步骤3，第一PCB板、第二PCB板供电后，开启信号发生器，设置输出信号频率，并不断增大前向耦合器的输出功率，直到第一PCB板与第二PCB板中任意一个上的模块失效判断电路显示模块失效，得到对应该频点的功率；

步骤4，改变信号发生器输出信号频率，重复步骤3，直到获得所有频点对应的失效功率。

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