CN113190394A - 一种面向soc芯片的多时钟域并发测试系统及其测试方法 - Google Patents
一种面向soc芯片的多时钟域并发测试系统及其测试方法 Download PDFInfo
- Publication number
- CN113190394A CN113190394A CN202110746890.0A CN202110746890A CN113190394A CN 113190394 A CN113190394 A CN 113190394A CN 202110746890 A CN202110746890 A CN 202110746890A CN 113190394 A CN113190394 A CN 113190394A
- Authority
- CN
- China
- Prior art keywords
- test
- signal processing
- controller
- processing unit
- clock domain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3688—Test management for test execution, e.g. scheduling of test suites
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明涉及一种面向SOC芯片的多时钟域并发测试系统及其测试方法，属于芯片检测技术领域。本发明板卡系统包括板卡和设置在板卡上的时钟域控制器、插槽总线控制器和测试子系统，时钟域控制器连接测试子系统和插槽总线控制器，插槽总线控制器连接背板总线；测试子系统包括测试处理器和信号处理单元，测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器。本发明通过多时钟域并发的测试方法，在提高了单颗SOC芯片测试效率的同时，单颗芯片的测试成本也得到降低，从而提高了利润；对芯片工作在多模块并发工作状态下的失效有更高的检测覆盖率，提高芯片封装后的良率。
Description
技术领域
本发明涉及一种面向SOC芯片的多时钟域并发测试系统及其测试方法，属于芯片检测技术领域。
背景技术
对于SOC类芯片的测试，由于通常各个功能模块是可以并发工作的，例如MCU微处理器在处理数据的同时，USB可以同时收发数据，内存可以同时进行数据的存取等。理论上，如果每一个内部的模块同时进行测试，测试工作在相同或者不同的时钟域中，这样不但可以高速并发的完成测试，同时还可以测试出全速状态下最接近实际使用环境的工作状态。
因为SOC混合信号芯片的特点，数字、模拟信号有大量的同步测试需求。而由于传统的信号处理单元都设计为在同一个计算机控制之下工作，而计算机总线一次只能读写某一信号处理单元，导致一个图形测试期间只能启动一次测试。如此，一方面测试效率低下，另一方面无法进行多模块的并发工作状态下的测试工作。
发明内容
本发明要解决的技术问题是缺少针对SOC芯片并发工作状态下的有效的检测方法。针对现有技术不足，提出一种面向SOC芯片的多时钟域并发测试系统及其测试方法，可以实现SOC芯片测试中对于多功能模块的并发工作状态模拟中的并发测试要求。
为了实现上述目的，本方面采用的技术方案为：一种面向SOC芯片的多时钟域并发测试系统，所述系统包括系统背板、背板总线、总线控制器和板卡系统，所述系统背板上设有背板插槽，所述板卡系统通过所述背板插槽安装在所述系统背板上，所述背板总线通过总线槽设置在所述系统背板上，所述背板总线实现所述板卡之间的连接，所述系统背板通过所述总线控制器连接计算机，所述板卡系统包括板卡和设置在所述板卡上的时钟域控制器、插槽总线控制器和测试子系统，所述时钟域控制器连接所述测试子系统和插槽总线控制器，所述插槽总线控制器连接所述背板总线；所述插槽总线控制器实现所述背板插槽上的板卡系统之间的数据交换和同步；所述时钟域控制器负责所述测试子系统的时域控制，实现所述测试子系统的时域的分配和管理；所述测试子系统包括测试处理器和信号处理单元，所述测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器；所述测试图形存储器、时序发生器、图形发生器和指令发生器分别与所述存储控制器相连，所述时序发生器、图形发生器和指令发生器依次相连接，所述时序发生器和指令发生器连接所述信号处理单元，所述信号处理单元包括数字单元、模拟单元和混合单元；所述存储控制器和信号处理单元通过所述背板总线连接至所述总线控制器；所述计算机实现生成Pattern文件的功能；所述测试图形存储器实现存储所述Pattern文件的代码的功能；所述存储控制器负责控制所述计算机对所述测试图形存储器的数据下载及读取；所述存储控制器受到所述测试图形发生器的控制，提供对所述Pattern文件的实时获取功能；所述时序发生器基于所述Pattern文件指定的时序要求，实现产生每个周期所需的精确时序信号，并提供给所述测试处理器的其他模块的功能；所述图形发生器基于所述Pattern文件的指令要求，实现产生控制时序的功能，并实现控制所述存储控制器对所述测试图形存储器的地址访问的功能，所述控制时序的功能包括跳转或者循环；所述指令发生器基于所述Pattern文件的指令要求，实现产生用于同步控制所述信号处理单元的指令信号的功能；所述指令发生器在所述图形发生器的控制下，将所述指令信号发送给相应的所述信号处理单元；所述信号处理单元根据收到的所述指令发生器发送的所述指令信号，并执行所述指令信号相应的操作。
上述技术方案的进一步改进是：所述总线控制器包括ATE总线控制器和PCIE总线控制器，所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换，以及实现各个所述测试子系统之间的同步；所述PCIE总线控制器协助所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换。
上述技术方案的进一步改进是：所述背板总线包括数据总线和同步总线，所述背板总线实现所述计算机与所述板卡系统的连接，实现所述板卡系统接受所述计算机的控制，并实现各个所述板卡系统之间的同步。
上述技术方案的进一步改进是：所述计算机实现生成Pattern文件的功能。
上述技术方案的进一步改进是：所述信号处理单元包括数字信号处理单元、模拟信号处理单元和混合信号处理单元，不同的信号处理单元处理不同类型的信号；所述信号处理单元执行的操作包括输出激励和测试采样。
上述技术方案的进一步改进是：所述存储控制器包括DDR存储控制器、读写控制器和数据缓冲器。
一种应用于所述的面向SOC芯片的多时钟域并发测试系统的面向SOC芯片的多时钟域并发测试方法，包括以下步骤：
S1：测试开始前，确定待使用的所述测试子系统对应的被测器件的测试需求，所述计算机根据测试需求生成各自的Pattern文件；
S2：所述计算机通过总线控制器将各个待使用的所述测试子系统对应的Pattern文件传输至测试图形存储器中；
S3：所述计算机根据测试需求调整各个待使用的所述测试子系统的配置，使各个待使用的所述测试子系统调整至测试需求所需的状态；
S4：所述计算机控制各个待使用的所述测试子系统的时钟域控制器，使所述时钟域控制器控制时序发生器产生时序信号，将所述时序信号作为待使用的所述测试子系统对应的时钟域；
S5：测试开始时，分选设备将被测器件连接至信号处理单元，所述计算机收到启动测试信号后，同步启动各个待使用的所述测试子系统进行测试；
S6：各个测试子系统执行对应的Pattern文件，并控制相应的信号处理单元，完成所述被测器件的激励输出和返回信号的采集分析；
S7：所述计算机获取各个所述测试子系统的测试结果，并综合分析所述被测器件是否测试通过；
S8：若通过则通知分选设备将所述被测器件处理为合格品；若不通过通知分选设备将所述被测器件处理为不良品。
上述技术方案的进一步改进是：不同种类的被测器件连接不同种类的信号处理单元，所述信号处理单元包括数字信号处理单元、模拟信号处理单元和混合信号处理单元。
上述技术方案的进一步改进是：所述计算机根据测试需求控制各个待使用的所述测试子系统的时钟域控制器，使各个所述测试子系统的时序发生器产生相同的时钟域。
上述技术方案的进一步改进是：所述计算机根据测试需求控制各个待使用的所述测试子系统的时钟域控制器，使各个所述测试子系统的时序发生器产生不同的时钟域。
本发明带来的有益效果是：本发明可以充分满足目前SOC芯片测试中对于多功能模块的并发测试要求，解决了传统方法中的低效问题；通过多时钟域的并发模块测试方法，在提高了单颗SOC芯片测试效率，测试成本也得到降低；通过多时钟域的并发模块测试方法，也可以对芯片在多模块并发工作状态下的失效有更高的检测覆盖率，提高了芯片利润。
附图说明
下面结合附图对本发明作进一步的说明。
图1是本发明实施例的测试子系统的结构示意图。
图2是本发明实施例的测试系统的结构示意图。
图3是本发明实施例的检测的状态图。
具体实施方式
下面对照附图，通过对实施例的描述，对本发明的具体实施方式如所涉及的各部分之间的相互位置及连接关系、各部分的作用及工作原理、操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本发明的构思、技术方案有更完整、准确和深入的理解。
实施例
如图1和图2所示，一种面向SOC芯片的多时钟域并发测试系统，系统包括系统背板、背板总线、总线控制器和板卡系统，系统背板上设有背板插槽，板卡系统通过背板插槽安装在系统背板上，背板总线通过总线槽设置在系统背板上，背板总线实现板卡之间的连接，系统背板通过总线控制器连接计算机，板卡系统包括板卡和设置在板卡上的时钟域控制器、插槽总线控制器和测试子系统，时钟域控制器连接测试子系统和插槽总线控制器，插槽总线控制器连接背板总线；插槽总线控制器实现背板插槽上的板卡系统之间的数据交换和同步；时钟域控制器负责测试子系统的时域控制，实现测试子系统的时域的分配和管理；测试子系统包括测试处理器和信号处理单元，测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器；测试图形存储器、时序发生器、图形发生器和指令发生器分别与存储控制器相连，时序发生器、图形发生器和指令发生器依次相连接，时序发生器和指令发生器连接信号处理单元，信号处理单元包括数字单元、模拟单元和混合单元；存储控制器和信号处理单元通过背板总线连接至总线控制器；计算机实现生成Pattern文件的功能；测试图形存储器实现存储Pattern文件的代码的功能；存储控制器负责控制计算机对测试图形存储器的数据下载及读取；存储控制器受到测试图形发生器的控制，提供对Pattern文件的实时获取功能；时序发生器基于Pattern文件指定的时序要求，实现产生每个周期所需的精确时序信号，并提供给测试处理器的其他模块的功能；图形发生器基于Pattern文件的指令要求，实现产生控制时序的功能，并实现控制存储控制器对测试图形存储器的地址访问的功能，控制时序的功能包括跳转或者循环；指令发生器基于Pattern文件的指令要求，实现产生用于同步控制信号处理单元的指令信号的功能；指令发生器在图形发生器的控制下，将指令信号发送给相应的信号处理单元；信号处理单元根据收到的指令发生器发送的指令信号，并执行指令信号相应的操作。
总线控制器包括ATE总线控制器和PCIE总线控制器，ATE总线控制器实现板卡系统与计算机之间的数据交换，以及实现各个测试子系统之间的同步；PCIE总线控制器协助ATE总线控制器实现板卡系统与计算机之间的数据交换。
背板总线包括数据总线和同步总线，背板总线实现计算机与板卡系统的连接，实现板卡系统接受计算机的控制，并实现各个板卡系统之间的同步。
计算机实现生成Pattern文件的功能。
信号处理单元数量根据需求可以设置多个，如图1所示信号处理单元1、信号处理单元2……信号处理单元X。信号处理单元的种类可以包括数字信号处理单元、模拟信号处理单元和混合信号处理单元等多种类型，不同的信号处理单元处理不同类型的信号；信号处理单元执行的操作包括输出激励和测试采样。
其中，数字信号处理单元由任意数字信号波形发生器、Fail处理器和数字信号记录器等组成。根据控制指令，获取相应的图形控制数据，产生指定的数字信号波形，或进行DUT输出信号与预设信号的比较，形成Fail结果。同时可以根据要求用于进行数字信号的记录与调试等功能。通过数字信号处理单元可以实现对任意数字信号的激励与分析。
其中，模拟信号处理单元由四象限高速程控电源、指令处理器、信号发生器和数字化仪等组成。根据控制指令，通过指令处理器产生对程控电源及信号发生器的控制，实现任意电压或电流的输出。同时通过数字化仪的对DUT信号的采集分析，可以获得DUT输出的电压、电流、波形等信息。供计算机采集分析。
一种应用于面向SOC芯片的多时钟域并发测试系统的面向SOC芯片的多时钟域并发测试方法，包括以下步骤：
S1：测试开始前，确定待使用的测试子系统对应的被测器件的测试需求，计算机根据测试需求生成各自的Pattern文件；
S2：计算机通过总线控制器将各个待使用的测试子系统对应的Pattern文件传输至测试图形存储器中；
S3：计算机根据测试需求调整各个待使用的测试子系统的配置，使各个待使用的测试子系统调整至测试需求所需的状态；
S4：计算机控制各个待使用的测试子系统的时钟域控制器，使时钟域控制器控制时序发生器产生时序信号，将时序信号作为待使用的测试子系统对应的时钟域；
S5：测试开始时，分选设备将被测器件连接至信号处理单元，计算机收到启动测试信号后，同步启动各个待使用的测试子系统进行测试；
S6：各个测试子系统执行对应的Pattern文件，并控制相应的信号处理单元，完成被测器件的激励输出和返回信号的采集分析；
S7：计算机获取各个测试子系统的测试结果，并综合分析被测器件是否测试通过；
S8：若通过则通知分选设备将被测器件处理为合格品；若不通过通知分选设备将被测器件处理为不良品。
不同被测器件的需求连接不同的信号处理单元，信号处理单元包括数字信号处理单元、模拟信号处理单元和混合信号处理单元。
计算机根据测试需求控制各个待使用的测试子系统的时钟域控制器，使各个测试子系统的时序发生器产生相同的时钟域。
计算机根据测试需求控制各个待使用的测试子系统的时钟域控制器，使各个测试子系统的时序发生器产生不同的时钟域。
如图3所示，一颗典型的SOC芯片需要测试的功能模块，其中SOC芯片内包括四个模块：快闪存储器、MCU微控制器、AD/DA模块和LDO模块，需要完成对这四个模块的测试，需要分配4组测试组资源：测试组1、测试组2、测试组3、测试组4。
测试组1包括一个数字测试子系统和一个内存测试子系统，数字测试子系统使用数字信号处理单元，内存测试子系统使用内存信号处理单元。实现对快闪存储器的测试。
测试组2包括一个数字测试子系统和一个混合测试子系统，数字测试子系统使用数字信号处理单元，混合测试子系统使用混合信号处理单元。实现对MCU微控制器和AD/DA模块的测试。
测试组3包括一个模拟测试子系统，模拟测试子系统使用模拟信号测试单元。实现对LDO模块的测试。
测试组4包括三个数字测试子系统，数字测试子系统使用数字信号处理单元。实现对SOC芯片的主控制器的测试。
每个测试组的各个测试子系统都在同一个时钟域控制器的控制下，各个测试子系统可以配置同一个时钟域，该时钟域内的各个测试子系统同步工作。
不同测试组则配置不同的时钟域，并在系统总时钟控制器的控制下异步工作。各个不同的时钟域构成一个时钟域组，每个时钟域组内的各个时钟域可以同时启动测试，然后各个时钟域各自并发完成各自测试模块的测试工作。
传统单时钟域情况下，对SOC芯片进行测试，整个流程需要四步：依次测试快闪存储器、MCU微控制器、AD/DA模块和LDO模块得到各自测试时间t1、t2、t3、t4，总时间T1为四次测试时间之和T1= t1+t2+t3+t4。
多时钟域情况下测试流程。这个流程分两步：第一步测试快闪存储器和MCU微控制器，同时测试AD/DA模块，分别得到时间t1和t2，若t1大于t2，则第一步测试总时间为t1；第二步测试LDO模块得到时间t4。那总时间T2为两次时间之和T2= t1+t4。多时钟域测试效率明显优于单时钟域。
本发明不局限于上述实施例，凡采用等同替换形成的技术方案，均落在本发明要求的保护范围。
Claims (10)
1.一种面向SOC芯片的多时钟域并发测试系统，所述系统包括系统背板、背板总线、总线控制器和板卡系统，所述系统背板上设有背板插槽，所述板卡系统通过所述背板插槽安装在所述系统背板上，所述背板总线通过总线槽设置在所述系统背板上，所述背板总线实现所述板卡之间的连接，所述系统背板通过所述总线控制器连接计算机，其特征在于：所述板卡系统包括板卡和设置在所述板卡上的时钟域控制器、插槽总线控制器和测试子系统，所述时钟域控制器连接所述测试子系统和插槽总线控制器，所述插槽总线控制器连接所述背板总线；所述插槽总线控制器实现所述背板插槽上的板卡系统之间的数据交换和同步；所述时钟域控制器负责所述测试子系统的时域控制，实现所述测试子系统的时域的分配和管理；所述测试子系统包括测试处理器和信号处理单元，所述测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器；所述测试图形存储器、时序发生器、图形发生器和指令发生器分别与所述存储控制器相连，所述时序发生器、图形发生器和指令发生器依次相连接，所述时序发生器和指令发生器连接所述信号处理单元，所述信号处理单元包括数字单元、模拟单元和混合单元；所述存储控制器和信号处理单元通过所述背板总线连接至所述总线控制器；所述计算机实现生成Pattern文件的功能；所述测试图形存储器实现存储所述Pattern文件的代码的功能；所述存储控制器负责控制所述计算机对所述测试图形存储器的数据下载及读取；所述存储控制器受到所述测试图形发生器的控制，提供对所述Pattern文件的实时获取功能；所述时序发生器基于所述Pattern文件指定的时序要求，实现产生每个周期所需的精确时序信号，并提供给所述测试处理器的其他模块的功能；所述图形发生器基于所述Pattern文件的指令要求，实现产生控制时序的功能，并实现控制所述存储控制器对所述测试图形存储器的地址访问的功能，所述控制时序的功能包括跳转或者循环；所述指令发生器基于所述Pattern文件的指令要求，实现产生用于同步控制所述信号处理单元的指令信号的功能；所述指令发生器在所述图形发生器的控制下，将所述指令信号发送给相应的所述信号处理单元；所述信号处理单元根据收到的所述指令发生器发送的所述指令信号，并执行所述指令信号相应的操作。
2.根据权利要求1所述的面向SOC芯片的多时钟域并发测试系统，其特征在于：所述总线控制器包括ATE总线控制器和PCIE总线控制器，所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换，以及实现各个所述测试子系统之间的同步；所述PCIE总线控制器协助所述ATE总线控制器实现所述板卡系统与计算机之间的数据交换。
3.根据权利要求1所述的面向SOC芯片的多时钟域并发测试系统，其特征在于：所述背板总线包括数据总线和同步总线，所述背板总线实现所述计算机与所述板卡系统的连接，实现所述板卡系统接受所述计算机的控制，并实现各个所述板卡系统之间的同步。
4.根据权利要求1所述的面向SOC芯片的多时钟域并发测试系统，其特征在于：所述计算机实现生成Pattern文件的功能。
5.根据权利要求1所述的面向SOC芯片的多时钟域并发测试系统，其特征在于：所述信号处理单元包括数字信号处理单元、模拟信号处理单元和混合信号处理单元，不同的信号处理单元处理不同类型的信号；所述信号处理单元执行的操作包括输出激励和测试采样。
6.根据权利要求1所述的面向SOC芯片的多时钟域并发测试系统，其特征在于：所述存储控制器包括DDR存储控制器、读写控制器和数据缓冲器。
7.一种应用于权利要求1－6任一项所述的面向SOC芯片的多时钟域并发测试系统的面向SOC芯片的多时钟域并发测试方法，其特征在于包括以下步骤：
S1：测试开始前，确定待使用的所述测试子系统对应的被测器件的测试需求，所述计算机根据测试需求生成各自的Pattern文件；
S2：所述计算机通过总线控制器将各个待使用的所述测试子系统对应的Pattern文件传输至测试图形存储器中；
S3：所述计算机根据测试需求调整各个待使用的所述测试子系统的配置，使各个待使用的所述测试子系统调整至测试需求所需的状态；
S4：所述计算机控制各个待使用的所述测试子系统的时钟域控制器，使所述时钟域控制器控制时序发生器产生时序信号，将所述时序信号作为待使用的所述测试子系统对应的时钟域；
S5：测试开始时，分选设备将被测器件连接至信号处理单元，所述计算机收到启动测试信号后，同步启动各个待使用的所述测试子系统进行测试；
S6：各个测试子系统执行对应的Pattern文件，并控制相应的信号处理单元，完成所述被测器件的激励输出和返回信号的采集分析；
S7：所述计算机获取各个所述测试子系统的测试结果，并综合分析所述被测器件是否测试通过；
S8：若通过则通知分选设备将所述被测器件处理为合格品；若不通过通知分选设备将所述被测器件处理为不良品。
8.根据权利要求7所述的面向SOC芯片的多时钟域并发测试方法其特征在于：不同种类的被测器件连接不同种类的信号处理单元，所述信号处理单元包括数字信号处理单元、模拟信号处理单元和混合信号处理单元。
9.根据权利要求7所述的面向SOC芯片的多时钟域并发测试方法其特征在于：所述计算机根据测试需求控制各个待使用的所述测试子系统的时钟域控制器，使各个所述测试子系统的时序发生器产生相同的时钟域。
10.根据权利要求7所述的面向SOC芯片的多时钟域并发测试方法其特征在于：所述计算机根据测试需求控制各个待使用的所述测试子系统的时钟域控制器，使各个所述测试子系统的时序发生器产生不同的时钟域。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110746890.0A CN113190394B (zh) | 2021-07-02 | 2021-07-02 | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 |
| PCT/CN2022/087322 WO2023273521A1 (zh) | 2021-07-02 | 2022-04-18 | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110746890.0A CN113190394B (zh) | 2021-07-02 | 2021-07-02 | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113190394A true CN113190394A (zh) | 2021-07-30 |
| CN113190394B CN113190394B (zh) | 2021-09-28 |
Family
ID=76976957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110746890.0A Active CN113190394B (zh) | 2021-07-02 | 2021-07-02 | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113190394B (zh) |
| WO (1) | WO2023273521A1 (zh) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113433450A (zh) * | 2021-08-27 | 2021-09-24 | 南京宏泰半导体科技有限公司 | 一种基于图形化控制的混合信号测试装置 |
| CN113687994A (zh) * | 2021-10-25 | 2021-11-23 | 南京宏泰半导体科技有限公司 | 一种多工位并发测试的memory烧写时间系统及其烧写方法 |
| CN113722171A (zh) * | 2021-11-01 | 2021-11-30 | 南京宏泰半导体科技有限公司 | 一种基于图形化控制的任意串行时序发生方法 |
| CN114646867A (zh) * | 2022-05-18 | 2022-06-21 | 南京宏泰半导体科技有限公司 | 一种集成电路并发测试装置及方法 |
| CN114660979A (zh) * | 2022-05-25 | 2022-06-24 | 南京宏泰半导体科技有限公司 | 一种多通道共享带宽的任意信号发生与采集装置 |
| CN114706376A (zh) * | 2022-06-06 | 2022-07-05 | 南京宏泰半导体科技有限公司 | 一种基于软件解耦的硬件控制装置及方法 |
| WO2023273521A1 (zh) * | 2021-07-02 | 2023-01-05 | 南京宏泰半导体科技有限公司 | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 |
| WO2023035615A1 (zh) * | 2021-09-07 | 2023-03-16 | 南京宏泰半导体科技有限公司 | 一种多核测试处理器及集成电路测试系统与方法 |
| WO2023060863A1 (zh) * | 2021-10-14 | 2023-04-20 | 南京宏泰半导体科技有限公司 | 一种数字测试向量自动学习方法及系统 |
| CN116087579A (zh) * | 2023-04-12 | 2023-05-09 | 南京宏泰半导体科技股份有限公司 | 一种高精度程控数字时序波形发生装置 |
| CN116718900A (zh) * | 2023-08-03 | 2023-09-08 | 上海灵动微电子股份有限公司 | 数字ip测试系统及方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116910160B (zh) * | 2023-09-13 | 2023-11-14 | 天津普智芯网络测控技术有限公司 | 一种老练测试一体机用的pattern文件快速下发方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444571B1 (en) * | 2003-02-27 | 2008-10-28 | Marvell International Ltd. | Apparatus and method for testing and debugging an integrated circuit |
| US20090003424A1 (en) * | 2006-01-06 | 2009-01-01 | Nxp B.V. | Ic Testing Methods and Apparatus |
| CN106126854A (zh) * | 2016-07-01 | 2016-11-16 | 合肥海本蓝科技有限公司 | 一种软硬件协同仿真交易器和仿真系统 |
| CN112924850A (zh) * | 2021-01-27 | 2021-06-08 | 胜达克半导体科技(上海)有限公司 | 一种应用于自动测试机soc芯片并行测试切换方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9632141B2 (en) * | 2014-06-26 | 2017-04-25 | Oracle International Corporation | Simultaneous transition testing of different clock domains in a digital integrated circuit |
| US10073139B2 (en) * | 2014-09-30 | 2018-09-11 | Oracle International Corporation | Cycle deterministic functional testing of a chip with asynchronous clock domains |
| CN109361378B (zh) * | 2018-09-25 | 2022-05-24 | 瑞芯微电子股份有限公司 | Soc芯片异步时钟的验证平台和验证方法 |
| CN111913522A (zh) * | 2020-08-07 | 2020-11-10 | 杭州长川科技股份有限公司 | 多时钟域的数字测试电路、数字集成电路测试系统 |
| CN113190394B (zh) * | 2021-07-02 | 2021-09-28 | 南京宏泰半导体科技有限公司 | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 |
-
2021
- 2021-07-02 CN CN202110746890.0A patent/CN113190394B/zh active Active
-
2022
- 2022-04-18 WO PCT/CN2022/087322 patent/WO2023273521A1/zh active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444571B1 (en) * | 2003-02-27 | 2008-10-28 | Marvell International Ltd. | Apparatus and method for testing and debugging an integrated circuit |
| US20090003424A1 (en) * | 2006-01-06 | 2009-01-01 | Nxp B.V. | Ic Testing Methods and Apparatus |
| CN106126854A (zh) * | 2016-07-01 | 2016-11-16 | 合肥海本蓝科技有限公司 | 一种软硬件协同仿真交易器和仿真系统 |
| CN112924850A (zh) * | 2021-01-27 | 2021-06-08 | 胜达克半导体科技(上海)有限公司 | 一种应用于自动测试机soc芯片并行测试切换方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023273521A1 (zh) * | 2021-07-02 | 2023-01-05 | 南京宏泰半导体科技有限公司 | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 |
| CN113433450A (zh) * | 2021-08-27 | 2021-09-24 | 南京宏泰半导体科技有限公司 | 一种基于图形化控制的混合信号测试装置 |
| WO2023024531A1 (zh) * | 2021-08-27 | 2023-03-02 | 南京宏泰半导体科技有限公司 | 一种基于图形化控制的混合信号测试装置 |
| WO2023035615A1 (zh) * | 2021-09-07 | 2023-03-16 | 南京宏泰半导体科技有限公司 | 一种多核测试处理器及集成电路测试系统与方法 |
| WO2023060863A1 (zh) * | 2021-10-14 | 2023-04-20 | 南京宏泰半导体科技有限公司 | 一种数字测试向量自动学习方法及系统 |
| CN113687994A (zh) * | 2021-10-25 | 2021-11-23 | 南京宏泰半导体科技有限公司 | 一种多工位并发测试的memory烧写时间系统及其烧写方法 |
| CN113722171A (zh) * | 2021-11-01 | 2021-11-30 | 南京宏泰半导体科技有限公司 | 一种基于图形化控制的任意串行时序发生方法 |
| CN113722171B (zh) * | 2021-11-01 | 2022-07-22 | 南京宏泰半导体科技有限公司 | 一种基于图形化控制的任意串行时序发生方法 |
| CN114646867B (zh) * | 2022-05-18 | 2022-10-28 | 南京宏泰半导体科技有限公司 | 一种集成电路并发测试装置及方法 |
| CN114646867A (zh) * | 2022-05-18 | 2022-06-21 | 南京宏泰半导体科技有限公司 | 一种集成电路并发测试装置及方法 |
| WO2023221621A1 (zh) * | 2022-05-18 | 2023-11-23 | 南京宏泰半导体科技股份有限公司 | 一种集成电路并发测试装置及方法 |
| CN114660979A (zh) * | 2022-05-25 | 2022-06-24 | 南京宏泰半导体科技有限公司 | 一种多通道共享带宽的任意信号发生与采集装置 |
| CN114706376B (zh) * | 2022-06-06 | 2022-08-26 | 南京宏泰半导体科技有限公司 | 一种基于软件解耦的硬件控制装置及方法 |
| CN114706376A (zh) * | 2022-06-06 | 2022-07-05 | 南京宏泰半导体科技有限公司 | 一种基于软件解耦的硬件控制装置及方法 |
| CN116087579A (zh) * | 2023-04-12 | 2023-05-09 | 南京宏泰半导体科技股份有限公司 | 一种高精度程控数字时序波形发生装置 |
| CN116718900A (zh) * | 2023-08-03 | 2023-09-08 | 上海灵动微电子股份有限公司 | 数字ip测试系统及方法 |
| CN116718900B (zh) * | 2023-08-03 | 2023-11-10 | 上海灵动微电子股份有限公司 | 数字ip测试系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113190394B (zh) | 2021-09-28 |
| WO2023273521A1 (zh) | 2023-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113190394B (zh) | 一种面向soc芯片的多时钟域并发测试系统及其测试方法 | |
| KR101545209B1 (ko) | 재설정가능한 테스터에서의 테스트 방법 | |
| KR100499848B1 (ko) | 다수의 가상 논리 테스터를 지원하는 반도체 테스트 시스템 | |
| CN101029918B (zh) | 一种基于可编程器件的可控集成电路测试系统及方法 | |
| CN113514759B (zh) | 一种多核测试处理器及集成电路测试系统与方法 | |
| CN106571166B (zh) | 一种可定制流程的mt29f系列nand flash测试老炼系统 | |
| JP4334463B2 (ja) | 半導体集積回路のテスト装置および方法 | |
| CN114035031B (zh) | 一种基于数字向量测试实现模拟波形采集装置与方法 | |
| CN112685239A (zh) | 一种针对多核dsp+fpga构架处理电路的自动测试系统及方法 | |
| CN113433450B (zh) | 一种基于图形化控制的混合信号测试装置 | |
| WO2023221621A1 (zh) | 一种集成电路并发测试装置及方法 | |
| CN113687994B (zh) | 一种多工位并发测试的memory烧写时间系统及其烧写方法 | |
| CN107526664A (zh) | 一种服务器异常掉电快速定位方法和装置 | |
| CN117077588A (zh) | 硬件加速仿真调试系统 | |
| CN112485699A (zh) | 一种服务器电源测试系统 | |
| CN107943644A (zh) | 一种用于基于local bus总线的设计的功能验证平台的搭建方法 | |
| CN102262208A (zh) | 一种芯片测试的方法和系统 | |
| US20120010857A1 (en) | Method and apparatus for complex time measurements | |
| CN100397359C (zh) | 主机板的自动控制测试系统及方法 | |
| CN112597002A (zh) | 一种基于Python脚本生成测试向量的方法 | |
| Podryadchikov et al. | FPGA-based testing system of NAND-memory multi-chip modules | |
| CN116087579B (zh) | 一种高精度程控数字时序波形发生装置 | |
| CN211375420U (zh) | S698pm芯片can总线控制器用ate测试系统 | |
| CN113971982A (zh) | 一种绕过定制片上系统芯片进行存储芯片flash读写的测试方法 | |
| Wang et al. | A Study on Parallel Test Approach for the Flash Burn-in Experiment in Laboratory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 210000 floor 2, building 26, South Park, Jiangsu Kecheng science and Technology Industrial Park, No. 19, Lanhua Road, Pukou District, Nanjing, Jiangsu Province Patentee after: Nanjing Hongtai Semiconductor Technology Co.,Ltd. Address before: 211806 floor 2, building 26, South Park, Jiangsu Kecheng science and Technology Industrial Park, No. 19, Lanhua Road, Pukou District, Nanjing, Jiangsu Province Patentee before: Nanjing Hongtai Semiconductor Technology Co.,Ltd. |