CN113189911A - 一种超声阵列驱动系统及方法 - Google Patents

Abstract

本申请公开了一种超声阵列驱动系统及方法，包括：时钟源、控制器、时钟缓冲模块、多个模数转换器和多个后端电路，控制器用于接收上位机发送的各通道波形参数，并将控制参数分别写入所述多个模数转换器；时钟缓冲模块用于接收所述时钟源发出的时钟信号，以及所述控制器发出的写时序信号，并将所述时钟信号和写时序信号扩展输出至每一模数转换器；每个后端电路与每个模数转换器的输出端相连，后端电路用于将模数转换器输出的波形信号进行幅值和功率放大，并将该波形信号输出至超声阵列的阵元。该驱动系统和方法消耗较少的引脚资源，使相移波形的输出变得容易，能够实现各通道波形的幅值和相位可控。

Description

一种超声阵列驱动系统及方法

技术领域

本发明一般涉及超声相控阵技术领域，特别涉及一种超声阵列的驱动系统及方法。

背景技术

随着微电子技术和计算机技术的飞速发展，超声相控阵正逐步应用于工业领域，通过改变相控阵探头中晶片阵列的激励信号产生动态聚焦声束，实现了对复杂结构件的高效检测。

目前，限制多元件相控阵聚焦换能器的关键技术之一是其驱动系统的设计，相控阵技术的发展对激励信号的类型、通道数和通道间的延迟精度都有要求。为了实现灵活度较高的可控发射声束，往往需要实现多通道输出波形的幅值和高精度相位可控。

在以往的研究中，几十个或上百个通道的高精度相位控制往往是通过方波输出实现的，这使得很难控制每个通道的输出幅度或功率。为了产生多个高精度相位控制正弦波输出，在实现技术上，有的采用FPGA作为主控，并采用很多高转换速率的DAC芯片来实现，但其缺点是FPGA资源有限，价格昂贵，并行DAC所需的控制资源IO占用较多；有的采用多个移位寄存器和反相器构成的环路,生成多路延时/初始相位等差的方波信号，再经低通滤波整形为正弦波，但是滤波器的使用会造成波形的幅值衰减和相位延时，影响相控延时精度。

上述缺点在阵列信号通道数量较多、设备/能耗/成本有限、波形控制精度要求较高的情况下尤为明显。要改变这种状况，就需要在设计理念上有新的突破。

发明内容

鉴于相关技术中的上述缺陷或不足，期望提供一种超声阵列的驱动系统及方法。通过采用控制器控制多个模数转换芯片，实现多个目标波形信号(例如正弦波)的高精度相控输出，技术实现上每扩展一个电子通道仅需消耗一个GPIO引脚，实现了目标波形输出通道数量的扩展，从而使成百甚至上千个相移波形的输出变得容易。

第一方面，本申请提供了一种超声阵列驱动系统，包括：时钟源、控制器、时钟缓冲模块、多个模数转换器和多个后端电路，其中，所述控制器用于接收上位机发送的各通道波形参数，并将控制参数分别写入所述多个模数转换器，以使每个模数转换器输出频率相同、相位不同、且相位同步的波形信号；所述时钟缓冲模块用于接收所述时钟源发出的时钟信号，以及所述控制器发出的写时序信号，并将所述时钟信号和写时序信号扩展输出至每一模数转换器；每个后端电路与每个模数转换器的输出端相连，后端电路用于将模数转换器输出的频率相同、相位不同、且相位同步的波形信号进行幅值和功率放大，并将该波形信号输出至超声相控阵列的阵元。

进一步的，所述控制器发出的写时序信号包括第一写时序信号和第二写时序信号。

进一步的，每个后端电路包括与每个模数转换器的输出端连接的运算放大器和功率放大器。

进一步的，所述控制器的多个IO输出引脚分别连接至所述多个模数转换器的数据输入端。

进一步的，所述控制器的每个IO输出引脚输出的控制参数包括频率控制字和相位控制字。

进一步的，每个模数转换器接收到的所述频率控制字相同，所述相位控制字不同，且每个模数转换器接收频率控制字的时序相同。

进一步的，所述时钟缓冲模块包括：与时钟源连接的第一时钟缓冲器，以及与所述写时序信号输出端连接的第二时钟缓冲器。

进一步的，所述时钟缓冲模块包括：与时钟源连接的第一时钟缓冲器、与所述第一写时序信号输出端连接的第二时钟缓冲器、以及与所述第二写时序信号输出端连接的第三时钟缓冲器。

更优选的，所述频率相同、相位不同、且相位同步的波形信号为正弦波。

第二方面，本申请还提供了一种上述超声阵列驱动系统的超声阵列驱动方法，包括相位控制字的写入步骤：将控制器的第一写时序信号置高，第二写时序信号置低；依次将每一通道对应的模数转换器的相位控制字的第1比特位赋值给该每一通道对应的控制器IO输出引脚的待输出数据；将第一写时序信号置低，在第一写时序信号的下降沿处，控制器同步写入每一通道的模数转换器的相位控制字的第一比特位；延时第一预定时间后，将第一写时序信号置高，并将每一通道的模数转换器的相位控制字左移一位，以相同的方式写入每一通道的模数转换器的相位控制字的第二比特位；重复上述步骤，直至每一通道的模数转换器的相位控制字的全部比特位写入完成；将第二写时序信号置高。

进一步的，该驱动方法还包括频率控制字的写入步骤：将控制器的第一写时序信号置高，第二写时序信号置低；将频率控制字的第一比特位同时赋值给每一通道对应的控制器IO输出引脚的待输出数据；将第一写时序信号置低，在第一写时序信号的下降沿处，控制器同步写入每一通道的模数转换器的频率控制字的第一比特位；延时第二预定时间后，将第一写时序信号置高，并将每一通道的模数转换器的频率控制字左移一位，以相同的方式写入每一通道的模数转换器的频率控制字的第二比特位；重复上述步骤，直至每一通道的模数转换器的频率控制字的全部比特位写入完成；将第二写时序信号置高。

综上，本申请实施例提供的一种超声阵列驱动系统及方法，每增加一个电子通道仅需消耗一个主控芯片的GPIO引脚资源，使得成百上千的相移波形的输出变得容易，从而能实现各通道波形的幅值和相位可控，最终实现高分辨率的发射波束的灵活可控。通过采用高位数模数转换器可以方便的获得更高的相控精度，从而更好的实现声波的聚焦以及栅瓣的抑制，提高相控阵系统的应用性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为本申请实施例超声阵列的驱动系统的系统结构图；

图2为本申请实施例超声阵列的驱动系统的后端电路示意图。

图3为本申请实施例超声阵列的驱动方法的频率控制字的写入流程图；

图4为本申请实施例超声阵列的驱动方法的相位控制字的写入流程图；

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

声波在时间和空间上随目标波形(优选为正弦波)变化，对于以相同频率振动的N个阵元，通过控制其发射的初始相位和幅值，使N列声波以相同的相位到达某个预定位置，在此位置的合成声压幅值最大，形成焦点，这便是相控聚焦的基本原理。

为了便于理解和说明，下面通过图1-4详细的阐述本申请。

参见图1，本实施公开了一种超声阵列驱动系统，通过单片机和多片单通道模数转换芯片来构建多通道输出，原理是：上位机给单片机发送各通道波形参数，单片机解析数据后,其IO模拟单通道模数转换芯片的写时序从而将控制参数写入各单通道模数转换芯片，以生成相应的波形。运算放大器和功率放大器将单通道模数转换芯片输出的波形进行幅值和功率放大，以驱动相控换能器阵列。在具体应用时，模数转换芯片可以采用低成本的单通道芯片，亦可采用多通道模数转换芯片，在此不做限定。

具体的，超声阵列驱动系统包括时钟源、控制器、时钟缓冲模块、多个模数转换器5和多个后端电路。

所述控制器用于接收上位机发送的各通道波形参数，并将控制参数分别写入所述多个模数转换器5，以使每个模数转换器5输出频率相同、相位不同、且相位同步的波形信号。其中，控制器优选为单片机(或FPGA)2或其它具有逻辑控制功能的芯片或装置。

所述时钟缓冲模块用于接收所述时钟源发出的时钟信号，以及所述控制器发出的写时序信号，并将所述时钟信号和写时序信号扩展输出至每一模数转换器5。优选的，时钟缓冲模块包括与时钟源连接的第一时钟缓冲器41、与第一写时序信号SCLK输出端连接的第二时钟缓冲器42、以及与第二写时序信号FSYNC输出端连接的第三时钟缓冲器43。第一时钟缓冲器41、第二时钟缓冲器42、第三时钟缓冲器43分别将时钟源发出的参考时钟、第一写时序信号SCLK、第二写时序信号FSYNC进行扩展，使得参考时钟、SCLK、FSYNC的信号输出数量与模数转换器5的数量(通道数)相匹配。

为了保证大量模数转换芯片输出波形的相位同步以及灵活控制各通道的相移，本实施例采用25Mhz的晶振3作为时钟源，其产生的信号作为参考时钟信号。模数转换器5以单通道的AD9833 芯片为例进行说明，但并不限制上述芯片的型号和类型。此外，为达到理想的相位同步状态，进入各AD9833芯片时钟源之间的相位差要足够小。一方面，在PCB走线时，25Mhz的晶振3到各 AD9833芯片的走线要进行等长处理；另一方面，为了提高参考时钟源的带负载能力，选择多片1：N高速时钟缓冲器将参考时钟信号分配到各AD9833芯片提供同步时钟源。该方法能使所有 AD9833芯片接收相同的时钟沿信号。

此外，由于AD9833芯片为单通道模数转换器，若超声相控阵列的通道数(阵元数量)远远大于每一时钟缓冲器的扩展输出的数量 (1:N的N)，则时钟缓冲器可以通过层叠的方式增加其带负载的能力。以49通道的超声相控阵列为例，AD9833芯片的数量为49片，若采用1:7的高速时钟缓冲器，则至少需要8片时钟缓冲器以1:7的层叠配置形式才能获得49个扩展输出通道。

进一步的，由于AD9833芯片的输出幅值为600mv的单极性正弦波，为使产生的正弦波能正常驱动换能器，需要设置对正弦波进行幅值和功率放大的后端电路。其中，每个后端电路与每个模数转换器5的输出端相连，该后端电路用于将模数转换器5输出的频率相同、相位不同、且相位同步的波形信号进行幅值和功率放大，并将该波形信号输出至超声相控阵列的阵元8。

后端电路优选的被设计为包含OPA606KP运放单元和 ADA4870功放单元。其中，OPA606KP为一13MHZ带宽的运算放大器，可对输入的高频正弦波进行一定的幅值放大，电位器R9可用于波形直流偏移调节。功率放大器芯片选用单位增益稳定的高速电流反馈型放大器ADA4870，ADA4870非常适合驱动高压功率场效应晶体管及其它各种需要高速的高电源电压和高电流输出的应用，使用40V电源能够提供1A输出电流和2500V/us压摆率，独立工作时输出峰峰值可达37Vpp。运放和功放芯片均采用同相比例放大电路的形式，R8和R14为增益可调电阻，后端电路输入输出关系为：

进一步的，控制器的多个IO输出引脚分别连接至所述多个模数转换器的数据输入端。每个IO输出引脚输出的控制参数包括频率控制字和相位控制字。同时，为了满足超声相控阵驱动波形的要求，每个模数转换器接收到的所述频率控制字相同，相位控制字不同，且接收频率控制字的时序相同。

由于AD9833芯片是串行通讯接口，通过读取引脚高低电平信号的组合来识别写入的字节。基于图1所示的信号传输原理，可通过对批量的IO输出数据信号即SDATA信号同时置0或置1来实现相同控制字的写入。通过将各AD9833不同控制字的同一比特位赋值好后，同时给定SCLK的下降沿并配合移位的方式，实现不同参数写入。

参见图3、4，具体方法如下：

1、相同频率字的加载

在写入控制寄存器的值和频率字时，所有AD9833写入的时序应相同。同时操作SCLK信号、FSYNC信号以及批量高低电平一致的SDATA信号，控制时序和单个AD9833芯片写时序相同。根据图3，能实现相同频率字同步加载至各AD9833芯片。

具体步骤为：

S101，将控制器的第一写时序信号SCLK置为高电平，第二写时序信号FSYNC置为低电平；

S102，将频率控制字的第一比特位同时赋值给每一通道对应的控制器IO输出引脚的待输出数据；

S103，将第一写时序信号SCLK置为低电平，在第一写时序信号的下降沿处，控制器同步写入每一通道的AD9833芯片的频率控制字的第一比特位；

S104，延时预定时间后(例如延时1us)，将第一写时序信号 SCLK置为高电平，并将每一通道的AD9833芯片的频率控制字左移一位，以相同的方式写入每一通道的AD9833芯片的频率控制字的第二比特位；

S105，重复上述步骤，直至每一通道的AD9833芯片的频率控制字的全部比特位写入完成；

S106，将第二写时序信号FSYNC置为高电平。

2、相位控制字的加载(参见图4)

S201，由于各AD9833芯片的相位控制字不同，因此写入相位控制字前，将第一写时序信号SCLK电平置高，FSYNC引脚置低，实现所有芯片的写相位控制字准备；

S202，依次将每一通道对应的AD9833芯片的相位控制字的第1比特位赋值给该每一通道对应的控制器IO输出引脚的待输出数据；

S203，将第一写时序信号SCLK置为低电平，在第一写时序信号SCLK的下降沿处，控制器同步写入每一通道的AD9833芯片的相位控制字的第一比特位；

S204，延时预定时间后(例如，延时2us)，将第一写时序信号 SCLK置为高电平，并将每一通道的AD9833芯片的相位控制字左移一位，以相同的方式写入每一通道的AD9833芯片的相位控制字的第二比特位；

S205，重复上述步骤，直至每一通道的AD9833芯片的相位控制字的全部比特位写入完成；

S206，将第二写时序信号FSYNC置为高电平。

通过本实施例的上述方法，由于时序满足单片AD9833的串行通信时序，最终可将相同的频率控制字和不同的相位控制字同步写入各AD9833芯片中。

特别注意的是，系统的上位机并不是本实施例超声相控阵列驱动系统的一部分，本申请的驱动系统是独立的信号控制板卡，其可以接收上位机发送的数据信息。上位机用于将包含波形参数的信息通过串口通讯的方式发送至单片机，完成参数的设置。本实施例的超声相控阵列驱动系统用于控制输出波形的类型、频率及各通道的相位等。

需要说明的是，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种超声阵列驱动系统，其特征在于，包括：

时钟源、控制器、时钟缓冲模块、多个模数转换器和多个后端电路，其中，

所述控制器用于接收上位机发送的各通道波形参数，并将控制参数分别写入所述多个模数转换器，以使每个模数转换器输出频率相同、相位不同、且相位同步的波形信号；

所述时钟缓冲模块用于接收所述时钟源发出的时钟信号，以及所述控制器发出的写时序信号，并将所述时钟信号和写时序信号扩展输出至每一模数转换器；

每个后端电路与每个模数转换器的输出端相连，后端电路用于将模数转换器输出的频率相同、相位不同、且相位同步的波形信号进行幅值和功率放大，并将该波形信号输出至超声阵列的阵元。

2.根据权利要求1所述的一种超声阵列驱动系统，其特征在于，所述控制器发出的写时序信号包括第一写时序信号和第二写时序信号。

3.根据权利要求1所述的一种超声阵列驱动系统，其特征在于，每个后端电路包括与每个模数转换器的输出端连接的运算放大器和功率放大器。

4.根据权利要求1所述的一种超声阵列驱动系统，其特征在于，所述控制器的多个IO输出引脚分别连接至所述多个模数转换器的数据输入端。

5.根据权利要求4所述的一种超声阵列驱动系统，其特征在于，所述控制器的每个IO输出引脚输出的控制参数包括频率控制字和相位控制字。

6.根据权利要求5所述的一种超声阵列驱动系统，其特征在于，每个模数转换器接收到的所述频率控制字相同，所述相位控制字不同，且每个模数转换器接收频率控制字的时序相同。

7.根据权利要求2所述的一种超声阵列驱动系统，其特征在于，所述时钟缓冲模块包括：与时钟源连接的第一时钟缓冲器、与所述第一写时序信号输出端连接的第二时钟缓冲器、以及与所述第二写时序信号输出端连接的第三时钟缓冲器。

8.根据权利要求1所述的一种超声阵列驱动系统，其特征在于，所述频率相同、相位不同、且相位同步的波形信号为正弦波。

9.一种基于权利要求2所述的超声阵列驱动系统的超声阵列驱动方法，其特征在于，相位控制字的写入步骤包括：

将控制器的第一写时序信号置高，第二写时序信号置低；

依次将每一通道对应的模数转换器的相位控制字的第1比特位赋值给该每一通道对应的控制器IO输出引脚的待输出数据；

将第一写时序信号置低，在第一写时序信号的下降沿处，控制器同步写入每一通道的模数转换器的相位控制字的第一比特位；

延时第一预定时间后，将第一写时序信号置高，并将每一通道的模数转换器的相位控制字左移一位，以相同的方式写入每一通道的模数转换器的相位控制字的第二比特位；

重复上述步骤，直至每一通道的模数转换器的相位控制字的全部比特位写入完成；

将第二写时序信号置高。

10.根据权利要求9所述的超声阵列驱动方法，其特征在于，还包括频率控制字的写入步骤：

将控制器的第一写时序信号置高，第二写时序信号置低；

将频率控制字的第一比特位同时赋值给每一通道对应的控制器IO输出引脚的待输出数据；

将第一写时序信号置低，在第一写时序信号的下降沿处，控制器同步写入每一通道的模数转换器的频率控制字的第一比特位；

延时第二预定时间后，将第一写时序信号置高，并将每一通道的模数转换器的频率控制字左移一位，以相同的方式写入每一通道的模数转换器的频率控制字的第二比特位；

重复上述步骤，直至每一通道的模数转换器的频率控制字的全部比特位写入完成；

将第二写时序信号置高。

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