TWI435711B - 用於超音波系統之分束形成傳送器電路系統 - Google Patents

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TWI435711B TW099123245A TW99123245A TWI435711B TW I435711 B TWI435711 B TW I435711B TW 099123245 A TW099123245 A TW 099123245A TW 99123245 A TW99123245 A TW 99123245A TW I435711 B TWI435711 B TW I435711B
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Description

用於超音波系統之分束形成傳送器電路系統
本發明係關於用於超音波系統的傳送器電路系統，且明確地說，係關於提供已分束成形傳送訊號給超音波系統的電路系統。
參考圖1，一習知超音波系統包含一處理器/控制器10與類比前端(AFE)20，及一使用者介面(未圖示)，例如視訊顯示器及電腦鍵盤與滑鼠。處理器/控制器10裡面所包含係一數位波束形成器12，其提供用以定義被傳送之波束輪廓的多個數位傳送資料訊號13，並且在回程中接收代表所收到之能量輪廓的多個數位接收資料訊號33。任何所希的波束形成作業皆會在波束形成器電路系統12裡面被實施。
AFE 20的傳送路徑包含數位類比轉換(DAC)電路系統22的多條通道及多個換能放大器驅動器電路24。該等傳送資料訊號13會被轉換成對應的類比訊號23，用以驅動該等驅動器電路24。所產生的驅動器輸出訊號25中的每一者皆會根據熟知的原理來驅動換能器陣列28裡面的個別換能器，並且會透過一傳送/接收切換器26被傳遞。
根據進一步熟知原理，被換能器陣列28接收的反射超音波能量被轉換成對應的類比電氣訊號27，其透過該傳送/接收切換器26被傳遞至個別的時變增益放大器(TVGA)電路30。所產生之放大訊號31被類比數位轉換(ADC)電路系統32的多條通道轉換，以產生該等接收資料訊號33。
此等超音波成像系統會依此方式操作用以提供為達成所希之影像解析度與品質所需要的波束形成作業。如上面所提，該等波束形成功能通常係在數位域中被施行，以便達到所希的靈活性和可程式性。不過，此數位域電路系統所消耗的電力卻會隨著處理速度和複雜度的提高而增加。當越來越多系統被設計為可攜式並且以電池供電的方式來操作時，此電力消耗(明確地說，此電力消耗的增加)所產生的問題便特別嚴重。除此之外，隨著越來越多複雜的換能器陣列的開發，處理器/控制器10和AFE 20之間的介面中的訊號13、33的數量也隨之增加。據此，本發明希望施行經改善的分束形成作業，俾使得會減少電力消耗以及處理器/控制器10和AFE 20之間的訊號連接線的數量。
茲提供用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統，其中根據分束脈衝延遲資料及多個時脈訊號來延遲分束脈衝圖樣資料而形成多個分束訊號。
根據本文所主張發明的一實施例，用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統包含：脈衝控制電路系統，用以提供複數個分束脈衝控制訊號，其等係包含複數個分束脈衝圖樣資料、複數個分束脈衝延遲資料及複數個時脈訊號；以及訊號脈衝產生電路系統，其會被耦接至該脈衝控制電路系統並且會藉由提供複數個序列式分束訊號脈衝以響應於該等複數個分束脈衝圖樣資料、分束脈衝延遲資料及時脈訊號，其中該等複數個分束序列式訊號脈衝中的一或多個個別訊號脈衝會對應於該等複數個分束脈衝圖樣資料中的至少一部分，並且會相對於該等複數個分束脈衝延遲資料及時脈訊號被時間延遲。
根據本文所主張發明的另一實施例，用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統包含：時脈選擇電路系統，其會藉由提供該等複數個時脈訊號中的一選定時脈訊號以響應於複數個分束脈衝延遲資料中的第一部分及複數個時脈訊號；延遲電路系統，其被耦接至該時脈選擇電路系統並且會藉由提供一延遲時脈訊號以響應於該等複數個分束脈衝延遲資料中的第二部分及該等複數個時脈訊號中的選定時脈訊號，該延遲時脈訊號會對應於該等複數個時脈訊號中的選定時脈訊號並且會相對於該等複數個時脈訊號中的選定時脈訊號而在時間上被延遲；以及資料儲存電路系統，其被耦接至該延遲電路系統且藉由儲存該等複數個分束脈衝圖樣資料且根據該延遲時脈訊號來擷取該等已儲存之複數個分束脈衝圖樣資料中的個別部分以響應於該等複數個分束脈衝延遲資料及該延遲時脈訊號。
根據本文所主張發明的另一實施例，用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統包含：脈衝控制器構件，用以提供複數個分束脈衝控制訊號，其等係包含複數個分束脈衝圖樣資料、複數個分束脈衝延遲資料、以及複數個時脈訊號；以及訊號脈衝產生器構件，用以接收該等複數個分束脈衝圖樣資料、分束脈衝延遲資料及時脈訊號，並且響應它們以提供複數個序列式分束訊號脈衝，其中該等複數個分束序列式訊號脈衝中的一或多個個別訊號脈衝會對應於該等複數個分束脈衝圖樣資料中的至少一部分並且會相對於該等複數個分束脈衝延遲資料及時脈訊號被時間延遲。
根據本文所主張發明的另一實施例，用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統包含：時脈選擇器構件，用以接收複數個分束脈衝延遲資料中的第一部分，且予以響應以在該等複數個時脈訊號中作選擇，以便提供該等複數個時脈訊號中的一選定時脈訊號；延遲構件，用以接收該等複數個分束脈衝延遲資料中的第二部分，且予以響應以延遲該等複數個時脈訊號中的選定時脈訊號，以便提供一延遲時脈訊號，該延遲時脈訊號會對應於該等複數個時脈訊號中的選定時脈訊號並且會相對於該等複數個時脈訊號中的選定時脈訊號在時間上被延遲；以及資料儲存構件，用以接收複數個分束脈衝延遲資料及該延遲時脈訊號，並且響應其用以儲存該等複數個分束脈衝圖樣資料且根據該延遲時脈訊號來擷取該等已儲存之複數個分束脈衝圖樣資料中的個別部分。
下面的詳細說明為參考隨附圖式之本文所主張發明的範例實施例。此說明用意在於解釋而非限制本發明範疇。本文會非常詳細地說明此等實施例，以便讓熟習本技術的人士實行本發明，且應該瞭解的係，亦可以利用部分變化來實行其它實施例，其並不會脫離本發明的精神或範疇。
在本文的全部揭示內容中並未清楚表明和內文相違背者，應該瞭解的係，本文中所述的個別電路元件在數量上可能為單數或複數。舉例來說，「電路」與「電路系統」可能包含主動式及/或被動式並且被連接或被耦接在一起(舉例來說，成為一或多個積體電路晶片)用以提供所述功能的單一組件或複數個組件。另外，「訊號」一詞可能係指一或多個電流、一或多個電壓、或是一資料訊號。在圖中，相同或相關的元件會有相同或相關的字母、數字或是字母數字混合指示符。進一步言之，雖然在施行方式的內文中利用離散式電子電路系統(較佳係以一或多個積體電路晶片的形式)來討論本發明；不過，此電路系統中任何部分的功能皆可利用一或多個經過適當程式化的處理器來施行，端視要被處理的訊號頻率或資料速率而定。再者，就圖解各個實施例之功能方塊圖的圖式而言，該等功能方塊未必會表示硬體電路系統之間的分界線。因此，舉例來說，該等功能方塊中的一或多者(舉例來說，處理器、記憶體等)可以被施行成單件式硬體(舉例來說，一般用途訊號處理器、隨機存取記憶體、硬碟機等)。雷同地，本文所述之任何程式皆可能係單機型程式、可能會以子標準程序的方式被併入一作業系統中、可能係一已安裝封裝軟體中的函數等。
參考圖2，運用根據本文所主張發明的一或多個實施例之分束形成的超音波系統會簡化處理器/控制器100的通用數位波束形成器電路系統和AFE 200之間的訊號介面。該通用數位波束形成器102會將全部數量為N條的通道分成許多較小群的n條通道或「分束(sub-beam)」，它們會提供由傳送資料訊號103所組成的多道分束並且接收由接收資料訊號215所組成的多道分束。在傳送路徑中，該些N/n個資料訊號103會被用於藉由N/n個分束形成器電路202a來提供N個分束訊號203(舉例來說，倘若換能器陣列210被N=256個訊號驅動而且每一個分束形成器電路202皆提供n=8個分束訊號，那麼該通用數位波束形成器102便僅需要提供N/n=32個傳送資料訊號103)。該等分束訊號203係充當該等驅動器電路206的類比驅動訊號，它們會提供該換能器陣列的驅動訊號207。
來自換能器陣列208a的接收訊號209會經過時變增益放大器210的放大，且所產生之放大的訊號211會被ADC電路212轉換以產生對應的數位訊號213。該些數位訊號213會經過分束形成接收器電路214的處理(在共同待審的專利申請案中已經揭示其主要內容並且主張一或多個實施例的權利)，用以提供該等N/n個接收資料訊號215。
根據本文所主張發明的一或多個實施例的此種分束形成作業會減少整個系統的複雜性以及電力消耗。舉例來說，雖然習知的波束形成作業係在數位域中被實施，舉例來說，使用一可場程式化閘極陣列(FPGA)作為該通用數位波束形成器102的一部分，其會有消耗龐大電力的大量內插計算；然而，根據本文所主張發明的一或多個實施例的分束形成作業卻在類比域及混合訊號域中被實施，以便達到高精確度同時會消耗較少的電力。
參考圖3，根據本文所主張發明的一或多個實施例，分束形成作業係在該傳送訊號路徑中被實施。AFE 200(圖2)的傳送訊號路徑中的每一個分束形成器電路202a皆會接收傳送波束形成控制訊號103a、103b，其包含：分束形成輪廓資料；通用波束偏移資料；校正補償資料；稀疏選擇資料及傳送起始或是”擊發”控制資料；以及時脈訊號103c。該時脈訊號103c會驅動一相位鎖定迴路(PLL)電路222，其在必要時提供具有不同頻率和相位的各種時脈訊號。
分束形成器電路202a會接受由分束形成輪廓資料訊號Btx 103a所定義的波束形成必要條件，並且予以轉換成具有可程式化訊號振幅和時間延遲的多個波形t0、t1、...、t7 203a。例如：具有200ns訊號時間持續長度的波形可能被事先儲存在分束形成器電路202a中，而該分束形成輪廓資料則規定該等波形會依序被延遲1ns而振幅則依序遞減百分之一。因此，在斷定擊發訊號Bst 103b後，分束形成器電路202a便提供八個訊號203a，使得t1(n)=0.99*t0(n-1ns)，t2(n)=0.98*t0(n-2ns)，...，t7(n)=0.93*t0(n-7ns)。另或者，舉例來說，亦可以根據可程式化的正電力供應電壓217p和負電力供應電壓217n於該等驅動器電路206a(下文中會更詳細討論)中來完成該等訊號振幅的修正。
如上面所提，該等已分束成形的訊號203a會驅動該等驅動器電路206a，它們會提供驅動訊號207a給它們個別的換能器(如上文討論)。該分束形成器電路系統202a會提供一或多個控制訊號217c給該等驅動器電路206a的電力管理電路系統216。該電力管理電路系統216會根據該些一或多個控制訊號217c來控制該等驅動器電路206a的正電力供應電壓217p和負電力供應電壓217n。舉例來說，根據一較佳的實施例，該等驅動器電路206a會使用G類放大器，該等放大器的電力供應電壓217p、217n會受控於該電力管理電路系統216，從而提供該等換能器驅動訊號207a的振幅控制。另或者，該等驅動器電路206a亦可被施行為下面的形式：簡易脈衝產生器、多重位準脈衝產生器、或是其它類型的放大器(舉例來說，A/B類)。
為形成一精確波束形狀所需要的精密相位控制必須用到的時序要比脈衝速率更精細或每一個循環中要有更多相位。舉例來說，倘若使用40Ms/sec(每秒百萬個取樣)來產生一脈衝波形，那麼取樣時間解析度便係25ns(奈秒)，這通常並不足夠。據此，會需要40MHz來同步化一更高的頻率(例如160MHz)，以產生6.25ns之更精細的時脈循環偏移。如下文更詳細討論，可使用粗略延遲控制以6.25ns遞增的方式來延遲訊號203a。為達精細延遲的目的，可使用一多相位時脈訊號。舉例來說，當m=8個相位，該精細時間解析度將會是一個時脈循環的1/8，或0.78125ns。
當分束形成器202a操作在非常高的頻率處時，其便能夠操作以提供用以施行脈衝寬度調變(PWM)功能的多個脈衝，以便產生任意波形，或是產生碼激勵脈衝以便提供更多的能量給該超音波目標物。
在分束形成器202a內能夠提供校正，以便改善控制效率並且允許通往該等換能器的訊號路徑有訊號損失。此校正可能包含時間延遲及振幅變異的校正。舉例來說，在各種換能器、驅動器放大器、以及其它電路元件(主動式與被動式兩種)中經常會有某種程度的操作差異存在。該校正處理(舉例來說，其為製造測試的一部分)可能包含捕捉該些差異並且予以轉換成偏移資料而用以儲存在該分束形成器202a裡面，從而允許以該些偏移資料為基礎對該波束輪廓進行調整，以便提供精確的波束形成效能。
除此之外，藉由驅動由多個換能器(例如偶數換能器或是奇數換能器或是個別選定的換能器)所組成的分集亦能夠提供稀疏波束形成作業。舉例來說，可以將該等各種已產生的波形中多個選定波形的振幅定義為零(或是某個其它預設的低數值)作為該波束輪廓形成作業的一部分。
參考圖4，根據本文所主張發明的一或多個實施例，可利用雙位準驅動器或脈衝產生器(脈衝器)來施行驅動器電路206aa，其實質上如所示。擊發控制電路系統242會根據傳送致能訊號103c提供一起始控制訊號243a，以經由八對移位暫存器通道250來提供脈衝訊號，並且為一有限狀態機(FSM)248提供一負載控制訊號243b，該有限狀態機會控制外來資料且將外來資料轉換成正確的格式。序列式介面電路系統244會接收脈衝與控制資料及一對應時脈訊號103e，並且將序列資料轉換成要被載入該FSM 248之中的並列資料245。該FSM 248會為該等資料通道250提供脈衝圖樣資料249a(例如：128位元)和延遲輪廓資料249b(例如：17位元)並且為PLL電路246提供一控制訊號249c。
該PLL電路246會接收參考與偏壓訊號103f，並且以超頻取樣頻率fc來產生一多相位時脈訊號247(舉例來說，於一示範性實施例中為160MHz，其中具有八個相位)。
該等資料通道250會接收脈衝圖樣資料249a和延遲輪廓資料249b並且受控於擊發控制訊號243a和多相位時脈訊號247中的選定相位(下文作更詳細討論)。每一條資料通道250皆會為驅動其個別換能器的脈衝器驅動器電路提供兩個輸出位元P(P0、P1、P2、...、P7)、N(N0、N1、N2、...、N7)。此等兩個位元允許有四種層級的脈衝器控制，在驅動雙極脈衝器時會使用到其中三種層級。舉例來說，此等四種層級的定義可能如下：Pn=0且Nn=0，用於零輸出電壓；Pn=1且Nn=0，用於最大正值脈衝電壓；Pn=0且Nn=1，用於最大負值脈衝電壓；及Pn=1且Nn=1，用於阻尼脈衝回波(echo)。每一對訊號Pn、Nn雖然被相等的時序延遲，不過該等八個訊號對P0/N0、P1/N1、...、P7/N7通常會根據上面討論的波束形成必要條件而被不同時序間隔延遲(舉例來說，訊號對P1/N1會相對於訊號對P0/N0被延遲1.5ns)。
根據一較佳實施例，每一條資料通道250會為每一個控制位元P、N提供高達64個脈衝，從而允許產生PWM訊號或碼激勵多脈衝訊號。PLL電路246會以fc=160MHz的超頻取樣頻率來提供該多相位時脈訊號247。當有八個相位時便會提供0.7825ns的精細延遲。該序列式介面244會針對不同波束圖樣允許有不同延遲輪廓資料被接收且被載入該FSM 248中。該傳送致能訊號103d允許所有資料通道250被同步擊發。藉由將效正資料儲存在FSM 248裡面或儲存在專屬記憶體(未圖示)裡面便能夠提供校正作業。
參考圖5，該等資料通道250中一條資料通道的示範性實施例250aa包含：一多工器262；移位暫存器264p、264n；一計數器266；及邏輯電路系統268、270、272，全部互連方式實質上如所示。脈衝圖樣資料249a會在移位暫存器264p、264n之間被分割並且被載入該等移位暫存器264p、264n中。該延遲輪廓資料249b會提供控制位元給多工器262，用以選擇該多相位時脈訊號247中的其中一個相位(舉例來說，提供三位位元用以在八個相位中作選擇)；並且提供多位位元(舉例來說，14)用以載入該計數器266。據此，計數器266會控制粗略延遲；而該多相位時脈訊號247則會控制精細延遲。該選定時脈訊號相位263會驅動計數器266及可程式化除法器265。除法器265會將時脈263縮小至較低頻率時脈265a，其會受控於可程式化脈衝擊發頻率之事先載入的縮小係數。在每一次擊發(其係受控於一「擊發」控制訊號243a)之前，計數器266輸出267均會保持在邏輯「0」處。在斷定「擊發」控制訊號243a之後，計數器266便會開始進行計數。在已經超越該已載入計數資料所決定的粗略延遲間隔之後，該斷定的終止計數輸出267便讓該分割時脈265a透過及閘272傳輸成為移位暫存器264p、264n的時脈訊號273(當計數器266達到粗略延遲數值時，輸入及閘268和回授反向器270會取消計數器時脈269，讓計數器266終止輸出保持在斷定處，直到「擊發」控制訊號243a被取消斷定)。據此，在由該等粗略延遲和精細延遲所定義的延遲間隔結束處，該脈衝器的控制位元251ap、251an便會根據所載入該等移位暫存器264p、264n中的位元圖樣而被致能時脈訊號273依時脈輸出。另一計數器274會計算已擊發的脈衝。當達到預設長度時便會被斷定終止計數輸出274a，從而經由反向器275和及閘272來取消該時脈訊號273(其控制策略和第一計數器266的控制策略雷同)。在每一次擊發(受控於「擊發」控制訊號243a)之前，該終止計數輸出274a皆會保持在取消斷定處。在每一次擊發之後，該等移位暫存器264p、264n便會自動被設為所事先載入的數值，以便準備進行下一次擊發。
熟習本技術的人士便會明白本發明之操作結構和方法中的各種其它修正與變更，其並不會脫離本發明的範疇與精神。雖然本文已經配合特定的較佳實施例說明過本發明，不過應該瞭解的係，本文所主張發明不應過度地受限於此等特定的實施例。本文希望下面的申請專利範圍定義本發明的範疇並且涵蓋該些申請專利範圍及它們的等效範圍之範疇裡面的所有結構和方法。
10．．．處理器/控制器
12．．．數位波束形成器
13．．．傳送資料訊號
20．．．類比前端(AFE)
22．．．數位類比轉換(DAC)電路系統
23．．．類比訊號
24．．．驅動器電路
25．．．驅動器輸出訊號
26．．．傳送/接收切換器
27．．．類比電氣訊號
28．．．換能器陣列
30．．．時變增益放大器(TVGA)電路
31．．．所產生之放大訊號
32．．．類比數位轉換(ADC)電路系統
33．．．接收資料訊號
100．．．處理器/控制器
102．．．通用數位波束形成器
103．．．傳送資料訊號
103a．．．控制訊號/分束形成輪廓資料訊號(Btx)
103b．．．控制訊號/擊發訊號(Bst)
103c．．．時脈訊號
103d．．．傳送致能訊號
103e．．．脈衝與控制資料及一對應時脈訊號
103f．．．參考與偏壓訊號
200．．．類比前端(AFE)
202．．．分束形成器電路
202a．．．分束形成器電路
203．．．分束訊號
203a．．．分束形成訊號
206．．．驅動器電路
206a．．．驅動器電路
206aa．．．驅動器電路
207．．．驅動訊號
207a．．．驅動訊號
208a．．．換能器陣列
209．．．接收訊號
209a．．．接收訊號
210．．．時變增益放大器(TVGA)
210a．．．時變增益放大器(TVGA)
211．．．所產生之放大的訊號
212．．．ADC電路
213．．．數位訊號
214．．．分束形成接收器電路
215．．．接收資料訊號
216．．．電力管理電路系統
217c．．．控制訊號
217n．．．負電力供應電壓
217p．．．正電力供應電壓
222．．．相位鎖定迴路(PLL)電路
242．．．擊發控制電路系統
243a．．．起始控制訊號
243b．．．負載控制訊號
244．．．序列式介面電路系統
245．．．並列資料
246．．．PLL電路
247．．．多相位時脈訊號
248．．．有限狀態機(FSM)
249a．．．脈衝圖樣資料
249b．．．延遲輪廓資料
249c．．．控制訊號
250．．．移位暫存器通道
250a．．．移位暫存器通道
250aa．．．資料通道(示範性實施例)
251ap．．．控制位元
251an．．．控制位元
262．．．多工器
263．．．時脈訊號相位
264n．．．移位暫存器
264p．．．移位暫存器
265．．．可程式化除法器
265a．．．較低頻率時脈/分割時脈
266．．．第一計數器
267．．．輸出
268．．．邏輯電路系統/及閘
269．．．計數器時脈
270．．．邏輯電路系統/回授反向器
272．．．邏輯電路系統/及閘
273．．．時脈訊號
274．．．另一計數器
274a．．．終止計數器輸出
275．．．反向器
fc．．．超頻取樣頻率
t0-t7．．．波形
圖1係一習知波束形成超音波系統的傳送通道與接收通道的功能方塊圖。
圖2係根據本文所主張發明的一或多個實施例中用以施行分束形成的一超音波系統的傳送通道與接收通道的功能方塊圖。
圖3係根據本文所主張發明的一或多個實施例中有一分束形成傳送器的超音波系統的八條通道的功能方塊圖。
圖4係根據本文所主張發明的一或多個實施例中用以一驅動超音波換能器的一訊號脈衝器的一驅動器電路的功能方塊圖。
圖5係圖4之電路系統中其中一條脈衝驅動器通道的示範性實施例的功能方塊圖。
100．．．處理器/控制器
102．．．通用數位波束形成器
103．．．傳送資料訊號
200．．．類比前端AFE
202．．．分束形成器電路
202a．．．分束形成器電路
203．．．分束訊號
203a．．．分束形成訊號
206．．．驅動器電路
206a．．．驅動器電路
206aa．．．驅動器電路
207．．．驅動訊號
207a．．．驅動訊號
208a．．．換能器陣列
209．．．接收訊號
209a．．．接收訊號
210．．．時變增益放大器(TVGA)
210a．．．時變增益放大器(TVGA)
211．．．所產生之放大的訊號
212．．．ADC電路
213．．．數位訊號
214．．．分束形成接收器電路
215．．．接收資料訊號

Claims (24)

  1. 一種包含用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統的設備，其包括：脈衝控制電路系統，用以提供複數個分束脈衝控制訊號，其等係包含複數個分束脈衝圖樣資料、複數個分束脈衝延遲資料、及複數個時脈訊號；以及訊號脈衝產生電路系統，其被耦接至該脈衝控制電路系統並且藉由提供複數個序列式分束訊號脈衝以響應於該等複數個分束脈衝圖樣資料、分束脈衝延遲資料、及時脈訊號，其中該等複數個分束序列式訊號脈衝中的一或多個個別訊號脈衝會對應於該等複數個分束脈衝圖樣資料中的至少一部分，且會相對於該等複數個分束脈衝延遲資料及時脈訊號被時間延遲。
  2. 如申請專利範圍第1項的設備，其中該等複數個時脈訊號具有一共同頻率及互不相同的相位。
  3. 如申請專利範圍第1項的設備，其中該脈衝控制電路系統包括有限狀態機(FSM)電路系統，用以提供該等複數個分束脈衝控制訊號中的一部分，其包含該等複數個分束脈衝圖樣資料和分束脈衝延遲資料。
  4. 如申請專利範圍第1項的設備，其中該脈衝控制電路系統包括相位鎖定迴路(PLL)電路系統，用以提供該等複數個分束脈衝控制訊號中的一部分，其包含該等複數個時脈訊號。
  5. 如申請專利範圍第4項的設備，其中該等複數個時脈訊號具有一共同頻率及互不相同的相位。
  6. 如申請專利範圍第1項的設備，其中該脈衝控制電路系統包括：有限狀態機(FSM)電路系統，用以提供該等複數個分束脈衝控制訊號中的一部分，其包含該等複數個分束脈衝圖樣資料和分束脈衝延遲資料，及提供一時脈控制訊號；以及相位鎖定迴路(PLL)電路系統，其會被耦接至該FSM電路系統並且藉由提供該等複數個分束脈衝控制訊號中的另一部分以響應於該時脈控制訊號，該等複數個分束脈衝控制訊號中的另一部分包含該等複數個時脈訊號。
  7. 如申請專利範圍第6項的設備，其中該等複數個時脈訊號具有一共同頻率及互不相同的相位。
  8. 如申請專利範圍第1項的設備，其中該訊號脈衝產生電路系統包括：時脈選擇電路系統，其藉由提供該等複數個時脈訊號中的一選定時脈訊號以響應於複數個分束脈衝延遲資料中的第一部分及複數個時脈訊號；延遲電路系統，其被耦接至該時脈選擇電路系統並且藉由提供一延遲時脈訊號以響應於該等複數個分束脈衝延遲資料中的第二部分及該等複數個時脈訊號中的選定時脈訊號，該延遲時脈訊號會對應於該等複數個時脈訊號中的選定時脈訊號，且會相對於該等複數個時脈訊號中的選定時脈訊號在時間上被延遲；以及資料儲存電路系統，其被耦接至該延遲電路系統並且藉由儲存該等複數個分束脈衝圖樣資料，且根據該延遲時脈訊號來擷取已儲存之複數個分束脈衝圖樣資料中的個別部分，以響應於該等複數個分束脈衝延遲資料及該延遲時脈訊號。
  9. 如申請專利範圍第8項的設備，其中該延遲時脈訊號會根據下面而相對於該等複數個時脈訊號中的選定時脈訊號在時間上被延遲：相對於該等複數個分束脈衝延遲資料中的第一部分的第一延遲；以及相對於該等複數個分束脈衝延遲資料中的第二部分的第二延遲。
  10. 如申請專利範圍第8項的設備，其中該第一延遲小於該第二延遲。
  11. 如申請專利範圍第8項的設備，其中該時脈選擇電路系統包括多工器電路系統。
  12. 如申請專利範圍第8項的設備，其中該延遲電路系統包括計數器電路系統。
  13. 如申請專利範圍第8項的設備，其中：該資料儲存電路系統包括：第一移位暫存器電路系統，其藉由根據該延遲時脈訊號來擷取已儲存之複數個分束脈衝圖樣資料中的第一個別部分以響應於該延遲時脈訊號，與第二移位暫存器電路系統，其藉由根據該延遲時 脈訊號來擷取該等已儲存之複數個分束脈衝圖樣資料中的第二個別部分以響應於該延遲時脈訊號；以及該等已儲存之複數個分束脈衝圖樣資料中所被擷取的第一個別部分和第二個別部分會根據該延遲時脈訊號來提供一雙位元資料訊號序列。
  14. 一種包含用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統的設備，其包括：時脈選擇電路系統，其響應於複數個分束脈衝延遲資料中的第一部分及複數個時脈訊號，乃藉由提供該等複數個時脈訊號中的一選定時脈訊號；延遲電路系統，其被耦接至該時脈選擇電路系統並且藉由提供一延遲時脈訊號，以響應於該等複數個分束脈衝延遲資料中的第二部分及該等複數個時脈訊號中的選定時脈訊號，該延遲時脈訊號會對應於該等複數個時脈訊號中的選定時脈訊號，且會相對於該等複數個時脈訊號中的選定時脈訊號在時間上被延遲；以及資料儲存電路系統，其被耦接至該延遲電路系統並且藉由儲存該等複數個分束脈衝圖樣資料，且根據該延遲時脈訊號來擷取已儲存之複數個分束脈衝圖樣資料中的個別部分，以響應於該等複數個分束脈衝延遲資料及該延遲時脈訊號。
  15. 如申請專利範圍第14項的設備，其中該等複數個時脈訊號具有一共同頻率及互不相同的相位。
  16. 如申請專利範圍第14項的設備，其中該延遲時脈訊號會根據下面而相對於該等複數個時脈訊號中的選定時脈訊號在時間上被延遲：相對於該等複數個分束脈衝延遲資料中的第一部分的第一延遲；以及相對於該等複數個分束脈衝延遲資料中的第二部分的第二延遲。
  17. 如申請專利範圍第14項的設備，其中該第一延遲小於該第二延遲。
  18. 如申請專利範圍第14項的設備，其中該時脈選擇電路系統包括多工器電路系統。
  19. 如申請專利範圍第14項的設備，其中該延遲電路系統包括計數器電路系統。
  20. 如申請專利範圍第14項的設備，其中：該資料儲存電路系統包括：第一移位暫存器電路系統，其藉由根據該延遲時脈訊號來擷取該等已儲存之複數個分束脈衝圖樣資料中的第一個別部分以響應於該延遲時脈訊號，與第二移位暫存器電路系統，其藉由根據該延遲時脈訊號來擷取該等已儲存之複數個分束脈衝圖樣資料中的第二個別部分以響應於該延遲時脈訊號；以及該等已儲存之複數個分束脈衝圖樣資料中所被擷取的第一個別部分和第二個別部分會根據該延遲時脈訊號來提供一雙位元資料訊號序列。
  21. 一種包含用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統的設備，其包括：脈衝控制器構件，用以提供複數個分束脈衝控制訊號，該等訊號包含複數個分束脈衝圖樣資料、複數個分束脈衝延遲資料、及複數個時脈訊號；以及訊號脈衝產生器構件，用以接收該等複數個分束脈衝圖樣資料、分束脈衝延遲資料、及時脈訊號，並且予以響應以提供複數個序列式分束訊號脈衝，其中該等複數個分束序列式訊號脈衝中的一或多個個別訊號脈衝會對應於該等複數個分束脈衝圖樣資料中的至少一部分，且會相對於該等複數個分束脈衝延遲資料及時脈訊號被時間延遲。
  22. 如申請專利範圍第21項的設備，其中該等複數個時脈訊號具有一共同頻率及互不相同的相位。
  23. 一種包含用於超音波系統之分束形成傳送器的多通道脈衝器驅動器電路系統的設備，其包括：時脈選擇器構件，用以接收複數個分束脈衝延遲資料中的第一部分，並且予以響應以在複數個時脈訊號中作選擇，以便提供該等複數個時脈訊號中的一選定時脈訊號；延遲構件，用以接收該等複數個分束脈衝延遲資料中的第二部分，並且予以響應以延遲該等複數個時脈訊號中的選定時脈訊號，以便提供一延遲時脈訊號，該延遲時脈訊號會對應於該等複數個時脈訊號中的選定時脈訊號，且會相對於該等複數個時脈訊號中的選定時脈訊號在時間上被延遲；以及資料儲存構件，用以接收複數個分束脈衝延遲資料及該延遲時脈訊號，並且予以響應以儲存該等複數個分束脈衝圖樣資料，且根據該延遲時脈訊號來擷取該等已儲存之複數個分束脈衝圖樣資料中的個別部分。
  24. 如申請專利範圍第23項的設備，其中該等複數個時脈訊號具有一共同頻率及互不相同的相位。
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