CN113178439A - 半导体装置 - Google Patents

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Abstract

本公开涉及一种半导体装置。该半导体装置包括两个存储器芯片、用于控制每个存储器芯片的一个控制芯片、信号传输路径，在控制芯片与每个存储器芯片之间的信号传输通过该信号传输路径来执行、以及耦合到信号传输路径上的电容。此外，电容(电容器元件)大于寄生在每个芯片上的每个寄生电容。因此，可以高速执行半导体装置的信号传输。

Description

半导体装置
相关申请的交叉引用
通过整体引用2020年1月27日提交的日本专利申请No.2020-11001的公开内容(包括说明书、附图和摘要)，将其并入本文。
技术领域
本发明涉及一种半导体装置(或者也被称为“电子装置”)，其中多个半导体组件与一个半导体组件电连接。例如，本发明适用于其中两个存储器芯片由一个控制芯片控制的半导体装置(或电子装置)。
背景技术
下面列出了所公开的技术。
[专利文献1]日本未审查专利申请公开号2015-35159
[专利文献2]日本未审查专利申请公开号2012-8920
存在一种半导体装置，其中多个存储器芯片和用于控制多个存储器芯片中的每个存储器芯片的控制芯片，该多个存储器芯片与控制芯片以T分支结构(T分支拓扑)彼此电连接(例如，参见专利文献1的图10)。另外，存在一种半导体装置，其中上述存储器芯片和上述控制芯片以飞越拓扑彼此电连接(例如，参见专利文献1的图7至9)。此外，存在一种半导体装置，其中端接电阻器例如被设置在其中传输数据信号的信号传输路径的端部。
发明内容
与通过一个控制芯片来控制一个存储器芯片的配置(下文中称为“参考情况”)相比，在通过一个控制芯片来控制各自用作负载的两个存储器芯片的配置(下文中称为“分支情况”)的情况下，诸如采用“T分支拓扑”的半导体装置或采用“飞越拓扑”的半导体装置，控制存储器芯片的控制芯片的驱动能力不足。因此，通过本发明人的研究，发现在“分支情况”下由于以下原因而存在不能传输信号的可能性：1)这样的信号传输路径的配置，在控制芯片与每个存储器芯片之间的信号传输通过该信号传输路径来执行，以及；2)在信号传输路径上待被传输的信号的传输速度(即，数据速率)。
根据本说明书的描述和附图，其他目的和新颖特征将变得清楚。
下面将简要描述本申请中公开的典型实施例。
根据一个实施例的半导体装置包括：第一存储器芯片；第二存储器芯片；控制每个存储器芯片的控制芯片；以及第一信号传输路径，上述控制芯片与每个存储器芯片之间的信号传输通过该第一信号传输路径来执行。此外，上述控制芯片与上述第一存储器芯片之间的信号传输经由上述第一信号传输路径来执行。另一方面，上述控制芯片与上述第二存储器芯片之间的信号传输经由上述第一信号传输路径的一部分、以及在上述第一信号传输路径的第一分支点处从上述第一信号传输路径分支的第二信号传输路径来执行，上述第一分支点位于上述控制芯片与上述第一存储器芯片之间。此外，大于寄生在每个芯片上的每个寄生电容的电容被耦合到第三信号传输路径上，该第三信号传输路径在上述第一信号传输路径的第二分支点处从上述第一信号传输路径分支，上述第二分支点位于上述控制芯片与上述第一信号传输路径的上述第一分支点之间。
另外，根据另一实施例的半导体装置包括：布线基板；安装在上述布线基板上的存储器装置；安装在上述布线基板上的控制芯片；以及安装在上述布线基板上的电容器元件。在此，上述布线基板包括第一布线，该第一布线是用于信号的传输路径。另外，上述存储器装置包括：中介层；安装在上述中介层上的第一存储器芯片；安装在上述中介层上的第二存储器芯片；第一导电材料，电连接到上述第一存储器芯片的第一电极焊盘；第二导电材料，电连接到上述第二存储器芯片的第二电极焊盘；以及外部连接端子，该外部连接端子与上述第一存储器芯片的第一输入/输出电路和上述第二存储器芯片的第二输入/输出电路中的每个输入/输出电路电连接。此外，上述控制芯片控制每个存储器芯片。此外，上述电容器元件包括第一电极，该第一电极与上述布线基板的上述第一布线电连接。此外，上述第一布线具有：与上述控制芯片的外部连接端子电连接的第一端子；以及与上述存储器装置的上述外部连接端子电连接的第二端子。此外，上述第一存储器芯片的上述第一输入/输出电路经由以下各项与上述控制芯片电连接：上述第一存储器芯片的上述第一电极焊盘、上述第一导电材料、上述存储器装置的上述外部连接端子和上述布线基板的上述第一布线。此外，上述第二存储器芯片的上述第二输入/输出电路经由以下各项与上述控制芯片电连接：上述第二存储器芯片的上述第二电极焊盘、上述第二导电材料、上述存储器装置的上述外部连接端子和上述布线基板的上述第一布线。此外，上述电容器元件的上述第一电极耦合到上述第一布线的位于上述第一端子与上述第二端子之间的路径。此外，上述电容器元件的电容大于寄生在每个芯片上的每个寄生电容。
此外，根据另一实施例的一种半导体装置包括：布线基板；安装在上述布线基板上的第一存储器装置；安装在上述布线基板上的第二存储器装置；安装在上述布线基板上的控制芯片；以及安装在上述布线基板上的电容器元件。在此，上述布线基板包括第一布线，该第一布线是用于信号的传输路径。此外，上述第一存储器装置包括：第一中介层；安装在上述第一中介层上的第一存储器芯片；第一导电材料，电连接到上述第一存储器芯片的第一电极焊盘；以及第一外部连接端子，与上述第一存储器芯片的第一输入/输出电路电连接。此外，上述第二存储器装置包括：第二中介层；安装在上述第二中介层上的第二存储器芯片；第二导电材料，电连接到上述第二存储器芯片的第二电极焊盘；以及第二外部连接端子，与上述第二存储器芯片的第二输入/输出电路电连接。此外，上述控制芯片控制每个存储器芯片。此外，上述电容器元件包括与上述布线基板的上述第一布线电连接的第一电极。此外，上述第一布线具有：与上述控制芯片的外部连接端子电连接的第一端子；与上述第一存储器装置的上述第一外部连接端子电连接的第二端子；以及与上述第二存储器装置的第二外部连接端子电连接的第三端子。此外，上述第一存储器芯片的上述第一输入/输出电路经由以下各项与上述控制芯片电连接：上述第一存储器芯片的上述第一电极焊盘、上述第一导电材料、上述第一存储器装置的上述第一外部连接端子和上述布线基板的上述第一布线。此外，上述第二存储器芯片的上述第二输入/输出电路经由以下各项与上述控制芯片电连接：上述第二存储器芯片的上述第二电极焊盘、上述第二导电材料、上述第二存储器装置的上述第二外部连接端子、上述布线基板的上述第一布线的一部分和上述布线基板的第二布线。这里，上述第二布线是在上述第一布线的第一分支点处从上述第一布线分支的布线，上述第一分支点位于上述第一端子与上述第二端子之间。此外，上述电容器元件的上述第一电极被耦合到上述第一布线的位于上述第一端子、上述第二端子和上述第三端子之间的路径。此外，上述电容器元件的电容大于寄生在每个芯片上的每个寄生电容。
根据一个实施例中的上述半导体装置，可以提供能够高速传输信号的一种半导体装置。
另外，根据另一实施例中的半导体装置，可以提供能够高速传输信号的一种半导体装置。
此外，根据另一实施例中的半导体装置，可以提供能够高速传输信号的一种半导体装置。
附图说明
图1是图示本发明人研究的半导体装置的配置的图(电路图)；
图2是示出本发明人研究的参考情况的眼图的图；
图3是示出本发明人研究的分支情况1的眼图的图；
图4是示出本发明人研究的分支情况2的眼图的图；
图5是示出在上述分支情况2下当信号电压升高时发生的电荷交换的图；
图6是示出在上述分支情况2下当信号电压下降时发生的电荷交换的图；
图7是图示本发明人发现的半导体装置的配置的图(电路图)；
图8是示出在上述分支情况2下当信号电压升高时发生的电荷交换的图；
图9是示出在上述分支情况2下当信号电压下降时发生的电荷交换的图；
图10是图示根据实施例1的半导体装置的配置的图(电路图)；
图11是示意性地图示构成根据实施例1的半导体装置的每个电子组件的平面布局的图(俯视图)；
图12是示意性地图示上述半导体装置沿着图11的A-A截面线的纵向截面结构的图(局部放大横截面图)；
图13是图示每个输入输出电路、每个端接电阻器等的使用示例的图，其中将实施例1和实施例1的修改示例进行比较；
图14是图示根据实施例2的半导体装置的配置的图(电路图)；
图15是示意性地图示构成根据实施例2的半导体装置的每个电子组件的平面布局的图(俯视图)；
图16是示意性地图示图15所示的半导体装置的纵向截面结构的图(局部放大横截面图)；
图17是示出每个输入输出电路、每个端接电阻器等的使用示例的图，其中将实施例2与实施例1和实施例1的修改示例中的每一个进行比较；以及
图18是图示实施例1和实施例2中的每个实施例的上述电容器元件的修改示例的图。
具体实施方式
(研讨示例)
首先，在说明“具体实施方式”之前，将详细说明本发明人研究的半导体装置的配置和通过本发明人的研究而澄清的问题。
<研讨示例的半导体装置SDR1r>
图1是图示本发明人研究的半导体装置SMD1r的配置的图(电路图)。如图1所示，半导体装置SMD1r包括两个存储器芯片MC1、MC2以及控制两个存储器芯片MC1、MC2的控制芯片CC。
如图1所示，每个存储器芯片MC1、MC2，具有电极焊盘PD1、PD2，电连接到电极焊盘PD1、PD2的输入输出电路IO1、IO2以及电连接到电极焊盘PD1、PD2的端接电阻器TR1、TR2。顺便提及，如图1所示，每个端接电阻器TR1、TR2的一个端部部分电连接到每个存储器芯片MC1、MC2的每个电极焊盘PD1、PD2，与该端部部分相对的另一端部部分连接到参考电位(即，“R＝∞”)。如图1所示，例如大约0.8pF的寄生电容PCT1、PCT2寄生在相应电极焊盘PD1、PD2上。换言之，每个寄生电容PCT1、PCT2连接到连接有每个输入/输出电路IO1、IO2的每个信号传输路径STP1、STP2。此外，两个存储器芯片MC1、MC2具有彼此相同的类型，例如，LPDDR5-SDRAM(符合JEDEC标准的低功耗双倍数据速率5-同步动态随机存取存储器)。
另一方面，如图1所示，控制芯片CC具有电极焊盘PD和电连接到电极焊盘PD的控制电路SCC。如图1所示，与存储器芯片MC1、MC2一样，电极焊盘PD具有寄生在电极焊盘PD上的例如大约0.8pF的寄生电容PCT0。换言之，寄生电容PCT0连接到连接有控制电路SCC的信号传输路径STP1。
如上所述，半导体装置SMD1r包括信号传输路径STP1、STP2，并且在控制芯片CC与存储器芯片MC1、MC2之间的信号传输经由信号传输路径STP1、STP2来执行。具体地，如图1所示，在控制芯片CC与第一存储器芯片MC1之间的信号传输经由信号传输路径STP1来执行。另一方面，如图1所示，在控制芯片CC与第二存储器芯片MC2之间的信号传输经由信号传输路径STP1的一部分和在信号传输路径STP1的分支点N1处从信号传输路径STP1分支的信号传输路径STP2来执行，分支点N1位于控制芯片CC与第一存储器芯片MC1之间。从分支点N1到第一存储器芯片MC1的信号传输路径STP1是第一存储器芯片MC1的主路径。类似地，从分支点N1到第二存储器芯片MC2的信号传输路径STP2是第二存储器芯片MC2的主路径。然而，在本研讨示例中(包括稍后描述的基本思想)，从分支点N1到第二存储器芯片MC2的信号传输路径STP2被描述为从信号传输路径STP1分支的路径(分支线)，信号传输路径STP1连接控制芯片CC和第一存储器芯片MC1。
此外，信号传输路径STP1的从分支点N1到存储器芯片MC1的电极焊盘PD1的距离，和信号传输路径STP2的从分支点N1到存储器芯片MC2的电极焊盘PD2的距离彼此基本相同。即，第一控制芯片CC与每个存储器芯片MC1、MC2之间的连接形式采用所谓的“T分支拓扑”。应当注意，这里的“基本相同”是指尽管实际设计的产品相同，但是由于实际制造的产品的制造差异，产品不一定彼此相同。另外，其中上述距离彼此不同的所谓的飞越拓扑可以被用作控制芯片CC与每个存储器芯片MC1、MC2的连接模式。
接下来，将描述上述半导体装置SMD1r的信号传输操作。
例如，当访问第一存储器芯片MC1时，第一存储器芯片MC1的输入/输出电路IO1被激活，而第二存储器芯片MC2的输入/输出电路IO2被停用。当访问第一存储器芯片MC1时，端接电阻器TR1的电阻值(R)减小以接通待被访问的第一存储器芯片MC1的端接电阻器TR1(即，使其更接近于第一存储器芯片MC1存在的状态)，而端接电阻器TR2的电阻值(R)增大以断开不被访问的第二存储器芯片MC2的该端接电阻器TR2(即，使其更接近于端接电阻器TR2不存在的状态)。这里使用的术语“访问”指的是例如用于将数据写入存储器芯片的操作(写入操作)、用于读取存储器芯片中存储的数据的操作(读取操作)或用于擦除被存储在存储器芯片中的数据的操作(擦除操作)。另外，控制芯片CC的控制电路SCC基于经由控制芯片CC的电极焊盘PD、信号传输路径STP1、STP2和存储器芯片MC1、MCR2的电极焊盘PD1、PD2从控制芯片CC的控制电路SCC传输的信号(下文中称为“激励信号”)，来执行诸如“活动状态”、“非活动状态”、“接通”和“断开”等上述控制。另外，每个存储器芯片MC1、MC2的输入/输出电路IO1、IO2通过对寄生在每个存储器芯片MC1、MC2上的每个寄生电容PCT1、PCT2充电来激活，并且通过对寄生在每个存储器芯片MC1、MC2上的每个寄生电容PCT1、PCT2进行放电来停用。此外，在本研讨示例中，尽管切换相应端接电阻器TR1、TR2的值的定时是在切换相应输入/输出电路IO1、IO2的状态之后被执行的，但是切换相应端接电阻器TR1、TR2的值的定时可以与切换相应输入/输出电路IO1、IO2的状态的定时相同。
<通过研讨发现的问题的细节>
接下来，将描述通过本发明人的研讨已经澄清的问题的细节。
首先，如上所述，本发明人所研讨的半导体装置SDR1r是其中两个存储器芯片MC1、MC2由一个控制芯片CC控制的配置(分支情况)。即，在本发明人研究的半导体装置SDR1r中，两个负载(存储器芯片的输入输出电路)被连接用于一个控制芯片CC。因此，与一个负载连接到一个控制芯片CC的配置相比，控制芯片CC的驱动能力不足。
接下来，本发明人确认其中信号传输路径(严格来说，是从分支点N1到每个输入/输出电路IO1、IO2的信号传输路径)的从分支点N1到每个存储器芯片MC1、MCR2的总长度例如为1.0mm(＝0.5mm×2)的分支情况(分支情况1)的眼图、以及其中信号传输路径的总长度例如为12.0mm(＝6.0mm×2)的分支情况(分支情况2)的眼图、以及参考情况的眼图。结果，如图2至4所示，发现与参考情况的眼图相比，控制芯片的驱动能力不足的每个分支情况的眼图更容易受到干扰，并且当从分支点N1到每个存储器芯片MC1、MCR2的信号传输路径的长度(即，信号传输路径的总长度)为一定长度时，眼图的干扰变得显著。顺便提及，“眼图”是通过叠加多个信号波形的转变而以图形方式示出的波形图，如图2至4所示。进而，在眼图被干扰的情况下，难以准确识别信号电压是否超过期望电压值(上升)或者信号电压是否下降到期望电压值以下(下降)。
此外，通过本发明人的研究发现，随着待从控制芯片CC向相应存储器芯片MC1、MC2传输的信号的传输速度(数据速率)变大，上述眼图干扰变得更显著。稍后将描述其原因。
接下来，将参考图5至6描述眼图的干扰的原因(机制)。
图5是图示在上述分支情况2下当信号电压升高时发生的电荷交换的图。更具体地，例如，当访问一个存储器芯片MC1时，首先，激励信号(未示出)从控制芯片CC被供应给相应存储器芯片MC1、MC2，激活待被访问的存储器芯片MC1(被称为“活动元件”)的输入/输出电路IO1，并且停用不被访问的存储器芯片MC2(被称为“非活动元件”)的输入/输出电路IO2。在此，基于从控制芯片CC供应的激励信号来对寄生在待被访问的存储器芯片MC1上的寄生电容PCT1进行充电，从而激活存储器芯片MC1的输入/输出电路IO1。另一方面，基于上述激励信号来对寄生在不被访问的存储器芯片MC2上的寄生电容PCT2进行放电，从而停用存储器芯片MC2的输入/输出电路IO2。
然而，当上述激励信号被供应给每个存储器芯片MC1、MC2时，两个存储器芯片MC1、MC2彼此谐振，并且因此，电荷在寄生在两个存储器芯片MC1、MC2上的两个寄生电容PCT1、PCT2之间被交换。如图5所示，寄生在作为活动元件的存储器芯片MC1上的寄生电容PCT1中所存储的电荷ETR移动到寄生在作为非活动元件的存储器芯片MC2上的寄生电容PCT2，结果，活动元件的寄生电容未被立即充电。
图6是图示在上述分支情况2下当信号电压下降时发生的电荷交换的图。更具体地，例如，当访问一个存储器芯片MC1时，首先，激励信号(未示出)从控制芯片CC被供应给每个存储器芯片MC1、MC2提供，以停用每个存储器芯片MC1、MC2的每个输入/输出电路IO1、IO2。在此，基于从控制芯片CC供应的激励信号来对寄生在待被访问的存储器芯片MC1(“活动装置”)上的寄生电容PCT1放电，从而停用存储器芯片MC1的输入/输出电路IO1。类似地，基于上述激励信号来对寄生在不被访问的存储器芯片MC2(“非活动装置”)上的寄生电容PCT2放电，从而停用存储器芯片MC2的输入/输出电路IO2。
然而，当上述激励信号被供应给每个存储器芯片MC1、MC2时，两个存储器芯片MC1、MC2彼此谐振，结果，电荷在寄生在两个存储器芯片MC1、MC2上的两个寄生电容PCT1、PCT2之间被交换。如图6所示，尽管寄生在作为活动元件的存储器芯片MC1上的寄生电容PCT1开始放电，但是寄生在作为非活动元件的存储器芯片MC2上的寄生电容PCT2中所累积的电荷ETR移动到活动元件的寄生电容PCT1，结果，活动元件的寄生电容未被立即放电。
注意，上述电荷交换的循环根据信号传输路径的从分支点N1到存储器芯片MC1、MCR2的总长度而改变。
另一方面，从控制芯片被供应(传输)给活动元件的激励信号具有一定周期。在此，信号的传输速度(数据速率)越快，即，信号的频率越高，其包含的频率越多。例如，数据传输速率为8Gbps的信号包含很多频谱，诸如4GHz、2GHz、1GHz和附近电流的频谱。即，在上述分支情况下增加数据速率以执行对存储器芯片的高速访问意味着电荷交换的周期和信号的周期彼此重合的概率较高。
然后，通过本发明人的研究已经阐明，上述两种类型的循环彼此重合是导致上述眼图干扰的原因。顺便提及，通过本发明人的进一步研究变得清楚的是：如图3至4所示，随着信号传输路径的从分支点N1到相应存储器芯片MC1、MCR2的总长度变长，电荷交换的周期接近信号的周期(即，变得更容易匹配)。
如果眼图被干扰，则寄生在每个存储器芯片MC1、MC2上的寄生电容PCT1、PCT2被阻止进行充分充电和放电，结果，信号可能无法在控制芯片CC与每个存储器芯片MC1、MC2之间传输。
<解决问题的方法(基本思想)>
接下来，将描述本发明的发明人发现的并且能够抑制眼图干扰的方法(基本思想)。
图7是图示本发明人发现的半导体装置SMD1ft的配置的图(电路图)。如图7所示，与半导体装置SMD1r一样，半导体装置SMD1ft主要包括两个存储器芯片MC1、MC2，以及控制两个存储器芯片MC1、MC2的控制芯片CC。与本发明人研究的半导体装置SMD1r不同，本发明人发现的半导体装置SMD1ft在控制芯片CC与信号传输路径STP1的分支点N1之间还具有新电容CT。具体地，如图7所示，上述新电容CT耦合到(设置在其上)信号传输路径STP3上，信号传输路径STP3在信号传输路径STP1的分支点N2处从信号传输路径STP1分支，分支点N2位于控制芯片CC与信号传输路径STP1的分支点N1之间。
耦合到信号传输路径STP3上的电容CT大于寄生在控制芯片CC上的寄生电容PCT0、寄生在第一存储器芯片MC1上的寄生电容PCT1以及寄生在第二存储器芯片MC2上的寄生电容PCT2中的每个寄生电容。具体地，电容CT大于以下各项之一的1.0倍：寄生在控制芯片CC上的寄生电容PCT0、寄生在第一存储器芯片MC1上的寄生电容PCT1和寄生在第二存储器芯片MC2上的寄生电容PCT2，并且小于或等于以下各项之一的2.0倍：寄生在控制芯片CC上的寄生电容PCT0、寄生在第一存储器芯片MC1上的寄生电容PCT1以及寄生在第二存储器芯片MC2上的寄生电容PCT2。即，电容CT是满足关系式“0.8pF<电容CT≤1.6pF”的值。稍后将描述其原因。
<基本思想的效果>
接下来，将参考图8至9描述由本发明的发明人发现的半导体装置SMD1ft的效果。
图8是图示在上述分支情况2下当信号电压升高时发生的电荷交换的图。更具体地，例如，当访问一个存储器芯片MC1时，首先，控制芯片CC向存储器芯片MC1、MC2供应激励信号(未示出)，激活待被访问的存储器芯片MC1的输入/输出电路IO1(“活动元件”)，并且停用不被访问的存储器芯片MC2的输入/输出电路IO2(“非活动元件”)。在此，基于从控制芯片CC供应的激励信号来对寄生在待被访问的存储器芯片MC1上的寄生电容PCT1进行充电，从而激活存储器芯片MC1的输入/输出电路IO1。另一方面，基于上述激励信号来对寄生在不被访问的存储器芯片MC2上的寄生电容PCT2进行放电，从而停用存储器芯片MC2的输入/输出电路IO2。
在此，与本发明人发现的半导体装置SMD1ft不同，本发明人研讨的半导体装置SMD1r的电容CT不大于寄生电容PCT1、PCT2。因此，当上述激励信号被供应给存储器芯片MC1、MC2时，电荷在两个寄生电容PCT1、PCT2之间被交换。相反，在半导体装置SMD1ft中，发现除了上述两个寄生电容PCT1、PCT2，它还具有大于两个寄生电容PCT1、PCT2的电容CT。因此，如图8所示，与寄生在作为活动元件的存储器芯片MC1上的寄生电容PCT1相比，电容CT中累积的电荷ETR优先移动到寄生在作为非活动元件的存储器芯片MC2上的寄生电容PCT2。即，寄生在活动元件上的寄生电容的放电定时改变。因此，活动元件的寄生电容中所存储的电荷ETR，在活动元件的寄生电容的充电期间，变得难以被寄生在非活动元件上的寄生电容提取，结果，活动元件的寄生电容被充电。
图9是示出在上述分支情况2下当信号电压下降时发生的电荷交换的图。更具体地，例如，当访问一个存储器芯片MC1时，首先，激励信号(未示出)从控制芯片CC被供应给每个存储器芯片MC1、MC2，以停用每个存储器芯片MC1、MC2的每个输入/输出电路IO1、IO2。在此，基于从控制芯片CC供应的激励信号来对寄生在待被访问的存储器芯片MC1上的寄生电容PCT1放电，从而停用存储器芯片MC1的输入/输出电路IO1。类似地，基于上述激励信号来对寄生在不被访问的存储器芯片MC2上的寄生电容PCT2放电，从而停用存储器芯片MC2的输入/输出电路IO2。
在此，在本发明人研讨的半导体装置SMD1r中，不同于本发明人发现的半导体装置SMD1ft，电容CT不大于每个寄生电容PCT1、PCT2，因此，当上述激励信号被供应给每个存储器芯片MC1、MC2时，电荷在两个寄生电容PCT1、PCT2之间被交换。相反，在半导体装置SMD1ft中，发现除了上述两个寄生电容PCT1、PCT2，它还具有大于两个寄生电容PCT1、PCT2的电容CT。因此，如图9所示，当寄生在作为活动元件的存储器芯片MC1上的寄生电容PCT1开始放电时，寄生在作为非活动元件的存储器芯片MC2上的寄生电容PCT2中所存储的电荷ETR优先移动到与寄生在存储器芯片MC1上的寄生电容PCT1相比更大的电容CT。即，寄生在活动元件上的寄生电容的充电定时改变。这使得在活动元件的寄生电容放电时，非活动元件的寄生电容中所存储的电荷ETR难以移动到寄生在活动元件上的寄生电容，结果，活动元件的寄生电容被放电。
当新设置的电容CT小于或等于寄生在控制芯片CC上的寄生电容PCT0、寄生在第一存储器芯片MC1上的寄生电容PCT1以及寄生在第二存储器芯片MC2上的寄生电容PCT2中的每个寄生电容时，相比于寄生在非活动元件上的寄生电容与寄生在非活动元件上的寄生电容之间的电荷交换，不优先执行电容CT与寄生在非活动元件上的寄生电容之间的电荷交换。此外，当新提供的电容CT大于寄生在控制芯片CC上的寄生电容PCT0、寄生在第一存储器芯片MC1上的寄生电容PCT1以及寄生在第二存储器芯片MC2上的寄生电容PCT2中的每个寄生电容时(即，当电容CT满足“1.6pF<电容CT”的关系式时)，存在电容CT不能被充分地充电和放电的可能性。因此，布线是连接有电容CT(具体地，电容CT的电极)的信号传输路径(在此为信号传输路径STP1)，存在电流不流过信号传输路径的可能性。
另一方面，本发明人发现的半导体装置SMD1ft具有电容CT，该电容CT大于以下各项之一的1.0倍：寄生在控制芯片CC上的寄生电容PCT0、寄生在第一存储器芯片MC1上的寄生电容PCT1以及寄生在第二存储器芯片MC2上的寄生电容PCT2，并且小于或等于以下各项之一的2.0倍：寄生在控制芯片CC上的寄生电容PCT0、寄生在第一存储器芯片MC1上的寄生电容PCT1以及寄生在第二存储器芯片MC2上的寄生电容PCT2。因此，在不干扰电流的情况下，可以为活动元件的寄生电容实现足够的充电和放电。
(实施例)
接下来，将描述与上述基本思想有关的具体方面。
在以下实施例中，当需要时出于方便，通过将以下实施例分成多个章节或实施例进行描述，但是除非特别说明，否则它们不是彼此独立的，并且一个章节或实施例涉及部分或全部的其他章节或实施例的修改示例、细节、补充说明等。在以下实施例中，元素等的数目(包括元素、数值、数量、范围等的数目)不限于特定数目，而是可以不小于或等于特定数目，除非特别指出该数目和原则上明确限制为该特定数目的情况。此外，在以下实施例中，不用说，构成要素(包括要素步骤等)不是必须的，除非特别指出和原则上认为显然必要的情况。类似地，在下面的实施例中，当参考组件等的形状、位置关系等时，假定形状等与形状等基本近似或相似，除非特别指出和原则上认为很清楚的情况。这同样适用于上述数值和范围。
将基于附图详细说明以下实施例。在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记和阴影表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上将不重复相同或相似部分的描述。在实施例中使用的附图中，即使在剖视图的情况下，也可以省略剖面线，以使附图更容易看清。此外，即使在平面图的情况下，也可以使用剖面线使图形更易于查看。
(实施例1)
<实施例1的半导体装置SMD1的配置>
图10是图示根据本实施例1的半导体装置SMD1的配置的图(电路图)。如图10所示，类似于根据上述基本思想的半导体装置SMD1r，半导体装置SMD1主要包括两个存储器芯片MC1、MC2、控制两个存储器芯片MC1、MC2的控制芯片CC、以及电容CT。
在本实施例1中，如图10所示，两个存储器芯片MC1、MC2被配置为一个存储器装置MD。然后，如图10所示，电连接到相应存储器芯片MC1、MC2的相应输入/输出电路IO1、IO2的相应电极焊盘PD1、PD2，经由用作信号传输路径的一部分的相应导电构件CDM1、CDM2连接到存储器装置MD的彼此共用的外部连接端子ET。即，如图10所示，分支点N1设置在存储器装置MD中。
接下来，将参考图10至12详细描述构成半导体装置SMD1的相应构件。
如图11至12所示，半导体装置SMD1包括布线基板WB1、安装在布线基板WB1上的存储器装置MD、安装在布线基板WB1上的控制芯片CC和安装在布线基板WB1上的电容CT。顺便提及，本实施例1中的电容CT是电容器元件。具体地，是片状电容器(也称为“芯片电容器”)。在本实施例1中，将使用与以上基本思想中描述的“电容CT”相同的附图标记来描述该电容器元件(即，将其称为“电容器元件CT”)。如图11至12所示，电容器元件CT设置在控制芯片CC与存储器装置MD之间。
<布线基板WB1>
接下来，将描述布线基板WB1的配置。如图11至12所示，布线基板WB1具有多个布线WL1、WL3，作为用于信号的传输路径。布线WL1包括电连接到控制芯片CC的电极焊盘PD的端子TM1和电连接到存储器装置MD的外部连接端子ET的端子TM2。顺便提及，如图10所示，布线WL1是信号传输路径STP1的一部分，控制芯片CC与存储器芯片MC1、MC2之间的信号传输通过信号传输路径STP1来执行。另一方面，如图10和12所示，布线WL3是在信号传输路径STP1的分支点N2处从信号传输路径STP1分支的信号传输路径STP3，分支点N2位于控制芯片CC与信号传输路径STP1(即，布线WL1)的分支点N1之间。然后，如图11至12所示，布线WL3具有端子TM4和端子TM5，电容器元件CT的一个电极ED1电连接到端子TM4，电容器元件CT的另一电极ED2电连接到端子TM5。
此外，在本实施例1中，流经作为信号传输路径STP1的布线WL1的信号例如是数据信号，可以是另一信号诸如命令地址信号等。此外，如图11所示，布线基板WB1还包括除了上述布线WL1、WL3之外的布线，但是省略其说明。
<存储器装置MD>
接下来，将描述存储器装置MD的配置。如图11至12所示，存储器装置MD包括中介层IP、安装在中介层IP上并且具有输入/输出电路MC1的存储器芯片IO1、安装在中介层IP上并且具有输入/输出电路MC2的存储器芯片IO2、连接到存储器芯片MC1的电极焊盘PD1的导电构件CDM1、连接到存储器芯片MC2的电极焊盘PD2的导电构件CDM2、以及电连接到输入/输出电路IO1、IO2的外部连接端子ET。
注意，本实施例1的中介层IP是玻璃环氧树脂基树脂基板，其与上述布线基板WB1相同。此外，本实施例1的存储器芯片MC1、MC2是彼此相同的类型，例如，LPDDR5-SDRAM(符合JEDEC标准的低功耗双倍数据速率5-同步动态随机存取存储器)。即，在本实施例1中，以5.0Gbps以上的数据速率传输上述数据信号。此外，本实施例1的导电构件CDM1、CDM2是例如由铜(Cu)或金(Au)制成的键合线。如图12所示，每个存储器芯片MC1、MC2和每个导电构件CDM1、CDM2被密封材料SR密封。本实施例1的存储器装置MD的封装结构是所谓的引线键合型BGA(球栅阵列)封装结构。
如图10和12所示，存储器芯片MC1的输入/输出电路IO1经由以下各项电连接到控制芯片CC：存储器芯片MC1的电极焊盘PD1、导电构件CDM1、存储器装置MD的外部连接端子ET和布线基板WB1的布线WL1。如图10和12所示，存储器芯片MC2的输入/输出电路IO2经由以下各项电连接到控制芯片CC：存储器芯片MC2的电极焊盘PD2、导电构件CDM2、存储器装置MD的外部连接端子ET和布线基板WB1的布线WL1。
顺便提及，如图10所示，导电构件CDM1是信号传输路径STP1的一部分，在其中传输在控制芯片CC与一个存储器芯片MC1之间的信号。另一方面，如图10所示，导电构件CDM2是信号传输路径STP2，在控制芯片CC与另一存储器芯片MC2之间的信号传输通过信号传输路径STP2来执行。如图12所示，导电构件CDM1、CDM2连接到形成在中介层IP的上表面上的键合引线BL。即，键合引线BL对应于图10所示的分支点N1。顺便提及，如图12所示，键合引线BL经由形成在中介层IP中的通孔VAip电连接到外部连接端子ET。
在本实施例1中，两个导电构件CDM1、CDM2的长度基本相同。换言之，从存储器装置MD的外部连接端子ET到一个存储器芯片MC1的电极焊盘PD1的距离，与从存储器装置MD的外部连接端子ET到另一存储器芯片MC2的电极焊盘PD2的距离基本相同。即，本实施例1的存储器装置MD的互连拓扑是上述“T分支拓扑”。
此外，如图10所示，除了连接在布线基板WB1的布线WL1和信号传输路径STP1上的输入/输出电路IO1，存储器芯片MC1还具有连接到信号传输路径STP1的端部的端接电阻器TR1(即，“管芯上端接”)，该信号传输路径STP1包括存储器装置MD的导电构件CDM1。类似地，如图10所示，除了连接在信号传输路径STP2上的输入/输出电路IO2，存储器芯片MC2还具有连接到信号传输路径STP2的端部的端接电阻器TR2(即，“管芯上端接”)，信号传输路径STP2包括存储器装置MD的导电构件CDM2。顺便提及，将相应端接电阻器TR1、TR2连接到固定电位是0V(即，“R＝∞”)的参考电位。因此，可以减少从控制芯片CC的控制电路SCC向每个存储器芯片MC1、MC2的输入/输出电路IO1、IO2传输的信号的反射，因此，可以抑制眼图的干扰。
作为使用相应端接电阻器TR1、TR2的示例，如上所述，当访问第一存储器芯片MC1时，待被访问的存储器芯片MC1的端接电阻器TR1接通，并且不被访问的存储器芯片MC2的端接电阻器TR2断开。
<控制芯片CC>
接下来，将描述控制芯片CC的配置。如图10至图12所示，本实施例1的控制芯片CC具有控制电路SCC和电连接到控制电路SCC的电极焊盘PD。顺便提及，控制电路SCC形成在例如由硅制成的半导体基板的主表面上。另外，电极焊盘PD由形成在半导体基板的主表面上的多层布线层中的位于最上层的布线的一部分构成。图10所示的寄生电容PCT0是例如寄生在电极焊盘PD上的电容。在本实施例1中，上述两个存储器芯片MC1、MC2由一个控制芯片CC控制。
存储器芯片MC1、MC2的配置与控制芯片CC的配置基本相同。即，输入/输出电路IO1、IO2形成在例如由硅制成的半导体基板的主表面上。另外，每个电极焊盘PD1、PD2由形成在半导体基板的主表面上的多层布线层中的位于最上层的布线的一部分构成。此外，图10所示的每个寄生电容PCT1、PCT2是例如寄生在每个电极焊盘PD1、PD2上的电容。
<电容器元件CT>
接下来，描述电容CT的配置。本实施例1的电容器元件CT是如上所述的“芯片电容器”，具体地，如图11至图12所示，由经由电介质(绝缘体)的两个电极ED1、ED2组成。然后，如图10至图12所示，电容CT的一个电极ED1电连接到布线基板WB1的布线WL1。更具体地，电容装置CT的电极ED1中的一个电极连接到布线基板WB1的布线WL1中位于布线WL1的端子TM1与布线WL1的端子TM2之间的路径(在此为“信号传输路径STP1”)。
本实施例1的电容装置CT的电容大于以下中的每一个：寄生在控制芯片CC上的寄生电容PCT0(参见图10)、寄生在第一存储器芯片MC1上的寄生电容PCT1(参见图10)，以及寄生在第二存储器芯片MC2上的寄生电容PCT2(参见图10)。具体地，寄生在每个芯片上的每个寄生电容PCT0、PCT1、PCT2例如为0.8pF。另一方面，电容装置CT的电容大于寄生在相应芯片上的相应寄生电容PCT0、PCT1、PCT2之一的1.0倍，并且小于寄生在相应芯片上的相应寄生电容PCT0、PCT1、PCT2之一的2.0倍。具体地，本实施例1中的电容装置CT的电容为例如1.6pF。俯视图中电容器元件CT的外部尺寸例如为“宽度×长度＝0.2mm×0.4mm”。
<实施例1的半导体装置SMD1的效果>
接下来，将描述本实施例1的半导体装置SMD1的效果。首先，本实施例1的半导体装置SMD1是“分支情况”，其中两个存储器芯片MC1、MC2由一个控制芯片CC控制。在由分支情况构成的半导体装置SMD1中，如上述基本思想中，在控制芯片CC与信号传输路径STP1的分支点N1之间，设置有大于寄生电容PCT0、PCT1、PCT2的电容CT。结果，在新设置的电容(电容器元件)CT与寄生在未被访问的存储器芯片上的寄生电容之间实现了图8至9所示的电荷交换。因此，即使信号的传输路径变得更快，也可以抑制眼图的干扰，也可以在控制芯片CC与存储器芯片MC1、MC2之间传输信号。
<实施例1的修改示例>
接下来，将给出对上述实施例1的修改的描述。
(实施例1的修改示例1)
首先，在上述实施例1中，作为使用相应端接电阻器TR1、TR2的示例，当第一存储器芯片MC1被访问时，待被访问的存储器芯片MC1的端接电阻器TR1接通，并且不被访问的存储器芯片MC1的电阻器TR2断开。然而，在采用T分支拓扑的半导体装置中，当信号传输路径(严格来说，是从分支点N1到相应输入/输出电路IO1、IO2的信号传输路径)的从分支点N1到相应存储器芯片MC1、MCR2的总长度很长时(例如，当总长度为13.0mm以上时)，如图13所示，可以使用相应端接电阻器TR1、TR2。即，待被访问的存储器芯片的端接电阻器断开，并且不倍访问的存储器芯片的端接电阻器接通。结果，可以进一步改善眼图的干扰。
(实施例1的修改示例2)
另外，本实施例1的存储器装置MD的路由拓扑被称为“T分支拓扑”，但也可以使用上述“飞越拓扑”。即，两个导电构件CDM1、CDM2的长度可以彼此不同。例如，当从存储器装置MD的外部连接端子ET到另一存储器芯片MC2的电极焊盘PD2的距离(严格来说，从分支点N1到电极焊盘PD2的距离)，大于从存储器装置MD的外部连接端子ET到一个存储器芯片MC1的电极焊盘PD1的距离(严格来说，从分支点N1到电极焊盘PD1的距离)时，可以通过使另一存储器芯片MC2的端子电阻TR2的电阻值(即，分支线的长度较长的一个的电阻值)大于一个存储器芯片MC1的端子电阻的电阻值(即，分支线的长度较短的一个的电阻值)，来进一步改善眼图的干扰。
(实施例2)
<实施例2的半导体装置SMD2的结构>
接下来，将参考图14至图16描述根据本实施例2的半导体装置SMD2。与上述实施例1的主要区别在于，两个存储器芯片MC1、MC2被配置为单个存储器装置MD。然而，在本实施例2中，两个存储器芯片MC1、MC2被配置为单独的存储器装置MD1、MD2。注意，省略了以下描述：与上述基本思想相同的内容(配置、构件等)以及在上述实施例1中描述的内容(配置，构件等)。
更具体地，如图14所示，两个存储器芯片MC1、MC2中的一个(在此为存储器芯片MC1)被配置为存储器装置MD1。此外，如图14所示，两个存储器芯片MC1、MC2中的另一个(在此为存储器芯片MC2)被配置为存储器装置MD2。如图14所示，连接到存储器芯片MC1的电极焊盘PD1的外部连接端子ET1不同于连接到存储器芯片MC2的电极焊盘PD2的外部连接端子ET2。即，如图14至图16所示，分支点N1设置在相应存储器装置MD1、MD2外部。换言之，分支点N1在布线基板WB2的布线WL1上，如图14至图16所示。
接下来，将参考图14至图16详细描述构成半导体装置SMD2的相应构件。
如图15至图16所示，半导体装置SMD2包括布线基板WB2、存储器装置MD1、存储器装置MD2、控制芯片CC和安装在布线基板WB2上的电容CT。
<布线基板WB2>
接下来，将描述布线基板WB2的配置。如图15至图16所示，布线基板WB2具有多个布线WL1、WL2、WL3，作为用于信号的传输路径。布线WL1包括电连接到控制芯片CC的电极焊盘PD的端子TM1、存储器装置MD1的外部连接端子ET1和电连接端子TM2、以及存储器装置MD2的外部连接端子ET2和电连接端子TM3。顺便提及，如图14所示，布线WL1是在控制芯片CC与存储器芯片MC1之间传输信号的信号传输路径STP1的一部分。此外，如图14所示，布线WL2是在信号传输路径STP1(即，布线WL1)的分支点N1处从信号传输路径STP1分支的信号传输路径STP2。控制芯片CC与存储器芯片MC2之间的信号传输经由信号传输路径STP2来执行。此外，如图14和图16所示，布线WL3是在控制芯片CC和信号传输路径STP1(即，布线WL1)的分支点N1之间的信号传输路径STP1的分支点N2处，从信号传输路径STP1分支的信号传输路径STP3。然后，如图15至16所示，布线WL3具有端子TM4和端子TM5，端子TM4连接到电容器元件CT的一个电极ED1，端子TM5连接到电容器元件CT的另一电极ED2。
<每个存储器装置MD1、MD2>
接下来，将描述每个存储器装置MD1、MD2的配置。由于两个存储器装置MD1、MD2具有彼此相同的配置，因此使用一个存储器装置(在此为存储器装置MD1)来描述每个存储器装置MD1、MD2的配置。如图15至图16所示，存储器装置MD1(MD2)包括中介层IP1(IP2)、安装在中介层IP1上并且具有输入/输出电路IO1(IO2)的存储器芯片MC1(MC2)、连接到存储器芯片MC1的电极焊盘PD1(PD2)的导电构件CDM1(CDM2)、和电连接到输入/输出电路IO1的外部连接端子ET1(ET2)。
然后，如图14和图16中的每个图所示，存储器芯片MC1的I/O电路IO1通过存储器芯片MC1的电极焊盘PD1、导电构件CDM1、存储器装置MD1的外部连接端子ET和布线基板WB的布线WL1电连接到控制芯片CC。此外，如图14和图16中的每个图所示，存储器芯片MC2的输入输出电路IO2包括存储器芯片MC2的电极焊盘PD2、导电构件CDM2、存储器装置MD2的外部连接端子ET2、布线基板WB的布线WL1的一部分，并且经由布线WL2电连接到控制芯片CC，布线WL2在位于布线WL1的端子TM1和布线TM2的端子TM2之间的分支点N1处从布线WL1分支。
在本实施例2中，两个导电构件CDM1、CDM2的长度彼此不同。在本实施例2中，从存储器装置MD2的外部连接端子ET2到存储器芯片MC2的电极焊盘PD2的距离(严格来说，是从分支点N1到电极焊盘PD2的距离)长于从存储器装置MD1的外部连接端子ET1到存储器芯片MC1的电极焊盘PD1的距离(严格来说，是从分支点N1到电极焊盘PD1的距离)。即，本实施例2的存储器芯片MC1、MC2的互连拓扑是上述“飞越拓扑”。
另外，与上述实施例1一样，如图14所示，每个存储器芯片MC1、MC2具有连接到每个信号传输路径STP1、STP2的端部的端接电阻器TR1、TR2(即，“管芯上端接”)，但是每个端接电阻器TR1、TR2的使用与上述实施例1不同。具体地，如上所述，本实施例2采用“飞越拓扑”作为存储器芯片MC1、MC2的互连拓扑。因此，如图17所示，分支布线的长度较长的端接电阻器(此处为“端接电阻器TR2”)的电阻值比分支布线的长度较短的端接电阻器(此处为“端接电阻器TR1”)的电阻值大。换言之，短分支布线的存储器芯片MC1的端接电阻器TR1断开，而分支布线的长度长的存储器芯片MC2的端接电阻器TR2接通。这使得可以改善眼图的干扰。
<电容器元件CT>
接下来，描述电容CT的配置。与上述实施例1一样，本实施例2的电容器元件CT是“芯片电容器”，具体地，如图15至16所示，由经由电介质(绝缘体)的两个电极ED1、ED2组成。然后，如图14至图16所示，电容器元件CT的一个电极ED1电连接到布线基板WB的布线WL1。更具体地，电容器元件CT的一个电极ED1耦合到布线基板WB的布线WL1的位于端子TN1、端子TM2和端子TM3之间的路径(在此为“信号传输路径STP1”)。
<实施例2的半导体装置SMD2的效果>
接下来，将描述本实施例2的半导体装置SMD2的效果。首先，与上述实施例1类似，本实施例2的半导体装置SMD2是由一个控制芯片CC控制两个存储器芯片MC1、MC2的“分支情况”。在由分支情况构成的半导体装置SMD2中，与上述基本思想一样，在控制芯片CC与信号传输路径的分支点N1之间，设置有大于寄生电容PCT0、PCT1、PCT2的电容CT。结果，在新设置的电容(电容器元件)CT与寄生在未被访问的存储器芯片上的寄生电容之间实现了图8至9所示的电荷交换。因此，即使信号的传输路径变得更快，也可以抑制眼图的干扰，也可以在控制芯片CC与存储器芯片MC1、MC2之间传输信号。
<实施例2的修改示例>
接下来，将描述实施例2的修改。
(实施例2的修改示例1)
首先，已经将本实施例2的存储器装置MD的路由拓扑描述为“飞越拓扑”，但是可以使用上述“T分支拓扑”。当采用T分支拓扑作为存储器装置MD的互连拓扑时，还可以使用图13所示的端接电阻器TR1、TR2(实施例1的修改示例)。结果，可以进一步改善眼图的干扰。
上面已经基于实施例详细描述了本发明人做出的发明，但是本发明不限于上述实施例，并且不用说，在不脱离其主旨的情况下可以进行各种修改。作为具体示例，下面将描述上述实施例1和2共有的修改示例。
(修改示例1)
首先，在上述实施例1和2中，相对于上述信号传输路径STP1(线WL1)的分支点N1，在控制芯片CC侧设置有上述新电容(电容器元件)CT，但是可以相对于分支点N1，在存储器芯片MC1、MC2侧设置有新电容(电容器元件)CT。然而，如图12和16所示，当存储器芯片MC1、MC2被配置为封装(此处为“BGA”)时，在制造封装的过程中，需要将电容器元件CT设置在封装中。因此，在制造封装之后，难以将封装中设置的电容器元件改变为具有另一电容的电容元件。因此，从提高存储器芯片MC1、MC2和电容器元件CT的组合灵活性的角度来看，最好不像上述实施例1中那样，在设置有存储器芯片的封装中混合电容器元件CT。
在上述实施例1和2中，电容CT可以用作控制芯片CC的端接电阻器。在这种情况下，耦合有电容CT的信号传输路径(在上述实施例1、2中为信号传输路径STP3)也成为构成端接电阻器的一部分。因此，当电容CT设置在信号传输路径STP1的分支点N1的存储器芯片MC1、MC2侧时，还必须考虑从分支点N1到电容CT的信号传输路径。此外，电容CT被混合在设置有存储器芯片的封装中的事实表示，控制芯片CC上的负载增加。因此，如上述实施例1、2所述，在将新设置的电容CT用作控制芯片CC的端接电阻器时，与信号传输路径STP1(布线WL1)的分支点N1相比，优选设置在控制芯片CC侧。
(修改示例2)
另外，在上述实施例1、2中，描述了存储器装置MD由引线键合型的BGA、不使用键合线作为导电组件的所谓的倒装芯片型BGA、或使用引线框作为中介层的封装组成。顺便提及，如果不使用键合线作为导电构件的配置(例如，倒装芯片的BGA)，则与键合型的BGA相比，从存储器装置MD的外部连接端子ET到存储器芯片MC1、MC2的相应电极焊盘PD1、PD2的距离较短。即，倒装芯片大部分的BGA可以比引线键合型的BGA缩短每个分支布线的长度。因此，与引线键合型的BGA相比，容易改善眼图的干扰。
(修改示例3)
在上述实施例1和2中，控制芯片CC已经被描述为在每个存储器芯片MC1、MC2中具有未被密封构件SR覆盖的配置(所谓的裸芯片形式)，但是控制芯片CC也可以在每个存储器芯片MC1、MC2中具有封装结构。另一方面，在上述实施例1和2中，由于将控制芯片CC用作裸芯片，因此可以从控制装置CD和控制装置CD的外部连接端子ET0看到控制芯片CC和控制芯片CC的电极焊盘PD。
(修改示例4)
另外，在上述实施例1和2中，说明了控制芯片CC和存储器芯片MC1、MC2中的每个是安装在布线基板WBs上的半导体装置SMD1和SMD2。然而，芯片CC和MC1、MC2中的每个(或者装置CD和MD中的每个)可以被配置为直接安装在母板(未示出)上的电子装置，而无需使用上述互连基板WBs。
(修改示例5)
在上述实施例1和2中，已经描述了使用芯片电容器作为电容CT。但是，例如，如图18所示，图案PTA1由布线WL1的一部分、其中形成有布线WL1的布线层、经由绝缘层(未示出)相邻的另一布线层(在此为一个布线层)组成。可以使用由所形成的布线WL3的一部分组成的图案PTA3来构成电容CTm。然而，根据本发明人的研究，为了获取0.8pF的电容，必须将上述每个图案PTA1、PTA3的外部尺寸设置为约590μmФ，并且为了获取1.45pF的电容，需要将上述每个图案PTA1、PTA3的外部尺寸设定为约870μmФ。因此，从减小电容安装面积的观点出发，优选使用诸如上述实施例1和2等芯片电容器。
(修改例6)
另外，在与上述每个修改示例所述的主旨相一致的范围内，上述每个修改示例的一部分或全部可以彼此组合应用。

Claims (20)

1.一种半导体装置，包括：
第一存储器芯片；
第二存储器芯片；
控制芯片，控制所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片；以及
第一信号传输路径，在所述控制芯片与所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片之间的信号传输通过所述第一信号传输路径来执行，
其中在所述控制芯片与所述第一存储器芯片之间的信号传输经由所述第一信号传输路径来执行，
其中在所述控制芯片与所述第二存储器芯片之间的信号传输经由所述第一信号传输路径的一部分、以及在所述第一信号传输路径的第一分支点处从所述第一信号传输路径分支的第二信号传输路径来执行，所述第一分支点位于所述控制芯片与所述第一存储器芯片之间，以及
其中大于寄生在所述控制芯片上的寄生电容、寄生在所述第一存储器芯片上的第一寄生电容、以及寄生在所述第二存储器芯片上的第二寄生电容中的每个寄生电容的电容被耦合到第三信号传输路径上，所述第三信号传输路径上在所述第一信号传输路径的第二分支点处从所述第一信号传输路径分支，所述第二分支点位于所述控制芯片与所述第一信号传输路径的所述第一分支点之间。
2.根据权利要求1所述的半导体装置，
其中耦合到所述第三信号传输路径上的所述电容，大于所述第一寄生电容的1.0倍，并且小于或等于所述第一寄生电容的2.0倍。
3.根据权利要求2所述的半导体装置，
其中所述控制芯片与所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片之间的连接形式为T分支拓扑，
其中所述第一存储器芯片包括第一端接电阻器，所述第一端接电阻器与耦合到所述第一信号传输路径上的第一输入/输出电路、以及所述第一信号传输路径的端部中的每一个耦合，
其中所述第二存储器芯片包括第二端接电阻器，所述第二端接电阻器与耦合到所述第二信号传输路径上的第二输入/输出电路、以及所述第二信号传输路径的端部中的每一个耦合，
其中在访问所述第一存储器芯片的情况下，所述控制芯片：
激活所述第一存储器芯片的所述第一输入/输出电路；
停用所述第二存储器芯片的所述第二输入/输出电路；
增大所述第一端接电阻器的电阻值；以及
减小所述第二端接电阻器的电阻值，并且
其中在访问所述第二存储器芯片的情况下，所述控制芯片：
停用所述第一存储器芯片的所述第一输入/输出电路；
激活所述第二存储器芯片的所述第二输入/输出电路；
减小所述第一端接电阻器的所述电阻值；以及
增大所述第二端接电阻器的所述电阻值。
4.根据权利要求3所述的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片的数据速率大于或等于5.0Gbps。
5.根据权利要求3所述的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片是LPDDR5-SDRAM(低功率双倍数据速率5-同步动态随机存取存储器)。
6.根据权利要求2所述的半导体装置，
其中所述控制芯片与所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片之间的连接形式为飞越拓扑；
其中所述第一存储器芯片包括第一输入/输出电路和第一端接电阻器，
其中所述第二存储器芯片包括第二输入/输出电路和第二端接电阻器，
其中从所述第一分支点到所述第二输入/输出电路的距离，比从所述第一分支点到所述第一输入/输出电路的距离更长，并且
其中所述第二端接电阻器的电阻值大于所述第一端接电阻器的电阻值。
7.根据权利要求6的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片的数据速率大于或等于5.0Gbps。
8.根据权利要求6所述的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片是LPDDR5-SDRAM(低功率双倍数据速率5-同步动态随机存取存储器)。
9.一种半导体装置，包括：
布线基板，包括第一布线，所述第一布线是用于信号的传输路径；
存储器装置，安装在所述布线基板上并且包括：
中介层；
第一存储器芯片，安装在所述中介层上并且具有第一输入/输出电路；
第二存储器芯片，安装在所述中介层上并且具有第二输入/输出电路；
第一导电材料，电连接到所述第一存储器芯片的第一电极焊盘；
第二导电材料，电连接到所述第二存储器芯片的第二电极焊盘；以及
外部连接端子，与所述第一存储器芯片的所述第一输入/输出电路和所述第二存储器芯片的所述第二输入/输出电路中的每个输入/输出电路电连接，
控制芯片，安装在所述布线基板上并且控制所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片；以及
电容器元件，安装在所述布线基板上并且包括第一电极，所述第一电极与所述布线基板的所述第一布线电连接，
其中所述第一布线具有：
第一端子，与所述控制芯片的外部连接端子电连接；以及
第二端子，与所述存储器装置的所述外部连接端子电连接，
其中所述第一存储器芯片的所述第一输入/输出电路经由以下与所述控制芯片电连接：所述第一存储器芯片的所述第一电极焊盘、所述第一导电材料、所述存储器装置的所述外部连接端子以及所述布线基板的所述第一布线，
其中所述第二存储器芯片的所述第二输入/输出电路经由以下与所述控制芯片电连接：所述第二存储器芯片的所述第二电极焊盘、所述第二导电材料、所述存储器装置的所述外部连接端子以及所述布线基板的所述第一布线，
其中所述电容器元件的所述第一电极被耦合到所述第一布线的位于所述第一端子与所述第二端子之间的路径，以及
其中所述电容器元件的电容大于以下中的每一个：寄生在所述控制芯片上的寄生电容、寄生在所述第一存储器芯片上的第一寄生电容以及寄生在所述第二存储器芯片上的第二寄生电容。
10.根据权利要求9所述的半导体装置，
其中所述电容器元件的所述电容大于所述第一寄生电容的1.0倍，并且小于或等于所述第一寄生电容的2.0倍。
11.根据权利要求10的半导体装置，
其中所述布线基板包括第二布线，所述第二布线是用于参考电位的传输路径，
其中所述电容器元件是芯片电容器，所述芯片电容器包括所述第一电极和第二电极，
其中所述芯片电容器的所述第一电极电连接到所述布线基板的所述第一布线，以及
其中所述芯片电容器的所述第二电极电连接到所述布线基板的所述第二布线。
12.根据权利要求11所述的半导体装置，
其中从所述存储器装置的所述外部连接端子到所述第一存储器芯片的所述第一电极焊盘的距离，和从所述存储器装置的所述外部连接端子到所述第二存储器芯片的所述第二电极焊盘的距离彼此相同，
其中所述第一存储器芯片包括：
第一输入/输出电路，耦合到第一信号传输路径上，所述第一信号传输路径包括所述布线基板的所述第一布线以及所述存储器装置的所述第一导电材料；以及
第一端接电阻器，与所述第一信号传输路径的端部耦合，其中所述第二存储器芯片包括：
第二输入/输出电路，耦合到第二信号传输路径上，所述第二信号传输路径包括所述存储器装置的所述第二导电材料；以及
第二端接电阻器，与所述第二信号传输路径的端部耦合，其中在访问所述第一存储器芯片的情况下，所述控制芯片：
激活所述第一存储器芯片的所述第一输入/输出电路；
停用所述第二存储器芯片的所述第二输入/输出电路；
增大所述第一端接电阻器的电阻值；以及
减小所述第二端接电阻器的电阻值，以及
其中在访问所述第二存储器芯片的情况下，所述控制芯片：
停用所述第一存储器芯片的所述第一输入/输出电路；
激活所述第二存储器芯片的所述第二输入/输出电路；
减小所述第一端接电阻器的所述电阻值；以及
增大所述第二端接电阻器的所述电阻值。
13.根据权利要求12所述的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片的数据速率大于或等于5.0Gbps。
14.根据权利要求12所述的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片是LPDDR5-SDRAM(低功率双倍数据速率5-同步动态随机存取存储器)。
15.根据权利要求11所述的半导体装置，
其中从所述存储器装置的所述外部连接端子到所述第二存储器芯片的所述第二电极焊盘的距离，比从所述存储器装置的所述外部连接端子到所述第一存储器芯片的所述第一电极焊盘的距离更长，
其中所述第一存储器芯片包括：
第一输入/输出电路，耦合到第一信号传输路径上，所述第一信号传输路径包括所述布线基板的所述第一布线和所述存储器装置的所述第一导电材料；以及
第一端接电阻器，与所述第一信号传输路径的端部耦合，其中所述第二存储器芯片包括：
第二输入/输出电路，耦合到第二信号传输路径上，所述第二信号传输路径包括所述存储器装置的所述第二导电材料；以及
第二端接电阻器，与所述第二信号传输路径的端部耦合，以及
其中所述第二端接电阻器的电阻值大于所述第一端接电阻器的电阻值。
16.根据权利要求15所述的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个第二存储器芯片的数据速率大于或等于5.0Gbps。
17.根据权利要求15所述的半导体装置，
其中所述第一存储器芯片和所述第二存储器芯片中的每个第二存储器芯片是LPDDR5-SDRAM(低功率双倍数据速率5-同步动态随机存取存储器)。
18.一种半导体装置，包括：
布线基板，包括第一布线，所述第一布线是用于信号的传输路径；
第一存储器装置，安装在所述布线基板上并且包括：
第一中介层；
第一存储器芯片，安装在所述第一中介层上并且具有第一输入/输出电路；
第一导电材料，电连接到所述第一存储器芯片的第一电极焊盘；以及
第一外部连接端子，与所述第一存储器芯片的所述第一输入/输出电路电连接，
第二存储器装置，安装在所述布线基板上并且包括：
第二中介层；
第二存储器芯片，安装在所述第二中介层上并且具有第二输入/输出电路；
第二导电材料，电连接到所述第二存储器芯片的第二电极焊盘；以及
第二外部连接端子，与所述第二存储器芯片的所述第二输入/输出电路电连接，
控制芯片，安装在所述布线基板上并且控制所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片；以及
电容器元件，安装在所述布线基板上并且包括第一电极，所述第一电极与所述布线基板的所述第一布线电连接，
其中所述第一布线具有：
第一端子，与所述控制芯片的外部连接端子电连接；
第二端子，与所述第一存储器装置的所述第一外部连接端子电连接；以及
第三端子，与所述第二存储器装置的所述第二外部连接端子电连接，
其中所述第一存储器芯片的所述第一输入/输出电路经由以下与所述控制芯片电连接：所述第一存储器芯片的所述第一电极焊盘、所述第一导电材料、所述第一存储器装置的所述第一外部连接端子以及所述布线基板的所述第一布线，
其中所述第二存储器芯片的所述第二输入/输出电路经由以下与所述控制芯片电连接：所述第二存储器芯片的所述第二电极焊盘、所述第二导电材料、所述第二存储器装置的所述第二外部连接端子、所述布线基板的所述第一布线的一部分以及在所述第一布线的第一分支点处从所述第一布线分支的第二布线，所述第一分支点位于所述第一端子与所述第二端子之间，
其中所述电容器元件的所述第一电极耦合到所述第一布线的位于所述第一端子、所述第二端子和所述第三端子之间的路径，以及
其中所述电容器元件的电容大于以下中的每一个：寄生在所述控制芯片上的寄生电容、寄生在所述第一存储器芯片上的第一寄生电容以及寄生在所述第二存储器芯片上的第二寄生电容。
19.根据权利要求18所述的半导体装置，
其中所述电容器元件的所述电容大于所述第一寄生电容的1.0倍，并且小于或等于所述第一寄生电容的2.0倍。
20.根据权利要求19所述的半导体装置，
其中所述布线基板包括第二布线，所述第二布线是用于参考电位的传输路径，
其中所述电容器元件是芯片电容器，所述芯片电容器包括所述第一电极和第二电极，
其中所述芯片电容器的所述第一电极电连接到所述布线基板的所述第一布线，并且
其中所述芯片电容器的所述第二电极电连接到所述布线基板的所述第二布线。
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